KR101006136B1

KR101006136B1 - Level shift circuit

Info

Publication number: KR101006136B1
Application number: KR1020080057442A
Authority: KR
Inventors: 노부아키 츠지; 히로타카 카와이
Original assignee: 야마하 가부시키가이샤
Priority date: 2007-07-13
Filing date: 2008-06-18
Publication date: 2011-01-07
Also published as: JP2009021904A; JP4957422B2; KR20090007210A

Abstract

본 발명은 저전압 트랜지스터를 보호하기 위한 저전압원이 불필요함과 아울러, 채널 길이 변조 효과에 강한 레벨 시프트 회로를 제공하는 것을 과제로 한다.An object of the present invention is to provide a level shift circuit which is not required for a low voltage source for protecting a low voltage transistor and which is resistant to channel length modulation effects.

이를 위해, 레벨 시프트 회로(100)는 정전류 회로(30), 커런트 미러 회로(60), 및 고전압 트랜지스터(HN1)와 접지 사이에 설치된 제 1 다이오드부(40)를 구비한다. 또한, 저전압 트랜지스터(N1), 그 온·오프에 따라 고전원 전압(VH)을 고전압 트랜지스터(HN2)에 공급하는 래치 회로(20), 및 저전압 트랜지스터(N1)의 드레인과 접지 사이에 직렬로 접속된 제 2 다이오드부를 구비한다.To this end, the level shift circuit 100 includes a constant current circuit 30, a current mirror circuit 60, and a first diode unit 40 provided between the high voltage transistor HN1 and ground. Further, the low voltage transistor N1, the latch circuit 20 for supplying the high power voltage VH to the high voltage transistor HN2 in accordance with its on / off, and connected in series between the drain and ground of the low voltage transistor N1. And a second diode unit.

레벨 시프트 회로, 정전류 생성부, 커런트 미러부, 제 1 다이오드, 저전압 트랜지스터, 전압 공급부, 제 2 다이오드 Level shift circuit, constant current generator, current mirror, first diode, low voltage transistor, voltage supply, second diode

Description

Level shift circuit {LEVEL SHIFT CIRCUIT}

본 발명은 레벨 시프트 회로(Level Shift Circuit)에 관한 것이다.The present invention relates to a level shift circuit.

본원은 2007년 7월 13일에 출원된 일본국 특허 출원 제2007-184007호에 근거하여 우선권을 주장하고, 그 내용을 본 명세서에서 인용한다.This application claims priority based on Japanese Patent Application No. 2007-184007 for which it applied on July 13, 2007, and uses the content here.

특허문헌 1에 기재되어 있는 바와 같이, 레벨 시프트 회로를 내압 특성이 높은 고전압 트랜지스터와, 내압 특성이 낮은 저전압 트랜지스터를 조합시켜 구성하는 경우가 있다. 일반적으로, 고전압 트랜지스터는 내압성이 뛰어나지만 동작이 늦고 저전압 트랜지스터는 고전압에는 견딜 수 없지만 동작이 빠르기 때문에, 고전압 공급 부분에 고전압 트랜지스터를 사용하고, 신호 입력 부분에 저전압 트랜지스터를 사용한다. 이것에 의해 고속으로 동작하는 레벨 시프트 회로를 구성할 수 있다.As described in Patent Literature 1, the level shift circuit may be configured by combining a high voltage transistor having a high breakdown voltage characteristic and a low voltage transistor having a low breakdown voltage characteristic. In general, high voltage transistors are excellent in voltage resistance, but are slow in operation and low voltage transistors cannot withstand high voltage but are fast in operation. Therefore, a high voltage transistor is used for the high voltage supply part and a low voltage transistor is used for the signal input part. Thereby, the level shift circuit which operates at high speed can be comprised.

도 2는 그러한 레벨 시프트 회로(200)의 예를 나타내는 회로도이다. 도면 중에서 「Nn」은 저전압용 N채널 FET를 나타내고(다만, n은 식별용 부호), 「HNn」은 고전압용 N채널 FET를 나타내며, 「HPn」은 고전압용 P채널 FET를 나타낸다. 본 도면의 예에서는 고전압 전원(VH)(예를 들면, 24V)과 저전압 전원(VL)(예를 들면, 3.3V)이 공급되면, 입력 단자(ln)에 입력되는 저전압 신호를 고전압 신호로 변환하 여 출력 단자(out)로부터 반전 신호를 추출할 수 있게 되어 있다. 2 is a circuit diagram illustrating an example of such a level shift circuit 200. In the figure, "Nn" represents a low voltage N-channel FET (where n is an identification code), "HNn" represents a high voltage N-channel FET, and "HPn" represents a high voltage P-channel FET. In the example of this figure, when the high voltage power supply VH (for example, 24V) and the low voltage power supply VL (for example, 3.3V) are supplied, the low voltage signal input to the input terminal ln is converted into a high voltage signal. Thus, an inverted signal can be extracted from the output terminal out.

여기서, 게이트에서 입력 신호를 수신하는 저전압 트랜지스터(N1)의 드레인은 A점의 전압이 인가된다. 본 레벨 시프트 회로(200)는 이 A점의 전압이 저전압 트랜지스터(N1)의 내압값을 넘지 않게 구성되어 있고, 이하와 같은 동작을 수행한다.Here, the voltage of the point A is applied to the drain of the low voltage transistor N1 that receives the input signal at the gate. The level shift circuit 200 is configured such that the voltage at this point A does not exceed the withstand voltage value of the low voltage transistor N1, and performs the following operations.

즉, 입력 신호가 로우(low)레벨일 때에 저전압 트랜지스터(N1)가 오프 상태로 된다. 이때, 고전압용 트랜지스터(HN2)는 저전압 트랜지스터(N2 및 N3)로 구성되는 정전류 회로(90)에 전류가 흐르기 때문에 능동 상태에 있다. 이 때문에, 고전압 전원(VH)으로부터 트랜지스터(HP3, HN2, 및 N2)를 거쳐 전류(예를 들면, 10㎂)가 흐른다. 이때, 트랜지스터(HP3)의 드레인, 즉, 출력 단자(Out)는 고전압 전원(VH) 부근의 전압이 된다. 또한, 트랜지스터(HP3 및 HP4)는 래치 회로(20)를 구성하고 있어 트랜지스터(HP3 및 HP4)는 한쪽이 온 상태일 때 다른 한쪽은 오프상태가 된다.That is, the low voltage transistor N1 is turned off when the input signal is at a low level. At this time, the high voltage transistor HN2 is in an active state because current flows through the constant current circuit 90 including the low voltage transistors N2 and N3. For this reason, a current (for example, 10 mA) flows from the high voltage power supply VH through the transistors HP3, HN2, and N2. At this time, the drain of the transistor HP3, that is, the output terminal Out becomes a voltage near the high voltage power supply VH. In addition, the transistors HP3 and HP4 form a latch circuit 20. When one of the transistors HP3 and HP4 is on, the other is turned off.

한편, 입력 신호가 하이 레벨(예를 들면, 3.3V)일 때, 저전압 트랜지스터(N1)는 온 상태가 되고, 고전압용 트랜지스터(HN2)도 온 상태가 된다. 이것에 의해, 고전압용 트랜지스터(HP3)의 드레인, 즉, 출력 단자(Out)는 0V로 떨어지고, 고전압용 트랜지스터(HP4)는 온 상태가 된다.On the other hand, when the input signal is at a high level (for example, 3.3V), the low voltage transistor N1 is turned on, and the high voltage transistor HN2 is also turned on. As a result, the drain of the high voltage transistor HP3, that is, the output terminal Out drops to 0 V, and the high voltage transistor HP4 is turned on.

여기에서, 고전압용 트랜지스터(HP1)는 항상 정전류(예를 들면, 10㎂)가 흐르도록 게이트 전압이 설정되어 있다. 또한, 고전압용 트랜지스터(HN1 및 HN2)는 커런트 미러 회로(current mirror circuit)를 구성하고 있다. 이에 따라, 고전압용 트랜지스터(HN2)의 소스 전압, 즉, A점의 전압은 항상 HN1의 소스 전압과 같게 되고, 저전압 전원(VL)(예를 들면, 3.3V)은 유지된다. 이에 따라, 저전압 트랜지스터(N1)는 보호되도록 되어 있다.Here, the gate voltage of the high voltage transistor HP1 is set so that a constant current (for example, 10 mA) always flows. In addition, the high voltage transistors HN1 and HN2 form a current mirror circuit. As a result, the source voltage of the high voltage transistor HN2, that is, the voltage at point A, is always equal to the source voltage of HN1, and the low voltage power supply VL (for example, 3.3V) is maintained. As a result, the low voltage transistor N1 is protected.

[특허문헌 1] 일본 특허 공개 2006-19815호 공보[Patent Document 1] Japanese Patent Laid-Open No. 2006-19815

종래의 레벨 시프트 회로(200)는 출력 전압을 생성하는 고전압원(VH) 뿐만 아니라, 저전압 트랜지스터를 보호하기 위해 저전압원(VL)을 이용하지 않으면 안 되기 때문에 회로 구성이 복잡해진다. 또한, FET의 포화 영역에서는 드레인 전압의 증가에 의해서 드레인측의 공지층이 성장하여 실효적인 채널 길이가 짧아져 전류가 증가하는 채널 길이 변조 효과가 있다. 이 때문에, 고전압 트랜지스터(HN2)의 드레인 전압이 높아지면 채널 길이 변조 효과에 의해 A점의 전압이 올라가서 저전압 트랜지스터(N1)를 충분히 보호할 수 없다는 문제가 있었다.In the conventional level shift circuit 200, not only the high voltage source VH generating the output voltage but also the low voltage source VL must be used to protect the low voltage transistor, so that the circuit configuration becomes complicated. In addition, in the saturation region of the FET, the known layer on the drain side grows due to the increase of the drain voltage, and the effective channel length is shortened, thereby increasing the current length. For this reason, when the drain voltage of the high voltage transistor HN2 is high, there is a problem that the voltage at the point A increases due to the channel length modulation effect, so that the low voltage transistor N1 cannot be sufficiently protected.

본 발명은 이러한 상황을 감안하여 이루어진 것으로서, 저전압 트랜지스터를 보호하기 위한 저전압원이 불필요함과 아울러, 채널 길이 변조 효과에 강한 레벨 시프트 회로를 제공하는 것을 목적으로 한다. The present invention has been made in view of such a situation, and an object thereof is to provide a level shift circuit which is not required for a low voltage source for protecting a low voltage transistor and which is resistant to channel length modulation effects.

상기 과제를 해결하기 위해서 본 발명에 따른 레벨 시프트 회로는 저진폭의 입력 신호를 고진폭의 출력 신호로 변환하는 것으로서, 일정한 크기의 제 1 전류를 생성하는 정전류 생성부와, 상기 제 1 전류가 공급되는 제 1 고전압 트랜지스터와, 상기 제 1 고전압 트랜지스터와 게이트가 접속되어 상기 제 1 전류에 비례하는 크기의 제 2 전류를 출력하는 제 2 고전압 트랜지스터를 갖는 커런트 미러부와, 상기 제 1 고전압 트랜지스터와 제 1 전원 전압 사이에 직렬로 접속된 n(n은 2 이상의 자연수)개의 제 1 다이오드와, 게이트에 상기 입력 신호가 공급되고 소스에 상기 제 1 전원 전압이 공급되며 드레인이 상기 제 2 고전압 트랜지스터의 소스에 접속되고 상기 제 2 고전압 트랜지스터보다 내압이 낮은 저전압 트랜지스터와, 상기 저전압 트랜지스터가 오프 상태일 때에 상기 제 2 고전압 트랜지스터의 드레인에 제 2 전원 전압을 공급하는 한편, 상기 저전압 트랜지스터가 온 상태일 때에 상기 제 2 고전압 트랜지스터의 드레인에 공급되는 상기 제 2 전원 전압을 차단하는 전압 공급부와, 상기 저전압 트랜지스터의 드레인과 상기 제 1 전원 전압 사이에 직렬로 접속된 n개의 제 2 다이오드를 적어도 포함하고, 상기 출력 신호를 상기 제 2 고전압 트랜지스터의 드레인으로부터 추출하며, 상기 제 2 전류가 상기 n개의 제 2 다이오드로 흘렀을 때의 전압 강하가 상기 저전압 트랜지스터의 내압보다 작다.In order to solve the above problems, the level shift circuit according to the present invention converts an input signal having a low amplitude into an output signal having a high amplitude, and is provided with a constant current generator for generating a first current having a constant magnitude, and the first current is supplied. A current mirror portion having a first high voltage transistor, a second high voltage transistor connected to a gate of the first high voltage transistor, and outputting a second current having a magnitude proportional to the first current, the first high voltage transistor, and a first high voltage transistor; N (n is a natural number of two or more) first diodes connected in series between one power supply voltage, the input signal is supplied to a gate, the first power supply voltage is supplied to a source, and the drain is a source of the second high voltage transistor. A low voltage transistor connected to the low voltage transistor and having a lower breakdown voltage than the second high voltage transistor, and the low voltage transistor being in an off phase; A voltage supply unit configured to supply a second power supply voltage to the drain of the second high voltage transistor when the device is in the off state, and to block the second power supply voltage supplied to the drain of the second high voltage transistor when the low voltage transistor is in an on state; At least n second diodes connected in series between a drain of the low voltage transistor and the first power supply voltage, extracting the output signal from the drain of the second high voltage transistor, wherein the second current is equal to the n second diodes; The voltage drop when flowing through two diodes is smaller than the withstand voltage of the low voltage transistor.

이러한 레벨 시프트 회로에 의하면, 제 1 고전압 트랜지스터에 인가되는 바이어스는 n개의 다이오드에 의해 인가된다. 따라서, 별도의 전원을 준비할 필요가 없으므로 구성을 간소화할 수 있다. 또한, 저전압 트랜지스터가 온 상태인 경우에는 n개의 제 2 다이오드는 오프 상태가 되고, 저전압 트랜지스터가 오프 상태인 경우에는 n개의 제 2 다이오드는 온 상태가 된다. 이때, 제 2 고전압 트랜지스터는 게이트 접지로서 동작하고, 그 소스 전압은 n개의 제 2 다이오드에 의해 규정된다. 따라서, 제 2 고전압 트랜지스터의 채널 길이 변조 효과에 의해서 저전압 트랜지스터의 드레인 전압이 상승하지 않는다. 따라서, 저전압 트랜지스터는 n개의 제 2 다이오드에 의해 확실하게 보호된다. 또한, 트랜지스터의 내압은 드레인과 소스 사이 에 인가되는 전압이며, 트랜지스터가 고장 날 만한 전압이다.According to this level shift circuit, the bias applied to the first high voltage transistor is applied by n diodes. Therefore, it is not necessary to prepare a separate power supply, the configuration can be simplified. When the low voltage transistor is in the on state, the n second diodes are in an off state, and when the low voltage transistor is in the off state, the n second diodes are in an on state. At this time, the second high voltage transistor operates as a gate ground, and its source voltage is defined by n second diodes. Therefore, the drain voltage of the low voltage transistor does not increase due to the channel length modulation effect of the second high voltage transistor. Thus, the low voltage transistor is reliably protected by n second diodes. In addition, the breakdown voltage of the transistor is a voltage applied between the drain and the source, and is a voltage at which the transistor may fail.

전압 공급부의 구체적인 동작으로는 상기 저전압 트랜지스터가 온 상태일 때에 오프 상태가 되고, 상기 저전압 트랜지스터가 오프 상태일 때 온 상태가 되며, 한쪽의 단자에 제 2 전원 전압이 공급되고, 상기 다른 쪽의 단자와 상기 제 2 고전압 트랜지스터의 드레인이 접속되는 스위치를 포함하는 것이 바람직하다. 이 스위치는 예를 들면, 고전압 트랜지스터로 구성되어도 좋다.In the specific operation of the voltage supply unit, the low voltage transistor is turned off when the low voltage transistor is turned on, and is turned on when the low voltage transistor is turned off, a second power supply voltage is supplied to one terminal, and the other terminal is turned on. And a switch to which the drain of the second high voltage transistor is connected. This switch may be comprised, for example with a high voltage transistor.

게다가, 상기 n개의 제 1 다이오드와 상기 n개의 제 2 다이오드는 동일한 전기적 특성을 가지며, 상기 제 2 고전압 트랜지스터보다 내압이 낮은 트랜지스터를 다이오드 접속하는 것이 바람직하다.In addition, it is preferable that the n first diodes and the n second diodes have the same electrical characteristics, and diode-connect a transistor having a lower breakdown voltage than the second high voltage transistor.

본 발명의 실시형태에 대해서 도면을 참조하여 설명한다. 도 1은 본 실시형태에 따른 레벨 시프트 회로(100)의 구성을 나타내는 회로도이다. 본 도면에 있어서 「Nn」은 저전압용 N채널 FET를 나타내고(다만, n은 식별용 부호), 「HNn」은 고전압용 N채널 FET를 나타내며, 「HPn」은 고전압용 P채널 FET를 나타낸다. 또한, 도 2는 각 부에 대응하는 부분은 동일한 부호를 붙이고 있다. 본 실시형태에 있어서, 레벨 시프트 회로(100)는 고전압 전원(VH)(예를 들면, 24V)이 공급되어 저전압의 입력 신호(IN1 및 IN2)를 고전압의 출력 신호(OUT1 및 OUT2)로 변환한다. 또한, 입력 신호(IN2)는 입력 신호(IN1)의 논리 레벨을 반전한 것이며, 출력 신호(OUT2)는 출력 신호(OUT1)의 논리 레벨을 반전한 것이다.Embodiments of the present invention will be described with reference to the drawings. 1 is a circuit diagram showing the configuration of the level shift circuit 100 according to the present embodiment. In the figure, "Nn" denotes a low voltage N-channel FET (where n denotes an identification code), "HNn" denotes a high voltage N-channel FET, and "HPn" denotes a high voltage P-channel FET. 2, the part corresponding to each part has attached | subjected the same code | symbol. In the present embodiment, the level shift circuit 100 is supplied with a high voltage power supply VH (for example, 24 V) to convert the low voltage input signals IN1 and IN2 into high voltage output signals OUT1 and OUT2. . The input signal IN2 is the inverted logic level of the input signal IN1, and the output signal OUT2 is the inverted logic level of the output signal OUT1.

본 도면에 나타낸 바와 같이 레벨 시프트 회로(100)는 게이트에 입력 신 호(IN1)가 공급되며, 소스가 접지된 저전압 트랜지스터(N1)를 구비한다. 저전압 트랜지스터(N1)의 드레인에는 고전압 트랜지스터(HN2)의 소스가 접속된다. 고전압 트랜지스터(HN2)의 드레인에는 고전압 트랜지스터(HP3 및 HP4)를 포함하여 구성되는 래치 회로(20)를 거쳐 고전압 전원(VH)이 공급되어 출력 신호(OUT1)가 추출된다. 고전압 트랜지스터(HP3 및 HP4)는 한쪽이 온 상태일 때 다른 한쪽은 오프 상태가 되는 스위치로서 기능한다. 레벨 시프트 회로(100)의 기본적인 동작은 입력 신호(IN1)가 로우 레벨(0V)일 때, 저전압 트랜지스터(N1)가 오프 상태가 되고, 출력 신호(OUT1)는 고전압 전원(VH) 부근이 된다. 한편, 입력 신호(IN1)가 하이 레벨(예를 들면, 3.3V)일 때는 저전압 트랜지스터(N1)가 온 상태가 되고, 출력 신호(OUT1)는 0V가 된다.As shown in the figure, the level shift circuit 100 includes a low voltage transistor N1 having an input signal IN1 supplied to a gate and a grounded source. The source of the high voltage transistor HN2 is connected to the drain of the low voltage transistor N1. The high voltage power supply VH is supplied to the drain of the high voltage transistor HN2 through the latch circuit 20 including the high voltage transistors HP3 and HP4 to extract the output signal OUT1. The high voltage transistors HP3 and HP4 function as switches in which one side is turned off when the other is on. The basic operation of the level shift circuit 100 is that when the input signal IN1 is at the low level (0V), the low voltage transistor N1 is turned off, and the output signal OUT1 is near the high voltage power supply VH. On the other hand, when the input signal IN1 is at a high level (for example, 3.3V), the low voltage transistor N1 is turned on, and the output signal OUT1 is 0V.

래치 회로(20)는 입력 신호(IN1)가 하이 레벨일 때에는 고전압 트랜지스터(HP3)는 오프 상태, 고전압 트랜지스터(N1)는 온 상태가 되며, 입력 신호(IN1)가 로우 레벨일 때에는 고전압 트랜지스터(HP3)는 온 상태, 고전압 트랜지스터(HP4)는 오프 상태가 되도록 구성된다. 래치 회로(20)는 고전압 트랜지스터(HN2)에 고전압 전원(VH)을 공급할지 차단할지를 제어하는 전압 공급부로서 기능한다. 또한, 입출력 회로(70)는 고전압 트랜지스터(HN2), 저전압 트랜지스터(N1) 및 제 2 다이오드부(50)를 포함하며, 이들과 같이 동작한다.The latch circuit 20 turns the high voltage transistor HP3 off and the high voltage transistor N1 on when the input signal IN1 is at the high level, and the high voltage transistor HP3 when the input signal IN1 is at the low level. ) Is configured to be in an on state and the high voltage transistor HP4 is to be in an off state. The latch circuit 20 functions as a voltage supply unit for controlling whether to supply or cut off the high voltage power supply VH to the high voltage transistor HN2. In addition, the input / output circuit 70 includes a high voltage transistor HN2, a low voltage transistor N1, and a second diode unit 50, and operate in the same manner.

레벨 시프트 회로(100)에 있어서 A점의 전압을 제어하는 회로로서 정전류 회로(30), 제 1 다이오드부(40) 및 제 2 다이오드부(50)가 설치되어 있다. 제 1 다이오드부(40)는 다이오드 접속된 저전압 트랜지스터(N7 및 N8)가 종속(縱續) 접속되 어 구성된다. 제 1 다이오드부(40)의 일단은 접지되고, 타단은 B점에 접속된다. 다이오드 접속된 저전압 트랜지스터의 전압 강하는 예를 들면, 약 0.6V이고 최대 1V 정도이다. 이 때문에, B점의 전압은 약 1.2V가 되며 최대 2V 정도가 된다.In the level shift circuit 100, a constant current circuit 30, a first diode section 40, and a second diode section 50 are provided as a circuit for controlling the voltage at point A. The first diode unit 40 is configured by the diode-connected low voltage transistors N7 and N8 being cascaded. One end of the first diode unit 40 is grounded and the other end is connected to the point B. The voltage drop of the diode connected low voltage transistor is, for example, about 0.6V and about 1V at maximum. For this reason, the voltage at point B is about 1.2V and is about 2V at the maximum.

제 2 다이오드부(50)는 다이오드 접속된 저전압 트랜지스터(N10 및 N11)가 종속 접속되어 구성된다. 제 2 다이오드부(50)의 일단은 HN2의 소스에 접속되고 타단은 접지된다. 여기서, 제 1 다이오드부(40)를 구성하는 N7 및 N8과, 제 2 다이오드부(50)를 구성하는 N10 및 N11은 전기적 특성을 가진다. 또한, 제 1 다이오드부(40) 및 제 2 다이오드부(50)는 저전압 트랜지스터를 2단 접속함으로써 구성하였지만, 단수를 변경하거나 다른 회로를 이용해도 된다.The second diode unit 50 is constituted by cascaded low voltage transistors N10 and N11 with diode connections. One end of the second diode unit 50 is connected to the source of HN2 and the other end is grounded. Here, N7 and N8 constituting the first diode unit 40 and N10 and N11 constituting the second diode unit 50 have electrical characteristics. In addition, although the 1st diode part 40 and the 2nd diode part 50 were comprised by connecting two stages of the low voltage transistor, you may change a stage | number or may use another circuit.

정전류 회로(30)는 고전압 트랜지스터(HP1)와 도시하지 않은 정전압 회로로 구성된다. 고전압 트랜지스터(HP1)는 소스가 고전압 전원(VH)에 접속되고, 항상 정전류(Ib)(예를 들면, 10㎂)가 흐르도록 정전압 회로에 의해 게이트 전압이 설정된다. The constant current circuit 30 is composed of a high voltage transistor HP1 and a constant voltage circuit (not shown). In the high voltage transistor HP1, the source is connected to the high voltage power supply VH, and the gate voltage is set by the constant voltage circuit so that the constant current Ib (for example, 10 mA) always flows.

또한, 커런트 미러 회로(60)는 고전압 트랜지스터(HN1 및 HN2)를 구비한다. 고전압 트랜지스터(HN1)는 그 소스가 제 1 다이오드부(40)와 B점에서 접속된다. The current mirror circuit 60 also includes high voltage transistors HN1 and HN2. The source of the high voltage transistor HN1 is connected at the point B to the first diode portion 40.

또한, 고전압 트랜지스터(HN1)는 게이트와 드레인이 접속되고, 또한 고전압 트랜지스터(HN2)와 공통의 게이트 전압(C점의 전압)이 된다. 이 때문에, 고전압 트랜지스터(HN1)와 고전압 트랜지스터(HN2)로 커런트 미러 회로를 구성하게 된다. 이에 따라, 게이트 접지에서 접속된 고전압 트랜지스터(HN2)의 드레인 소스 사이에는 전류(Ib)를 카피한 전류(Ia)가 흐르게 된다. 제 1 다이오드부(40)와 제 2 다이오드 부(50)는 동일한 특성을 갖고 있기 때문에, 입력 신호(IN1)가 로우 레벨이고 저전압 트랜지스터(N1)가 오프 상태일 때 점A와 점B는 동전위가 된다. 또한, 전류(Ia)와 전류(Ib)에 비례한 크기의 전류값이 흐르도록 설정해도 된다.In addition, the gate and the drain of the high voltage transistor HN1 are connected to each other, and the gate voltage (voltage at the point C) is common to the high voltage transistor HN2. For this reason, a current mirror circuit is formed of the high voltage transistor HN1 and the high voltage transistor HN2. Accordingly, the current Ia which copies the current Ib flows between the drain sources of the high voltage transistor HN2 connected at the gate ground. Since the first diode portion 40 and the second diode portion 50 have the same characteristics, when the input signal IN1 is at a low level and the low voltage transistor N1 is off, the points A and B are coincidence. Becomes Moreover, you may set so that the electric current value of the magnitude | size proportional to current Ia and current Ib may flow.

여기서, 저전압 트랜지스터(N1)의 드레인에는 A점의 전압이 인가된다. 본 레벨 시프트 회로(100)는 이 A점의 전압이 저전압 트랜지스터(N1)의 내압값을 초과하지 않도록 구성되어 있으며, 이하와 같은 동작을 행한다. 또한, 저전압 트랜지스터(N1)의 내압값은 제 2 다이오드부(50)의 최대 전압 강하값보다 큰 것으로 한다. Here, the voltage at the point A is applied to the drain of the low voltage transistor N1. The level shift circuit 100 is configured such that the voltage at this point A does not exceed the withstand voltage value of the low voltage transistor N1, and performs the following operation. In addition, it is assumed that the breakdown voltage value of the low voltage transistor N1 is larger than the maximum voltage drop value of the second diode unit 50.

입력 신호가 하이 레벨(예를 들면, 3.3V)일 때, 저전압 트랜지스터(N1)는 온 상태가 되고 A점은 0V가 된다. 이에 따라, 고전압 트랜지스터(HN2)도 온 상태가 되고, 오프 상태의 고전압 트랜지스터(HP3)의 드레인의 전압, 즉 출력 신호(OUT1)의 레벨은 0V로 떨어진다. 이때, 저전압 트랜지스터(N1)에 고전압이 인가되지 않는다.When the input signal is at a high level (e.g., 3.3V), the low voltage transistor N1 is turned on and the point A becomes 0V. Accordingly, the high voltage transistor HN2 is also turned on, and the voltage of the drain of the high voltage transistor HP3 in the off state, that is, the level of the output signal OUT1 falls to 0V. At this time, a high voltage is not applied to the low voltage transistor N1.

입력 신호가 하이 레벨에서 로우 레벨로 천이되면, 저전압 트랜지스터(N1)는 오프 상태가 된다. 그러면, 고전압 트랜지스터(HP3)와 고전압 트랜지스터(HP4)의 상태가 바뀌어 고전압 트랜지스터(HP3)가 온 상태가 되고, 고전압 전원(VH)으로부터 고전압 트랜지스터(HP3)->고전압 트랜지스터(HN2)->제 2 다이오드부(50)의 경로로 전류(예를 들면, 10㎂)가 흐른다. 이때, 고전압 트랜지스터(HP3)의 드레인의 전압, 즉 출력 신호(OUT1)의 레벨은 고전압 전원(VH) 부근의 전압이 된다. A점은 제 2 다이오드부(50)에 전류(Ia)가 흐르기 때문에 약 1.2V가 되며 최대에서도 2V 정도가 된다. 따라서, 저전압 트랜지스터(N1)를 고전압으로부터 보호할 수 있다. 또한, 고전압 트랜지스터(HN2)의 소스 전압은 제 2 다이오드부(50)에 의해 상승을 막을 수 있다. 따라서, 채널 길이 변조 효과에 의해 전류(Ia)가 증가되고, 점A의 전압이 상승하지 않는다. 따라서, 고전압 트랜지스터(HN2)의 포화 영역의 전기 특성이 채널 길이 변조 효과에 의해 전류가 증가하는 경향이 있어도 저전압 트랜지스터(N1)를 보호할 수 있다. When the input signal transitions from the high level to the low level, the low voltage transistor N1 is turned off. Then, the states of the high voltage transistor HP3 and the high voltage transistor HP4 are changed so that the high voltage transistor HP3 is turned on, and from the high voltage power supply VH to the high voltage transistor HP3-> high voltage transistor HN2-> second A current (for example, 10 mA) flows through the path of the diode unit 50. At this time, the voltage of the drain of the high voltage transistor HP3, that is, the level of the output signal OUT1 becomes the voltage near the high voltage power supply VH. The point A is about 1.2V because the current Ia flows in the second diode portion 50, and the maximum is about 2V. Therefore, the low voltage transistor N1 can be protected from high voltage. In addition, the source voltage of the high voltage transistor HN2 may be prevented from rising by the second diode unit 50. Therefore, the current Ia is increased by the channel length modulation effect, and the voltage at point A does not rise. Therefore, even if the electrical characteristics of the saturation region of the high voltage transistor HN2 tend to increase due to the channel length modulation effect, the low voltage transistor N1 can be protected.

또한, 상술한 실시형태에 있어서, n채널 트랜지스터와 p채널 트랜지스터를 바꿔 넣어 전원 전위의 관계를 역전시켜도 된다.In the above embodiment, the n-channel transistor and the p-channel transistor may be replaced to reverse the relationship between the power supply potential.

이상, 본 발명의 바람직한 실시형태에 대해 설명하여 예증하였지만, 이는 어디까지나 발명의 예시이며 한정적으로 고려되어야 할 것이 아니고 추가, 삭제, 치환 및 다른 변경은 본 발명의 정신 또는 영역을 일탈하지 않는 범위에서 가능하다. 즉, 본 발명은 전술한 실시형태에 의해 한정되는 것이 아니라, 이하의 청구 범위에 의해 한정되는 것이다.As mentioned above, although preferred embodiment of this invention was described and illustrated, this is an illustration of the invention to the last, and it does not limit to consideration, and addition, deletion, substitution, and other change are a range which does not deviate from the mind or range of this invention. It is possible. That is, this invention is not limited by the above-mentioned embodiment, It is limited by the following claims.

도 1은 본 실시형태의 레벨 시프트 회로의 구성을 나타내는 회로도이다.1 is a circuit diagram showing the configuration of the level shift circuit of this embodiment.

도 2는 종래의 레벨 시프트 회로의 구성을 나타내는 회로도이다.2 is a circuit diagram showing the configuration of a conventional level shift circuit.

(도면의 주요부분에 대한 부호의 설명) (Explanation of symbols for the main parts of the drawing)

20 ···래치 회로, 30 ···정전류 회로, 20 latch circuits, 30 constant current circuits,

40 ···제 1 다이오드부, 50 ···제 2 다이오드부, 40 ... first diode portion, 50 ... second diode portion,

60 ···커런트 미러 회로, 70 ···입출력 회로, 60 ... current mirror circuit, 70 ...

100 ···레벨 시프트 회로100 ... level shift circuit

Claims

As a level shift circuit that converts a low amplitude input signal into a high amplitude output signal:

The level shift circuit,

A constant current generator for generating a first current having a constant magnitude;

A current mirror unit having a first high voltage transistor supplied with the first current and a second high voltage transistor connected to a gate of the first high voltage transistor to output a second current having a magnitude proportional to the first current;

N (n is a natural number of 2 or more) first diodes connected in series between said first high voltage transistor and a first power supply voltage;

A low voltage transistor supplied with a gate of the input signal, a source of the first power supply voltage, a drain connected to a source of the second high voltage transistor, and having a lower breakdown voltage than the second high voltage transistor;

Supplying a second power supply voltage to the drain of the second high voltage transistor when the low voltage transistor is in an off state, while blocking the second power supply voltage supplied to the drain of the second high voltage transistor when the low voltage transistor is in an on state; A voltage supply unit; And

N second diodes connected in series between the drain of the low voltage transistor and the first power supply voltage, the second diodes being connected in parallel with the low voltage transistor,

Extract the output signal from the drain of the second high voltage transistor,

And the voltage drop when the second current flows through the n second diodes is smaller than the breakdown voltage of the low voltage transistor.

The method of claim 1,

The voltage supply unit is turned off when the low voltage transistor is in an on state, is turned on when the low voltage transistor is in an off state, a second power supply voltage is supplied to one terminal, and the other terminal and the first terminal are supplied. And a switch to which the drain of the two high voltage transistors is connected.

The method according to claim 1 or 2,

And said n first diodes and said n second diodes are diode-connected to transistors having the same turn-on voltage and having a lower breakdown voltage than said second high voltage transistor.