KR101147358B1 - Level shifting inverter circuit - Google Patents

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김정표
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    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Abstract

본 발명은 레벨 시프팅 인버터 회로에 관한 것으로, 고전압 전원소스만을 사용함으로써 서로 다른 전원소스를 분리하기 위한 영역이 필요없게 되고, 이에 따라 IC의 집적도를 향상시킬 수 있을 뿐 아니라, 종래의 인버터에 전류미러를 추가함으로써 고전압 전원소스와 접지 사이에 발생되는 쇼트를 방지할 수 있는 이점이 있다.The present invention relates to a level shifting inverter circuit, and by using only a high voltage power source, there is no need for an area for separating different power sources, thereby improving the integration of the IC and providing a current to the conventional inverter. Adding a mirror has the advantage of preventing shorts between the high voltage power source and ground.

본 발명에 의한 레벨 시프팅 인버터 회로는, 저전압 동작회로로부터 인가되는 입력신호를 고전압 동작회로로 출력하는 레벨 시프팅 인버터 회로로써, 입력신호가 입력단에 인가되고, 고전압 전원소스에서 동작하며, 출력단을 통해 상기 인가된 입력신호를 반전하여 출력하는 인버터; 및 상기 인버터로부터 출력되는 신호를 차동 신호로 변환하고, 상기 변환된 신호에 따라 소정 레벨의 출력신호를 생성하도록 상기 고전압 전원소스에서 동작하는 레벨 시프터;를 포함한다.The level shifting inverter circuit according to the present invention is a level shifting inverter circuit for outputting an input signal applied from a low voltage operating circuit to a high voltage operating circuit, wherein the input signal is applied to the input terminal, and operates from a high voltage power source. An inverter for inverting and outputting the applied input signal; And a level shifter operating at the high voltage power source to convert a signal output from the inverter into a differential signal and generate an output signal having a predetermined level according to the converted signal.

레벨 시프팅 인버터 회로, 고전압 전원소스, 인버터, 전류미러 Level Shifting Inverter Circuit, High Voltage Power Source, Inverter, Current Mirror

Description

레벨 시프팅 인버터 회로{LEVEL SHIFTING INVERTER CIRCUIT}LEVEL SHIFTING INVERTER CIRCUIT}

도 1은 종래 기술에 의한 레벨 시프팅 인버터 회로의 회로도1 is a circuit diagram of a level shifting inverter circuit according to the prior art

도 2는 본 발명에 의한 레벨 시프팅 인버터 회로의 회로도2 is a circuit diagram of a level shifting inverter circuit according to the present invention.

<도면의 주요 부호에 대한 설명>DESCRIPTION OF THE RELATED ART [0002]

210 : 인버터 211, 212 : 제 1 및 제 2 모스 트랜지스터210: Inverters 211 and 212: First and second MOS transistors

213 : 전류미러 213a~213b: 제 3 내지 제 5 모스 트랜지스터213: current mirrors 213a to 213b: third to fifth MOS transistors

214 : 인버터 입력단 215 : 인버터 출력단214: Inverter input terminal 215: Inverter output terminal

220 : 레벨 시프터 221~224 : 제 6 내지 제 9 모스 트랜지스터220: level shifters 221 to 224: sixth to ninth MOS transistors

본 발명은 레벨 시프팅 인버터 회로에 관한 것으로, 고전압 전원소스만을 사용함으로써 서로 다른 전원소스를 분리하기 위한 영역이 필요없게 되고, 이에 따라 IC의 집적도를 향상시킬 수 있을 뿐 아니라, 종래의 인버터에 전류미러를 추가함으 로써 고전압 전원소스와 접지 사이에 발생되는 쇼트를 방지할 수 있는 레벨 시프팅 인버터 회로에 관한 것이다.The present invention relates to a level shifting inverter circuit, and by using only a high voltage power source, there is no need for an area for separating different power sources, thereby improving the integration of the IC and providing a current to the conventional inverter. By adding a mirror, a level shifting inverter circuit is provided to prevent a short between the high voltage power source and the ground.

일반적으로 디지털 논리회로와 아날로그 회로의 동작전압은 다른 경우가 많으며, 통상적으로 아날로그 회로의 동작전압이 높다.In general, the operating voltages of digital logic circuits and analog circuits are often different, and typically the operating voltages of analog circuits are high.

또한, 디지털 논리회로로부터 생성되는 제어신호를 통해서 아날로그 회로의 동작을 제어하게 되는데, 이때 IC(Integrated Circuit)와 같이, 많은 디지털 논리회로와 아날로그 회로가 집적되어 있는 경우, 서로 다른 회로간의 인터페이스(Interface)를 위해 많은 신호선을 사용하게 된다. In addition, the operation of the analog circuit is controlled through a control signal generated from the digital logic circuit. At this time, when many digital logic circuits and analog circuits are integrated, such as an integrated circuit (IC), an interface between different circuits is provided. We use a lot of signal lines.

이상적인 경우, 이들 신호선을 통해 전달되는 신호들은 차동(Differential) 형태로 전달되는 것이 바람직하지만, 실제로는 라우팅(Routing) 문제로 인하여 하나의 신호선에 의해서만 신호들이 전달되며, 필요에 따라 신호가 입력되는 회로에 인버터(Inverter)를 사용하여 차동 형태에 가까운 신호를 생성한다. In an ideal case, signals transmitted through these signal lines are preferably transmitted in a differential form, but in reality, signals are transmitted only by one signal line due to routing problems, and a signal is inputted as necessary. Inverters are used to generate signals that are close to differential forms.

레벨 시프터(Level Shifter)의 경우, 앞서 언급한 차동 형태의 입력이 필요하며, 이에 따라, 인버터를 사용하여 이러한 차동형태의 신호를 생성하게 된다. In the case of a level shifter, the aforementioned differential type of input is required, and thus an inverter is used to generate this differential type signal.

도 1은 종래 기술에 의한 레벨 시프팅 인버터 회로의 회로도를 나타낸다. 1 shows a circuit diagram of a level shifting inverter circuit according to the prior art.

종래 기술에 의한 레벨 시프팅 인버터 회로는, 저전압 동작회로(예 : 1.65V 내지 3V 사이에서 동작하는 회로)로부터 인가되는 입력신호를 고전압 동작회로(예 : 3.3V 내지 4.8V 사이에서 동작하는 회로)로 출력한다.The level shifting inverter circuit according to the prior art is a high voltage operating circuit (for example, a circuit operating between 3.3V and 4.8V) applied to an input signal applied from a low voltage operating circuit (for example, a circuit operating between 1.65V and 3V). Will output

또한, 도 1에서 도시한 바와 같이, 상기 레벨 시프팅 인버터 회로는, 인버터 (110)와 레벨 시프터(120) 및 전원 분리 영역(130)을 포함하고 있다.In addition, as shown in FIG. 1, the level shifting inverter circuit includes an inverter 110, a level shifter 120, and a power separation region 130.

여기서, 상기 인버터(110)는, 제 1 및 제 2 모스 트랜지스터(111, 112)로 구성되어 있으며, 입력신호가 입력단(113 ; IN)에 인가되고, 저전압 전원소스에서 동작하며, 출력단(114)을 통해 상기 인가된 입력신호를 반전하여 상기 레벨 시프터(120)로 출력하는 기능을 수행한다.Here, the inverter 110 is composed of first and second MOS transistors (111, 112), the input signal is applied to the input terminal 113 (IN), operates from a low voltage power source, the output terminal 114 Inverts the applied input signal through the output to the level shifter 120.

또한, 상기 레벨 시프터(120)는, 제 3 내지 제 6 모스 트랜지스터(121~124)로 구성되며, 상기 인버터(110)로부터 출력되는 신호를 차동 신호로 변환하고, 상기 변환된 신호에 따라 소정 레벨의 출력신호를 생성하는 기능을 수행하며, 상기 인버터(110)와는 달리, 고전압 전원소스에서 동작한다.In addition, the level shifter 120 includes third to sixth MOS transistors 121 to 124. The level shifter 120 converts a signal output from the inverter 110 into a differential signal and a predetermined level according to the converted signal. It generates a function of output signal, and unlike the inverter 110, operates in a high voltage power source.

한편, 상기 전원 분리 영역(130)은, 서로 다른 전원소스를 사용하는 상기 인버터(110)와 레벨 시프터(120)을 분리하는 영역으로써, P형 반도체 기판이나 P형 웰 영역으로 구성되어 있으며, 통상적으로 그 폭(W)은 10㎛ 보다 크다.On the other hand, the power separation region 130 is a region for separating the inverter 110 and the level shifter 120 using different power sources, is composed of a P-type semiconductor substrate or a P-type well region, The width W is larger than 10 μm.

그러나, 상술한 바와 같은 종래 기술에 의한 레벨 시프팅 인버터 회로는, 서로 다른 전원소스를 사용함에 따라 전원소스를 분리하기 위한 전원 분리 영역이 필요하게 되고, 이에 따라, IC의 집적도가 떨어지는 문제점이 있었다. However, the level shifting inverter circuit according to the related art as described above requires a power separation region for separating a power source as different power sources are used, and thus, there is a problem in that the degree of integration of the IC is inferior. .

또한, IC의 집적도를 향상시키기 위해 고전압으로 동작하는 인버터를 사용하는 경우, 저전압 동작회로로부터 입력되는 하이(high) 레벨의 신호가 인버터를 구동시키는 고전압에는 미치지 못하므로, 인버터를 구성하는 모스 트랜지스터가 완전히 턴 오프 되지 않으며, 이에 따라, 고전압 전원소스와 접지 사이에 쇼트(short) 가 발생되는 문제점이 있었다.In addition, when using an inverter operating at a high voltage to improve the integration of the IC, since the high level signal input from the low voltage operation circuit is less than the high voltage driving the inverter, the MOS transistor constituting the inverter is There is a problem in that a short is not generated between the high voltage power source and the ground accordingly.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 고전압 전원소스만을 사용함으로써 서로 다른 전원소스를 분리하기 위한 영역이 필요없게 되고, 이에 따라 IC의 집적도를 향상시킬 수 있을 뿐 아니라, 종래의 인버터에 전류미러를 추가함에 따라 고전압 전원소스와 접지 사이에 발생되는 쇼트를 방지할 수 있는 레벨 시프팅 인버터 회로를 제공하는데 있다.Therefore, the present invention has been made to solve the above problems, and by using only a high voltage power source, there is no need for an area for separating different power sources, thereby improving the integration degree of the IC, as well as a conventional inverter. The addition of a current mirror to provide a level shifting inverter circuit that prevents shorts between the high voltage power source and ground.

상기 목적을 달성하기 위한 저전압 동작회로로부터 인가되는 입력신호를 고전압 동작회로로 출력하는 레벨 시프팅 인버터 회로에 있어서, 입력신호가 입력단에 인가되고, 고전압 전원소스에서 동작하며, 출력단을 통해 상기 인가된 입력신호를 반전하여 출력하는 인버터; 및 상기 인버터로부터 출력되는 신호를 차동 신호로 변환하고, 상기 변환된 신호에 따라 소정 레벨의 출력신호를 생성하도록 상기 고전압 전원소스에서 동작하는 레벨 시프터;를 포함한다.In a level shifting inverter circuit for outputting an input signal applied from a low voltage operating circuit to a high voltage operating circuit for achieving the above object, an input signal is applied to an input terminal, operates from a high voltage power source, and is applied through the output terminal. An inverter for inverting and outputting an input signal; And a level shifter operating at the high voltage power source to convert a signal output from the inverter into a differential signal and generate an output signal having a predetermined level according to the converted signal.

여기서, 상기 인버터는, 게이트단이 상기 입력단에 접속되고, 소스단이 접지전위와 접속되며, 드레인단이 상기 출력단에 접속되는 제 1 모스 트랜지스터; 게이트단이 상기 입력단에 접속되고, 드레인단이 상기 출력단에 접속되는 제 2 모스 트랜지스터; 및 상기 고전압 전압소스와 상기 제 2 모스 트랜지스터의 소스단 및 상 기 입력단에 접속되어 있는 전류미러;를 포함하는 것을 특징으로 한다.The inverter may include: a first MOS transistor having a gate terminal connected to the input terminal, a source terminal connected to a ground potential, and a drain terminal connected to the output terminal; A second MOS transistor having a gate terminal connected to the input terminal and a drain terminal connected to the output terminal; And a current mirror connected to the source terminal and the input terminal of the high voltage voltage source, the second MOS transistor, and the like.

이때, 상기 전류미러는, 게이트단이 제 2 모스 트랜지스터의 소스단과 접속되고, 드레인단이 상기 입력단에 접속되는 제 3 모스 트랜지스터; 게이트단이 드레인단과 직접 접속되고, 소스단에 고전압 전압소스가 인가되며, 드레인단이 제 3 모스 트랜지스터의 소스단과 접속되는 제 4 모스 트랜지스터; 및 게이트단이 상기 제 4 모스 트랜지스터의 게이트단과 접속되고, 소스단에 고전압 전압소스가 인가되며, 드레인단이 제 3 모스 트랜지스터의 게이트단과 접속되는 제 5 모스 트랜지스터;를 포함하는 것을 특징으로 한다.In this case, the current mirror may include a third MOS transistor having a gate terminal connected to the source terminal of the second MOS transistor and a drain terminal connected to the input terminal; A fourth MOS transistor having a gate terminal directly connected to the drain terminal, a high voltage voltage source applied to the source terminal, and a drain terminal connected to the source terminal of the third MOS transistor; And a fifth MOS transistor having a gate terminal connected to the gate terminal of the fourth MOS transistor, a high voltage voltage source applied to the source terminal, and a drain terminal connected to the gate terminal of the third MOS transistor.

또한, 상기 레벨 시프터는, 게이트단이 상기 인버터의 입력단에 접속되고, 소스단이 접지전위와 접속되며, 드레인단이 일측 출력단자에 접속되는 제 6 모스 트랜지스터; 게이트단이 상기 인버터의 출력단에 접속되고, 소스단이 접지전위와 접속되며, 드레인단이 타측 출력단자에 접속되는 제 7 모스 트랜지스터; 게이트단이 상기 타측 출력단자에 접속되고, 소스단에 상기 고전압 전압소스가 인가되며, 드레인단이 상기 일측 출력단자에 접속되는 제 8 모스 트랜지스터; 및 게이트단이 상기 일측 출력단자에 접속되고, 소스단에 상기 고전압 전압소스가 인가되며, 드레인단이 상기 타측 출력단자에 접속되는 제 9 모스 트랜지스터;를 포함하는 것을 특징으로 한다.The level shifter may further include a sixth MOS transistor having a gate terminal connected to an input terminal of the inverter, a source terminal connected to a ground potential, and a drain terminal connected to one output terminal; A seventh MOS transistor having a gate terminal connected to the output terminal of the inverter, a source terminal connected to the ground potential, and a drain terminal connected to the other output terminal; An eighth MOS transistor having a gate terminal connected to the other output terminal, a high voltage voltage source applied to a source terminal, and a drain terminal connected to the one output terminal; And a ninth MOS transistor having a gate terminal connected to the one output terminal, the high voltage voltage source applied to a source terminal, and a drain terminal connected to the other output terminal.

이때, 상기 제 1, 6, 7 모스 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 한다.In this case, the first, sixth, and seventh MOS transistors are NMOS transistors.

또한, 상기 제 2 내지 제 5 모스 트랜지스터와 상기 제 8 내지 제 9 모스 트 랜지스터는 피모스 트랜지스터인 것을 특징으로 한다.The second to fifth MOS transistors and the eighth to ninth MOS transistors may be PMOS transistors.

이하, 첨부된 도면을 참조하여 본 발명에 의한 바람직한 실시예에 대하여 보다 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 의한 레벨 시프팅 인버터 회로의 회로도를 나타낸다. 2 shows a circuit diagram of a level shifting inverter circuit according to the present invention.

본 발명에 의한 레벨 시프팅 인버터 회로는, 저전압 동작회로로부터 인가되는 입력신호를 고전압 동작회로로 출력하는데, 통상적으로 상기 저전압 동작회로는 디지털 논리회로로 구성되며, 상기 고전압 동작회로는 아날로그 회로로 구성된다.The level shifting inverter circuit according to the present invention outputs an input signal applied from a low voltage operating circuit to a high voltage operating circuit, and typically, the low voltage operating circuit is composed of a digital logic circuit, and the high voltage operating circuit is composed of an analog circuit. do.

또한, 도 2에서 도시한 바와 같이, 상기 레벨 시프팅 인버터 회로는, 인버터(210) 및 레벨 시프터(220)로 구성되어 있다.In addition, as shown in FIG. 2, the level shifting inverter circuit includes an inverter 210 and a level shifter 220.

여기서, 상기 인버터(210)는, 제 1 및 제 2 모스 트랜지스터(211, 212 ; MN1, MP1)와 전류미러(213)로 구성되어 있으며, 입력신호가 입력단(214 ; IN)에 인가되고, 고전압 전원소스에서 동작하며, 출력단(215)을 통해 상기 인가된 입력신호를 반전하여 상기 레벨 시프터(220)로 출력하는 기능을 수행한다.In this case, the inverter 210 includes first and second MOS transistors 211 and 212 (MN1 and MP1) and a current mirror 213. An input signal is applied to the input terminal 214 (IN) and a high voltage is applied. It operates at a power source and inverts the applied input signal through an output terminal 215 and outputs the output signal to the level shifter 220.

이때, 상기 제 1 모스 트랜지스터(211 ; MN1)는 엔모스 트랜지스터로써, 게이트단이 상기 입력단(214; IN)에 접속되고, 소스단이 접지전위와 접속되며, 드레인단이 상기 출력단(215)에 접속되어 있다.In this case, the first MOS transistor 211 (MN1) is an NMOS transistor. A gate terminal is connected to the input terminal 214 (IN), a source terminal is connected to a ground potential, and a drain terminal is connected to the output terminal 215. Connected.

또한, 상기 제 2 모스 트랜지스터(212 ; MP1)는 피모스 트랜지스터로써, 게이트단이 상기 입력단(214 ; IN)에 접속되고, 드레인단이 상기 출력단(215)에 접속 되어 있다.The second MOS transistor 212 (MP1) is a PMOS transistor, with a gate terminal connected to the input terminal 214 (IN), and a drain terminal connected to the output terminal 215.

한편, 상기 전류미러(213)는, 상기 고전압 전압소스와 상기 제 2 모스 트랜지스터(212 ; MP1)의 소스단 및 상기 입력단(214 ; IN)에 접속되어 있으며, 제 3 내지 제 5 모스 트랜지스터(213a~213c ; MP2~MP4)를 포함하고 있다.On the other hand, the current mirror 213 is connected to the high voltage voltage source, the source terminal of the second MOS transistor 212 (MP1) and the input terminal 214 (IN), and the third to fifth MOS transistors 213a. 213c; MP2 to MP4).

이때, 상기 제 3 모스 트랜지스터(213a ; MP2)는 피모스 트랜지스터로써, 게이트단이 제 2 모스 트랜지스터(212 ; MP1)의 소스단과 접속되고, 드레인단이 상기 입력단(214 ; IN)에 접속되어 있다.At this time, the third MOS transistor 213a (MP2) is a PMOS transistor, with a gate terminal connected to the source terminal of the second MOS transistor 212 (MP1), and a drain terminal connected to the input terminal 214 (IN). .

또한, 상기 제 4 모스 트랜지스터(213b ; MP3)도 피모스 트랜지스터로써, 게이트단이 드레인단과 직접 접속되고, 소스단에 고전압 전압소스가 인가되며, 드레인단이 제 3 모스 트랜지스터(213a ; MP2)의 소스단과 접속되어 있다.The fourth MOS transistors 213b and MP3 are also PMOS transistors, the gate terminal of which is directly connected to the drain terminal, a high voltage voltage source is applied to the source terminal, and the drain terminal of the third MOS transistor 213a (MP2). It is connected to the source end.

또한, 상기 제 5 모스 트랜지스터(213c ; MP4) 역시 피모스 트랜지스터로써, 게이트단이 상기 제 4 모스 트랜지스터(213b ; MP3)의 게이트단과 접속되고, 소스단에 고전압 전압소스가 인가되며, 드레인단이 제 3 모스 트랜지스터(213a ; MP2)의 게이트단과 접속되어 있다.In addition, the fifth MOS transistor 213c (MP4) is also a PMOS transistor, the gate terminal of which is connected to the gate terminal of the fourth MOS transistor 213b (MP3), a high voltage voltage source is applied to the source terminal, and the drain terminal is The gate terminal of the third MOS transistor 213a (MP2) is connected.

상기와 같이 구성된 인버터(210)는, 모스 트랜지스터를 직렬로 연결하여 형성된 종래 기술에 의한 인버터에 전류미러(213)를 추가한 것으로, 이로 인해 상기 고전압 전원소스 레벨에 미치지 못하는 하이 레벨의 입력신호가 인가되는 경우에도 피모스 트랜지스터인 상기 제 2 모스 트랜지스터(212 ; MP1)는 완전히 턴 오프 하게 되며, 이에 따라 상기 고전압 전원소스와 접지 사이의 쇼트는 발생되지 않는다.Inverter 210 configured as described above, the current mirror 213 is added to the inverter according to the prior art formed by connecting the MOS transistors in series, so that a high level input signal that does not reach the high voltage power source level Even when applied, the second MOS transistor 212 (MP1), which is a PMOS transistor, is completely turned off, so that a short between the high voltage power source and ground does not occur.

즉, 상기 입력단(214 ; IN)에 인가되는 입력신호가 하이 레벨인 경우, 상기 제 2 모스 트랜지스터(212 ; MP1)의 게이트 전압은 하이 레벨이 되고, 상기 게이트 전압이 일정 크기의 전압(k)보다 높다면 피모스 트랜지스터인 상기 제 2 내지 제 5 모스 트랜지스터(212, 213a~213c ; MP1~MP4)는 턴 오프 되어 상기 제 1 및 제 2 모스 트랜지스터(211, 212 ; MN1, MP1)에는 전류(I)가 흐르지 않게 된다.That is, when the input signal applied to the input terminal 214 (IN) is at a high level, the gate voltage of the second MOS transistor 212 (MP1) is at a high level, and the gate voltage is a voltage k having a predetermined magnitude. If higher, the second to fifth MOS transistors 212, 213a to 213c; MP1 to MP4, which are PMOS transistors, may be turned off to supply current to the first and second MOS transistors 211, 212; MN1 and MP1. I) does not flow.

따라서, 상기 인버터(210)의 출력전압인 제 1 모스 트랜지스터(211 ; MN1)의 드레인 전압은 상기 제 1 모스 트랜지스터(211 ; MN1)의 풀 다운 전류(Pull Down Current)에 의해 로우(low)로 하강하게 되며, 이에 따라 이후의 제 1 및 제 2 모스 트랜지스터(211, 212 ; MN1, MP1)에는 전류(I)가 흐르지 않게 되어 고전압 전원소스와 접지 사이의 쇼트는 발생되지 않는다.Therefore, the drain voltage of the first MOS transistor 211 (MN1), which is the output voltage of the inverter 210, is low due to the pull down current of the first MOS transistor 211 (MN1). As a result, the current I does not flow through the first and second MOS transistors 211 and 212 (MN1 and MP1) so that a short between the high voltage power source and the ground does not occur.

이때, 상기 일정 크기의 전압(k)는 다음의 수학식 1을 통해 구할 수 있다.In this case, the predetermined magnitude of voltage k may be obtained through Equation 1 below.

k= 고전압 전압소스-(제 2 모스 트랜지스터의 문턱전압 + 제 3 모스 트랜지스터의 문턱전압 + 제 4 모스 트랜지스터의 문턱전압)k = high voltage voltage source- (threshold voltage of second MOS transistor + threshold voltage of third MOS transistor + threshold voltage of fourth MOS transistor)

한편, 상기 입력단(214 ; IN)에 인가되는 입력신호가 로우 레벨인 경우, 엔모스 트랜지스터인 상기 제 1 모스 트랜지스터(211 ; MN1)는 턴 오프 되므로, 상기 제 2 및 제 5 모스 트랜지스터(212, 213c ; MP1, MP4)에는 전류가 흐르지 않는다.On the other hand, when the input signal applied to the input terminal 214 (IN) is at a low level, since the first MOS transistor 211 (MN1), which is an NMOS transistor, is turned off, the second and fifth MOS transistors 212, 213c; no current flows to MP1 and MP4).

피모스 트랜지스터인 상기 제 2 및 제 5 모스 트랜지스터(212, 213c ; MP1, MP4)에 전류가 흐르지 않기 위해서는 상기 제 5 모스 트랜지스터(213c ; MP4)의 게 이트-소스간 전압이 상기 제 5 모스 트랜지스터(213c ; MP4)의 문턱전압보다 작아야 하고, 상기 제 2 모스 트랜지스터(212 ; MP1)의 드레인-소스간 전압은 0이 되어야 하므로, 상기 인버터(210)는, 상기 고전압 전원소스에서 상기 제 2 모스 트랜지스터(212 ; MP1)의 문턱전압을 뺀 크기의 하이 레벨을 출력하게 된다. 이때, 상기 제 4 모스 트랜지스터(213b ; MP3)의 게이트-소스간 전압의 크기는 상기 제 5 모스 트랜지스터(213c ; MP4)의 게이트-소스간 전압의 크기와 동일하므로 상기 제 3 및 제 5 모스 트랜지스터(213a, 213b ; MP2, MP3)에도 전류가 흐르지 않는다.In order to prevent current from flowing in the second and fifth MOS transistors 212 and 213c (MP1 and MP4), which are PMOS transistors, the gate-source voltage of the fifth MOS transistors 213c and MP4 is applied to the fifth MOS transistor. Since the voltage between the drain and source of the second MOS transistor 212 (MP1) must be equal to zero and the threshold voltage of the second MOS transistor 212 (MP4), the inverter 210 generates the second MOS in the high voltage power source. The high level is obtained by subtracting the threshold voltage of the transistor 212 (MP1). In this case, the magnitude of the gate-source voltage of the fourth MOS transistor 213b (MP3) is the same as that of the gate-source voltage of the fifth MOS transistor 213c (MP4). No current also flows in 213a, 213b; MP2, MP3.

한편, 상기 레벨 시프터(220)는, 제 6 내지 제 9 모스 트랜지스터(221~224 ; MN2, MN3, MP5, MP6)로 구성되며, 상기 인버터(210)로부터 출력되는 신호를 차동 신호로 변환하고, 상기 변환된 신호에 따라 소정 레벨의 출력신호를 생성하는 기능을 수행하며, 상기 인버터(210)와 마찬가지로, 고전압 전원소스에서 동작한다.The level shifter 220 includes sixth to ninth MOS transistors 221 to 224 (MN2, MN3, MP5, and MP6), and converts a signal output from the inverter 210 into a differential signal. A function of generating an output signal of a predetermined level according to the converted signal is performed, and like the inverter 210, it operates in a high voltage power source.

이와 같이, 본 발명에 의한 레벨 시프팅 인버터 회로는, 상기 인버터(210)와 상기 레벨 시프터(220) 모두 고전압 전원소스에서 동작하게 함으로써, 서로 다른 전원소스를 분리하기 위한 전원 분리 영역이 필요없게 되었으며, 이에 따라, IC의 집적도가 향상되어 보다 효율적인 회로를 구현할 수 있게 되었다.As described above, the level shifting inverter circuit according to the present invention allows both the inverter 210 and the level shifter 220 to operate at a high voltage power source, thereby eliminating the need for a power separation region for separating different power sources. As a result, the integration degree of the IC is improved, so that a more efficient circuit can be realized.

이때, 상기 제 6 모스 트랜지스터(221 ; MN2)는 엔모스 트랜지스터로써, 게이트단이 상기 인버터(210)의 입력단(214 ; IN)에 접속되고, 소스단이 접지전위와 접속되며, 드레인단이 일측 출력단자(OUT A)에 접속되어 있다.In this case, the sixth MOS transistor 221 (MN2) is an NMOS transistor, with a gate terminal connected to an input terminal 214 (IN) of the inverter 210, a source terminal connected to a ground potential, and a drain terminal connected to one side. It is connected to the output terminal OUT A.

또한, 상기 제 7 모스 트랜지스터(222 ; MN3)도 엔모스 트랜지스터로써, 게이트단이 상기 인버터(210)의 출력단(215)에 접속되고, 소스단이 접지전위와 접속 되며, 드레인단이 타측 출력단자(OUT B)에 접속되어 있다.The seventh MOS transistor 222 (MN3) is also an NMOS transistor, with a gate terminal connected to the output terminal 215 of the inverter 210, a source terminal connected to a ground potential, and a drain terminal connected to the other output terminal. It is connected to (OUT B).

한편, 상기 제 8 모스 트랜지스터(223 ; MP5)는 피모스 트랜지스터로써, 게이트단이 상기 타측 출력단자(OUT B)에 접속되고, 소스단에 상기 고전압 전압소스가 인가되며, 드레인단이 상기 일측 출력단자(OUT A)에 접속되어 있다.Meanwhile, the eighth MOS transistor 223 (MP5) is a PMOS transistor, and a gate terminal thereof is connected to the other output terminal OUT B, a high voltage voltage source is applied to a source terminal, and a drain terminal thereof is output to the one side. It is connected to the terminal OUT A.

또한, 상기 제 9 모스 트랜지스터(224 ; MP6)도 피모스 트랜지스터로써, 게이트단이 상기 일측 출력단자(OUT A)에 접속되고, 소스단에 상기 고전압 전압소스가 인가되며, 드레인단이 상기 타측 출력단자(OUT B)에 접속되어 있다.In addition, the ninth MOS transistor 224 (MP6) is also a PMOS transistor, a gate terminal of which is connected to the one output terminal OUT A, a high voltage voltage source is applied to a source terminal, and a drain terminal of the other output. It is connected to the terminal OUT B.

상기와 같이 구성된 레벨 시프팅 인버터 회로는, 1.65V 내지 3V의 저전압에서 동작하는 저전압 동작회로로부터 입력되는 신호를 3.3V 내지 4.8V의 고전압 전원소스로 레벨 시프팅 할 수 있음을 보여주고 있다.The level shifting inverter circuit configured as described above shows that the signal input from the low voltage operating circuit operating at a low voltage of 1.65V to 3V can be level shifted to a high voltage power source of 3.3V to 4.8V.

이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and various substitutions, modifications, and changes within the scope of the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It will be appreciated that such substitutions, changes, and the like should be considered to be within the scope of the following claims.

상술한 바와 같이, 본 발명에 따른 레벨 시프팅 인버터 회로는, 고전압 전원소스만을 사용함으로써, 서로 다른 전원소스를 분리하기 위한 영역이 필요없게 되 고, 이에 따라 IC의 집적도가 향상되어 보다 효율적인 회로를 구현할 수 있는 효과가 있다.As described above, the level shifting inverter circuit according to the present invention eliminates the need for an area for separating different power sources by using only a high voltage power source, thereby improving the integration of the IC and improving the efficiency of the circuit. There is an effect that can be implemented.

또한, 종래의 인버터에 전류미러를 추가함으로써, 고전압 전원소스에 미치지 못하는 하이 레벨의 입력신호가 인가되는 경우에도 인버터를 구성하는 모스 트랜지스터가 턴 오프 하게 되며, 이에 따라, 고전압 전원소스와 접지 사이에 발생되는 쇼트를 방지할 수 있는 효과가 있다.In addition, by adding a current mirror to the conventional inverter, the MOS transistor constituting the inverter is turned off even when a high level input signal falling short of the high voltage power source is applied, and thus, between the high voltage power source and the ground. There is an effect that can prevent the short that occurs.

Claims (6)

저전압 동작회로로부터 인가되는 입력신호를 고전압 동작회로로 출력하는 레벨 시프팅 인버터 회로에 있어서,A level shifting inverter circuit for outputting an input signal applied from a low voltage operating circuit to a high voltage operating circuit, 입력신호가 입력단에 인가되고, 고전압 전원소스에서 동작하며, 출력단을 통해 상기 인가된 입력신호를 반전하여 출력하는 인버터; 및An input signal applied to the input terminal, the inverter operates at a high voltage power source, and outputs the inverted input signal through an output terminal; And 상기 인버터로부터 출력되는 신호를 차동 신호로 변환하고, 상기 변환된 신호에 따라 소정 레벨의 출력신호를 생성하도록 상기 고전압 전원소스에서 동작하는 레벨 시프터;를 포함하고,And a level shifter operating at the high voltage power source to convert the signal output from the inverter into a differential signal and generate an output signal of a predetermined level according to the converted signal. 상기 인버터는 일 측이 상기 출력단에 연결되고, 상호 직렬 연결된 제1 및 제2 모스 트랜지스터 및 상기 고전압 전압 전원소스와 상기 제2 모스 트랜지스터의 소스단 및 상기 입력단에 접속되어 있는 전류 미러를 포함하는 것을 특징으로 하는 레벨 시프팅 인버터 회로.The inverter may include a current mirror having one side connected to the output terminal, the first and second MOS transistors connected in series with each other, and the source terminal and the input terminal of the high voltage voltage power source and the second MOS transistor. Level shifting inverter circuit. 제 1항에 있어서,The method of claim 1, 상기 제1 모스 트랜지스터는 게이트단이 상기 입력단에 접속되고, 소스단이 접지전위와 접속되며, 드레인단이 상기 출력단에 접속되고,The first MOS transistor has a gate terminal connected to the input terminal, a source terminal connected to the ground potential, a drain terminal connected to the output terminal, 상기 제2 모스 트랜지스터는 게이트단이 상기 입력단에 접속되고, 드레인단이 상기 출력단에 접속되는 것을 특징으로 하는 레벨 시프팅 인버터 회로.And said second MOS transistor has a gate terminal connected to said input terminal and a drain terminal connected to said output terminal. 제 2항에 있어서, 상기 전류미러는, The method of claim 2, wherein the current mirror, 게이트단이 제 2 모스 트랜지스터의 소스단과 접속되고, 드레인단이 상기 입력단에 접속되는 제 3 모스 트랜지스터;A third MOS transistor having a gate terminal connected to the source terminal of the second MOS transistor and a drain terminal connected to the input terminal; 게이트단이 드레인단과 직접 접속되고, 소스단에 고전압 전압소스가 인가되며, 드레인단이 제 3 모스 트랜지스터의 소스단과 접속되는 제 4 모스 트랜지스터; 및A fourth MOS transistor having a gate terminal directly connected to the drain terminal, a high voltage voltage source applied to the source terminal, and a drain terminal connected to the source terminal of the third MOS transistor; And 게이트단이 상기 제 4 모스 트랜지스터의 게이트단과 접속되고, 소스단에 고전압 전압소스가 인가되며, 드레인단이 제 3 모스 트랜지스터의 게이트단과 접속되는 제 5 모스 트랜지스터;를 포함하는 것을 특징으로 하는 레벨 시프팅 인버터 회로.And a fifth MOS transistor having a gate terminal connected to the gate terminal of the fourth MOS transistor, a high voltage voltage source applied to the source terminal, and a drain terminal connected to the gate terminal of the third MOS transistor. Inverter circuit. 제 3항에 있어서, 상기 레벨 시프터는,The method of claim 3, wherein the level shifter, 게이트단이 상기 인버터의 입력단에 접속되고, 소스단이 접지전위와 접속되며, 드레인단이 일측 출력단자에 접속되는 제 6 모스 트랜지스터;A sixth MOS transistor having a gate terminal connected to an input terminal of the inverter, a source terminal connected to a ground potential, and a drain terminal connected to one output terminal; 게이트단이 상기 인버터의 출력단에 접속되고, 소스단이 접지전위와 접속되며, 드레인단이 타측 출력단자에 접속되는 제 7 모스 트랜지스터;A seventh MOS transistor having a gate terminal connected to the output terminal of the inverter, a source terminal connected to the ground potential, and a drain terminal connected to the other output terminal; 게이트단이 상기 타측 출력단자에 접속되고, 소스단에 상기 고전압 전압소스가 인가되며, 드레인단이 상기 일측 출력단자에 접속되는 제 8 모스 트랜지스터; 및An eighth MOS transistor having a gate terminal connected to the other output terminal, a high voltage voltage source applied to a source terminal, and a drain terminal connected to the one output terminal; And 게이트단이 상기 일측 출력단자에 접속되고, 소스단에 상기 고전압 전압소스가 인가되며, 드레인단이 상기 타측 출력단자에 접속되는 제 9 모스 트랜지스터;를 포함하는 것을 특징으로 하는 레벨 시프팅 인버터 회로.And a ninth MOS transistor having a gate terminal connected to the one output terminal, the high voltage voltage source applied to a source terminal, and a drain terminal connected to the other output terminal. 제 4항에 있어서, The method of claim 4, wherein 상기 제 1, 6, 7 모스 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 레벨 시프팅 인버터 회로.And said first, sixth and seventh MOS transistors are NMOS transistors. 제 4항에 있어서,The method of claim 4, wherein 상기 제 2 내지 제 5 모스 트랜지스터와 상기 제 8 내지 제 9 모스 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 레벨 시프팅 인버터 회로. And the second to fifth MOS transistors and the eighth to ninth MOS transistors are PMOS transistors.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0646360A (en) * 1992-03-23 1994-02-18 Nec Corp Electroluminescence display panel driving circuit
JP2002314400A (en) 2001-04-16 2002-10-25 Matsushita Electric Ind Co Ltd Signal level conversion circuit, signal level converter and image display applied apparatus
JP2004128590A (en) * 2002-09-30 2004-04-22 Matsushita Electric Ind Co Ltd Level shifter circuit
KR100516093B1 (en) 2002-03-11 2005-09-22 미쓰비시덴키 가부시키가이샤 Amplitude transformation circuit for transforming amplitude of signal

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0646360A (en) * 1992-03-23 1994-02-18 Nec Corp Electroluminescence display panel driving circuit
JP2002314400A (en) 2001-04-16 2002-10-25 Matsushita Electric Ind Co Ltd Signal level conversion circuit, signal level converter and image display applied apparatus
KR100516093B1 (en) 2002-03-11 2005-09-22 미쓰비시덴키 가부시키가이샤 Amplitude transformation circuit for transforming amplitude of signal
JP2004128590A (en) * 2002-09-30 2004-04-22 Matsushita Electric Ind Co Ltd Level shifter circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103795397A (en) * 2012-10-31 2014-05-14 晨星软件研发(深圳)有限公司 Level shifter and operational amplifier

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