JP2009011102A - Ｄｃ−ｄｃコンバータおよびその制御方法 - Google Patents
Ｄｃ−ｄｃコンバータおよびその制御方法 Download PDFInfo
- Publication number
- JP2009011102A JP2009011102A JP2007171128A JP2007171128A JP2009011102A JP 2009011102 A JP2009011102 A JP 2009011102A JP 2007171128 A JP2007171128 A JP 2007171128A JP 2007171128 A JP2007171128 A JP 2007171128A JP 2009011102 A JP2009011102 A JP 2009011102A
- Authority
- JP
- Japan
- Prior art keywords
- input conversion
- switching operation
- conversion circuits
- duty ratio
- output power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Abstract
【課題】スイッチング動作を行う入力変換回路の数の変動に伴う出力電力の変動を防止可能なＤＣ−ＤＣコンバータを提供する。
【解決手段】複数の入力変換回路を並列的に接続したＤＣ−ＤＣコンバータ１００について電流不連続モードでＰＷＭ制御を行い、スイッチング動作を行っている入力変換回路の最大出力電力の和よりも目標出力電力が大きい場合にはそれまでスイッチング動作を行っている入力変換回路の全てを最大のデューティ比で保持しつつそれまでスイッチング動作を行っていなかった入力変換回路のいずれか一つのスイッチング動作を開始してそのデューティ比を調整し、複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の最大出力電力の和よりも目標出力電力が小さい場合にはそれまでスイッチング動作を行っている入力変換回路のいずれか一つのデューティ比を調整するとともに残りの入力変換回路を最大のデューティ比とする。
【選択図】図１
【解決手段】複数の入力変換回路を並列的に接続したＤＣ−ＤＣコンバータ１００について電流不連続モードでＰＷＭ制御を行い、スイッチング動作を行っている入力変換回路の最大出力電力の和よりも目標出力電力が大きい場合にはそれまでスイッチング動作を行っている入力変換回路の全てを最大のデューティ比で保持しつつそれまでスイッチング動作を行っていなかった入力変換回路のいずれか一つのスイッチング動作を開始してそのデューティ比を調整し、複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の最大出力電力の和よりも目標出力電力が小さい場合にはそれまでスイッチング動作を行っている入力変換回路のいずれか一つのデューティ比を調整するとともに残りの入力変換回路を最大のデューティ比とする。
【選択図】図１
Description
本発明は、入力された直流電圧を昇圧または降圧して出力するＤＣ−ＤＣコンバータおよびその制御方法に関する。
従来、入力された直流電圧を昇圧または降圧して出力するＤＣ−ＤＣコンバータの技術は公知となっている。例えば、特許文献１および特許文献２に記載の如くである。
また、それぞれ入力された直流電圧を昇圧または降圧して出力する入力変換回路を複数具備し、これらの入力変換回路を並列的に接続することにより、大電流の取り扱いを可能としたＤＣ−ＤＣコンバータも公知となっている。例えば、特許文献３および特許文献４に記載の如くである。
また、それぞれ入力された直流電圧を昇圧または降圧して出力する入力変換回路を複数具備し、これらの入力変換回路を並列的に接続することにより、大電流の取り扱いを可能としたＤＣ−ＤＣコンバータも公知となっている。例えば、特許文献３および特許文献４に記載の如くである。
以下では、図８および図９を用いて従来のＤＣ−ＤＣコンバータの第一実施例であるＤＣ−ＤＣコンバータ５００について説明する。
図８に示す如く、ＤＣ−ＤＣコンバータ５００は入力側フィルタ５１０、入力変換ユニット５２０、出力側フィルタ５３０、出力電圧モニタ５４０、制御回路５５０、ドライバ５６０等を具備する。
入力変換ユニット５２０は入力変換回路５２１・５２２・５２３・５２４・５２５・５２６を並列的に接続したものである。
入力変換回路５２１・５２２・５２３・５２４・５２５・５２６は、それぞれ入力された直流電圧を昇圧して出力する回路、すなわち昇圧回路である。
入力変換回路５２１・５２２・５２３・５２４・５２５・５２６は、それぞれ入力された直流電圧を昇圧して出力する回路、すなわち昇圧回路である。
電源１からＤＣ−ＤＣコンバータ５００に入力された直流電圧は入力側フィルタ５１０を経て入力変換回路５２１・５２２・５２３・５２４・５２５・５２６に入力される。
ＤＣ−ＤＣコンバータ５００に入力された直流電圧は、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６により昇圧された後、出力側フィルタ５３０を経てＤＣ−ＤＣコンバータ５００から出力される。
本実施例の場合、ＤＣ−ＤＣコンバータ５００から出力された直流電圧は図示せぬインバータを経て負荷たるモータ２に入力され、モータ２の駆動に用いられる。
ＤＣ−ＤＣコンバータ５００に入力された直流電圧は、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６により昇圧された後、出力側フィルタ５３０を経てＤＣ−ＤＣコンバータ５００から出力される。
本実施例の場合、ＤＣ−ＤＣコンバータ５００から出力された直流電圧は図示せぬインバータを経て負荷たるモータ２に入力され、モータ２の駆動に用いられる。
入力変換回路５２１は主としてスイッチング素子５０１、コイル５０２、整流素子５０３を具備する。
スイッチング素子５０１は例えばＮチャネルのＭＯＳＦＥＴからなり、そのゲートに信号が入力されることにより、ソースとドレインの間の導通および遮断、すなわちスイッチング動作を行う。
コイル５０２の一端は入力変換回路５２１の入力端子を成し、入力側フィルタ５１０の出力端子に接続される。コイル５０２の他端はスイッチング素子５０１のドレインに接続される。スイッチング素子５０１のソースはグラウンドに接続され、スイッチング素子５０１のゲートはドライバ５６０に接続される。整流素子５０３のアノードはコイル５０２の他端とスイッチング素子５０１のドレインとの接続部に接続される。整流素子５０３のカソードは入力変換回路５２１の出力端子を成し、出力側フィルタ５３０の入力端子に接続される。
出力側フィルタ５３０は、例えば入力変換ユニット５２０の出力端子に一端を接続し、他端をグラウンドに接続するキャパシタで構成される。
スイッチング素子５０１が所定のデューティ比（オンデューティ）でスイッチング動作を行うことにより、入力変換回路５２１はＤＣ−ＤＣコンバータ５００に入力された直流電圧を昇圧して出力する。
なお、本実施例における入力変換回路５２２・５２３・５２４・５２５・５２６の構成は入力変換回路５２１の構成と略同じであることから、詳細な説明を省略する。
なお、本実施例における入力変換回路５２２・５２３・５２４・５２５・５２６の構成は入力変換回路５２１の構成と略同じであることから、詳細な説明を省略する。
出力電圧モニタ５４０はＤＣ−ＤＣコンバータ５００から出力される直流電圧（出力電圧）を検出し、これに係る情報である検出信号を出力するものである。
本実施例の場合、出力電圧モニタ５４０から出力される検出信号は、ＤＣ−ＤＣコンバータ５００の出力電圧とＤＣ−ＤＣコンバータ５００の目標出力電圧との差分に略比例する電圧を有する。
本実施例の場合、出力電圧モニタ５４０から出力される検出信号は、ＤＣ−ＤＣコンバータ５００の出力電圧とＤＣ−ＤＣコンバータ５００の目標出力電圧との差分に略比例する電圧を有する。
制御回路５５０は出力電圧モニタ５４０から取得した検出信号に基づいて、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６のスイッチング動作のデューティ比を制御し、ひいてはＤＣ−ＤＣコンバータ５００から出力される直流電圧を制御するものである。
より詳細には、制御回路５５０は、出力電圧モニタ５４０から取得した検出信号に基づいて、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６が電流不連続モードとなるように、スイッチング動作のデューティ比をＰＷＭ制御で調整することにより、ＤＣ−ＤＣコンバータ５００の出力電圧を所定の目標出力電圧に保持するものである。
制御回路５５０は所定のデューティ比を有するパルス信号をドライバ５６０に入力する。
より詳細には、制御回路５５０は、出力電圧モニタ５４０から取得した検出信号に基づいて、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６が電流不連続モードとなるように、スイッチング動作のデューティ比をＰＷＭ制御で調整することにより、ＤＣ−ＤＣコンバータ５００の出力電圧を所定の目標出力電圧に保持するものである。
制御回路５５０は所定のデューティ比を有するパルス信号をドライバ５６０に入力する。
ドライバ５６０はスイッチング素子等からなり、それぞれ制御回路５５０に接続される。ドライバ５６０は制御回路５５０から入力されたパルス信号に対応するデューティ比でスイッチング動作を行い、所定のデューティ比を有するゲート信号を出力する。
ドライバ５６０は入力変換回路５２１のスイッチング素子５０１のゲート、入力変換回路５２２のスイッチング素子５０１のゲート、入力変換回路５２３のスイッチング素子５０１のゲート、入力変換回路５２４のスイッチング素子５０１のゲート、入力変換回路５２５のスイッチング素子５０１のゲート、および入力変換回路５２６のスイッチング素子５０１のゲートに接続される。
入力変換回路５２１・５２２・５２３・５２４・５２５・５２６は、ドライバ５６０から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ５６０は入力変換回路５２１のスイッチング素子５０１のゲート、入力変換回路５２２のスイッチング素子５０１のゲート、入力変換回路５２３のスイッチング素子５０１のゲート、入力変換回路５２４のスイッチング素子５０１のゲート、入力変換回路５２５のスイッチング素子５０１のゲート、および入力変換回路５２６のスイッチング素子５０１のゲートに接続される。
入力変換回路５２１・５２２・５２３・５２４・５２５・５２６は、ドライバ５６０から入力されたゲート信号に基づいてスイッチング動作を行う。
制御回路５５０は、出力電圧モニタ５４０から取得した検出信号に基づいて、ＤＣ−ＤＣコンバータ５００から出力される直流電圧が目標出力電圧より高い場合にはドライバ５６０に向けて出力するパルス信号のデューティ比を小さくする。
その結果、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６のそれぞれのスイッチング素子５０１のデューティ比（オンデューティ）が小さくなり、ＤＣ−ＤＣコンバータ５００から出力される直流電圧が降下する（出力電力が小さくなる）。
その結果、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６のそれぞれのスイッチング素子５０１のデューティ比（オンデューティ）が小さくなり、ＤＣ−ＤＣコンバータ５００から出力される直流電圧が降下する（出力電力が小さくなる）。
また、制御回路５５０は、出力電圧モニタ５４０から取得した検出信号に基づいて、ＤＣ−ＤＣコンバータ５００から出力される直流電圧が目標出力電圧より低い場合にはドライバ５６０に向けて出力するパルス信号のデューティ比を大きくする。
その結果、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６のそれぞれのスイッチング素子５０１のデューティ比（オンデューティ）が大きくなり、ＤＣ−ＤＣコンバータ５００から出力される直流電圧が上昇する（出力電力が大きくなる）。
その結果、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６のそれぞれのスイッチング素子５０１のデューティ比（オンデューティ）が大きくなり、ＤＣ−ＤＣコンバータ５００から出力される直流電圧が上昇する（出力電力が大きくなる）。
このように、ＤＣ−ＤＣコンバータ５００は、出力電圧を目標電圧に保持しつつ、負荷たるモータ２における電力の使用状況に応じて出力電力を調整することが可能である。
しかし、従来のＤＣ−ＤＣコンバータ５００は、以下の問題点を有する。
すなわち、ＤＣ−ＤＣコンバータ５００は、図８に示す如く同一のドライバ５６０から出力される同一のデューティ比を有するゲート信号が入力変換回路５２１・５２２・５２３・５２４・５２５・５２６のそれぞれのスイッチング素子５０１のゲートに入力される構成であるため、各スイッチング素子５０１は同時刻では全て同じデューティ比でスイッチング動作を行う。
そのため、例えば図９の時刻ゼロから時刻ｔ１までの時間帯の如く、一つの入力変換回路（例えば、入力変換回路５２１）だけで十分に出力電力を賄うことが出来る場合であっても、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６のスイッチング素子５０１の全てが所定の周波数でスイッチング動作を行うこととなる。
すなわち、ＤＣ−ＤＣコンバータ５００は、図８に示す如く同一のドライバ５６０から出力される同一のデューティ比を有するゲート信号が入力変換回路５２１・５２２・５２３・５２４・５２５・５２６のそれぞれのスイッチング素子５０１のゲートに入力される構成であるため、各スイッチング素子５０１は同時刻では全て同じデューティ比でスイッチング動作を行う。
そのため、例えば図９の時刻ゼロから時刻ｔ１までの時間帯の如く、一つの入力変換回路（例えば、入力変換回路５２１）だけで十分に出力電力を賄うことが出来る場合であっても、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６のスイッチング素子５０１の全てが所定の周波数でスイッチング動作を行うこととなる。
入力変換回路５２１・５２２・５２３・５２４・５２５・５２６の各スイッチング素子５０１は、スイッチング素子の駆動を行っている限り、スイッチング動作に伴う電力ロスが発生する。
従って、ＤＣ−ＤＣコンバータ５００のように出力電力に関わらず入力変換回路５２１・５２２・５２３・５２４・５２５・５２６の各スイッチング素子５０１が常にスイッチング動作を行うと、ＤＣ−ＤＣコンバータ５００の全体としてのスイッチング動作に伴う電力ロスが大きくなる。
従って、ＤＣ−ＤＣコンバータ５００のように出力電力に関わらず入力変換回路５２１・５２２・５２３・５２４・５２５・５２６の各スイッチング素子５０１が常にスイッチング動作を行うと、ＤＣ−ＤＣコンバータ５００の全体としてのスイッチング動作に伴う電力ロスが大きくなる。
以下では、図１０乃至図１５を用いて従来のＤＣ−ＤＣコンバータの第二実施例であるＤＣ−ＤＣコンバータ６００について説明する。
ＤＣ−ＤＣコンバータ６００は従来のＤＣ−ＤＣコンバータ５００の問題点を解消するものであり、図１０に示す如く、入力側フィルタ６１０、入力変換ユニット６２０、出力側フィルタ６３０、出力電圧モニタ６４０、制御回路６５０、ドライバ６６１・６６２・６６３・６６４・６６５・６６６等を具備する。
ＤＣ−ＤＣコンバータ６００は従来のＤＣ−ＤＣコンバータ５００の問題点を解消するものであり、図１０に示す如く、入力側フィルタ６１０、入力変換ユニット６２０、出力側フィルタ６３０、出力電圧モニタ６４０、制御回路６５０、ドライバ６６１・６６２・６６３・６６４・６６５・６６６等を具備する。
入力変換ユニット６２０は入力変換回路６２１・６２２・６２３・６２４・６２５・６２６を並列的に接続したものである。
入力変換回路６２１は主としてスイッチング素子６０１、コイル６０２、整流素子６０３を具備する。
入力変換回路６２１は主としてスイッチング素子６０１、コイル６０２、整流素子６０３を具備する。
入力変換回路６２１・６２２・６２３・６２４・６２５・６２６、および入力変換ユニット６２０の構成は、図８に示す入力変換回路５２１・５２２・５２３・５２４・５２５・５２６、および入力変換ユニット５２０の構成と略同じであることから、詳細な説明を省略する。
同様に、入力側フィルタ６１０、出力側フィルタ６３０および出力電圧モニタ６４０の構成は、図８に示す入力側フィルタ５１０、出力側フィルタ５３０および出力電圧モニタ５４０の構成と略同じであることから、詳細な説明を省略する。
同様に、入力側フィルタ６１０、出力側フィルタ６３０および出力電圧モニタ６４０の構成は、図８に示す入力側フィルタ５１０、出力側フィルタ５３０および出力電圧モニタ５４０の構成と略同じであることから、詳細な説明を省略する。
制御回路６５０は出力電圧モニタ６４０から取得した検出信号に基づいて、入力変換回路６２１・６２２・６２３・６２４・６２５・６２６のスイッチング動作のデューティ比を制御し、ひいてはＤＣ−ＤＣコンバータ６００から出力される直流電圧を制御するものである。
より詳細には、制御回路６５０は、出力電圧モニタ６４０から取得した検出信号に基づいて、入力変換回路６２１・６２２・６２３・６２４・６２５・６２６が電流不連続モードとなるように、スイッチング動作のデューティ比をＰＷＭ制御で調整することにより、ＤＣ−ＤＣコンバータ６００の出力電圧を所定の目標出力電圧に保持するものである。
制御回路６５０はドライバ６６１・６６２・６６３・６６４・６６５・６６６にそれぞれ独立して所定のデューティ比を有するパルス信号を入力する。
より詳細には、制御回路６５０は、出力電圧モニタ６４０から取得した検出信号に基づいて、入力変換回路６２１・６２２・６２３・６２４・６２５・６２６が電流不連続モードとなるように、スイッチング動作のデューティ比をＰＷＭ制御で調整することにより、ＤＣ−ＤＣコンバータ６００の出力電圧を所定の目標出力電圧に保持するものである。
制御回路６５０はドライバ６６１・６６２・６６３・６６４・６６５・６６６にそれぞれ独立して所定のデューティ比を有するパルス信号を入力する。
ドライバ６６１・６６２・６６３・６６４・６６５・６６６はいずれもスイッチング素子等からなり、それぞれ制御回路６５０に接続される。ドライバ６６１・６６２・６６３・６６４・６６５・６６６はそれぞれ制御回路６５０から入力されたパルス信号に対応するデューティ比でスイッチング動作を行うことにより、所定のデューティ比を有するゲート信号を出力する。
ドライバ６６１は入力変換回路６２１のスイッチング素子６０１のゲートに接続され、入力変換回路６２１はドライバ６６１から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ６６２は入力変換回路６２２のスイッチング素子６０１のゲートに接続され、入力変換回路６２２はドライバ６６２から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ６６３は入力変換回路６２３のスイッチング素子６０１のゲートに接続され、入力変換回路６２３はドライバ６６３から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ６６４は入力変換回路６２４のスイッチング素子６０１のゲートに接続され、入力変換回路６２４はドライバ６６４から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ６６５は入力変換回路６２５のスイッチング素子６０１のゲートに接続され、入力変換回路６２５はドライバ６６５から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ６６６は入力変換回路６２６のスイッチング素子６０１のゲートに接続され、入力変換回路６２６はドライバ６６６から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ６６２は入力変換回路６２２のスイッチング素子６０１のゲートに接続され、入力変換回路６２２はドライバ６６２から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ６６３は入力変換回路６２３のスイッチング素子６０１のゲートに接続され、入力変換回路６２３はドライバ６６３から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ６６４は入力変換回路６２４のスイッチング素子６０１のゲートに接続され、入力変換回路６２４はドライバ６６４から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ６６５は入力変換回路６２５のスイッチング素子６０１のゲートに接続され、入力変換回路６２５はドライバ６６５から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ６６６は入力変換回路６２６のスイッチング素子６０１のゲートに接続され、入力変換回路６２６はドライバ６６６から入力されたゲート信号に基づいてスイッチング動作を行う。
以下では、図１１および図１２を用いてＤＣ−ＤＣコンバータ６００の出力電力の制御について、モータ２における負荷（すなわち消費電力）が時刻ゼロから時刻ｔ６までの間徐々に増加し、時刻ｔ６の時点でちょうどＤＣ−ＤＣコンバータ６００の出力電力の最大値となる場合を例にとって説明する。
時刻ゼロから時刻ｔ１までの間、制御回路６５０は入力変換回路６２１に対応するドライバ６６１に入力するパルス信号のデューティ比（オンデューティ）を徐々に増大させることにより、入力変換回路６２１のスイッチング動作のデューティ比を徐々に増大させ、入力変換回路６２１からの出力電力を増大させる。
また、時刻ゼロから時刻ｔ１までの間、制御回路６５０はドライバ６６２・６６３・６６４・６６５・６６６にパルス信号を入力せず、入力変換回路６２２・６２３・６２４・６２５・６２６をスイッチング動作させない。
また、時刻ゼロから時刻ｔ１までの間、制御回路６５０はドライバ６６２・６６３・６６４・６６５・６６６にパルス信号を入力せず、入力変換回路６２２・６２３・６２４・６２５・６２６をスイッチング動作させない。
時刻ｔ１のすこし手前の時点で、入力変換回路６２１のスイッチング素子６０１はデューティ比が最大（より厳密には、電流不連続モードを達成し得る範囲内で最大）となり、入力変換回路６２１からの出力電力が最大となる。
時刻ｔ１の時点で、制御回路６５０は入力変換回路６２１に対応するドライバ６６１に入力するパルス信号のデューティ比（オンデューティ）を最小とするとともに、入力変換回路６２２に対応するドライバ６６２に入力するパルス信号のデューティ比（オンデューティ）を最大（より厳密には、電流不連続モードを達成し得る範囲内で最大）とする。
すなわち、時刻ｔ１の時点で、デューティ比が最大の状態でスイッチング動作を行う入力変換回路を入力変換回路６２１から入力変換回路６２２に切り替える。
すなわち、時刻ｔ１の時点で、デューティ比が最大の状態でスイッチング動作を行う入力変換回路を入力変換回路６２１から入力変換回路６２２に切り替える。
時刻ｔ１から時刻ｔ２までの間、制御回路６５０は入力変換回路６２１に対応するドライバ６６１に入力するパルス信号のデューティ比（オンデューティ）を徐々に増大させることにより、入力変換回路６２１のスイッチング動作のデューティ比を徐々に増大させ、入力変換回路６２１からの出力電力を増大させる。
また、時刻ｔ１から時刻ｔ２までの間、制御回路６５０は入力変換回路６２２に対応するドライバ６６２に入力するパルス信号のデューティ比（オンデューティ）を最大に保持することにより、入力変換回路６２２のスイッチング動作のデューティ比を最大に保持し、入力変換回路６２２からの出力電力を最大の状態に保持する。
さらに、時刻ｔ１から時刻ｔ２までの間、制御回路６５０はドライバ６６３・６６４・６６５・６６６にはパルス信号を入力せず、入力変換回路６２３・６２４・６２５・６２６をスイッチング動作させない。
また、時刻ｔ１から時刻ｔ２までの間、制御回路６５０は入力変換回路６２２に対応するドライバ６６２に入力するパルス信号のデューティ比（オンデューティ）を最大に保持することにより、入力変換回路６２２のスイッチング動作のデューティ比を最大に保持し、入力変換回路６２２からの出力電力を最大の状態に保持する。
さらに、時刻ｔ１から時刻ｔ２までの間、制御回路６５０はドライバ６６３・６６４・６６５・６６６にはパルス信号を入力せず、入力変換回路６２３・６２４・６２５・６２６をスイッチング動作させない。
時刻ｔ２のすこし手前の時点で、入力変換回路６２１のスイッチング素子６０１はデューティ比が最大（より厳密には、電流不連続モードを達成し得る範囲内で最大）となり、入力変換回路６２１からの出力電力が最大となる。
時刻ｔ２の時点で、制御回路６５０は入力変換回路６２１に対応するドライバ６６１に入力するパルス信号のデューティ比（オンデューティ）を最小とするとともに、入力変換回路６２３に対応するドライバ６６３に入力するパルス信号のデューティ比（オンデューティ）を最大（より厳密には、電流不連続モードを達成し得る範囲内で最大）とする。
すなわち、時刻ｔ２の時点で、デューティ比が最大の状態でスイッチング動作を行う入力変換回路を入力変換回路６２１から入力変換回路６２３に切り替える。
すなわち、時刻ｔ２の時点で、デューティ比が最大の状態でスイッチング動作を行う入力変換回路を入力変換回路６２１から入力変換回路６２３に切り替える。
時刻ｔ２から時刻ｔ３までの間、制御回路６５０は入力変換回路６２１に対応するドライバ６６１に入力するパルス信号のデューティ比（オンデューティ）を徐々に増大させることにより、入力変換回路６２１のスイッチング動作のデューティ比を徐々に増大させ、入力変換回路６２１からの出力電力を増大させる。
また、時刻ｔ２から時刻ｔ３までの間、制御回路６５０は入力変換回路６２２に対応するドライバ６６２および入力変換回路６２３に対応するドライバ６６３に入力するパルス信号のデューティ比（オンデューティ）を最大に保持することにより、入力変換回路６２２および入力変換回路６２３のスイッチング動作のデューティ比を最大に保持し、入力変換回路６２２および入力変換回路６２３からの出力電力を最大の状態に保持する。
さらに、時刻ｔ２から時刻ｔ３までの間、制御回路６５０はドライバ６６４・６６５・６６６にはパルス信号を入力せず、入力変換回路６２４・６２５・６２６をスイッチング動作させない。
また、時刻ｔ２から時刻ｔ３までの間、制御回路６５０は入力変換回路６２２に対応するドライバ６６２および入力変換回路６２３に対応するドライバ６６３に入力するパルス信号のデューティ比（オンデューティ）を最大に保持することにより、入力変換回路６２２および入力変換回路６２３のスイッチング動作のデューティ比を最大に保持し、入力変換回路６２２および入力変換回路６２３からの出力電力を最大の状態に保持する。
さらに、時刻ｔ２から時刻ｔ３までの間、制御回路６５０はドライバ６６４・６６５・６６６にはパルス信号を入力せず、入力変換回路６２４・６２５・６２６をスイッチング動作させない。
同様に、時刻ｔ３の時点でデューティ比が最大の状態でスイッチング動作を行う入力変換回路を入力変換回路６２１から入力変換回路６２４に切り替え、時刻ｔ４の時点でデューティ比が最大の状態でスイッチング動作を行う入力変換回路を入力変換回路６２１から入力変換回路６２５に切り替え、時刻ｔ５の時点でデューティ比が最大の状態でスイッチング動作を行う入力変換回路を入力変換回路６２１から入力変換回路６２６に切り替える。
逆に、入力変換回路６２１・６２２・６２３・６２４・６２５・６２６の全てが最大のデューティ比でスイッチング動作を行っている状態（ＤＣ−ＤＣコンバータ６００の出力電力が最大の状態）から、モータ２における負荷が減少してＤＣ−ＤＣコンバータ６００の出力電力が徐々に減少する場合は、制御回路６５０は以下の如き制御を行う。
まず、制御回路６５０は入力変換回路６２１のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路６２１のスイッチング動作のデューティ比が最小になった時点で入力変換回路６２６のスイッチング動作を停止するとともに入力変換回路６２１のスイッチング動作のデューティ比を最大とする。
次に、制御回路６５０は入力変換回路６２１のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路６２１のスイッチング動作のデューティ比が最小になった時点で入力変換回路６２５のスイッチング動作を停止するとともに入力変換回路６２１のスイッチング動作のデューティ比を最大とする。
同様にして、入力変換回路６２１のスイッチング動作のデューティ比が最小になった時点で他の入力変換回路のうちの一つのスイッチング動作を停止するとともに入力変換回路６２１のスイッチング動作のデューティ比を最大とし、最後に入力変換回路６２１のみがスイッチング動作を行っているときに入力変換回路６２１のスイッチング動作のデューティ比が最小になった時点で入力変換回路６２１のスイッチング動作を停止する。
まず、制御回路６５０は入力変換回路６２１のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路６２１のスイッチング動作のデューティ比が最小になった時点で入力変換回路６２６のスイッチング動作を停止するとともに入力変換回路６２１のスイッチング動作のデューティ比を最大とする。
次に、制御回路６５０は入力変換回路６２１のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路６２１のスイッチング動作のデューティ比が最小になった時点で入力変換回路６２５のスイッチング動作を停止するとともに入力変換回路６２１のスイッチング動作のデューティ比を最大とする。
同様にして、入力変換回路６２１のスイッチング動作のデューティ比が最小になった時点で他の入力変換回路のうちの一つのスイッチング動作を停止するとともに入力変換回路６２１のスイッチング動作のデューティ比を最大とし、最後に入力変換回路６２１のみがスイッチング動作を行っているときに入力変換回路６２１のスイッチング動作のデューティ比が最小になった時点で入力変換回路６２１のスイッチング動作を停止する。
このように、ＤＣ−ＤＣコンバータ６００は、計六つある入力変換回路のうち、一つ（入力変換回路６２１）についてはデューティ比を調整し、残りの五つ（入力変換回路６２２・６２３・６２４・６２５・６２６）についてはスイッチング動作を全く行わないか最大のデューティ比でスイッチング動作を行うかを切り替える制御を行うことにより、所望の出力電力を得るための必要最小限の入力変換回路をスイッチング動作させるので、同じ大きさの出力電力における「スイッチング動作を行っているスイッチング素子の数」が図８に示すＤＣ−ＤＣコンバータ５００に比べて相対的に少なくなり、スイッチング動作に伴う電力ロスを低減することが可能である。
しかし、ＤＣ−ＤＣコンバータ６００は、スイッチング動作を行う入力変換回路の数（段数）が変化するとき、すなわち、デューティ比が最大の状態でスイッチング動作を行う入力変換回路を（ａ）ＤＣ−ＤＣコンバータ６００の出力電力の微小な変化に応じて可変制御が行われる入力変換回路（入力変換回路６２１）と（ｂ）スイッチング動作を行わない状態または最大出力でスイッチング動作を行う状態のいずれかの状態をとる制御が行われる入力変換回路（入力変換回路６２２・６２３・６２４・６２５・６２６）のいずれかとの間で切り替えるときに、図１３および図１４中の二点鎖線からなる円で示す如くＤＣ−ＤＣコンバータ６００の出力電力が大きく変動してしまう（出力電力にリップルが生じる）という問題を有する。
このようなＤＣ−ＤＣコンバータ６００の出力電力の変動は、入力変換回路６２１・６２２・６２３・６２４・６２５・６２６がそれぞれ具備するコイル６０２のインダクタンスＬが製造工程に起因するバラツキを有することによるものである。
すなわち、図１５に示す如く、入力変換回路の出力電力Ｐｏｕｔは、入力変換回路の出力電圧Ｖｏｕｔ、スイッチング素子のスイッチング周期Ｔ、スイッチング素子がオフになってからコイル電流ＩＬがゼロになるまでに要する時間Ｔｄ、およびコイル電流ＩＬの最大値ＩＬｍａｘを用いて、以下の数１で表される。
コイル電流ＩＬの最大値ＩＬｍａｘは、入力変換回路の入力電圧Ｖｉｎ、コイルのインダクタンスＬ、およびスイッチング素子がオンになっている時間Ｔｏｎを用いて、以下の数２で表される。
数１および数２より、入力変換回路の出力電力Ｐｏｕｔは、入力変換回路の入力電圧Ｖｉｎ、入力変換回路の出力電圧Ｖｏｕｔ、スイッチング素子がオンになっている時間Ｔｏｎ、およびスイッチング素子がオフになってからコイル電流ＩＬがゼロになるまでに要する時間Ｔｄを用いて、以下の数３で表される。
数３に示す如く、入力変換回路の出力電力ＰｏｕｔはコイルのインダクタンスＬに反比例する。
そのため、入力変換ユニットにおいて並列的に接続された複数の入力変換回路がそれぞれ具備するコイルのインダクタンスにばらつきがあると、入力変換回路の出力電力の最大値もばらつくこととなり、図１３および図１４で示す如き出力電力の変動（リップルの発生）の原因となる。
そのため、入力変換ユニットにおいて並列的に接続された複数の入力変換回路がそれぞれ具備するコイルのインダクタンスにばらつきがあると、入力変換回路の出力電力の最大値もばらつくこととなり、図１３および図１４で示す如き出力電力の変動（リップルの発生）の原因となる。
このようなスイッチング動作を行う入力変換回路の数の変動に伴う出力電力の変動（リップルの発生）を解消する方法としては、例えば製造工程の管理強化を行うことによりコイルのインダクタンスのバラツキを小さくすることが挙げられるが、製造コストや管理コストが増大する、あるいは製造歩留まりが低下するといった問題を招来することとなり、好ましくない。
特開平９−２１５３１９号公報
特開２００７−３７２２１号公報
特開２００３−１１１４１４号公報
特開２００４−１５９９２号公報
本発明は以上の如き状況に鑑み、スイッチング動作を行う入力変換回路の数の変動に伴う出力電力の変動を防止することが可能なＤＣ−ＤＣコンバータおよびＤＣ−ＤＣコンバータの制御方法を提供するものである。
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。
即ち、請求項１においては、
スイッチング素子およびコイルを有し、前記スイッチング素子がスイッチング動作を行うことにより、入力された直流電圧を昇圧または降圧して出力する複数の入力変換回路を並列的に接続したＤＣ−ＤＣコンバータにおいて、
電流不連続モードでＰＷＭ制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が一つである場合には、当該スイッチング動作を行っている入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づける制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が二つ以上である場合には、当該スイッチング動作を行っている二つ以上の入力変換回路のいずれか一つの入力変換回路のデューティ比を調整するとともに当該スイッチング動作を行っている二つ以上の入力変換回路の残りの入力変換回路のデューティ比を最大に保持することにより出力電力を目標出力電力に近づける制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っている入力変換回路の全てを最大のデューティ比でスイッチング動作させるとともに前記複数の入力変換回路のうちそれまでスイッチング動作を行っていなかった入力変換回路のいずれか一つのスイッチング動作を開始し、当該スイッチング動作を開始した入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づける制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っている入力変換回路のいずれか一つのデューティ比を調整するとともにそれまでスイッチング動作を行っている入力変換回路の残りを最大のデューティ比でスイッチング動作させることにより出力電力を目標出力電力に近づける制御を行うものである。
スイッチング素子およびコイルを有し、前記スイッチング素子がスイッチング動作を行うことにより、入力された直流電圧を昇圧または降圧して出力する複数の入力変換回路を並列的に接続したＤＣ−ＤＣコンバータにおいて、
電流不連続モードでＰＷＭ制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が一つである場合には、当該スイッチング動作を行っている入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づける制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が二つ以上である場合には、当該スイッチング動作を行っている二つ以上の入力変換回路のいずれか一つの入力変換回路のデューティ比を調整するとともに当該スイッチング動作を行っている二つ以上の入力変換回路の残りの入力変換回路のデューティ比を最大に保持することにより出力電力を目標出力電力に近づける制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っている入力変換回路の全てを最大のデューティ比でスイッチング動作させるとともに前記複数の入力変換回路のうちそれまでスイッチング動作を行っていなかった入力変換回路のいずれか一つのスイッチング動作を開始し、当該スイッチング動作を開始した入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づける制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っている入力変換回路のいずれか一つのデューティ比を調整するとともにそれまでスイッチング動作を行っている入力変換回路の残りを最大のデューティ比でスイッチング動作させることにより出力電力を目標出力電力に近づける制御を行うものである。
請求項２においては、
前記複数の入力変換回路のスイッチング素子のスイッチング周期の位相をそれぞれ均等にずらすとともに、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っていなかった入力変換回路のうち、それまでデューティ比を調整していた入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のスイッチング動作を開始し、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っていた入力変換回路のうち、それ以前にデューティ比を調整していてスイッチング動作を停止した入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のデューティ比を調整するものである。
前記複数の入力変換回路のスイッチング素子のスイッチング周期の位相をそれぞれ均等にずらすとともに、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っていなかった入力変換回路のうち、それまでデューティ比を調整していた入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のスイッチング動作を開始し、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っていた入力変換回路のうち、それ以前にデューティ比を調整していてスイッチング動作を停止した入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のデューティ比を調整するものである。
請求項３においては、
スイッチング素子およびコイルを有し、前記スイッチング素子がスイッチング動作を行うことにより、入力された直流電圧を昇圧または降圧して出力する複数の入力変換回路を並列的に接続した入力変換手段を具備するＤＣ−ＤＣコンバータの制御方法において、
電流不連続モードでＰＷＭ制御を行い、前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が一つである場合には、当該スイッチング動作を行っている入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づけ、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が二つ以上である場合には、当該スイッチング動作を行っている二つ以上の入力変換回路のいずれか一つの入力変換回路のデューティ比を調整するとともに当該スイッチング動作を行っている二つ以上の入力変換回路の残りの入力変換回路のデューティ比を最大に保持することにより出力電力を目標出力電力に近づけ、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っている入力変換回路の全てを最大のデューティ比でスイッチング動作させるとともに前記複数の入力変換回路のうちそれまでスイッチング動作を行っていなかった入力変換回路のいずれか一つのスイッチング動作を開始し、当該スイッチング動作を開始した入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づけ、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っている入力変換回路のいずれか一つのデューティ比を調整するとともにそれまでスイッチング動作を行っている入力変換回路の残りを最大のデューティ比でスイッチング動作させることにより出力電力を目標出力電力に近づけるものである。
スイッチング素子およびコイルを有し、前記スイッチング素子がスイッチング動作を行うことにより、入力された直流電圧を昇圧または降圧して出力する複数の入力変換回路を並列的に接続した入力変換手段を具備するＤＣ−ＤＣコンバータの制御方法において、
電流不連続モードでＰＷＭ制御を行い、前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が一つである場合には、当該スイッチング動作を行っている入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づけ、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が二つ以上である場合には、当該スイッチング動作を行っている二つ以上の入力変換回路のいずれか一つの入力変換回路のデューティ比を調整するとともに当該スイッチング動作を行っている二つ以上の入力変換回路の残りの入力変換回路のデューティ比を最大に保持することにより出力電力を目標出力電力に近づけ、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っている入力変換回路の全てを最大のデューティ比でスイッチング動作させるとともに前記複数の入力変換回路のうちそれまでスイッチング動作を行っていなかった入力変換回路のいずれか一つのスイッチング動作を開始し、当該スイッチング動作を開始した入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づけ、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っている入力変換回路のいずれか一つのデューティ比を調整するとともにそれまでスイッチング動作を行っている入力変換回路の残りを最大のデューティ比でスイッチング動作させることにより出力電力を目標出力電力に近づけるものである。
請求項４においては、
前記複数の入力変換回路のスイッチング素子のスイッチング周期の位相をそれぞれ均等にずらすとともに、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っていなかった入力変換回路のうち、それまでデューティ比を調整していた入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のスイッチング動作を開始し、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っていた入力変換回路のうち、それ以前にデューティ比を調整していてスイッチング動作を停止した入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のデューティ比を調整するものである。
前記複数の入力変換回路のスイッチング素子のスイッチング周期の位相をそれぞれ均等にずらすとともに、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っていなかった入力変換回路のうち、それまでデューティ比を調整していた入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のスイッチング動作を開始し、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っていた入力変換回路のうち、それ以前にデューティ比を調整していてスイッチング動作を停止した入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のデューティ比を調整するものである。
本発明は、スイッチング動作を行う入力変換回路の数の変動に伴う出力電力の変動を防止することが可能である、という効果を奏する。
以下では、図１乃至図７を用いて本発明に係るＤＣ−ＤＣコンバータの実施の一形態であるＤＣ−ＤＣコンバータ１００について説明する。なお、ＤＣ−ＤＣコンバータ１００の制御方法は、本発明に係るＤＣ−ＤＣコンバータの制御方法の実施の一形態に相当する。
図１に示す如く、ＤＣ−ＤＣコンバータ１００は入力側フィルタ１１０、入力変換ユニット１２０、出力側フィルタ１３０、出力電圧モニタ１４０、制御回路１５０、ドライバ１６１・１６２・１６３・１６４・１６５・１６６等を具備する。
入力変換ユニット１２０は入力変換回路１２１・１２２・１２３・１２４・１２５・１２６を並列的に接続したものである。
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６は、それぞれ入力された直流電圧を昇圧して出力する回路、すなわち昇圧回路である。
電源１からＤＣ−ＤＣコンバータ１００に入力された直流電圧は入力側フィルタ１１０を経て入力変換回路１２１・１２２・１２３・１２４・１２５・１２６に入力される。ＤＣ−ＤＣコンバータ１００に入力された直流電圧は入力変換回路１２１・１２２・１２３・１２４・１２５・１２６により昇圧された後、出力側フィルタ１３０を経てＤＣ−ＤＣコンバータ１００から出力される。
本実施例の場合、ＤＣ−ＤＣコンバータ１００から出力された直流電圧は負荷たるモータ２に入力され、モータ２の駆動に用いられる。
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６は、それぞれ入力された直流電圧を昇圧して出力する回路、すなわち昇圧回路である。
電源１からＤＣ−ＤＣコンバータ１００に入力された直流電圧は入力側フィルタ１１０を経て入力変換回路１２１・１２２・１２３・１２４・１２５・１２６に入力される。ＤＣ−ＤＣコンバータ１００に入力された直流電圧は入力変換回路１２１・１２２・１２３・１２４・１２５・１２６により昇圧された後、出力側フィルタ１３０を経てＤＣ−ＤＣコンバータ１００から出力される。
本実施例の場合、ＤＣ−ＤＣコンバータ１００から出力された直流電圧は負荷たるモータ２に入力され、モータ２の駆動に用いられる。
入力変換回路１２１は主としてスイッチング素子１０１、コイル１０２、整流素子１０３を具備する。
スイッチング素子１０１は例えばＮチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）からなり、そのゲートに信号が入力されることにより、ソースとドレインの間の導通および遮断、すなわちスイッチング動作を行う。
コイル１０２の一端は入力変換回路１２１の入力端子を成し、入力側フィルタ１１０の出力端子に接続される。コイル１０２の他端はスイッチング素子１０１のドレインに接続される。スイッチング素子１０１のソースはグラウンドに接続され、スイッチング素子１０１のゲートはドライバ１６１に接続される。整流素子１０３のアノードはコイル１０２の他端とスイッチング素子１０１のドレインとの接続部に接続される。整流素子１０３のカソードは入力変換回路１２１の出力端子を成し、出力側フィルタ１３０の入力端子に接続される。
出力側フィルタ１３０は、例えば入力変換ユニット１２０の出力端子に一端を接続し、他端をグラウンドに接続するキャパシタで構成される。
スイッチング素子１０１が所定のデューティ比（オンデューティ）でスイッチング動作を行うことにより、入力変換回路１２１はＤＣ−ＤＣコンバータ１００に入力された直流電圧を昇圧して出力する。
なお、本実施例における入力変換回路１２２・１２３・１２４・１２５・１２６の構成は入力変換回路１２１の構成と略同じであることから、詳細な説明を省略する。
なお、本実施例における入力変換回路１２２・１２３・１２４・１２５・１２６の構成は入力変換回路１２１の構成と略同じであることから、詳細な説明を省略する。
本実施例の入力変換回路１２１・１２２・１２３・１２４・１２５・１２６は入力された直流電圧を昇圧して出力する構成としたが、本発明に係る入力変換回路はこれに限定されない。
すなわち、本発明に係る入力変換回路は、例えば入力変換回路１２１・１２２・１２３・１２４・１２５・１２６と異なる構成であって、スイッチング素子およびコイルを有し、入力された直流電圧を昇圧して出力する昇圧回路を含む。
本発明に係る入力変換回路は、例えば図６の（ａ）に示す降圧回路２２１の如く、スイッチング素子２０１、コイル２０２および整流素子２０３を有し、入力された直流電圧を降圧して出力するものを含む。
本発明に係る入力変換回路は、例えば図６の（ｂ）に示す反転回路３２１の如く、スイッチング素子３０１、コイル３０２および整流素子３０３を有し、入力された直流電圧の極性（正負）を反転して出力するものを含む。
すなわち、本発明に係る入力変換回路は、例えば入力変換回路１２１・１２２・１２３・１２４・１２５・１２６と異なる構成であって、スイッチング素子およびコイルを有し、入力された直流電圧を昇圧して出力する昇圧回路を含む。
本発明に係る入力変換回路は、例えば図６の（ａ）に示す降圧回路２２１の如く、スイッチング素子２０１、コイル２０２および整流素子２０３を有し、入力された直流電圧を降圧して出力するものを含む。
本発明に係る入力変換回路は、例えば図６の（ｂ）に示す反転回路３２１の如く、スイッチング素子３０１、コイル３０２および整流素子３０３を有し、入力された直流電圧の極性（正負）を反転して出力するものを含む。
本実施例のＤＣ−ＤＣコンバータ１００における入力変換回路１２１・１２２・１２３・１２４・１２５・１２６の個数（入力変換回路の並列数）は六つであるが、本発明に係るＤＣ−ＤＣコンバータの個数はこれに限定されず、二つ以上であれば良い。
出力電圧モニタ１４０はＤＣ−ＤＣコンバータ１００から出力される直流電圧（出力電圧）を検出し、これに係る情報である検出信号を出力するものである。
本実施例の場合、出力電圧モニタ１３０から出力される検出信号は、ＤＣ−ＤＣコンバータ１００の出力電圧とＤＣ−ＤＣコンバータ１００の目標出力電圧との差分に略比例する電圧を有する。
本実施例の場合、出力電圧モニタ１３０から出力される検出信号は、ＤＣ−ＤＣコンバータ１００の出力電圧とＤＣ−ＤＣコンバータ１００の目標出力電圧との差分に略比例する電圧を有する。
制御回路１５０は出力電圧モニタ１４０から取得した検出信号に基づいて、入力変換回路５２１・５２２・５２３・５２４・５２５・５２６のスイッチング動作のデューティ比を制御し、ひいてはＤＣ−ＤＣコンバータ５００から出力される直流電圧を制御するものである。
より詳細には、制御回路１５０は、出力電圧モニタ１４０から取得した検出信号に基づいて、入力変換回路１２１・１２２・１２３・１２４・１２５・１２６が電流不連続モードとなるように、スイッチング動作のデューティ比をＰＷＭ制御で調整することにより、ＤＣ−ＤＣコンバータ１００の出力電圧を所定の目標出力電圧に保持するものである。
制御回路１５０は所定のデューティ比を有するパルス信号をドライバ１６１・１６２・１６３・１６４・１６５・１６６に入力する。
ここで、「電流不連続モード」は、ＤＣ−ＤＣコンバータの制御方式の一つであって、ＤＣ−ＤＣコンバータの入力変換回路が有するスイッチング素子がオフのときにＤＣ−ＤＣコンバータを構成するコイルの電流が一度ゼロとなる（コイル電流が不連続となる）ものを広く指す。
「ＰＷＭ制御」はスイッチング素子のスイッチング周期（スイッチング素子がオンの状態からオフの状態になり、再びオンになるまでに要する時間）を一定に保持するとともにスイッチング素子のオンデューティ（デューティ比）を調整することにより所望の出力電圧（または所望の出力電力）を得る制御方式である。
より詳細には、制御回路１５０は、出力電圧モニタ１４０から取得した検出信号に基づいて、入力変換回路１２１・１２２・１２３・１２４・１２５・１２６が電流不連続モードとなるように、スイッチング動作のデューティ比をＰＷＭ制御で調整することにより、ＤＣ−ＤＣコンバータ１００の出力電圧を所定の目標出力電圧に保持するものである。
制御回路１５０は所定のデューティ比を有するパルス信号をドライバ１６１・１６２・１６３・１６４・１６５・１６６に入力する。
ここで、「電流不連続モード」は、ＤＣ−ＤＣコンバータの制御方式の一つであって、ＤＣ−ＤＣコンバータの入力変換回路が有するスイッチング素子がオフのときにＤＣ−ＤＣコンバータを構成するコイルの電流が一度ゼロとなる（コイル電流が不連続となる）ものを広く指す。
「ＰＷＭ制御」はスイッチング素子のスイッチング周期（スイッチング素子がオンの状態からオフの状態になり、再びオンになるまでに要する時間）を一定に保持するとともにスイッチング素子のオンデューティ（デューティ比）を調整することにより所望の出力電圧（または所望の出力電力）を得る制御方式である。
モータ２における消費電力が大きくなると出力電圧モニタ１４０により検出されるＤＣ−ＤＣコンバータ１００の出力電圧が低下するので、ＤＣ−ＤＣコンバータ１００は出力電力を増大させることによりＤＣ−ＤＣコンバータ１００の出力電圧を所定の値（目標出力電圧）に保持する。
また、モータ２における消費電力が小さくなると出力電圧モニタ１４０により検出されるＤＣ−ＤＣコンバータ１００の出力電圧が上昇するので、ＤＣ−ＤＣコンバータ１００は出力電力を減少させることによりＤＣ−ＤＣコンバータ１００の出力電圧を所定の値（目標電圧）に保持する。
従って、制御回路１５０が出力電圧モニタ１４０により検出されるＤＣ−ＤＣコンバータ１００の出力電圧を検出し、当該出力電圧を目標出力電圧に近づける制御を行うことは、制御回路１５０がＤＣ−ＤＣコンバータ１００の出力電力を目標出力電力（本実施例の場合、負荷たるモータ２の消費電力）に近づける制御を行うことと等価である。
また、モータ２における消費電力が小さくなると出力電圧モニタ１４０により検出されるＤＣ−ＤＣコンバータ１００の出力電圧が上昇するので、ＤＣ−ＤＣコンバータ１００は出力電力を減少させることによりＤＣ−ＤＣコンバータ１００の出力電圧を所定の値（目標電圧）に保持する。
従って、制御回路１５０が出力電圧モニタ１４０により検出されるＤＣ−ＤＣコンバータ１００の出力電圧を検出し、当該出力電圧を目標出力電圧に近づける制御を行うことは、制御回路１５０がＤＣ−ＤＣコンバータ１００の出力電力を目標出力電力（本実施例の場合、負荷たるモータ２の消費電力）に近づける制御を行うことと等価である。
ドライバ１６１・１６２・１６３・１６４・１６５・１６６はいずれもスイッチング素子等からなり、それぞれ制御回路１５０に接続される。ドライバ１６１・１６２・１６３・１６４・１６５・１６６はそれぞれ制御回路１５０から入力されたパルス信号に対応するデューティ比でスイッチング動作を行い、所定のデューティ比を有するゲート信号を出力する。
ドライバ１６１は入力変換回路１２１のスイッチング素子１０１のゲートに接続され、入力変換回路１２１はドライバ１６１から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ１６２は入力変換回路１２２のスイッチング素子１０１のゲートに接続され、入力変換回路１２２はドライバ１６２から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ１６３は入力変換回路１２３のスイッチング素子１０１のゲートに接続され、入力変換回路１２３はドライバ１６３から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ１６４は入力変換回路１２４のスイッチング素子１０１のゲートに接続され、入力変換回路１２４はドライバ１６４から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ１６５は入力変換回路１２５のスイッチング素子１０１のゲートに接続され、入力変換回路１２５はドライバ１６５から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ１６６は入力変換回路１２６のスイッチング素子１０１のゲートに接続され、入力変換回路１２６はドライバ１６６から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ１６２は入力変換回路１２２のスイッチング素子１０１のゲートに接続され、入力変換回路１２２はドライバ１６２から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ１６３は入力変換回路１２３のスイッチング素子１０１のゲートに接続され、入力変換回路１２３はドライバ１６３から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ１６４は入力変換回路１２４のスイッチング素子１０１のゲートに接続され、入力変換回路１２４はドライバ１６４から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ１６５は入力変換回路１２５のスイッチング素子１０１のゲートに接続され、入力変換回路１２５はドライバ１６５から入力されたゲート信号に基づいてスイッチング動作を行う。
ドライバ１６６は入力変換回路１２６のスイッチング素子１０１のゲートに接続され、入力変換回路１２６はドライバ１６６から入力されたゲート信号に基づいてスイッチング動作を行う。
以下では、図２および図３を用いてＤＣ−ＤＣコンバータ１００の出力電力の制御について、モータ２における負荷（すなわち消費電力）が時刻ゼロから時刻ｔ６までの間徐々に増加し、時刻ｔ６の時点でちょうどＤＣ−ＤＣコンバータ１００の出力電力の最大値となる場合を例にとって説明する。
時刻ゼロから時刻ｔ１までの間、制御回路１５０は入力変換回路１２１に対応するドライバ１６１に入力するパルス信号のデューティ比（オンデューティ）を徐々に増大させることにより、入力変換回路１２１のスイッチング動作のデューティ比を徐々に増大させ、入力変換回路１２１からの出力電力を増大させる。
また、時刻ゼロから時刻ｔ１までの間、制御回路１５０はドライバ１６２・１６３・１６４・１６５・１６６にパルス信号を入力せず、入力変換回路１２２・１２３・１２４・１２５・１２６をスイッチング動作させない。
また、時刻ゼロから時刻ｔ１までの間、制御回路１５０はドライバ１６２・１６３・１６４・１６５・１６６にパルス信号を入力せず、入力変換回路１２２・１２３・１２４・１２５・１２６をスイッチング動作させない。
時刻ｔ１のすこし手前の時点で、入力変換回路１２１のスイッチング素子１０１はそのスイッチング動作のデューティ比が最大（より厳密には、電流不連続モードを達成し得る範囲内で最大）となり、入力変換回路１２１からの出力電力が最大となる。
時刻ｔ１の時点で、制御回路１５０は入力変換回路１２１に対応するドライバ１６１に入力するパルス信号のデューティ比（オンデューティ）を最大の状態で保持するとともに、入力変換回路１２２に対応するドライバ１６２にパルス信号を入力し、入力変換回路１２２のスイッチング動作を開始する。
時刻ｔ１から時刻ｔ２までの間、制御回路１５０は入力変換回路１２２に対応するドライバ６６２に入力するパルス信号のデューティ比（オンデューティ）を徐々に増大させることにより、入力変換回路１２２のスイッチング動作のデューティ比を徐々に増大させ、入力変換回路１２２からの出力電力を増大させる。
また、時刻ｔ１から時刻ｔ２までの間、制御回路１５０は入力変換回路１２１に対応するドライバ１６１に入力するパルス信号のデューティ比（オンデューティ）を最大に保持することにより、入力変換回路１２１のスイッチング動作のデューティ比を最大に保持し、入力変換回路１２１からの出力電力を最大の状態に保持する。
さらに、時刻ｔ１から時刻ｔ２までの間、制御回路１５０はドライバ１６３・１６４・１６５・１６６にはパルス信号を入力せず、入力変換回路１２３・１２４・１２５・１２６をスイッチング動作させない。
また、時刻ｔ１から時刻ｔ２までの間、制御回路１５０は入力変換回路１２１に対応するドライバ１６１に入力するパルス信号のデューティ比（オンデューティ）を最大に保持することにより、入力変換回路１２１のスイッチング動作のデューティ比を最大に保持し、入力変換回路１２１からの出力電力を最大の状態に保持する。
さらに、時刻ｔ１から時刻ｔ２までの間、制御回路１５０はドライバ１６３・１６４・１６５・１６６にはパルス信号を入力せず、入力変換回路１２３・１２４・１２５・１２６をスイッチング動作させない。
時刻ｔ２のすこし手前の時点で、入力変換回路１２２のスイッチング素子１０１はそのスイッチング動作のデューティ比が最大（より厳密には、電流不連続モードを達成し得る範囲内で最大）となり、入力変換回路１２２からの出力電力が最大となる。
時刻ｔ２の時点で、制御回路１５０は入力変換回路１２２に対応するドライバ１６２に入力するパルス信号のデューティ比（オンデューティ）を最大の状態で保持するとともに、入力変換回路１２３に対応するドライバ１６３にパルス信号を入力し、入力変換回路１２３のスイッチング動作を開始する。
時刻ｔ２から時刻ｔ３までの間、制御回路１５０は入力変換回路１２３に対応するドライバ１６３に入力するパルス信号のデューティ比（オンデューティ）を徐々に増大させることにより、入力変換回路１２３のスイッチング動作のデューティ比を徐々に増大させ、入力変換回路１２３からの出力電力を増大させる。
また、時刻ｔ２から時刻ｔ３までの間、制御回路１５０は入力変換回路１２１に対応するドライバ１６１および入力変換回路１２２に対応するドライバ１６２に入力するパルス信号のデューティ比（オンデューティ）を最大に保持することにより、入力変換回路１２１および入力変換回路１２２のスイッチング動作のデューティ比を最大に保持し、入力変換回路１２１および入力変換回路１２２からの出力電力を最大の状態に保持する。
さらに、時刻ｔ２から時刻ｔ３までの間、制御回路１５０はドライバ１６４・１６５・１６６にはパルス信号を入力せず、入力変換回路１２４・１２５・１２６をスイッチング動作させない。
また、時刻ｔ２から時刻ｔ３までの間、制御回路１５０は入力変換回路１２１に対応するドライバ１６１および入力変換回路１２２に対応するドライバ１６２に入力するパルス信号のデューティ比（オンデューティ）を最大に保持することにより、入力変換回路１２１および入力変換回路１２２のスイッチング動作のデューティ比を最大に保持し、入力変換回路１２１および入力変換回路１２２からの出力電力を最大の状態に保持する。
さらに、時刻ｔ２から時刻ｔ３までの間、制御回路１５０はドライバ１６４・１６５・１６６にはパルス信号を入力せず、入力変換回路１２４・１２５・１２６をスイッチング動作させない。
同様に、制御回路１５０は、時刻ｔ３の時点で入力変換回路１２３に対応するドライバ１６３に入力するパルス信号のデューティ比（オンデューティ）を最大の状態で保持するとともに入力変換回路１２４のスイッチング動作を開始する。
また、制御回路１５０は、時刻ｔ４の時点で入力変換回路１２４に対応するドライバ１６４に入力するパルス信号のデューティ比（オンデューティ）を最大の状態で保持するとともに入力変換回路１２５のスイッチング動作を開始する。
また、制御回路１５０は、時刻ｔ５の時点で入力変換回路１２５に対応するドライバ１６５に入力するパルス信号のデューティ比（オンデューティ）を最大の状態で保持するとともに入力変換回路１２６のスイッチング動作を開始する。
また、制御回路１５０は、時刻ｔ６の時点で入力変換回路１２１・１２２・１２３・１２４・１２５・１２６の全てが最大のデューティ比でスイッチング動作を行う。
また、制御回路１５０は、時刻ｔ４の時点で入力変換回路１２４に対応するドライバ１６４に入力するパルス信号のデューティ比（オンデューティ）を最大の状態で保持するとともに入力変換回路１２５のスイッチング動作を開始する。
また、制御回路１５０は、時刻ｔ５の時点で入力変換回路１２５に対応するドライバ１６５に入力するパルス信号のデューティ比（オンデューティ）を最大の状態で保持するとともに入力変換回路１２６のスイッチング動作を開始する。
また、制御回路１５０は、時刻ｔ６の時点で入力変換回路１２１・１２２・１２３・１２４・１２５・１２６の全てが最大のデューティ比でスイッチング動作を行う。
逆に、入力変換回路１２１・１２２・１２３・１２４・１２５・１２６の全てが最大のデューティ比でスイッチング動作を行っている状態（ＤＣ−ＤＣコンバータ１００の出力電力が最大の状態）から、モータ２における負荷が減少する場合は、制御回路１５０は以下の如き制御を行う。
まず、制御回路１５０は入力変換回路１２６のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２６のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２６のスイッチング動作を停止する。
次に、制御回路１５０は入力変換回路１２５のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２５のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２５のスイッチング動作を停止する。
続いて、制御回路１５０は入力変換回路１２４のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２４のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２４のスイッチング動作を停止する。
続いて、制御回路１５０は入力変換回路１２３のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２３のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２３のスイッチング動作を停止する。
続いて、制御回路１５０は入力変換回路１２２のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２２のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２２のスイッチング動作を停止する。
続いて、制御回路１５０は入力変換回路１２１のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２１のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２１のスイッチング動作を停止する。
まず、制御回路１５０は入力変換回路１２６のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２６のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２６のスイッチング動作を停止する。
次に、制御回路１５０は入力変換回路１２５のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２５のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２５のスイッチング動作を停止する。
続いて、制御回路１５０は入力変換回路１２４のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２４のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２４のスイッチング動作を停止する。
続いて、制御回路１５０は入力変換回路１２３のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２３のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２３のスイッチング動作を停止する。
続いて、制御回路１５０は入力変換回路１２２のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２２のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２２のスイッチング動作を停止する。
続いて、制御回路１５０は入力変換回路１２１のスイッチング動作のデューティ比を徐々に減少させ、入力変換回路１２１のスイッチング動作のデューティ比が最小になった時点で入力変換回路１２１のスイッチング動作を停止する。
このように、入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合（例えば、図２および図３における時刻ｔ１、時刻ｔ２、時刻ｔ３、時刻ｔ４、および時刻ｔ５の時点）には、それまでスイッチング動作を行っていなかった入力変換回路のうち、それまでデューティ比を調整していた入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のスイッチング動作を開始することとなる。
また、入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っていた入力変換回路のうち、それ以前にデューティ比を調整していてスイッチング動作を停止した入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のデューティ比を調整することとなる。
また、入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っていた入力変換回路のうち、それ以前にデューティ比を調整していてスイッチング動作を停止した入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のデューティ比を調整することとなる。
また、制御回路１５０は、図７に示す如く、入力変換回路１２１のスイッチング素子１０１のスイッチング周期の位相に対して入力変換回路１２１のスイッチング素子１０１のスイッチング周期の位相を＋１８０°ずらし、入力変換回路１２２のスイッチング素子１０１のスイッチング周期の位相に対して入力変換回路１２３のスイッチング素子１０１のスイッチング周期の位相を＋１２０°ずらし、入力変換回路１２３のスイッチング素子１０１のスイッチング周期の位相に対して入力変換回路１２４のスイッチング素子１０１のスイッチング周期の位相を＋１８０°ずらし、入力変換回路１２４のスイッチング素子１０１のスイッチング周期の位相に対して入力変換回路１２５のスイッチング素子１０１のスイッチング周期の位相を＋１２０°ずらし、入力変換回路１２５のスイッチング素子１０１のスイッチング周期の位相に対して入力変換回路１２６のスイッチング素子１０１のスイッチング周期の位相を＋１８０°ずらしている。
従って、入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のそれぞれのスイッチング素子１０１のスイッチング周期の位相は、図７に示す如く、位相で隣り合うもの同士は６０°（（１／６）×Ｔ Ｔ；スイッチング周期）ずつ均等にずれている。
このように、複数の入力変換回路のスイッチング周期の位相を相互に均等となるようにずらすことにより、ＤＣ−ＤＣコンバータ１００の出力電圧にビート（低周波のうねり）が発生することを抑制することが可能である。
従って、入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のそれぞれのスイッチング素子１０１のスイッチング周期の位相は、図７に示す如く、位相で隣り合うもの同士は６０°（（１／６）×Ｔ Ｔ；スイッチング周期）ずつ均等にずれている。
このように、複数の入力変換回路のスイッチング周期の位相を相互に均等となるようにずらすことにより、ＤＣ−ＤＣコンバータ１００の出力電圧にビート（低周波のうねり）が発生することを抑制することが可能である。
以上の如く、ＤＣ−ＤＣコンバータ１００は
スイッチング素子１０１およびコイル１０２を有し、スイッチング素子１０１がスイッチング動作を行うことにより、入力された直流電圧を昇圧して出力する入力変換回路１２１・１２２・１２３・１２４・１２５・１２６を並列的に接続したＤＣ−ＤＣコンバータにおいて、
電流不連続モードでＰＷＭ制御を行い、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路が一つである場合（例えば、図２および図３における時刻ゼロから時刻ｔ１までの間）には、スイッチング動作を行っている入力変換回路（入力変換回路１２１）のデューティ比を調整することにより出力電力を目標出力電力に近づける制御を行い、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路が二つ以上である場合（例えば、図２および図３における時刻ｔ１から時刻ｔ６までの間）には、スイッチング動作を行っている二つ以上の入力変換回路のいずれか一つの入力変換回路（例えば、図２および図３における時刻ｔ１から時刻ｔ２までの間は入力変換回路１２２、時刻ｔ２から時刻ｔ３までの間は入力変換回路１２３、時刻ｔ３から時刻ｔ４までの間は入力変換回路１２４、時刻ｔ４から時刻ｔ５までの間は入力変換回路１２５、時刻ｔ５から時刻ｔ６までの間は入力変換回路１２６）のデューティ比を調整するとともにスイッチング動作を行っている二つ以上の入力変換回路の残りの入力変換回路（例えば、図２および図３における時刻ｔ１から時刻ｔ２までの間は入力変換回路１２１、時刻ｔ２から時刻ｔ３までの間は入力変換回路１２１・１２２、時刻ｔ３から時刻ｔ４までの間は入力変換回路１２１・１２２・１２３、時刻ｔ４から時刻ｔ５までの間は入力変換回路１２１・１２２・１２３・１２４、時刻ｔ５から時刻ｔ６までの間は入力変換回路１２１・１２２・１２３・１２４・１２５）のデューティ比を最大に保持することにより出力電力を目標出力電力に近づける制御を行い、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合（例えば、図２および図３における時刻ｔ１、時刻ｔ２、時刻ｔ３、時刻ｔ４、および時刻ｔ５の時点）には、それまでスイッチング動作を行っている入力変換回路の全て（例えば、図２および図３における時刻ｔ１では入力変換回路１２１、時刻ｔ２では入力変換回路１２１・１２２、時刻ｔ３では入力変換回路１２１・１２２・１２３、時刻ｔ４では入力変換回路１２１・１２２・１２３・１２４、時刻ｔ５の時点では入力変換回路１２１・１２２・１２３・１２４・１２５）を最大のデューティ比でスイッチング動作させるとともに入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちそれまでスイッチング動作を行っていなかった入力変換回路のいずれか一つ（例えば、図２および図３における時刻ｔ１では入力変換回路１２２、時刻ｔ２では入力変換回路１２３、時刻ｔ３では入力変換回路１２４、時刻ｔ４では入力変換回路１２５、時刻ｔ５の時点では入力変換回路１２６）のスイッチング動作を開始し、スイッチング動作を開始した入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づける制御を行い、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っている入力変換回路のいずれか一つのデューティ比を調整するとともにそれまでスイッチング動作を行っている入力変換回路の残りを最大のデューティ比でスイッチング動作させることにより出力電力を目標出力電力に近づける制御を行うものである。
このように構成することは、以下の利点を有する。
すなわち、ＤＣ−ＤＣコンバータ１００は、計六つある入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のいずれか一つだけについてデューティ比を調整し、残りの五つについてはスイッチング動作を全く行わないか最大のデューティ比でスイッチング動作を行うかを切り替える制御を行うことにより、所望の出力電力を得るための必要最小限の入力変換回路のみをスイッチング動作させるので、同じ大きさの出力電力におけるスイッチング動作を行っているスイッチング素子の数が図８に示すＤＣ−ＤＣコンバータ５００に比べて相対的に少なくなり、スイッチング動作に伴う電力ロスを低減することが可能である。
また、ＤＣ−ＤＣコンバータ１００は、スイッチング動作を行う入力変換回路の数（段数）が変動するとき（例えば、図２および図３における時刻ｔ１、時刻ｔ２、時刻ｔ３、時刻ｔ４、および時刻ｔ５の時点）には、図１０に示すＤＣ−ＤＣコンバータ６００の如く最大のデューティ比でスイッチング動作を行う入力変換回路を切り替えることをしないので、仮に入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のそれぞれのコイル１０２のインダクタンスＬにバラツキがあっても、スイッチング動作を行う入力変換回路の数（段数）の変動の前後（例えば図４および図５に示す時刻ｔ１の前後）でＤＣ−ＤＣコンバータ１００の出力電力が変動する（リップルが発生する）ことを防止することが可能である（ＤＣ−ＤＣコンバータ１００の出力電力が変動することは無い）。
スイッチング素子１０１およびコイル１０２を有し、スイッチング素子１０１がスイッチング動作を行うことにより、入力された直流電圧を昇圧して出力する入力変換回路１２１・１２２・１２３・１２４・１２５・１２６を並列的に接続したＤＣ−ＤＣコンバータにおいて、
電流不連続モードでＰＷＭ制御を行い、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路が一つである場合（例えば、図２および図３における時刻ゼロから時刻ｔ１までの間）には、スイッチング動作を行っている入力変換回路（入力変換回路１２１）のデューティ比を調整することにより出力電力を目標出力電力に近づける制御を行い、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路が二つ以上である場合（例えば、図２および図３における時刻ｔ１から時刻ｔ６までの間）には、スイッチング動作を行っている二つ以上の入力変換回路のいずれか一つの入力変換回路（例えば、図２および図３における時刻ｔ１から時刻ｔ２までの間は入力変換回路１２２、時刻ｔ２から時刻ｔ３までの間は入力変換回路１２３、時刻ｔ３から時刻ｔ４までの間は入力変換回路１２４、時刻ｔ４から時刻ｔ５までの間は入力変換回路１２５、時刻ｔ５から時刻ｔ６までの間は入力変換回路１２６）のデューティ比を調整するとともにスイッチング動作を行っている二つ以上の入力変換回路の残りの入力変換回路（例えば、図２および図３における時刻ｔ１から時刻ｔ２までの間は入力変換回路１２１、時刻ｔ２から時刻ｔ３までの間は入力変換回路１２１・１２２、時刻ｔ３から時刻ｔ４までの間は入力変換回路１２１・１２２・１２３、時刻ｔ４から時刻ｔ５までの間は入力変換回路１２１・１２２・１２３・１２４、時刻ｔ５から時刻ｔ６までの間は入力変換回路１２１・１２２・１２３・１２４・１２５）のデューティ比を最大に保持することにより出力電力を目標出力電力に近づける制御を行い、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合（例えば、図２および図３における時刻ｔ１、時刻ｔ２、時刻ｔ３、時刻ｔ４、および時刻ｔ５の時点）には、それまでスイッチング動作を行っている入力変換回路の全て（例えば、図２および図３における時刻ｔ１では入力変換回路１２１、時刻ｔ２では入力変換回路１２１・１２２、時刻ｔ３では入力変換回路１２１・１２２・１２３、時刻ｔ４では入力変換回路１２１・１２２・１２３・１２４、時刻ｔ５の時点では入力変換回路１２１・１２２・１２３・１２４・１２５）を最大のデューティ比でスイッチング動作させるとともに入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちそれまでスイッチング動作を行っていなかった入力変換回路のいずれか一つ（例えば、図２および図３における時刻ｔ１では入力変換回路１２２、時刻ｔ２では入力変換回路１２３、時刻ｔ３では入力変換回路１２４、時刻ｔ４では入力変換回路１２５、時刻ｔ５の時点では入力変換回路１２６）のスイッチング動作を開始し、スイッチング動作を開始した入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づける制御を行い、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っている入力変換回路のいずれか一つのデューティ比を調整するとともにそれまでスイッチング動作を行っている入力変換回路の残りを最大のデューティ比でスイッチング動作させることにより出力電力を目標出力電力に近づける制御を行うものである。
このように構成することは、以下の利点を有する。
すなわち、ＤＣ−ＤＣコンバータ１００は、計六つある入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のいずれか一つだけについてデューティ比を調整し、残りの五つについてはスイッチング動作を全く行わないか最大のデューティ比でスイッチング動作を行うかを切り替える制御を行うことにより、所望の出力電力を得るための必要最小限の入力変換回路のみをスイッチング動作させるので、同じ大きさの出力電力におけるスイッチング動作を行っているスイッチング素子の数が図８に示すＤＣ−ＤＣコンバータ５００に比べて相対的に少なくなり、スイッチング動作に伴う電力ロスを低減することが可能である。
また、ＤＣ−ＤＣコンバータ１００は、スイッチング動作を行う入力変換回路の数（段数）が変動するとき（例えば、図２および図３における時刻ｔ１、時刻ｔ２、時刻ｔ３、時刻ｔ４、および時刻ｔ５の時点）には、図１０に示すＤＣ−ＤＣコンバータ６００の如く最大のデューティ比でスイッチング動作を行う入力変換回路を切り替えることをしないので、仮に入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のそれぞれのコイル１０２のインダクタンスＬにバラツキがあっても、スイッチング動作を行う入力変換回路の数（段数）の変動の前後（例えば図４および図５に示す時刻ｔ１の前後）でＤＣ−ＤＣコンバータ１００の出力電力が変動する（リップルが発生する）ことを防止することが可能である（ＤＣ−ＤＣコンバータ１００の出力電力が変動することは無い）。
また、ＤＣ−ＤＣコンバータ１００は、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合（例えば、図２および図３における時刻ｔ１、時刻ｔ２、時刻ｔ３、時刻ｔ４、および時刻ｔ５の時点）には、それまでスイッチング動作を行っていなかった入力変換回路のうち、それまでデューティ比を調整していた入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のスイッチング動作を開始し、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っていた入力変換回路のうち、それ以前にデューティ比を調整していてスイッチング動作を停止した入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のデューティ比を調整するものである。
このように構成することにより、ＤＣ−ＤＣコンバータ１００の出力電圧にビート（低周波のうねり）が発生することを抑制することが可能である。
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合（例えば、図２および図３における時刻ｔ１、時刻ｔ２、時刻ｔ３、時刻ｔ４、および時刻ｔ５の時点）には、それまでスイッチング動作を行っていなかった入力変換回路のうち、それまでデューティ比を調整していた入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のスイッチング動作を開始し、
入力変換回路１２１・１２２・１２３・１２４・１２５・１２６のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っていた入力変換回路のうち、それ以前にデューティ比を調整していてスイッチング動作を停止した入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のデューティ比を調整するものである。
このように構成することにより、ＤＣ−ＤＣコンバータ１００の出力電圧にビート（低周波のうねり）が発生することを抑制することが可能である。
なお、本実施例ではスイッチング動作を行う入力変換回路は一つずつ増減する構成としたが、例えば六つの入力変換回路を二つの入力変換回路からなる三つの組に分け、最初は一つの組に属する二つの入力変換回路のデューティ比を調整し、当該一つの組に属する二つの入力変換回路の出力電力が最大となったら別の組に属する二つの入力変換回路のデューティ比を調整し、当該別の組に属する二つの入力変換回路の出力電力も最大となったら残りの組に属する二つの入力変換回路のデューティ比を調整する構成としても良い。
このように構成することにより、ＤＣ−ＤＣコンバータ１００に比べれば同じ大きさの出力電力におけるスイッチング動作を行っているスイッチング素子の数が多いものの、図８に示すＤＣ−ＤＣコンバータ５００に比べれば相対的に少なくなり、スイッチング動作に伴う電力ロスを低減することが可能であるとともに、スイッチング動作を行う入力変換回路の数（段数）の変動の前後でＤＣ−ＤＣコンバータの出力電力が変動する（リップルが発生する）ことを防止することが可能である。
このように構成することにより、ＤＣ−ＤＣコンバータ１００に比べれば同じ大きさの出力電力におけるスイッチング動作を行っているスイッチング素子の数が多いものの、図８に示すＤＣ−ＤＣコンバータ５００に比べれば相対的に少なくなり、スイッチング動作に伴う電力ロスを低減することが可能であるとともに、スイッチング動作を行う入力変換回路の数（段数）の変動の前後でＤＣ−ＤＣコンバータの出力電力が変動する（リップルが発生する）ことを防止することが可能である。
１００ ＤＣ−ＤＣコンバータ
１０１ スイッチング素子
１０２ コイル
１０３ 整流素子
１１０ 入力側フィルタ
１２１・１２２・１２３・１２４・１２５・１２６ 入力変換回路
１３０ 出力側フィルタ
１４０ 出力電圧モニタ
１５０ 制御回路
１６１・１６２・１６３・１６４・１６５・１６６ ドライバ
１０１ スイッチング素子
１０２ コイル
１０３ 整流素子
１１０ 入力側フィルタ
１２１・１２２・１２３・１２４・１２５・１２６ 入力変換回路
１３０ 出力側フィルタ
１４０ 出力電圧モニタ
１５０ 制御回路
１６１・１６２・１６３・１６４・１６５・１６６ ドライバ
Claims (4)
- スイッチング素子およびコイルを有し、前記スイッチング素子がスイッチング動作を行うことにより、入力された直流電圧を昇圧または降圧して出力する複数の入力変換回路を並列的に接続したＤＣ−ＤＣコンバータにおいて、
電流不連続モードでＰＷＭ制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が一つである場合には、当該スイッチング動作を行っている入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づける制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が二つ以上である場合には、当該スイッチング動作を行っている二つ以上の入力変換回路のいずれか一つの入力変換回路のデューティ比を調整するとともに当該スイッチング動作を行っている二つ以上の入力変換回路の残りの入力変換回路のデューティ比を最大に保持することにより出力電力を目標出力電力に近づける制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っている入力変換回路の全てを最大のデューティ比でスイッチング動作させるとともに前記複数の入力変換回路のうちそれまでスイッチング動作を行っていなかった入力変換回路のいずれか一つのスイッチング動作を開始し、当該スイッチング動作を開始した入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づける制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っている入力変換回路のいずれか一つのデューティ比を調整するとともにそれまでスイッチング動作を行っている入力変換回路の残りを最大のデューティ比でスイッチング動作させることにより出力電力を目標出力電力に近づける制御を行うことを特徴とするＤＣ−ＤＣコンバータ。 - 前記複数の入力変換回路のスイッチング素子のスイッチング周期の位相をそれぞれ均等にずらすとともに、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っていなかった入力変換回路のうち、それまでデューティ比を調整していた入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のスイッチング動作を開始し、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っていた入力変換回路のうち、それ以前にデューティ比を調整していてスイッチング動作を停止した入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のデューティ比を調整する請求項１に記載のＤＣ−ＤＣコンバータ。 - スイッチング素子およびコイルを有し、前記スイッチング素子がスイッチング動作を行うことにより、入力された直流電圧を昇圧または降圧して出力する複数の入力変換回路を並列的に接続した入力変換手段を具備するＤＣ−ＤＣコンバータの制御方法において、
電流不連続モードでＰＷＭ制御を行い、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が一つである場合には、当該スイッチング動作を行っている入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づけ、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路が二つ以上である場合には、当該スイッチング動作を行っている二つ以上の入力変換回路のいずれか一つの入力変換回路のデューティ比を調整するとともに当該スイッチング動作を行っている二つ以上の入力変換回路の残りの入力変換回路のデューティ比を最大に保持することにより出力電力を目標出力電力に近づけ、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っている入力変換回路の全てを最大のデューティ比でスイッチング動作させるとともに前記複数の入力変換回路のうちそれまでスイッチング動作を行っていなかった入力変換回路のいずれか一つのスイッチング動作を開始し、当該スイッチング動作を開始した入力変換回路のデューティ比を調整することにより出力電力を目標出力電力に近づけ、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っている入力変換回路のいずれか一つのデューティ比を調整するとともにそれまでスイッチング動作を行っている入力変換回路の残りを最大のデューティ比でスイッチング動作させることにより出力電力を目標出力電力に近づけることを特徴とするＤＣ−ＤＣコンバータの制御方法。 - 前記複数の入力変換回路のスイッチング素子のスイッチング周期の位相をそれぞれ均等にずらすとともに、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が大きい場合には、それまでスイッチング動作を行っていなかった入力変換回路のうち、それまでデューティ比を調整していた入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のスイッチング動作を開始し、
前記複数の入力変換回路のうちスイッチング動作を行っている入力変換回路の全てが最大のデューティ比でスイッチング動作を行うときの出力電力よりも目標出力電力の方が小さい場合には、それまでスイッチング動作を行っていた入力変換回路のうち、それ以前にデューティ比を調整していてスイッチング動作を停止した入力変換回路に対してスイッチング周期の位相のずれが最も大きい入力変換回路のデューティ比を調整する請求項３に記載のＤＣ−ＤＣコンバータの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007171128A JP5104064B2 (ja) | 2007-06-28 | 2007-06-28 | Ｄｃ−ｄｃコンバータおよびその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007171128A JP5104064B2 (ja) | 2007-06-28 | 2007-06-28 | Ｄｃ−ｄｃコンバータおよびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009011102A true JP2009011102A (ja) | 2009-01-15 |
| JP5104064B2 JP5104064B2 (ja) | 2012-12-19 |
Family
ID=40325602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007171128A Expired - Fee Related JP5104064B2 (ja) | 2007-06-28 | 2007-06-28 | Ｄｃ−ｄｃコンバータおよびその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5104064B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010193631A (ja) * | 2009-02-18 | 2010-09-02 | Canon Inc | 電源装置及び画像形成装置 |
| JP2013115977A (ja) * | 2011-11-30 | 2013-06-10 | Renesas Electronics Corp | コントローラ |
| KR101926581B1 (ko) * | 2017-05-30 | 2018-12-11 | 한국에너지기술연구원 | 병렬 컨버터 시스템 및 그 동작 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07264776A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | 複数コンバータの並列接続制御装置 |
| JP2002010632A (ja) * | 2000-06-16 | 2002-01-11 | Origin Electric Co Ltd | Ａｃ／ｄｃコンバータ及びｄｃ−ｄｃコンバータ |
| JP2006187140A (ja) * | 2004-12-28 | 2006-07-13 | Toshiba Corp | コンバータ電源回路 |
| JP2007135373A (ja) * | 2005-11-14 | 2007-05-31 | Nippon Telegr & Teleph Corp <Ntt> | コンバータ装置およびその出力制御方法 |
| JP2007159264A (ja) * | 2005-12-05 | 2007-06-21 | Toshiba Mitsubishi-Electric Industrial System Corp | 低リプル電源 |
-
2007
- 2007-06-28 JP JP2007171128A patent/JP5104064B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07264776A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | 複数コンバータの並列接続制御装置 |
| JP2002010632A (ja) * | 2000-06-16 | 2002-01-11 | Origin Electric Co Ltd | Ａｃ／ｄｃコンバータ及びｄｃ−ｄｃコンバータ |
| JP2006187140A (ja) * | 2004-12-28 | 2006-07-13 | Toshiba Corp | コンバータ電源回路 |
| JP2007135373A (ja) * | 2005-11-14 | 2007-05-31 | Nippon Telegr & Teleph Corp <Ntt> | コンバータ装置およびその出力制御方法 |
| JP2007159264A (ja) * | 2005-12-05 | 2007-06-21 | Toshiba Mitsubishi-Electric Industrial System Corp | 低リプル電源 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010193631A (ja) * | 2009-02-18 | 2010-09-02 | Canon Inc | 電源装置及び画像形成装置 |
| JP2013115977A (ja) * | 2011-11-30 | 2013-06-10 | Renesas Electronics Corp | コントローラ |
| US20150227154A1 (en) * | 2011-11-30 | 2015-08-13 | Renesas Electronics Corporation | Controller |
| KR101926581B1 (ko) * | 2017-05-30 | 2018-12-11 | 한국에너지기술연구원 | 병렬 컨버터 시스템 및 그 동작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5104064B2 (ja) | 2012-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9088211B2 (en) | Buck-boost converter with buck-boost transition switching control | |
| EP3198710B1 (en) | Control method for buck-boost power converters | |
| US9450499B2 (en) | Electric power conversion circuit system | |
| US6992469B1 (en) | Digital voltage regulator for DC/DC converters | |
| US9369044B2 (en) | Multi-phase power circuit | |
| JP4976086B2 (ja) | 昇降圧ｄｃ−ｄｃコンバータ | |
| JP6771156B2 (ja) | 電力変換装置 | |
| US7224085B2 (en) | Single inductor dual output buck converter | |
| WO2008111347A1 (en) | Switching regulator and method of controlling the same | |
| JP5866920B2 (ja) | スイッチング装置及びその制御方法 | |
| US10594218B1 (en) | Hysteresis timing scheme for mode transition in a buck boost converter | |
| JP2005168106A (ja) | 電源装置 | |
| JP6012822B1 (ja) | 電力変換装置 | |
| JP2010154706A (ja) | スイッチングレギュレータの制御回路、方法、およびそれらを用いたスイッチングレギュレータ | |
| KR20160110241A (ko) | 전력 변환기 회로를 동작시키기 위한 방법 및 전력 변환기 회로 | |
| JP2008167506A (ja) | Ｄｃ−ｄｃコンバータおよびその制御方法 | |
| JP5304173B2 (ja) | 電源電圧制御回路及びｄｃ−ｄｃコンバータ | |
| JP5104064B2 (ja) | Ｄｃ−ｄｃコンバータおよびその制御方法 | |
| CN108696125B (zh) | 一种具有占空比偏置的Buck-Boost变换器控制方法 | |
| JP5167733B2 (ja) | 昇圧型ｄｃ／ｄｃコンバータ | |
| JP6976145B2 (ja) | 電力変換装置 | |
| WO2018221031A1 (ja) | スイッチング電源装置 | |
| Muro et al. | H-bridge buck-boost converter with dual feedforward control | |
| US9484817B2 (en) | DC/DC converter | |
| JP6982513B2 (ja) | 昇降圧ｄｃ／ｄｃコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091112 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120131 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120223 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120904 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120917 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5104064 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151012 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |