JP2009004881A

JP2009004881A - データ変換回路

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Publication number: JP2009004881A
Application number: JP2007161519A
Authority: JP
Inventors: Tatsuji Kumagai; 辰二熊谷
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2007-06-19
Filing date: 2007-06-19
Publication date: 2009-01-08

Abstract

【課題】送信速度の設定及びデュアルポートＲＡＭから取出すデータ量の設定が可能で、かつ送信データのエラーチェックが可能なデータ変換回路を提供する。
【解決手段】電源投入時に通信速度設定部４１、ＲＡＭ領域設定部４２、パリティ設定部４３にデータを設定する。通信速度設定部４１はクロックセレクタ５２で選択するクロックを指定し、デュアルポートＲＡＭ５１の動作速度を決定する。ＲＡＭ領域設定部４２はアドレスカウンタ５５の最大カウント値を決定し、デュアルポートＲＡＭ５１から取出すデータ量を設定する。外部入力データをデュアルポートＲＡＭ５１にポートＡから書込み、ポートＢから読出してデータ取込み用レジスタ５６に取込み、データ分析部５７で分析してパリティ処理部５８でパリティビットを生成する。データ送信部５９は、データ取込み用レジスタ５６で取込んだデータにスタートビット、ストップビット、パリティビットを付加して出力する。
【選択図】図３

Description

本発明は、無線装置の変復調器において、送信用データを直列データに変換するデータ変換回路に関するものである。

従来、無線装置の変復調器において、送信用データ（並列データ）を直列データに変換するデータ変換回路は、一般にＦＰＧＡ（Field Programmable Gate Array）を用いて構成している。

図６は、上記従来のデータ変換回路の構成を示したもので、１１は領域数が例えば「２５６」のデュアルポートＲＡＭ（Dual Port RAM）で、ポートＡ及びポートＢの２つのポートを備え、ポートＡから書込まれたデータをポートＢから取り出すようになっている。

上記ポートＡ側のアドレス端子（ADDRA）には８ビットのアドレス、データ入出力端子（DATAA）には８ビットのデータが入力される。更にポートＡに対しては、書込命令（WR）及びクロック（CLK）が入力される。また、上記外部入力されるクロック（CLK）は、タイミング信号生成用の６ビット（６４進）のタイミングカウンタ１２に入力される。このタイミングカウンタ１２は、上記クロックCLKをカウントし、カウント内容を出力ライン１３ａから出力すると共に、カウント「８」のときに出力ライン１３ｂから“１”信号を出力し、「６４」カウント毎に出力ライン１３ｃから“１”信号を出力する。

また、上記デュアルポートＲＡＭ１１のポートＢ側には、アドレス端子（ADDRB）に８ビット（２５６進）のアドレスカウンタ１４が接続され、データ出力端子（DATAB）にデータ取込み用レジスタ１５が接続される。上記アドレスカウンタ１４は、タイミングカウンタ１２の出力ライン１３ｃから６４カウント毎に出力される信号をカウントしてデュアルポートＲＡＭ１１の領域数「２５６」に対応した読出しアドレスを生成し、最終アドレスに達するとエンドフラグ（end flag）を出力する。このエンドフラグ（end flag）は、制御部（図示せず）へ送られる。

上記データ取込み用レジスタ１５は、上記タイミングカウンタ１２の出力ライン１３ｂから出力される信号に同期して動作し、タイミングカウンタ１２のカウント値が「８」になったときにデュアルポートＲＡＭ１１のポートＢから出力されるデータを取込み、データ送信部１６へ出力する。データ送信部１６は、上記データ取込み用レジスタ１５から送られてくるデータを、タイミングカウンタ１２の出力ライン１３ａから出力される信号に同期してシリアルデータに変換し、送信データとして出力する。この際、データ送信部１６は、データ取込み用レジスタ１５から送られてくるデータの先頭にスタートビットを付加すると共に、データの最後尾にストップビットを付加する。

上記のように外部入力されるデータがクロック（CLK）に同期してデュアルポートＲＡＭ１１にポートＡから書込まれ、アドレスカウンタ１４により指定される読出しアドレスに従ってポートＢからデータ取込み用レジスタ１５に取込まれる。そして、データ取込み用レジスタ１５により取込まれたデータがデータ送信部１６へ送られ、タイミングカウンタ１２の出力ライン１３ａから出力される信号に同期してシリアルデータに変換される。このとき送信データの先頭にスタートビットが付加され、最後尾にストップビットが付加される。

また、本発明に関連する公知技術として、非同期端末からモデムに入力されるデータを非同期／同期変換手段において一時的に蓄積し、蓄積したデータにスタートビット及びストップビットを付加し、復調手段または変調手段から供給されるクロックに同期した送信データを出力する技術が知られている（例えば、特許文献１参照。）。
特開２００１−８６１６９号公報

上記従来のデータ変換回路は、タイミングカウンタ１２から出力されるクロックに同期してデータ送信部１６がデータの送信処理を行っており、送信データの送信速度を変更することができない。また、データ送信部１６は、デュアルポートＲＡＭ１１からデータ取込み用レジスタ１５により読出されたデータをシリアルデータに変換してスタートビット及びストップビットを付加しているだけであるので、送信するデータのエラーを検出することができない。

また、デュアルポートＲＡＭ１１からデータを読出す際、アドレスカウンタ１４によりデュアルポートＲＡＭ１１の全ての領域を指定しているので、常に全データが読出されることになり、読出すデータ量を指定できないという問題がある。

本発明は上記の課題を解決するためになされたもので、データの送信速度を任意に変更できると共に送信データのエラー検出機能を備え、かつメモリ取出すデータ量を任意に設定し得るデータ変換回路を提供することを目的とする。

本発明に係るデータ変換回路は、それぞれ周波数の異なる複数のクロックから特定のクロックを選択するクロックセレクタと、前記クロックセレクタが選択するクロックを指定する通信速度設定部と、前記クロックセレクタで選択されたクロックをカウントし、動作タイミング信号を生成するタイミングカウンタと、前記クロックセレクタで選択されたクロックに同期して動作し、送信用データを一時的に保存するメモリと、前記メモリの読出しアドレスを指定するアドレスカウンタと、前記アドレスカウンタの最大カウント値を設定して前記メモリの読出し領域を指定するメモリ領域設定部と、前記メモリから読出されるデータを前記タイミングカウンタから出力されるタイミング信号に従って取込むデータ取込用レジスタと、前記データ取込用レジスタに取込まれたデータを分析してパリティビットを生成するパリティ処理手段と、前記パリティ処理手段の動作内容を設定するパリティ設定部と、前記データ取込用レジスタに取込まれたデータをシリアルデータに変換し、スタートビット、ストップビット及び前記パリティ処理手段で生成されたパリティビットを付加して出力するデータ送信部とを具備することを特徴とする。

本発明によれば、データの送信速度を通信条件等に応じて任意に変更できると共に、パリティビットを付加することによって送信データのエラー検出が可能となり、かつメモリ取出すデータ量を任意に設定でき、メモリの非使用領域への無駄なアクセスを無くして効率的に使用できると共にデータの送信を効率的に行うことができる。

以下、図面を参照して本発明の一実施形態を説明する。

図１は本発明の一実施形態に係る無線装置の全体の概略構成を示すシステム系統図である。図１において、２１は例えばパーソナルコンピュータ（ＰＣ）を用いた端末装置で、この端末装置２１には変復調器２２を介して無線機２３が接続される。この無線機２３は、送受信用のアンテナ２４を備えている。

上記端末装置２１から出力される送信用データは、変復調器２２で変調されて無線機２３へ送られ、この無線機２３からアンテナ２４を介して他の無線装置（図示せず）へ送信される。また、他の無線装置から送られてくる高周波信号は、アンテナ２４を介して無線機２３で受信され、変復調器２２により復調される。この変復調器２２で復調されたデータは、端末装置２１へ送られて処理される。

上記変復調器２２は、図２に示すように構成されている。図２において、２２１はＦＰＧＡ（Field Programmable Gate Array）により構成されるデータ変換部、データ部２２２、プロトコル部２２３、変復調部２２４である。上記データ変換回路２２１は、ＦＰＧＡ（Field Programmable Gate Array）により構成され、データのシリアル／パラレル変換処理、非同期シリアル制御、高速、低速シリアル制御等を行う。また、上記データ部２２２、プロトコル部２２３及び変復調部２２４はＤＳＰ（Digital Signal Processor）により構成され、データ部２２２は外部からの制御情報の授受及びデータの授受を行うと共にプロトコル部２２３とのシリアル通信を行う。プロトコル部２２３は、データ通信のプロトコル処理、変復調部２２４とのデータの授受及びデータ部２２２とのコマンドの授受を行う。変復調部２２４は、変復調処理及びプロトコル部２２３とのデータの授受等を行う。

次に、上記データ変換回路２２１の具体的な構成について図３を参照して説明する。

データ変換回路２２１は、デュアルポートＲＡＭ５１のポートＡに対する８ビットのアドレス入力端子３１、８ビットのデータ入出力端子３２、書込命令（WR）入力端子３３、データ送信開始命令（SEND_ST）入力端子３４、通信速度設定データ入力端子３５、ＲＡＭ領域設定データ入力端子３６、パリティ設定データ入力端子３７、クロック入力端子３８、状態信号出力端子３９、データ出力端子４０を備えている。

上記アドレス入力端子３１には図２のデータ部２２２から８ビットのアドレス（ADDRA）が入力されると共にデータ入出力端子３２に８ビットのデータ（DATAA）が入力される。また、データ部２２２から書込命令入力端子３３には書込命令（WR）が入力されると共に、データ送信開始命令入力端子３４にデータ送信開始命令（SEND_ST）が入力される。このデータ送信開始命令（SEND_ST）は、デュアルポートＲＡＭ５１へのデータ書込み中はＬｏｗレベルに保持され、送信を開始する際にＨｉｇｈレベルとなる。

そして、上記通信速度設定データ入力端子３５には、通信速度設定部４１から５ビットの通信速度設定データ（CHG_BPS）が入力される。上記通信速度設定部４１は、例えば８ビットのアドレス入力端子、データ入力端子、書込命令入力端子、読出命令入力端子を備え、外部入力されるアドレス（ADDRA）に従ってデータ（DATAA）を書込み、通信速度設定データ（CHG_BPS）として出力する。

また、上記ＲＡＭ領域設定データ入力端子３６には、ＲＡＭ領域設定部４２から８ビットのＲＡＭ領域設定データ（AREA）が入力される。上記ＲＡＭ領域設定部４２は、アドレス入力端子、データ入力端子、書込命令入力端子、読出命令入力端子を備え、外部入力されるアドレス（ADDRA）に従ってデータ（DATAA）を書込み、ＲＡＭ領域設定データ（AREA）として出力する。

また、上記パリティ設定データ入力端子３７には、パリティ設定部４３からパリティ設定データ（PARITY）が入力される。パリティ設定部４３は、アドレス入力端子、データ入力端子、書込命令入力端子、読出命令入力端子を備え、外部入力されるアドレス（ADDRA）に従ってデータ（DATAA）を書込み、例えば３ビットのパリティ設定データ（PARITY）を出力する。この３ビットのパリティ設定データ（PARITY）によってパリティ動作の有無及びパリティの種類（偶数パリティあるいは奇数パリティ）を指定する。

上記通信速度設定部４１、ＲＡＭ領域設定部４２及びパリティ設定部４３は、例えばＦＰＧＡによってレジスタ構成としたもので、予めソフトウェア処理によって設定されたデータが電源投入時に制御部（図示せず）から与えられる。

また、上記クロック入力端子３８には、クロックジェネレータ４４からそれぞれ周波数の異なる５種類のクロック（CLK1〜CLK5）が入力される。上記クロックジェネレータ４４は、例えば１５．３６ＭＨｚの基準クロック（CLK）に基づいてそれぞれ周波数の異なる５種類のクロックCLK1（38400bps）、CLK2（19200bps）、CLK3（9600bps）、CLK4（4800bps）、CLK5（2400bps）を発生する。

そして、上記データ変換回路２２１内には、デュアルポートＲＡＭ５１、クロックセレクタ５２、６ビットのタイミングカウンタ５３、８ビットのアドレスカウンタ５５、データ取込み用レジスタ５６、データ分析部５７、パリティ処理部５８、及びデータ送信部５９が設けられる。

上記データ変換回路２２１に設けられたアドレス入力端子３１、データ入出力端子３２及び書込命令入力端子３３は、それぞれデュアルポートＲＡＭ５１のポートＡ側のアドレス入力端子、データ入出力端子及び書込命令入力端子に接続される。また、デュアルポートＲＡＭ５１のクロック入力端子には、クロックセレクタ５２により選択されたクロック（CLKK）が入力される。

上記クロックセレクタ５２は、クロック入力端子３８に入力されるクロック（CLK1〜CLK5）を通信速度設定部４１から通信速度設定データ入力端子３５に入力される通信速度設定データ（CHG_BPS）に基づいて選択し、デュアルポートＲＡＭ５１に動作クロック（CLKK）として入力する。

また、タイミングカウンタ５３は、上記クロックセレクタ５２で選択されたクロック（CLKK）をカウントし、各カウントデータ（COUNT）を出力ライン５４ａから出力すると共に、カウント「８」で出力ライン５４ｂからトリガ信号（TRG1）、カウント「１７」で出力ライン５４ｃからトリガ信号（TRG2）、カウント「６４」で出力ライン５４ｄからクロック（CCLK）を出力する。

上記タイミングカウンタ５３の出力ライン５４ａから出力されるカウントデータ（COUNT）はデータ送信部５９へ、出力ライン５４ｂから出力されるトリガ信号（TRG1）はデータ取込み用レジスタ５６へ、出力ライン５４ｃから出力されるトリガ信号（TRG2）はパリティ処理部５８へ、出力ライン５４ｄから出力されるクロック（CCLK）はアドレスカウンタ５５へそれぞれ送られる。

アドレスカウンタ５５は、ＲＡＭ領域設定部４２からデータ変換回路２２１のＲＡＭ領域設定データ入力端子３６に入力されるＲＡＭ領域設定データ（AREA）に従ってデュアルポートＲＡＭ５１の読出し領域を設定し、上記タイミングカウンタ５３の出力ライン５４ｄから出力されるクロック（CCLK）によりカウントアップしてデュアルポートＲＡＭ５１のポートＢに対して読出しアドレスを指定する。

また、上記アドレスカウンタ５５は、ＲＡＭ領域設定部４２のＲＡＭ領域設定データ（AREA）により設定される最上位カウント値までカウントアップしたときにエンドフラグ（END_FLG）を出力する。このアドレスカウンタ５５から出力されるエンドフラグ（END_FLG）は、アンド回路５０の一方の入力端子に入力される。また、このアンド回路５０の他方の入力端子には、図２のデータ部２２２からデータ送信開始命令入力端子３４に送られてくるデータ送信開始命令（SEND_ST）が入力される。上記アンド回路５０からは、デュアルポートＲＡＭ５１の記憶データが空かどうかを示す信号（EMPTY）と、送信中かどうかを示す信号（BUSY）が状態信号として出力され、状態信号出力端子３９から上記データ部２２２へ送られる。上記状態信号（EMPTY）は、Ｈｉｇｈ（Ｈ）レベルのときに“FULL”、Ｌｏｗ（Ｌ）レベルのときに“EMPTY”の状態を示している。また、状態信号（BUSY）は、Ｈｉｇｈ（Ｈ）レベルのときに“BUSY”、Ｌｏｗ（Ｌ）レベルのときに“READY”の状態を示している。

データ取込み用レジスタ５６は、タイミングカウンタ５３の出力ライン５４ｂからカウント「８」で与えられるトリガ信号（TRG1）によってデュアルポートＲＡＭ５１のポートＢから８ビットのデータ（Ｄ０〜Ｄ７）を取込み、データ分析部５７及びデータ送信部５９へ出力する。

データ分析部５７は、データ取込み用レジスタ５６で取込まれた８ビットのデータ（Ｄ０〜Ｄ７）をクロックセレクタ５２で選択されたクロック（CLKK）に同期して分析し、すなわちタイミングカウンタ５３の９〜１６カウントのタイミングで、データ（Ｄ０〜Ｄ７）の“１”の数をカウントし、その結果をパリティ処理部５８へ出力する。

パリティ処理部５８は、タイミングカウンタ５３の出力ライン５４ｃから与えられるトリガ信号（TRG2）に同期して動作し、パリティ設定部４３からパリティ設定データ入力端子３７を介して入力されるパリティ設定データ（PARITY）に従ってパリティの種類、すなわち偶数パリティとするか奇数パリティとするかを決定し、このパリティの種類及び上記データ分析部５７の分析結果に基づいてパリティビット（PARITY_BIT）を生成してデータ送信部５９へ出力する。

データ送信部５９は、クロックセレクタ５２で選択されたクロック（CLKK）に同期して動作し、上記データ取込み用レジスタ５６で取込まれたデータに対し、タイミングカウンタ５３のカウント「１６」でスタートビットを付加し、タイミングカウンタ５３が４カウントする毎に送信データ「Ｄ０」〜「Ｄ７」を順次出力する。また、データ送信部５９は、送信データ「Ｄ７」の次にパリティビットを付加し、その後にストップビットを付加する。上記データ送信部５９から出力される送信データは、データ変換回路２２１のデータ出力端子４０から上記データ部２２２、プロトコル部２２３、変復調部２２４等を経由して無線機２３へ送られる。

次に上記のように構成されたデータ変換回路２２１の動作を説明する。
機器の電源投入時に、予め設定したソフトウェアにより、通信速度、デュアルポートＲＡＭ５１の使用領域、及びパリティの種類を設定する。上記通信速度に関しては、通信速度設定部４１に通信速度を指定するデータを入力し、通信速度設定データ（CHG_BPS）を所定の値に設定する。この通信速度設定部４１に設定された通信速度設定データ（CHG_BPS）は、データ変換回路２２１の通信速度設定データ入力端子３５よりクロックセレクタ５２に入力される。このクロックセレクタ５２は、上記通信速度設定データ（CHG_BPS）に基づいてクロックジェネレータ４４から与えられているクロック（CLK1〜CLK5）の何れかを選択し、動作クロック（CLKK）としてデュアルポートＲＡＭ５１、タイミングカウンタ５３、データ分析部５７、パリティ処理部５８、データ送信部５９へ出力する。上記動作クロック（CLKK）によって上記デュアルポートＲＡＭ５１等の各部の動作速度が決定される。

また、上記デュアルポートＲＡＭ５１の使用領域に関しては、ＲＡＭ領域設定部４２に使用領域を指定するデータを入力し、ＲＡＭ領域設定データ（AREA）を所定の値に設定する。このＲＡＭ領域設定部４２に設定されたＲＡＭ領域設定データ（AREA）は、データ変換回路２２１のＲＡＭ領域設定データ入力端子３６に入力され、アドレスカウンタ５５の最大カウント値（使用ビット数）を決定する。このアドレスカウンタ５５の最大カウント値によってデュアルポートＲＡＭ５１の使用領域が指定される。

また、上記パリティの種類については、パリティ設定部４３に偶数パリティと奇数パリティの何れかを指定するデータを設定する。このパリティ設定部４３に設定されたデータ（PARITY）は、データ変換回路２２１のパリティ設定データ入力端子３７に入力され、パリティ処理部５８が偶数パリティの処理を実行するのか、あるいは奇数パリティの処理を実行するのかを指定する。

そして、データ送信に際しては、端末装置２１から変復調器２２のデータ部２２２を経由してデータ変換回路２２１のアドレス入力端子３１及びデータ入出力端子３２に、８ビットのアドレス（ADDRA）及び８ビットの送信用データ（DATAA）を順次入力すると共に、書込命令入力端子３３に書込命令（WR）、データ送信開始命令入力端子３４にSEND_ST信号を入力する。このSEND_ST信号によってデータをデュアルポートＲＡＭ５１に書込むこととデータの送信開始を指示する。また、上記SEND_ST信号によってアンド回路５０のゲートが開かれ、デュアルポートＲＡＭ５１のデータが空かどうか示す状態信号（EMPTY）と、送信中かどうかを示す状態信号（BUSY）が状態信号出力端子３９を介してデータ部２２２へ送られる。

上記データ変換回路２２１に入力されたデータ（DATAA）はデュアルポートＲＡＭ５１へ送られ、クロックセレクタ５２で選択されたクロック（CLKK）に同期して指定のアドレス（ADDRA）に順次書込まれる。

一方、タイミングカウンタ５３は、上記クロックセレクタ５２で選択されたクロック（CLKK）によってカウント動作を開始し、出力ライン５４ａからカウントデータ（COUNT）を出力すると共に出力ライン５４ｂ〜５４ｄからトリガ信号（TRG1）、（TRG2）、クロック（CCLK）を出力する。このタイミングカウンタ５３のカウント動作に応じてデュアルポートＲＡＭ５１からのデータの取込み及び送信動作等が実行される。

以下、デュアルポートＲＡＭ５１からのデータの取込み動作及び送信動作について、図４に示すタイミングチャートを参照して説明する。なお、図４は、「１０１０１０１０」のデータに対して偶数パリティの処理を行った場合について示している。

デュアルポートＲＡＭ５１のポートＢの読出しアドレスは、アドレスカウンタ５５の８ビットのカウント出力によって指定される。アドレスカウンタ５５は、タイミングカウンタ５３の出力ライン５４ｄから６４カウント毎に出力されるクロック（CCLK）によってカウントアップ動作し、デュアルポートＲＡＭ５１のアドレスを指定する。

一方、タイミングカウンタ５３は、クロックセレクタ５２で選択されたクロック（CLKK）によってカウントアップし、カウント「８」で出力ライン５４ｂからトリガ信号（TRG１）を出力する。データ取込み用レジスタ５６は、図４に示すようにタイミングカウンタ５３の出力ライン５４ｂからカウント「８」で出力されるトリガ信号（TRG1）によって動作し、デュアルポートＲＡＭ５１のポートＢから読出されるデータ（DATAB）を取込む。

上記データ取込み用レジスタ５６に取込まれたデータは、データ分析部５７及びデータ送信部５９へ送られる。データ分析部５７は、データ取込み用レジスタ５６で取込まれた８ビットのデータ（Ｄ０〜Ｄ７）を分析、すなわち図４に示すようにタイミングカウンタ５３のカウント値「９」〜「１６」において、データ（Ｄ０〜Ｄ７）の“１”の数をカウントし、そのカウント値をｉｎｔｅｇｅｒ型にデータ変換してｍｏｄ２の処理、すなわちデータ（Ｄ０〜Ｄ７）の“１”の数を「２」で割って割り切れたら「０」、余りが「１」なら「１」とする。上記ｍｏｄ２の処理結果を通常タイプ（std_logic）のデータに変換してパリティ処理部５８へ出力する。

パリティ処理部５８は、タイミングカウンタ５３のカウント「１７」で出力ライン５４ｃに出力されるトリガ信号「TRG2」により、上記パリティ設定部４３で設定されたデータ（PARITY）に従って偶数パリティとするか奇数パリティとするかを決定し、そのパリティの種類及び上記パリティ処理部５８の処理結果に基づいてパリティビット（PARITY_BIT）を生成し、データ送信部５９へ出力する。

データ送信部５９は、データ取込み用レジスタ５６で取込まれた送信データに対し、タイミングカウンタ５３のカウント値が「１６」となったときにスタートビットを付加し、タイミングカウンタ５３が４カウントする毎に送信データ「Ｄ０」〜「Ｄ７」を順次出力する。そして、データ送信部５９は、送信データ「Ｄ７」の次、すなわちタイミングカウンタ５３のカウント値が「５２」となったタイミングでパリティビットを付加し、更にタイミングカウンタ５３のカウント値が「５６」となったタイミングでストップビットを付加する。

上記パリティビットの処理において、例えば「１０１０１０１０」のデータに対して偶数パリティの処理を行う場合、データの“１”の数は「４」で偶数であるので、パリティビットとしては“０”が付加される。

上記データ送信部５９で処理された送信データは、図５に示すように第１ビットがスタートビット、第２〜第９ビットがデータＤ０〜Ｄ７、第１０ビットがパリティビット、第１１ビットがストップビットとなり、データ出力端子４０からデータ部２２２、プロトコル部２２３、変復調部２２４を介して無線機２３へ送られる。

上記実施形態によれば、クロックセレクタ５２が通信速度設定部４１の設定内容に従ってクロック（CLK1〜CLK5）の何れかを選択し、動作クロック（CLKK）としてデュアルポートＲＡＭ５１、タイミングカウンタ５３、データ分析部５７、パリティ処理部５８、データ送信部５９等へ出力して動作速度を可変設定できるようにしているので、通信条件等に応じて通信速度を容易に変更することができる。

また、ＲＡＭ領域設定部４２の設定データによってアドレスカウンタ５５の最大カウント値を指定できるようにしているので、デュアルポートＲＡＭ５１のデータ読出し領域を任意に可変設定することができる。このため送信するデータ量等に応じてデュアルポートＲＡＭ５１のデータ読出し領域を設定でき、デュアルポートＲＡＭ５１の非使用領域への無駄なアクセスを無くし、デュアルポートＲＡＭ５１を効率的に使用できると共にデータの送信を効率的に行うことができる。

また、データ取込み用レジスタ５６に取込んだデータをデータ分析部５７にて分析し、その分析結果に基づいてパリティ処理部５８がパリティビットを生成し、データ送信部５９に出力して送信データに付加するようにしているので、データの誤り検出が可能となり、送信データの品質を向上することができる。

尚、上記実施形態では、データを一時的に記憶するメモリとしてデュアルポートＲＡＭ５１を使用した場合について示したが、通常のＲＡＭを使用しても良い。通常のＲＡＭを使用した場合には、ＲＡＭへのデータの書込みとデータ取込み用レジスタ５６のデータ読出しとを交互に行う。

また、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できるものである。

本発明の一実施形態に係る無線装置の全体の概略構成を示すシステム系統図である。同実施形態における変復調器の詳細な構成を示すブロック図である。同実施形態におけるデータ変換部の具体的な構成例を示すブロック図である。同実施形態におけるデュアルポートＲＡＭからのデータの取込み動作及び送信動作を説明するためのタイミングチャートである。同実施形態における送信データの構成を示す図である。従来の無線装置の変復調装置に設けられるデータ変換回路の構成を示すブロック図である。

符号の説明

２１…端末装置、２２…変復調器、２３…無線機、２４…アンテナ、３１…アドレス入力端子、３２…データ入出力端子、３３…書込命令入力端子、３４…データ送信開始命令入力端子、３５…通信速度設定データ入力端子、３６…ＲＡＭ領域設定データ入力端子、３７…パリティ設定データ入力端子、３８…クロック入力端子、３９…状態信号出力端子、４０…データ出力端子、４１…通信速度設定部、４２…ＲＡＭ領域設定部、４３…パリティ設定部、４４…クロックジェネレータ、５０…アンド回路、５１…デュアルポートＲＡＭ、５２…クロックセレクタ、５３…タイミングカウンタ、５４ａ〜５４ｄ…出力ライン、５５…アドレスカウンタ、５６…データ取込み用レジスタ、５７…データ分析部、５８…パリティ処理部、５９…データ送信部、２２１…データ変換回路、２２２…データ部、２２３…プロトコル部、２２４…変復調部

Claims

それぞれ周波数の異なる複数のクロックから特定のクロックを選択するクロックセレクタと、前記クロックセレクタが選択するクロックを指定する通信速度設定部と、前記クロックセレクタで選択されたクロックをカウントし、動作タイミング信号を生成するタイミングカウンタと、前記クロックセレクタで選択されたクロックに同期して動作し、送信用データを一時的に保存するメモリと、前記メモリの読出しアドレスを指定するアドレスカウンタと、前記アドレスカウンタの最大カウント値を設定して前記メモリの読出し領域を指定するメモリ領域設定部と、前記メモリから読出されるデータを前記タイミングカウンタから出力されるタイミング信号に従って取込むデータ取込用レジスタと、前記データ取込用レジスタに取込まれたデータを分析してパリティビットを生成するパリティ処理手段と、前記パリティ処理手段の動作内容を設定するパリティ設定部と、前記データ取込用レジスタに取込まれたデータをシリアルデータに変換し、スタートビット、ストップビット及び前記パリティ処理手段で生成されたパリティビットを付加して出力するデータ送信部とを具備することを特徴とするデータ変換回路。