JP2008541423A - ペルチエ制御相変化メモリ - Google Patents

Abstract

【課題】相変化メモリ（ＰＲＡＭ）のアクセス速度を改善する。
【解決手段】情報ビットを格納する相変化材料（ＰＣＭ）素子と、情報ビットを変えるための、ＰＣＭ素子の外にある加熱素子と、情報ビットを変える速度を増すための冷却素子と、を含んだメモリ・セルである。
【選択図】図２

Description

本発明は、全体的に、メモリまたは記憶装置に関し、特に、不揮発性メモリまたは記憶装置に関する。

メモリの最も広く使用される形、すなわちダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）には、いくつかのよく知られた欠点がある。第１に、メモリは揮発性であり、コンピュータまたはデバイスがオフに切り換えられたときメモリ情報はなくなることになる。第２に、メモリは比較的低速である。第３に、メモリの「占有面積」（例えば、メモリ装置の物理的寸法）を大幅に減少させることが望ましいだろう。

これらの欠点は、提案された新しい型の不揮発性メモリ、相変化メモリすなわちＰＲＡＭに対する関心を引き起こしている。

結晶相状態か非晶質相状態のどちらでも共存することができる相変化材料（ＰＣＭ）は、現在は、新しく提案されたＰＲＡＭだけでなく市販の光ＣＤ−ＲＷディスク技術で使われている。ＣＤ−ＲＷにおいては、ディスク上のビット・スポットは、２つの相状態のうちのどちらかである可能性がある。外部からのレーザ加熱によって行われる熱サイクルで、図１に示されるように、２つの状態１００は相互に転換する。非晶質から結晶への転換は、融点より下でのアニール（「セット」・プロセス）を必要とし、一方で、結晶から非晶質への転換は、後に急速クエンチ（「リセット」・プロセス）が続く溶融を必要とする。スポット（データ）は、２つの相の光反射率が異なることを利用して読み出される。

全ての現在ＰＲＡＭ設計（本明細書で「従来の」と呼ばれる）は、高抵抗非晶質状態と低抵抗結晶状態を有する一般にＧＳＴと省略される三元ＰＣＭ組成物ＧｅＳｂＴｅ（ゲルマニウム・アンチモン・テルル）に基づいた概念から発展した。一般に使用されるＧＳＴは、Ｇｅ_２Ｓｂ_２Ｔｅ_５（以下で、「ＧＳＴ２２５」と呼ばれる）である。

伝導状態から抵抗状態に転換するために、ＰＣＭに電流を流して、内部ジュール熱によってＰＣＭを溶融し、その後に抵抗状態へのクエンチが続く。抵抗状態から伝導状態への転換は、最初にＰＣＭを電気的にブレークダウンさせ、次に電流を流して伝導状態にアニールすることを含む。読出しプロセスは、容易に区別される２つの状態の電気抵抗率の違いを利用する。

しかし、電気的ブレークダウン・プロセスは、非直線性であり、容易に制御されないので、依然としてＰＲＡＭ設計を改善する必要がある。さらに、現在のＰＲＡＭは、ＤＲＡＭと競争して実効を上げるには余りにも遅すぎる。

その上、ＤＲＡＭについて上で指摘された欠点を考慮して、ＰＲＡＭ設計の改善で、さらにこれらの欠点の１つまたは複数に申し分なく対処し、それによって、ＰＲＡＭが少なくともいくつかの用途でＤＲＡＭと競争して成功することが望まれる。

従来システムの上述および他の例示的な問題、欠点を考慮して、改善されたＰＲＡＭメモリ・セルを提供することが、本発明の目的である。

本発明の他の目的は、情報をＰＲＡＭメモリ・セルに入れる（例えば、格納する）ために使用される加熱サイクルからもっと速く遷移するために冷却素子を設けて、情報をもっと速くセルに入れる（例えば、格納する）ことができるようにする技術を提供することである。

上の例示的な特徴および他の特徴を達成するために、本発明の第１の例示的な態様では、情報ビットを格納する相変化材料（ＰＣＭ）素子と、情報ビットを変えるための、ＰＣＭ素子の外にある加熱素子と、情報ビットを変える速度を増すための冷却素子と、を含んだメモリ・セルが、本明細書で説明される。ペルチエ素子が、相変化材料（ＰＣＭ）素子の加熱と冷却の両方を行って、メモリ装置の情報状態を格納するためにＰＣＭの薄い層だけが使用されるときの速度および制御性を大いに改善する。

本発明の第２の例示的な態様では、また、不揮発メモリ・アレイを含んだ装置が本明細書で説明される。この不揮発メモリ・アレイは、行と列のアレイに配列された複数のメモリ・セルと、行ごとのワード線であって、行の各メモリ・セルに接続されたワード線と、列ごとのビット線であって、列の各メモリ・セルに接続されたビット線と、各ビット線の感知増幅器と、を含む。メモリ・セルの少なくとも１つは、相変化材料（ＰＣＭ）素子と、ＰＣＭ素子の外にある加熱／冷却素子と、を含む。

本発明の第３の例示的な態様では、また、相変化材料ＰＣＭランダム・アクセス・メモリ（ＰＲＡＭ）の速度を増す方法が本明細書で説明され、この方法は、ＰＲＡＭメモリ・セルの情報ビットを変えるようにＰＣＭ材料が加熱された後で冷却プロセスを促進する冷却素子を設けることを含む。

本発明の第４の例示的な態様では、また、不揮発性メモリ・セルを形成する方法が本明細書で説明され、この方法は、基板上に加熱／冷却素子を形成すること、および加熱／冷却素子の直ぐ近くに相変化材料（ＰＣＭ）の一部分を形成することを含む。

本発明の第５の例示的な態様では、また、情報ビットを格納する相変化材料（ＰＣＭ）素子と、このＰＣＭ素子の表面の直ぐ近くに位置するペルチエ・デバイスとを含んだメモリ・セルが本明細書で説明される。このペルチエ・デバイスは、ＰＣＭ素子の表面を選択的に加熱／冷却するように作用する。情報ビットは、ペルチエ・デバイスに最も近い表面に隣接したＰＣＭ層の中のＰＣＭ素子に格納され、情報ビットを格納するＰＣＭ層の厚さはナノスケールの範囲にある。

このように、本発明は、改善されたＰＲＡＭメモリ・セルを提供し、このメモリ・セルでは、冷却素子は、非晶質状態と結晶状態の転換の時間量を減少させることによって、情報ビットを確定するスイッチング速度を増し、それによって、従来のＰＲＡＭデバイスより優れた改善された性能、速度、および大きさを実現し、記憶装置部類のメモリとして非常に将来性のある有利な新しい技術を提供する。

さらに、本発明によって教示されるような高性能ＰＲＡＭは、論理チップ環境に埋め込まれる局部不揮発性メモリとして適している。この用途では、実行中断の後で、システムのまさにその論理状態が回復されて、中断タスクの継ぎ目のない連続を可能にすることができるが、これは、ＤＲＡＭで実現されない有利点である。

第２の用途は、携帯型コンピュータ（例えば、ラップトップ・コンピュータ）、携帯電話、携帯型オーディオまたはビデオ・デバイスあるいはその両方などの手持ちデバイスであり、ここでは、ＰＲＡＭの不揮発高密度特性によって、ＰＲＡＭは、コンパクト・ディスクに取って代わることができるようになり、それによって、消費者がコンパクトであることを非常に望んでいるこれらの型のデバイスのいっそうの小型化を促進する。

前述および他の例示的な特徴、態様および有利点は、図面に関連した本発明の例示的な実施形態についての以下の詳細な説明からいっそう適切に理解されるであろう。

これから図面、特に図２〜５を参照して、本発明の例示的の実施形態を説明する。

両方の状態（例えば、非晶質と結晶）で２桁低い抵抗率を有する二元ＧｅＳｂなどの新しい材料組成物に基づいたＰＲＡＭが現在研究されている。しかし、これらの新しい組成物は、内部ジュール加熱／電気的ブレークダウンのシナリオには適していない。というのは、結晶状態のＰＣＭの抵抗が低いので、都合の悪いことには、便利な内部ジュール加熱のために大きな電流が必要となり、一方で、非晶質状態は、電気的ブレークダウンにとっては余りにも伝導性であり過ぎるからである。

ＰＣＭ状態と無関係な特性を持つ外部素子で加熱することは、この材料に関して見事な解決策をもたらし、ＰＲＡＭをＣＤ−ＲＷにいっそう近づけた。さらに、外部ヒータの解決策を三元ＰＣＭ材料にも適用することには、スケーリングを理解することを含んで再現性および解析可能性の点で有利点がある。

第１の同時係属出願、すなわち２００３年３月３１日に出願されたHendrik F.Hamann他の「THERMAL MEMOLY CELL AND MEMORY DEVICE INCLUDING THE THERMAL MEMORYCELL」という名称の、ＩＢＭ事件整理番号ＹＯＲ９２００２０２７７ＵＳ１を有する米国特許出願第１０／４０１，５６４号は、ＰＲＡＭにおける外部ヒータの１つの構成を示している。

第２の同時係属出願、２００５年６月１３日に出願されたKrusin-Elbaum他の「METHOD AND STRUCTURE FOR HIGH PERFORMANCE PHASECHANGE MEMORY」という名称の、ＩＢＭ事件整理番号ＹＯＲ９２００５００３６ＵＳ１を有する米国特許出願第１１／１５０，１８８号は、ＰＲＡＭに外部ヒータを使用するというこの基本概念の拡張を実現して、メモリ・セルの情報記憶のために外部ヒータの直ぐ近くの薄いＰＣＭ層だけを使用することによってＰＲＡＭデバイスのスイッチング速度をいかに劇的に改善することができるかを記載している。

したがって、留意されたいことであるが、本明細書に述べられた詳細および３つの先に特定された同時係属出願のうちの第１および第２のものを読んだ後で、当業者は、本発明がどのように関連しているかを容易に認めることができるだろう。より具体的には、上で言及したように、これら３つの同時係属出願のうちの第１のものは、外部ヒータの概念をＰＲＡＭに導入した。第２の同時係属出願は、５〜１０ナノメートル以下ぐらいのＰＣＭ素子の非常に薄い表面層だけを、メモリ・セルの情報ビットを格納するために使用するという概念を導入した。

その上、本発明についてもっと具体的に言えば、加熱に加えて、クエンチ（リセット）・プロセスを促進するように外部素子で冷却を行うこともできれば、高速化が見込まれると共に、相変化プロセスのより優れた制御性が保証されることも、本発明者は認めている。そのとき、アニール（セット）・プロセスの速度も上げる、より高速な結晶化の状況での動作が可能であろう。

この認識は、外部ヒータの概念を、ペルチエ・ヒータ／クーラ・デバイスで具体化されるような外部ヒータ／クーラの概念に拡大する可能性を本発明者に示した。

したがって、本発明は、ＰＣＭの外にあるペルチエ・ヒータ／クーラ素子の加熱能力と冷却能力の両方によって相変化が制御される新規なＰＲＡＭメモリ・セルを提供する。したがって、ペルチエ・ヒータ／クーラ素子は、加熱能力と冷却能力の両方を利用して、適切な熱サイクルによってセットおよびリセット・プロセスを達成する。

外部ヒータ素子であるために、本発明では、電流は、読出しプロセス中だけにＰＣＭ素子を流れ、そのとき、ＰＣＭ素子の抵抗率を決定することによってメモリ・セルの情報内容が決定される。ペルチエ・デバイスがＰＣＭ素子の外部ヒータとして作用する本発明の設計では、電流は、ＰＣＭ素子のセット状態およびリセットの初期段階のために熱を供給する１つの方向にペルチエ・デバイスを流れるが、この現在方向は、リセットのクエンチ段階では、ＰＣＭ素子の冷却を行うように反対にされ、したがってクエンチの速度を上げる。

本発明の重要な第２の態様は、小さな寸法を使用することであり、このことは、デバイスの速度に決定的に関係する。すなわち、薄膜の厚さを組み入れることによって、本発明は、動作速度の改善に直接関係する寸法を含む小さな寸法に高度に制御可能である。

このように外部ヒータおよび薄膜が使用されるので、本明細書で述べられる例示的な設計は、
・非直線電気的ブレークダウン・プロセスがないことによる再現性、
・オーム性伝導および単純な形状による解析可能性、
・熱サイクルがＰＣＭ抵抗率に無関係であるので、広い範囲のＰＣＭ組成物に応用できること、
・加熱プロセスと冷却プロセスの両方を独立に制御することによる、相変化プロセス全体にわたった高い制御、
・加熱パワーが電流に関して直線的であり、低電流でより多くのパワーを供給すること、および、
・速度に決定的に関係するデバイスの重要な小さな寸法は、薄膜厚さであるので、容易に小さな値に正確に作れること、などのいくつかの有利点を実現する。

単一セルの説明および機能
本発明の例示的なメモリ・セルの構成２００は、図２に示されるように、２つの金属電極２０２、２０３の間にサンドイッチ状に挟まれたＧＳＴ素子２０１を含む。２つの熱電材料Ａ２０４（正の熱電力を有する）およびＢ２０５（負の熱電力を有する）に接続する、「ペルチエ・ストリップ」と呼ばれる１つの電極２０２が、ＧＳＴ素子２０１の外部ペルチエ・ヒータ／クーラを構成する。

ペルチエ電極Ａは、ＦＥＴスイッチのドレイン２０６Ａに接続され、一方で、Ｂ電極は接地２０６Ｂされている。ＧＳＴ素子２０１に取り付けられた他方の電極２０３は、感知線２０７に接続されている。

デバイス２００は、図２では、シリコン基板２０９上のＳｉＯ_２層２０８の上に形成されるように例示的に示されている。しかし、以下で述べられる熱経路が犠牲にされない限りで、他の絶縁体（酸化物または窒化物）が使用されてもよい。図２に示されていないが、図３に例示的に示されたメモリ・セル構成３００は、ＦＥＴ３０１のソース３０２がビット線３０３に接続され、一方で、ゲート３０４がワード線３０５に接続されることを示している。

ＰＲＡＭの機能は、２つの「書込み」プロセス、セットおよびリセットと、感知（例えば、「読出し」）プロセスとを含んだ３つのプロセスを含む。全ての機能は、ＦＥＴゲートを介して特定のワード線３０５をイネーブルにすることを含む。

リセット・ステップは、図２で「変換可能ＧＳＴ」と名付けられた、ペルチエ電極２０２に近いＧＳＴの薄膜２１０を溶融する。この溶融は、ＡからＢ（例えば、ＦＥＴ２０６Ａおよびビット線３０３から）に流れる電流によって実現され、その後で高抵抗非晶質状態への急速クエンチが続く。クエンチは、ＢからＡ（例えば、ＦＥＴ２０６Ａおよびビット線３０３に）に流れる逆の電流によって実現され、この逆電流は、変換可能ＧＳＴ層２１０のペルチエ冷却を行う。このプロセス中に、感知線は開放であり、それによって、確実にＧＳＴ材料２０１を電流が流れなくなる。

セット・ステップは、非晶質変換可能ＧＳＴ層２１０を低抵抗結晶状態にアニールすることを含み、このアニールは、溶融のために必要とされるよりも低い温度に、しかしいっそう長い時間にわたって（ＡからＢに流れる電流を）ペルチエ加熱することによって行われる。やはり、このプロセス中に、感知線２０７は開放であるので、変換可能ＧＳＴ層２１０を電流が流れない。

感知ステップは、ビット線３０３を電圧源として使用して、感知増幅器で変換可能ＧＳＴ層２１０の電気抵抗を調べることによって、変換可能ＧＳＴ層２１０の非晶質または結晶状態を決定することを含む。このプロセス中に、感知線２０７は回路にある。

物理的実現および材料態様
図２は、セルのメモリ部分の例示的な物理的実現を示す。ＳｉＯ_２などの熱および電気絶縁層２０８が、おおよそ２００〜４００ｎｍの厚さで、シリコン基板２０９の上に堆積される。この層は、トレンチを得るようにパターン形成され、このトレンチの中に、コンタクト金属層Ｍ１（例えば、金属層１）２１１が堆積され、続いて、ペルチエ・ヒータ／クーラ組立品を形成する熱電素子ＡおよびＢ２０４、２０５（おおよそ１００〜２００ｎｍの膜厚）が堆積される。この層を平坦化した後で、ペルチエ・ストリップ２０２を形成する金属層Ｍ２が素子ＡおよびＢに接触するようにパターン形成される。Ｍ２層の厚さは、おおよそ１０ｎｍであり、材料の１つの選択肢はＴｉＮである。

好ましくは、熱電材料ＡおよびＢの選択は、
１．材料は、好ましくは、高いペルチエ係数（Ａでは正、Ｂでは負）を有すべきであること、
２．次式として定義される熱電効率係数は、

好ましくは、１以上のオーダーであるべきであること、ここで、ΠはＡまたはＢ素子のペルチエ係数、σは電気伝導率、κは熱伝導率であり、および
３．材料は、好ましくは、この高い熱電効率をＧＳＴの融点まで維持すること、に基づいている。

これらの条件を満たす可能性のある材料は、
１．材料Ａに関しては、ＡＴ_４Ｓｂ_１２の組成を有するアルカリ土類充満スクッテルド鉱。ここで、Ａ＝Ｃａ、Ｓｒ、Ｂａ、およびＴ＝Ｆｅ、Ｒｕである。他の選択肢は、スクッテルド鉱ＩｒＳｂ_３、ＨｆＴｅ_５、ＺｒＴｅ_５である。さらに他の選択肢は、ＡＴ_４Ｘ_１２であり、ここで組成材料は、Ａ＝Ｌａ、Ｃｅ、Ｐｒ、ＮｅまたはＥｕ、Ｔ＝Ｆｅ、ＲｕまたはＯｓ、およびＸ＝Ｐ、ＡｓまたはＳｂを含む。
２．材料Ｂに関しては、１つの選択肢はハーフ・ホイスラー型合金ＭＮｉＳｎであり、ここでＭ＝Ｚｎ、Ｈｆ、Ｔｉである。これらの材料は、大きな負の熱電力、優れた熱電効率係数ＺＴを有し、さらに７００Ｋで動作する。さらに、これらの材料の特性は、ドーピングによって調整可能である。他の最近の材料の種類は、ＡｇＰｂ_ｍＳｂＴｅ_２＋ｍの組成を有する立方晶系カルコゲニドである。この立方晶系カルコゲニド材料は、特に、ＧＳＴ素子の処理と適合する可能性がある。

次のステップは、ＬＴＯを堆積することであり、このＬＴＯは、その後、Ｍ２（例えば、金属層＃２）レベルまでバイアをパターン形成され、そのバイアはＧＳＴ（おおよそ厚さ１５ｎｍ）で満たされる。最後の電気コンタクト２０３は、ＧＳＴ素子２０１の上に作られたＭ３金属層である。Ｍ２またはＭ３あるいはその両方は、ＷまたはＴａＮなどのハイ（ｈｉｇｈ）Ｋ材料であってもよい。

セル性能の技術的予測
図２および３に示された例示的な構成の解析は、酸化物２０８の比熱・熱伝導率積がＧＳＴ２０１のそれに比べて相当に大きいために、主要な熱損失は酸化物２０８を通して発生すると見なす。したがって、熱伝達がペルチエ加熱／冷却素子の面に対して垂直である１次元解析を使用することができる。特質上ＳｉＯ_２と同様な低い熱伝導率を有する熱電材料ＡおよびＢを通したペルチエ・ストリップからの熱損失は、酸化物を通したものと同様である。

第１に、表１に示された材料パラメータが考えられる。明確にするために、よく調べられている２２５材料Ｇｅ_２Ｓｂ_２Ｔｅ_５の特性に近い特性を有するＧＳＴ材料を考える。酸化物のパラメータは、ＳｉＯ_２のパラメータである。

このとき、モデルは片側１次元モデルであり。このモデルでは、温度はｘと時間ｔの関数として考えられる。ペルチエ・ストリップの熱伝導率が優れていることを想定すると、温度は、このストリップの中で、値Ｔ_ｐ（ｔ）で一様であると考えられる。酸化物内の温度分布は、Φ_ｏｘ（ｘ，ｔ）と表される。

酸化物の中では、拡散式に次式が適用される。

ここで、Ｋ_ｏｘ、Ｃ_ｏｘは、それぞれ酸化物の熱伝導率および容積比熱である。拡散式は、ラプラス変換技術を使用して解かれ、その結果は、ペルチエ・ストリップの熱平衡に関連した高速過渡現象を無視する漸近長時間極限で表される。ペルチエ・ストリップの温度Ｔ_ｐは、関数ｆ_ｐ（ｔ）によって表すことができる。

これによって、次式が得られる。

ここで、Ｗ_Ｈ／Ａは、単位面積当たりの入力加熱パワーであり、Ｗ_Ｃ／Ａは、単位面積当たりの入力冷却パワーであり、Ａは面積であり、ｔ_ｓは、加熱サイクルがリセット時に冷却サイクルと取り替えられる時間である。θ（ｔ）は階段関数である。

ペルチエ・ストリップの温度変化が与えられると、ＧＳＴ内の温度分布は、次のように関数ｇ（ｘ，ｔ）を使用して決定することができる。

ここで、

、

Ｄ_Ｇ＝Ｋ_Ｇ／Ｃ_ＧはＧＳＴの拡散定数であり、Ｋ_ＧはＧＳＴの相平均熱伝導率であり、Ｃ_ＧはＧＳＴの比熱である。これを用いて、ＧＳＴ中の温度分布Ｔ_Ｇ（ｘ，ｔ）は、次式で与えられる。

図４は、ペルチエ冷却のない場合４０１（Ｗ_Ｃ＝０）とペルチエ冷却のある場合４０２（Ｗ_Ｃ＝Ｗ_Ｈ）の両方で、表面の内側の距離ｘ＝ｘ_Ｇ＝５ｎｍのところのＧＳＴ内の温度の時間変化Ｔ_Ｇ（ｘ，ｔ）のグラフ４００を示す。パラメータは、下にまとめられている。

図４から、加熱サイクルをただ単にオフにすることに比べて、ペルチエ冷却がクエンチ速度を強力に高めることが分かる。

結晶化の潜熱は、２２５ＧＳＴ材料では４２０Ｊｃｍ^−３、室温から融点まで材料の温度を上げるために必要とされる熱のおおよそ１／２を吸収する。この効果は、熱平衡で考慮に入れられるべきであるが、単純な熱拡散よりも解析的に扱い難い非直線効果を導入する。したがって、潜熱を無視すると、精度が２分の１程度に制限される。

セット・プロセスの時間尺度は、結晶化の前面が非晶質相と結晶相の界面からペルチエ・ストリップの表面まで進む時間に依存する。ｘ_Ｇ＝５ｎｍで結晶化前面の速度ｖ_{ｃｒｙｓｔ}＝２ｍ／秒である場合、セット・プロセスは２．５ｎｓを必要とする。しかし、結晶化前面速度は、温度に決定的に依存するので、アニール温度が低いほど、セット・プロセスは遅くなる。アニール・プロセスの温度依存性および潜熱は、考慮に入れるべきである。

感知プロセスは、非晶質ＧＳＴ相と結晶ＧＳＴ相の抵抗率の比較的大きな差に依存する。感知電流がＦＥＴのドレインを通して加えられるとき、Ｂの電流×抵抗は、ＧＳＴを通して感知増幅器に電流を流す電圧源として作用する。電気伝導率σ＝１００／Ω^−１ｃｍ^−１（表１）の場合、１５ｎｍの厚さの２２５結晶材料は６００Ωの抵抗を有し、一方で、非晶質ＧＳＴの薄い（５ｎｍ）層が直列である場合には、抵抗は複数桁高い。この数は、ＧＳＴ組成、寸法、その他に敏感に依存し、好ましくは、適当に調整される。

メモリ・アレイ
３×３のメモリ５００が例示的に図５に示されている。ワード線５０１をイネーブルにすることが、書込みおよび読出しプロセスに必要である。そのとき、その列のＦＥＴスイッチ５０２がオンになる。セットおよびリセットの場合、感知増幅器５０３が開放であり、適切な方向の電流がビット線５０４から加えられる。

感知のために、再び電流がビット線５０４から加えられ、今度は、感知増幅器５０３は回路にある。感知増幅器５０３は、ＧＳＴ素子が結晶状態である場合だけ大きな電流を検出する。実際は、メモリの標準的なブロック・サイズは、図５に示された３×３のメモリ５００ではなく、１０２４×１０２４のメモリ装置である。

ＲＣ時定数、メモリ帯域幅
時定数を計算するために、ブロックの物理的な寸法を０．７×１０^−２ｃｍと想定する。単位長さ当たり２ｐＦ／ｃｍのリード線キャパシタンスを想定するとき、リード線キャパシタンスは約１．４×１０^−１４Ｆである。したがって、０．２ｍＡの電流が１Ｖに充電する場合、時定数は０．７×１０^−１０秒である。この時定数は、十分に短いので、ＲＣ遅延は回路動作に大きな影響を及ぼさない。

感知の場合、ＲＣ時定数は、０．８×１０^−１０秒程度の遅延をもたらすが、これもまた重要でない。

補助回路（符号化／復号化、その他）による時間遅延は、ＤＲＡＭのそれと同様であり、すなわち比較的長い。

３ナノ秒の書込み時間は、６４ビットのチャネルと接続して機能する同時読出し／書込みモードの１０２４ビットのワード線を想定すると、約５ＧＨｚのメモリ帯域幅をもたらす。

サーマル・バジェット
印加電圧Ｖでは、単一書込みステップの熱は、次式のように推定される。ここで、ｔは書込み時間である。
Ｈ_ｗｒ＝ＶＩτ≒０．７×１０^−１２Ｊ、
ここで、Ｖ＝１Ｖおよびτ＝４ｎｓとされた。ところで、メモリに６４ビット／サイクル、すなわち２×１０^１１ビット／秒を出力する３ＧＨｚコンピュータは、したがって、メモリに書き込むために最大１３０ｍＷのパワーを必要とする。この最大推定値もかなり小さい。読出しのためのパワー要求は同様である。

補助回路（符号化／復号化、その他）のパワー要求は、ＤＲＡＭのそれと同様である。

本発明の高性能ＰＲＡＭは、論理チップ環境に埋め込まれる局部不揮発性メモリとして適している。この用途では、実行中断の後で、システムのまさにその論理状態が回復され、それによって、中断タスクの継ぎ目のない連続を可能にすることができる。第２の用途は手持ちデバイスであり、この場合には、ＰＲＡＭの不揮発高密度特性によって、ＰＲＡＭがコンパクト・ディスク（ＣＤ）に取って代わって、小型化を高めることができる。

本発明は例示の実施形態に関して説明されたが、本発明は添付の特許請求の範囲の精神および範囲内で修正して実施できることを、当業者は認めるであろう。

従来の光ＣＤ−ＲＷディスク技術において使用されるかもしれないような、相変化材料のセットおよびリセット・プロセスの熱サイクル１００を示す図である。 本発明の例示的な実施形態の構造２００の断面を例示的に示す図である。 ペルチエ・ヒータ／クーラおよびＦＥＴスイッチを使用する例示的なメモリ・セル構成３００を示す図である。 ＧＳＴ素子内の５ｎｍ深さでの冷却サイクル曲線４００を示す図である。 ペルチエ・ヒータ／クーラ素子を使用する３×３のメモリ・アレイ５００を例示的に示す図である。

Claims (22)

1. 情報ビットを格納する相変化材料（ＰＣＭ）素子と、
   前記情報ビットを変えるための、前記ＰＣＭ素子の外にある加熱素子と、
   前記情報ビットを変える速度を増すための冷却素子と、を備えるメモリ・セル。
2. 前記ＰＣＭ素子は、前記ＰＣＭの層を備え、前記メモリ・セルの情報状態は、前記加熱素子から所定の距離にある前記相変化材料の一部分の構造状態によって決定され、前記構造状態が、前記ＰＣＭの非晶質状態および前記ＰＣＭの結晶状態のうちの１つを備える、請求項１に記載のメモリ・セル。
3. 前記ＰＣＭは、カルコゲナイド・ガラスを備える、請求項１に記載のメモリ・セル。
4. 前記ＰＣＭは、
   三元ゲルマニウム・アンチモン・テルル（ＧｅＳｂＴｅすなわちＧＳＴ）組成物、および
   二元ゲルマニウム・アンチモン（ＧｅＳｂ）組成物、のうちの１つを備える、請求項１に記載のメモリ・セル。
5. 前記部分は、薄い層を備え、前記薄い層は、おおよそ５〜１０ｎｍ以下の厚さを有する前記ＰＣＭの層を備える、請求項２に記載のメモリ・セル。
6. 前記ＰＣＭ層は、チップの上の薄膜を備える、請求項１に記載のメモリ・セル。
7. 前記加熱素子は、
   ペルチエ・ストリップと、
   正の熱電力特性を有する電極と、を備える、請求項１に記載のメモリ・セル。
8. 前記冷却素子は、
   ペルチエ・ストリップと、
   負の熱電力特性を有する電極と、を備える、請求項１に記載のメモリ・セル。
9. 前記ＰＣＭ素子は、前記加熱素子および前記冷却素子のうちの少なくとも１つに直接接触している、請求項１に記載のメモリ・セル。
10. 前記加熱素子および前記冷却素子のうちの少なくとも１つは、熱絶縁性層の中に埋め込まれている、請求項１に記載のメモリ・セル。
11. 前記メモリ・セルへの電圧の印加を制御するスイッチング素子をさらに備える、請求項１に記載のメモリ・セル。
12. 前記メモリ・セルは、メモリ・アレイを形成するように行と列のアレイに配列された複数のそのようなメモリ・セルの１つを備え、前記メモリ・アレイが、さらに、
    前記行ごとのワード線であって、前記行の各メモリ・セルに接続されたワード線と、
    列ごとのビット線であって、前記列の各メモリ・セルに接続されたビット線と、
    各前記ビット線の感知増幅器と、を備える、請求項１に記載のメモリ・セル。
13. 前記ＧＳＴ組成物は、Ｇｅ_２Ｓｂ_２Ｔｅ_５（ＧＳＴ２２５）を備える、請求項４に記載のメモリ・セル。
14. 前記ペルチエ・ストリップは、ＴｉＮを備える、請求項７に記載のメモリ・セル。
15. 前記正熱電力特性を有する前記電極は、
    組成物ＡＴ_４Ｓｂ_１２を有するアルカリ土充満スクッテルド鉱（ここで、Ａ＝Ｃａ、ＳｒまたはＢａ、およびＴ＝ＦｅまたはＲｕであり）、
    スクッテルド鉱ＩｒＳｂ_３、ＨｆＴｅ_５またはＺｒＴｅ_５、および、
    組成物ＡＴ_４Ｘ_１２（ここで、Ａ＝Ｌａ、Ｃｅ、Ｐｒ、ＮｅまたはＥｕ、Ｔ＝Ｆｅ、ＲｕまたはＯｓ、およびＸ＝Ｐ、ＡｓまたはＳｂであり）、
    のうちの１つを備える、請求項７に記載のメモリ・セル。
16. 前記ペルチエ・ストリップは、ＴｉＮを備える、請求項８に記載のメモリ・セル。
17. 前記負熱電力特性を有する前記電極は、
    ハーフ・ホイスラー型合金ＭＮｉＳｎ（ここで、Ｍ＝Ｚｎ、ＨｆまたはＴｉであり）、および、
    組成物ＡｇＰｂ_ｍＳｂＴｅ_２＋ｍを有する立方結晶系カルコゲニド、のうちの１つを備える、請求項８に記載のメモリ・セル。
18. 前記スイッチング素子は、電界効果トランジスタ（ＦＥＴ）を備える、請求項１１に記載のメモリ・セル。
19. 行と列のアレイに配列された複数のメモリ・セルと、
    少なくとも１つの前記行のワード線であって、前記行の少なくとも１つのメモリ・セルに接続されたワード線と、
    少なくとも１つの前記列のビット線であって、前記列の少なくとも１つのメモリ・セルに接続されたビット線と、
    各前記ビット線の感知増幅器と、を備えるメモリ・アレイを備える装置であって、前記メモリ・セルの少なくとも１つが、
    相変化材料（ＰＣＭ）素子と、
    前記ＰＣＭ素子の外にある加熱／冷却素子と、を備える装置。
20. 相変化材料ＰＣＭランダム・アクセス・メモリ（ＰＲＡＭ）の速度を増す方法であって、
    ＰＲＡＭメモリ・セルの情報ビットを変えるように前記ＰＣＭ材料が加熱された後で冷却プロセスを促進するための冷却素子、を設けるステップを含む方法。
21. 不揮発性メモリ・セルを形成する方法であって、
    基板上に加熱／冷却素子を形成するステップと、
    前記加熱／冷却素子の直ぐ近くに相変化材料（ＰＣＭ）の一部分を形成するステップと、を含む方法。
22. ビット情報を格納する相変化材料（ＰＣＭ）素子と、
    前記ＰＣＭ素子の表面の直ぐ近くに位置するペルチエ・デバイスであって、前記ＰＣＭ素子の前記表面を加熱するように、また前記ＰＣＭ素子の前記表面を冷却するように、選択的に作用するペルチエ・デバイスと、を備えるメモリ・セルであって、
    前記情報ビットが、前記ペルチエ・デバイスの直ぐ近くの前記表面に隣接したＰＣＭ層の中の前記ＰＣＭ素子に格納され、前記情報ビットを格納する前記ＰＣＭ層の厚さがナノスケールの範囲にある、メモリ・セル。

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