JP2008538456A - ネットワークシステム及び中央認証サービスの実行方法 - Google Patents
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Abstract
【課題】先行技術の欠点を克服するネットワークシステムにおける中央認証サービス（ＬＣＡＳ）を実行するための新しいシステム及び方法を提供する。
【解決手段】ネットワークシステムにて中央認証サービス（ＬＣＡＳ）を実施するためのシステムと方法であって、前記システムは、メンバグループに従って入力データのバイトを配列するために構成されるデータ配列器を有する。また、前記システムは、前記データ配列器からのデータ入力に応答して連鎖解除制御命令を発生するために構成されるＬＣＡＳ制御管理手段を含む。更に、前記システムは、前記ＬＣＡＳ制御管理手段から受信した連鎖解除制御命令に従って前記データ配列器から入力される前記入力データを連鎖解除するために構成される連鎖解除器を含む。
【選択図】図１
【解決手段】ネットワークシステムにて中央認証サービス（ＬＣＡＳ）を実施するためのシステムと方法であって、前記システムは、メンバグループに従って入力データのバイトを配列するために構成されるデータ配列器を有する。また、前記システムは、前記データ配列器からのデータ入力に応答して連鎖解除制御命令を発生するために構成されるＬＣＡＳ制御管理手段を含む。更に、前記システムは、前記ＬＣＡＳ制御管理手段から受信した連鎖解除制御命令に従って前記データ配列器から入力される前記入力データを連鎖解除するために構成される連鎖解除器を含む。
【選択図】図１
Description
本発明は、より良くデータトラフィックを収容するためのＴＤＭ（時分割多重）ネットワークを可能にするために利用される新プロトコルを含む仮想連結信号において、目新しいハードウェアとソフトウェアシステム、方法、装置及び構成に関する。
ＶＣＡＴ
ＴＤＭネットワークシステムにおいて、同期光ネットワーク（ＳＯＮＥＴ）及び同期デジタル階層（ＳＤＨ）に渡るデータサービスの能率的なものについて説明する。ＴＤＭは、ＳＯＮＥＴ及びＳＤＨを表現するために使用できる。Ｔ１．１０５付録及びＧ．７０４２リンク容量調整スキーム（ＬＣＡＳ）で指定された広帯域低位（ＬＯ）及び高位（ＨＯ）仮想連結（ＶＣＡＴ）を含む新プロトコルは、ＴＤＭネットワークがより良くデータトラフィックを収容することを可能にする。国際通信連合（ＩＴＵ）はＬＣＡＳに関する及び仮想連結用の標準を公表した。ＩＴＵ−Ｔ推奨Ｇ７０４２／Ｙ．１３０５は、仮想連結信号の柔軟なサイズ変更を可能にするためリンクのソース機器（以下単にソースと呼ぶ）とシンク機器（以下単にシンクと呼ぶ）側双方の間で交換された制御信号と同様にネットワークリンクのソースとシンク側で要求された状態を定義する。伝送ネットワークを通して制御信号を運ぶために用いる実際の情報分野はＳＤＨ用のＩＴＵ−Ｔ推奨Ｇ．７０７、Ｇ７８３及びＯＴＮ用のＩＴＵ−Ｔ推奨Ｇ．７０９及びＧ７９８に定義される。これら全ては一般に認識され、公知であり、当該技術者に利用可能であり、そしてここに含まれる共通利用の定義を含むこの応用の目的のために基準として取り入れられる。[ＩＴＵ−Ｔ基準参照。]
ＴＤＭネットワークシステムにおいて、同期光ネットワーク（ＳＯＮＥＴ）及び同期デジタル階層（ＳＤＨ）に渡るデータサービスの能率的なものについて説明する。ＴＤＭは、ＳＯＮＥＴ及びＳＤＨを表現するために使用できる。Ｔ１．１０５付録及びＧ．７０４２リンク容量調整スキーム（ＬＣＡＳ）で指定された広帯域低位（ＬＯ）及び高位（ＨＯ）仮想連結（ＶＣＡＴ）を含む新プロトコルは、ＴＤＭネットワークがより良くデータトラフィックを収容することを可能にする。国際通信連合（ＩＴＵ）はＬＣＡＳに関する及び仮想連結用の標準を公表した。ＩＴＵ−Ｔ推奨Ｇ７０４２／Ｙ．１３０５は、仮想連結信号の柔軟なサイズ変更を可能にするためリンクのソース機器（以下単にソースと呼ぶ）とシンク機器（以下単にシンクと呼ぶ）側双方の間で交換された制御信号と同様にネットワークリンクのソースとシンク側で要求された状態を定義する。伝送ネットワークを通して制御信号を運ぶために用いる実際の情報分野はＳＤＨ用のＩＴＵ−Ｔ推奨Ｇ．７０７、Ｇ７８３及びＯＴＮ用のＩＴＵ−Ｔ推奨Ｇ．７０９及びＧ７９８に定義される。これら全ては一般に認識され、公知であり、当該技術者に利用可能であり、そしてここに含まれる共通利用の定義を含むこの応用の目的のために基準として取り入れられる。[ＩＴＵ−Ｔ基準参照。]
仮想連結は単一のフロー（fＬＯw）として数個の非連続のＳＴＳ／ＶＣ断片を送信・受信するための能力を提供する。ＳＴＳ／ＶＣのこのグルーピングは仮想連結グループ（ＶＣＧ）と呼ばれる。前の章にある同じサンプルを用いることで、図７に示すように、ＳＴＳ−３ｃペイロードをＶＣＡＴペイロードに変換でき、３個のＳＴＳ−１に非連続で地図化（写像）される。
ＳＯＮＥＴ用のＶＣＡＴ表記法はＳＴＳ−ｎ−ｍｖである、ここでｎは、全てのＶＣＧを運ぶことに使われる非連続ＳＴＳ断片の大きさ（サイズ）である。ｍの値は、それが全体のＶＣＧを作るために取るｎ個の断片の総数である。「ｖ」はこれがＶＣＡＴペイロードであることを示す。それで、前の例においてＶＣＧがＳＴＳ−１−３ｖフローである。
３個のＳＴＳ−１はＳＴＳ−３の全体フローを作る。ＳＴＳ−１２ｃはＳＴＳ−１又はＳＴＳ−３ｃに分解でき、これによりＳＴＳ−１−１２ｖ又はＳＴＳ−３ｃ−４ｖとして伝送することができる。ＳＤＨ用のＶＣＡＴ表記法はＶＣｎ−ｍｖである、ここでｎ及びｍの定義はＳＯＮＥＴ用に使われたものと同じである。例えば、ＶＣ４−１６ｃペイロードをＶＣ−３−１６ｖ又はＶＣ４−４ｖに地図化できる。
ＳＴＳ−２４ｃ／ＶＣ４−８ｃのような異常連結と異なり、マルチ・フレーミング(multiframing)の再配置及び表示をＨ４バイト、経路オーバーヘッド（PatＨＯverhead）・フィールド、を介して実行されるので、ＶＣＡＴのみが経路遮断装置での実行に必要である。経路オーバーヘッドはＴＤＭフローの元と到着先で利用されるのみである。ＶＣＡＴストリーム（stream）は仮想全ＳＯＮＥＴ／ＳＤＨ装置によりサポートされるＳＴＳ−１／ＶＣ−３及びＳＴＳ−３／ＶＣ４、旧式の無経路遮断伝送装置、から構成されるので、装置はＶＣＡＴをサポートする必要はない。従って、先に説明した様により大きな固定連結に回路を地図化する必要なしで及びより小さなフローを纏めてより大きな固定連結にする必要なしに、残りのＴＤＭネットワークによって利用利得を楽しむことができる。
ＶＣＡＴが間接的にサポートする追加の特徴は、手段を特定しないが、ＳＴＳ／ＶＣ経路のヒットレス・サイズ調整を提供するための能力である。ＬＣＡＳはヒットレス・サイズ調整を定義するひとつのスキーム（sＣＨeme）である。ＶＣＡＴのペイロードは数個の断片に分解されるので、次の章で述べるように存在するフローからそれらに断片を加えるか取り除くことにより帯域幅を加算又は取り除くことを達成することができる。またＶＣＡＴは保護スキームを特定しないがＬＣＡＳスキームはまた保護制御を提供できる。
最後に、仮想支流(ＶＴ)−１．５ｓ(１．５４４Ｍｂｐｓ)及びＶＣ−１２（２．０４８Ｍｂｐｓ）用の追加広帯域サポートがよりわずかな細切れセクションにさえ利用可能である。これは低位（ＬＯ）ＶＣＡＴである。
ＬＣＡＳ
顧客の帯域幅プロファイルを変えることは常に問題である。働く何かを取って、それを変化し、誰にも気付くことなしにそれが再び働くことを確認することが重要である。ほとんどの顧客がこれを要求し、多くが彼らのサービス契約の中にそれを書き込む。再提供の間に同時に共存するために新旧双方の経路に対して十分な帯域幅があるとき、帯域幅の加算又は減少に対する最高条件のシナリオが生じる。２個の回路が立ち上がった後、顧客を新しい回路に移動するためにブリッジ・アンド・ロールが実行される。しかしながら、共存するために２個のフロー用の帯域幅が十分でないとき、新回路が設定できる前に旧回路を取り除く必要がある、その結果、顧客停止をもたらす。ＬＣＡＳの目的は、変化する帯域幅をより簡単でより安全なタスクで作ることである。
顧客の帯域幅プロファイルを変えることは常に問題である。働く何かを取って、それを変化し、誰にも気付くことなしにそれが再び働くことを確認することが重要である。ほとんどの顧客がこれを要求し、多くが彼らのサービス契約の中にそれを書き込む。再提供の間に同時に共存するために新旧双方の経路に対して十分な帯域幅があるとき、帯域幅の加算又は減少に対する最高条件のシナリオが生じる。２個の回路が立ち上がった後、顧客を新しい回路に移動するためにブリッジ・アンド・ロールが実行される。しかしながら、共存するために２個のフロー用の帯域幅が十分でないとき、新回路が設定できる前に旧回路を取り除く必要がある、その結果、顧客停止をもたらす。ＬＣＡＳの目的は、変化する帯域幅をより簡単でより安全なタスクで作ることである。
ＬＣＡＳはアプリケーションの帯域幅需要を満たすためにＶＣＧリンク内で容量を増加・減少する「ヒットレス」用の制御の機構（メカニズム）を提供する。またそれは障害を経験したメンバリンクを一時的に取り除くための容量を提供する。ＬＣＡＳは、容量初期化、増加又は減少の場合に、各個別のＶＣＧメンバの端から端までの経路の変更がネットワーク及び要素管理システムの責任であることを仮定する。それはＬＣＡＳが再提供する帯域幅に対する機構を提供するが、いつ・何故運用がなされるかを決定する制御の機構ではないことである。
ＬＣＡＳの特徴は、その断片化された帯域幅の増分においてＶＣＧ容量を増加・減少させる能力、全ＶＣＧを取り除くことなく失敗したＶＣＧ断片の自動除去、同様に動作する断片で失敗した断片の動的置き換え、非・ＬＣＡＳ ＶＣＧへＬＣＡＳ ＶＣＧのオンター動作；それはＬＣＡＳ送信機が非・ＬＣＡＳ受信機に移ることができる。そしてその逆もまた、ＶＣＧの一方向制御、非対称接続を有する能力及び多くの他の特徴を有する。これらの特徴は伝送ネットワークを大いに改善することができる便益リストを提供する。ＬＣＡＳはサービスに影響を与えず、又はＶＣＧを落とすことなくＶＣＧ内で帯域幅容量を加えるか除去する柔軟性を提供する。これは提供時間を節約するだけでなく「保守期間」の間の動作の制約を除く。更に、技術者はブリッジ・アンド・ロール用に要求される追加帯域幅よりも回路用の増分帯域幅のみを見いだせばよいので、より少しの計画しか必要としない。
別の重要な便益はＬＣＡＳがＶＣＧにおいて帯域幅を加算及び削除することである。これは提供者（プロバイダー）により大きな範囲のＳＬＡを提供することを可能にする。また、ＳＬＡ特徴リストに加えることは、オンデマンドで帯域幅を加算するＬＣＡＳの能力である。従って、それは顧客を基準としたオンデマンド帯域幅変更（サービス提供者用の他の利益）の作成を助ける。
管理の提供及び顧客の要請に加えて、ＬＣＡＳはネットワークのトラフィックのフローを動的に変えるために信号化プロトコルに関連して働くことができる。これ用の１つの応用はネットワーク幅又は期間基づいた負荷バランスである。更に、負荷バランス／ネットワーク回復をより高い利用性に支払うそれら顧客に向けて偏向させることができる。負荷分担復旧スキームは潜在的に、パケット段階での優先順位及び混雑回避スキームが組み合わされたとき新しい形式の高度なサービス商品を生み出すサービスの要素であり得る。
また、ＶＣＡＴ柔軟性をＬＣＡＳで強調することが可能である。これは、動的ＴＤＭ経路復旧を提供すると共に提供の柔軟性と能率的ＳＬＡへの提供者の能力を大いに改善する。
ＳＯＮＥＴ／ＳＤＨ（「同期光ネットワーク／同期デジタル階層」）伝送階層が通信事業者に時分割多重化を用いる音声と専用回線サービスを運搬する実務的手段を提供するために設計された。その初期設計において、ＳＯＮＥＴ／ＳＤＨは、（例えば、５１Ｍｂ／ｓ、１５５Ｍｂ／ｓ、６２２Ｍｂ／ｓ、２．５Ｇｂ／ｓ、１０Ｇｂ／ｓ、４０Ｇｂ／ｓ）のデータ・レートの制限集合を有する固定の階層構造を維持した。インターネット及び事業データ・ネットワークの成長で、トラフィックの範囲と形式が拡大したとき、この構造をより柔軟にパワフルにする必要がある。
ＧＦＰ、ＶＣＡＴ及びＬＣＡＳから成る次世代ＳＯＮＥＴ／ＳＤＨ技術の集合の導入は、性能監視と故障分離のためにＳＯＮＥＴ／ＳＤＨ標準に機能的に組み入れられた優れた運用及び管理を保ちながら、ＳＯＮＥＴ／ＳＤＨ伝送ネットワークを音声回路と共にデータの柔軟で能率的な通信手段（キャリア）に変形する。ＧＦＰ、ＶＣＡＴ及びＬＣＡＳは並列に開発され、それらの主な便益はそれらが組み合わせて用いられるときに実現される。それらは、伝送資源と弾力性の帯域幅制御の能率的利用を提供するために互いに補完する。これらに基づいた部品、装置供給事業者（ベンダー）の装置及び試験装置は成熟し高度に相互作用する。上述の３つの土台技術のそれぞれは次世代ＳＯＮＥＴ／ＳＤＨに独特な貢献を持っている。
包括的なフレーム化手順―ＧＦＰ（ＩＴＵ−Ｔ、Ｇ．７０４１及びＧ．８０６）は、異なるビット・ストリーム形式の柔軟な地図化を単一バイト同期チャンネル内に提供するあらゆるデータ形式に対して、軽量のカプセル化方法である。それは、固定であるが１パケットにつきわずかなオーバーヘッドを有する能率的なカプセル化を提供する。２つの主な形式のＧＦＰがある。
フレームに基づいたＧＰＦ（ＧＦＰ−Ｆ）は全てのクライアント・フレームを単一ＧＦＰフレームに記憶し転送する。これは、ほとんどのパケット形式に対して好ましい方法である。
透過ＧＰＦ（ＧＦＰ−Ｔ）は、記憶領域ネットワーク又はＳＡＮのような応用に対してブロック暗号信号を伝送することにより、短い待ち時間を提供する。
仮想連結、ＶＣＡＴ（ＩＴＵ-Ｔ、Ｇ．７０７及びＧ．７８３）は、単一バイト同期ストリームを作るために随意のＳＯＮＥＴ／ＳＤＨチャンネルを組み合わせるための逆多重技術である。各ネトワーク要素で連結機能を必要としている連続連結と異なり、ＶＣＡＴは経路終端装置で連結機能のみを必要とする。ＶＣＡＴは、存在するＳＯＮＥＴ／ＳＤＨ ＮＥｓによって通常サポートされた標準ＳＴＳ―Ｎc又はＶＣ ＳＰＥサイズに能率的に一致しないペイロードを伝送することができる。ＶＣＡＴ機能は、経路の各NEではなく、経路終端要素のみで必要とされる。ＶＣＡＴは、より大きい帯域幅の端から端の接続を構築するためにより小さい帯域幅容器を用いる。個別の容器は、各容器間の差分遅延に対して補償をもうけて、様々な経路で送ることができる。
リンク容量調整スキーム、ＬＣＡＳ(ＩＴＵ-Ｔ、Ｇ．７０４２、Ｇ．８０６及びＧ．７８３)は、ＶＣＡＴを有するＳＯＮＥＴ／ＳＤＨネットワークに伝送された容器のサイズを動的にヒットレスに調整するための信号化の仕組みである。それは、動的変化を使用のＳＯＮＥＴ／ＳＤＨチャンネルの数に許可するＶＣＡＴへの拡張であり、経路オーバーヘッド・バイトの帯域内（イン・バンド）で運ばれる。
小経路（Trail）がすでに準備されたとすると、ＬＣＡＳは終端点で帯域幅調整を調整する。また、それは任意のフェイルオーバ（ＦＡＩＬover）回復特徴を含む。
ＳＯＮＥＴ／ＳＤＨネットワークの端で、マルチ・サービス準備プラットフォーム（ＭＳＰＰ）は、ＳＯＮＥＴ／ＳＤＨネットワーク内で伝送するためにイーサネット（登録商標）物理インターフェースに適合させるために存在し得る。ＭＡＣフレームのフレーム・分離器（デリミッター）の前置部及び開始部は取り除かれ、ＭＡＣフレーム（送信元及び送信先アドレス、長さ／形式フィールド、ＭＡＣデータ、埋め込みバイト及びフレーム検査の連鎖（シーケンス））がＧＦＰペイロードに地図化される。ＧＦＰオーバーヘッド・バイトが付加される、そしてＧＦＰフレームは、ネットワークにまたがる様々な経路をとるＶＣＡＴグループ（ＶＣＧs）に割り当てられる。（註：ＯＩＦ世界相互運用デモンストレーションにおいて、ＳＯＮＥＴ／ＳＤＨは、異なる供給事業者からの装置を用いる複数の領域（ドメイン）と複数の通信事業者の研究所で構成される。）ＬＣＡＳ信号化は、応用の帯域幅要求への調整及びＶＣＧメンバリンクの障害又は復旧への応答のためにＶＣＧリンクのメンバを追加又は取り除くように意図される。ネットワークシンクＭＳＰＰで、ＶＣＧsからのペイロードはＧＦＰから復元（デマップ）され、時間連鎖に再構築され、多重されそしてイーサネット物理インターフェースで送信される。
ＯＩＦ世界相互運用デモンストレーションでのサービス適合特徴に対する試験は、以下の４つの領域に焦点があてられた：
ＳＯＮＥＴ／ＳＤＨの基盤に対するイーサネット専用回線サービスの効率
ＧＦＰ及びＶＣＡＴによる部分レート及び全レートのイーサネット伝送の適応
異なるネットワーク特性への適合の弾力（差分遅延）
増加／減少帯域幅要求へ及びＬＣＡＳでのネットワーク障害状態へのサービス中の反応
これらのテストケースは、異なる装置供給事業者間の相互動作だけでなく、ＧＦＰ-Ｆ、ＶＣＡＴ及びＬＣＡＳの基本的特徴間の相互動作もまた明示した。
ＳＯＮＥＴ／ＳＤＨの基盤に対するイーサネット専用回線サービスの効率
ＧＦＰ及びＶＣＡＴによる部分レート及び全レートのイーサネット伝送の適応
異なるネットワーク特性への適合の弾力（差分遅延）
増加／減少帯域幅要求へ及びＬＣＡＳでのネットワーク障害状態へのサービス中の反応
これらのテストケースは、異なる装置供給事業者間の相互動作だけでなく、ＧＦＰ-Ｆ、ＶＣＡＴ及びＬＣＡＳの基本的特徴間の相互動作もまた明示した。
ＶＣＡＴ及びＬＣＡＳの応用の例として、ＬＣＡＳを用いるＶＣＡＴシステムによって提供できるイーサネットサービスの例示を図１から図４に示す。図１は、ＶＣＡＴ及びＬＣＡＳによって提供されたサービスを有するイーサネットシステムを例示する。ノード（ノード）Ａ及びノードＺ間のリンクは、３メンバの仮想連結グループを用いるイーサネットフレームを伝送し、そしていかなる数のメンバでも可能である。３個の個別のＬＣＡＳプロトコルは、ノードＲのＬＣＡＳとノードＺのＬＣＡＳ、ｂ(Ｒ)のＬＣＡＳとｂ(Ｚ)のＬＣＡＳ、・・・ｎ(Ｒ)のＬＣＡＳとｎ(Ｚ)のＬＣＡＳの通話などを含んで、絶えず各ピア位置を監視する。ＬＣＡＳプロトコルは状態機械及びそのようなシステム用のかなりの構成パラメータを確立するが、それは特別なノードでＬＣＡＳ機能を実行するための構成要素の特別な実装を指定しない。通信のために、各ノードは、例えばＣＰ１及びＣＰ２から送受信データ用の送受信構成要素を必要とする、そして複数ノードは可能である。
ＣＰ１は、パケットを持つイーサネット信号を包括的なフレーム化手順（ＧＦＰ）に従ってイーサネットパケットが処理されるデータトラフィックに適合するノードＲに送る。そして、フレームはＶＣＡＴプロセスに従って分離される。
歴史的に、パケット適応型、ＩＰ又はイーサネットのような統計多重技術は、連続連結によって提供された細切れ帯域にうまく合致しない。ＶＣＡＴは、帯域幅の細切れ増分及びＶＣ−ｎユニットを可能にする逆多重技術である。ソースノードで、ＶＣＡＴはＸかけるＶＣ−ｎに等価の連続ペイロードを作成する。Ｘ容器の集合は仮想容器グループ（ＶＣＧ）として知られる、そして各個別のＶＣはＶＣＧの数である。低位仮想連結(ＬＯ-ＶＣＡＴ)は、ＸかけるＶＣ１１、ＶＣ１２、又はＶＣ２容器(VC11／12／2−X v X＝1・・・64)を用いた。高位仮想連結(ＨＯ-ＶＣＡＴ)は、ＸかけるＶＣ３又はＶＣ４容器(ＶＣ3Ａ−Ｘ v、Ｘ＝１・・・２５６)を用いる、Ｘかける４８、３８４又は１４９、７６０Kbit／sのペイロード容量を提供する。
図１を参照して、仮想連結運用、特にＶＣＡＴ／ＬＣＡＳによって提供されたイーサネットサービスを説明する。プロセッサＣＰ１は、イーサネットプロトコルによってフローが実行されるイーサネット接続に接続される。新プロトコルによれば、ノードＲは、仮想連結運用によるペイロード分離に従うトラフィック適応のための包括的フレーム化手順のイーサネット信号を受信する。トラフィック制御は、ノードＲが交換機（クロスバースイッチ）を介してデータを輸出する前にＬＣＡＳプロトコルによって実行される、ここでは旧ＳＴＨとして示される。イーサネットフレームは、例示のようにＶＣＡＴメンバ情報に添付され、そして旧ＳＴＨを介してノードＺに伝送される。ノードＲと同様に構成されるノードＺは、ＬＣＡＳ運用プロトコルを介してデータを受信するために構成される、そしてペイロード集合がイーサネット信号を受信する制御器ＣＰ２によって使用のデータを再構成するために実行される。フロー制御は、同様にイーサネットプロトコルのフロー制御を介して運用あるいは実行される。通信用に、各ノードはイーサネット信号を送受信する能力を有する。仮想連結で、旧ＳＴＨは、その帯域幅及びトラフィック制御を実行するＬＣＡＳ運用での効率を増やす能力を有する。
図２を参照して、仮想連結を図的に説明する、そこでは例えば連続的なペイロードＶＣ３／４は、各断片が複数連鎖及び連合したＭＦＩ数を有するＸ個の断片に分離される。各断片はＶＣ３のＸ倍の各断片が特別なＭＦＩ数及び連鎖に対応する仮想連結グループを有する。図からわかるように、仮想連結グループ（ＶＣＧ）は個別に送信される。
図３を参照して、ＬＣＡＳにより管理されたＶＣＡＴチャンネルを説明する。
ノードＡ及びノードＢ間で、信号が伝送される、ＴＸ、及びＶＣＧ、パイプライン方法の仮想連結グループを介して受信（ＲＸ）される。各ノードはソース及びシンクを有し、また各々は対応するＬＣＡＳ構成を有する。ＬＣＡＳは、ネットワーク運用者が能率的にＶＣＡＴサイトで確立されたＮＧ ＳＤＨ接続を制御することを助ける。ＬＣＡＳの利用は強制ではないが、ＶＣＡＴ管理を改善する。図からわかるように、ソースとシンク間のメンバ状態は、４／アイドル（ＩＤＬＥ）、加算（ＡＤＤ）／失敗（ＦＡＩＬ）、正常（ＮＯＲＭ）／ＯＫ、ＤＮＵ／失敗（ＦＡＩＬ）及び除去（ＲＥＭＯＶＥ）／ＯＫに対応する。図からわかるように、送信チャンネルＡ、Ｂ、Ｃ及びＤは伝送モードのチャンネルとして示される、そして対応チャンネルＨ、Ｉ、Ｊ及びＫはソースからシンクに送信するチャンネルとして例示される。ノードＢからノードＡに。
ノードＡ及びノードＢ間で、信号が伝送される、ＴＸ、及びＶＣＧ、パイプライン方法の仮想連結グループを介して受信（ＲＸ）される。各ノードはソース及びシンクを有し、また各々は対応するＬＣＡＳ構成を有する。ＬＣＡＳは、ネットワーク運用者が能率的にＶＣＡＴサイトで確立されたＮＧ ＳＤＨ接続を制御することを助ける。ＬＣＡＳの利用は強制ではないが、ＶＣＡＴ管理を改善する。図からわかるように、ソースとシンク間のメンバ状態は、４／アイドル（ＩＤＬＥ）、加算（ＡＤＤ）／失敗（ＦＡＩＬ）、正常（ＮＯＲＭ）／ＯＫ、ＤＮＵ／失敗（ＦＡＩＬ）及び除去（ＲＥＭＯＶＥ）／ＯＫに対応する。図からわかるように、送信チャンネルＡ、Ｂ、Ｃ及びＤは伝送モードのチャンネルとして示される、そして対応チャンネルＨ、Ｉ、Ｊ及びＫはソースからシンクに送信するチャンネルとして例示される。ノードＢからノードＡに。
図４を参照して、Ｋ４マルチ・フレーム(ＶＣＡＴ及びＬＣＡＳ法典化)を説明する。低位経路オーバーへッド（ＬＯ-ＰＯ）をＫ４マルチ・フレーム内の１７から２０の位置で示す。また、ＭＦＩ数、連鎖数、制御数、制御ビット、ＲＳ−ＡＣＫ、ＭＳＴ数及びＣＲＣ−３はマルチ・フレーム内にある。また、Ｋ４スーパーフレームが対応するＭＦＩ数、連鎖数、制御及びＣＲＣ−３数で例示される。(ＶＣＧ[０・・・・・３１]のＳＱ連鎖表示器)。ＭＦＩ:マルチ・フレーム計数表示器[０・・・・・３１]。Ｋ４スーパーフレームは、５１２ｍｓの時間長を有する。Ｋ４は、ＬＯ-ＰＯオーバーヘッドの一部であり、５００ミリ秒毎に繰り返される。３２ビットが、１６ミリ秒で繰り返される（５００ｘ３２＝１６ｍｓ）完全マルチ・フレームに送られる。ビット―２スーパーフレームが３２マルチ・フレームで作られ、５１２ｍｓで繰り返される。高位側について、図５を参照してＨ４マルチ・フレームをＶＡＣＴとＬＣＡＳ法典化で例示する。Ｈ４は、ＨＯ―ＰＯ（高位オーバーヘッド）の一部である。Ｈ４は、１２５ｍｓ毎に繰り返される。１から６バイトマルチ・フレームは１６ｍｓ要する。４０９６バイトの完全マルチ・フレームは、繰り返しに５１２ｍｓかかる（１２５ｘ４０９６＝５１２ｍｓ）。
柔軟かつパワフルである構造を達成する多くの試みが試みられたが、今まで従来システムでのハードウェアとソフトウェア間の機能の分割は不公平であった。特に、動作中のサイズ及びメンバ資格の変更などの、あるプロセスが要求されたとき、プロセス内の運用はメンバ資格活動と結びつける。
例えば、音に基盤を置いたシステムにおいて、Ｖ―４を更新した空間Ｇ７０７内のＩＴＵは、仮想連結を要求する。例えば、７メガビット・チャンネルが要求されれば、希望する結果は７−１メガビット・チャンネルであり得る。結果として、ＬＣＡＳ加算を実行する必要がある。標準要件によって動作中のグループのサイズ及びメンバ資格の変更する必要がある。従来システムにおいて、このプロセスは非常に長く、プロセッサに非常に高い要求を必要とする。要求されているプロセスは、例えば、検査構成、中断、要求、障害、リセット及び他の操作である。新標準要件を与えると、システムはリアルタイムプロセス要件によって負担がかけられる。
仮想連結（ＶＣＡＴ)は、随意の配置内でＳＯＮＥＴ／ＳＤＨが多重されることを許すことにより様々なデータペイロードに対して、伝送パイプを「正しいサイズ」にすることを可能にする。ＶＣＡＴはデータパケットを分解し、それらをＴＤＭフレームの基本ユニット内に地図化する。例えば、ＳＯＮＥＴ用ＳＴＳ―１(５１Ｍｂ／ｓ)及びＳＤＨ用ＡＵ４(１５５ＭＢ／ｓ)。そして、このデータは、利用可能なＳＯＮＥＴ／ＳＤＨパイプ容量に合致させるために最適サイズ化されたより大きな集合ペイロードを作るために、可変サイズの複数データフローにグループ化される。ＶＣＡＴは、旧伝送ネットワークを介して独立に送信されることに使われる各チャンネルを許可する接続の終端点で適用される。データは、通常ＧＦＰを用いてカプセル化される。ＶＣＡＴ（ＩＴＵ―Ｔ Ｇ．７０７で定義される）は、より大きな仮想を形成するために小さなＳＤＨ／ＳＯＮＥＴ仮想・容器（ＶＣ）ペイロードの相当数を組み合わせる。
連結グループ（ＶＣＧ）。8Ｍｂｉｔ／sデータフローが例えば４つのＶＣ―１２で出来るように−−約２Ｍｂｉｔ／sを提供するＶＣ―１２、約５０Ｍｂｉｔ／sのＶＣ―３及び約１５０Ｍｂｉｔ／sのＶＣ４で−−ＶＣは３つの異なるサイズに入る。可変容量のこれら細かく調整されたＳＤＨ／ＳＯＮＥＴパイプを作ることは、同様にサービス品質（ＱｏＳ）及び顧客サービス・レベル同意を制御しながら、データ扱いの拡張性及び効率を改善する。ＶＣＧは、独立ＶＣsのグループとして取り扱われる、これは各ＶＣＧが端から端までの経路に渡って全ての利用可能な時間スロットを利用でき、そしてＶＣＧは他の端で再形成されることを意味する。例えば、上述の８Ｍｂｉｔ／ｓペイロードは、全体のＳＤＨ／ＳＯＮＥＴ信号内の何処でも４つのＶＣ―１２に渡って分けることが出来る。
ＳＤＨ／ＳＯＮＥＴ上のデータ伝送の柔軟性に対する同等の重要は、ＩＴＵ―Ｔ Ｇ．７０４２に記載されたリンク容量調整スキーム（ＬＣＡＳ）である、それは個別のＶＣを加えるか又は除去することにより調整されるＶＣＧのペイロードを可能にする。ＬＣＡＳ推奨は、ペイロード容量が調整されるとき、パケット損失なく２個の終端点間の要求変化を信号化するための機構を提供する。
リンク容量調整スキーム（ＬＣＡＳ ＩＴＵ―Ｔ Ｇ．７０４２）と組み合わせる、ＶＣＡＴは、存在する光伝送ネットワークにかぶせるデータサービスを可能にする費用効果が高い弾力的機構である。これらの標準は、通信事業者がすでに存在している展開したテクノロジを使いながら収入を最大化することを可能にする。サービス提供者が複数配達機構を用いる同じ（又は増加の）サービスを配達することに挑戦させられるとき、１つの伝送基盤上のイーサネット及び従来の音声とデータサービスを組み合わせるこの標準に基づくアプローチは益々一般化している。これらの要求は、都市型パケットネットワークで従来的に包括されるそれらの外側のサービスエリアに対して特に重要である。
参照：http:／／www.halＩＰＬex.com.au／multis1600.html
参照：http:／／www.halＩＰＬex.com.au／multis1600.html
これは従来のシステムに重大な問題を引き起こす。そのようなシステムでは、ハードウェアとソフトウェア間のプロセス機能の分割は不公平である。音声データのみを送信、受信又は交換するためのみにそのようなシステムが設定されたので、データの更なる近代的伝送に要求される効率は実現されなかった。ネットワークシステムでは、異種のメンバ資格接続の解決を含むメンバリンク活動の速やかな管理が効率よく働きすぎるシステムに対して必要である。例えば、メンバが７メガバイトチャンネルを要求したが、７個の１メガバイトチャンネル受信するのであれば、そのときＬＣＡＳ加算はグループのサイズ及びメンバ資格変更のために実行される必要がある。これはＩＴＵ−Ｔ Ｇ７０４２に提示されている。新しいＩＴＵ標準要件によると、これは動作中に継ぎ目なく実行されるべきである。しかしながら、その標準はこれをどのようになすべきかを正確に提示していない。これはプロセッサに大きい負担を与え、そこでは構成の検査を必要とし、命令の解釈を必要とし、及びプログラムは、効果的効率的にリンクを作り、新標準に要求されるＶＣＡＴを提供するために強力でなければならない。簡略化されたＬＣＡＳソース及びシンク状態機械を図６に例示する。
従って、ネットワーク通信でのハードウェアとソフトウェア運用間のより効率的なバランスを提供し、リアルタイム処理要求によって負担のかからないやり方でＬＣＡＳ運用を実行できるＳＯＮＥＴ基盤のシステムの背景にＬＣＡＳ運用実行システムと方法のための技術の必要性が存在する。見られるように、本発明はそのようなシステムと方法を洗練されたやり方で提供する。
本発明は、先行技術の欠点を克服するネットワークシステムにおける中央認証サービス（ＬＣＡＳ）を実行するための新しいシステム及び方法である。システムは、複数局面化され、ＶＣＡＴ伝送用のシステムに特に多くの特徴を提供するが、これら提供機能に限定されるわけではない。当該技術者は、以下の実施の形態の例を基本的機能及び構成要素が役に立ち得る全てのシステム及び方法にて用いることが出来ることを理解するだろう。
本発明は、中央認証サービスを実行するためのネットワークシステムであって、
前記ネットワークのグループのメンバに基いて入力データのバイトを配列するデータ配列手段と、
前記データ配列手段からの入力データに応答して連鎖解除制御命令を発生する中央認証サービスコントロールマネージャと、
前記中央認証サービスコントロールマネージャから受信される連鎖解除制御命令によって前記データ配列手段から入力される前記入力データを連鎖解除するために構成される連鎖解除手段と
から成ることを特徴とするネットワークシステムとしたものである。
前記ネットワークのグループのメンバに基いて入力データのバイトを配列するデータ配列手段と、
前記データ配列手段からの入力データに応答して連鎖解除制御命令を発生する中央認証サービスコントロールマネージャと、
前記中央認証サービスコントロールマネージャから受信される連鎖解除制御命令によって前記データ配列手段から入力される前記入力データを連鎖解除するために構成される連鎖解除手段と
から成ることを特徴とするネットワークシステムとしたものである。
新システムの一実施の形態の例は、仮想連結プロセス内のデータの配列、連鎖及び連鎖解除の独特な構成を提供する。そのようなシステムとプロセスはＳＯＮＥＴ／ＳＤＨ伝送プロセッサ又はその他内で利用できるが、全ての特別なネットワークに限定されない。特に、システムとプロセスは高位及び低位フレーマ及び仮想連結とＬＣＡＳ機能を持つプロセッサで用いることができる。当該技術者は、発明の精神と範囲が広範囲の応用に適応し、付属の請求項とそれらの同等物で定義されることを理解するだろう。
本発明の他の実施の形態の例は、そのようなシステム内のハードウェアとソフトウェア機能間の新しいバランスを提供し、ここで負担となるプロセスはプロセスから取り除かれ、運用経路の外で実行される。これは、システムがより効率的なやり方でＬＣＡＳを実行することを可能にし、一般的にプロセスの速度をあげる。本発明は、ＳＯＮＥＴ基盤のシステムの背景内のＬＣＡＳ運用実行システム及び方法の背景内で記述されるが、当該技術者は本発明が実際的に広範囲であり、ネットワーク通信及び他の応用におけるハードウェアとソフトウェア機能間のより効率的なバランスから利益を得る全てのシステムに拡張されることを理解するであろう。
本発明の一実施の形態の例では、プロセッサは効率的なやり方でメンバを加算及び削除するために構成され、ここで、プロセッサ・オーバーヘッドは従来のハードウェア基盤状態機械と同様である。共通性は同様の構成チェック、命令解釈、及び装置プログラミングである。しかしながら、本発明によると、本発明に従って構成されるＬＣＡＳプロセッサは著しく減らされた処理時間で動作し、重要でないリアルタイムプロセッサ要件を要求しない。安定状態又は正常運用で、プロセッサ・ローディングはない。それゆえ、本発明は、安定状態運用の間にプロセッサの負担を大いに減らすことにより先行技術の欠点を克服する解決を提供する。例えば、メンバを加え又は削除することで、運用のソース及びシンク側の両方に対して、システムは、２個の割り込み（加算運用で）又は１個の割り込み（削除運用）に応答することを必要とするだけである。また、実際上、そのような運用でのメンバごとの処理時間を１ｍｓ以下にできる。ＩＴＵ標準によって定義されるような合計のＬＣＡＳプロトコル完了時間は最小である、そしてこれは特別な実行（ＨＯ:高位、ＬＯ:低位）から独立して行われる、例えば
最良ケース 最悪ケース
ＨＯ 8ms + 4XProp遅れ 70ms + 4XProp遅れ
ＬＯ 128ms + 4XProp遅れ 352ms + 4XProp遅れ
最良ケース 最悪ケース
ＨＯ 8ms + 4XProp遅れ 70ms + 4XProp遅れ
ＬＯ 128ms + 4XProp遅れ 352ms + 4XProp遅れ
障害事件が発生した場合、本発明は障害メンバに対して１００ミリ秒以内に割り込みへの応答を提供する。割り込みのためのＬＣＡＳ障害レートを、ＬＯに対して、８障害メンバ状態メッセージ受信まで３２ｍｓ毎、そしてＨＯに対して、８障害メンバ状態メッセージ受信まで２ｍｓ毎にできる。全体として、プロセッサ実行時間はＬＣＡＳプロトコル実行に関して実質的に重要ではない。
配列
更に、本発明は、ＬＣＡＳを実行するために配列システムを提供する、そこでデータ配列器が入力データのチャンネルを配列するために構成される。一実施の形態の例では、データ配列器は、第一のメモリに入力データを受信するための書き込み管理手段を含む。そして、書き込み管理手段はマルチ・チャンネルからのバイトを、第二メモリを持つマルチ・チャンネル透過モジュール（ＭＣＴ）に書き込む。そのＭＣＴは、書き込み管理手段からの受信入力データを記憶するために構成され、第二メモリで、別々のチャネルのためにデータを別々に保持する。配列システムは、更に、１列の配列方法で第二メモリに記憶される入力データを第三のメモリに読み出すために構成される読み出し管理手段を含む。一実施の形態の例では、読み出し管理手段が、ＶＣＧから全データを受信するとき仮想連結グループ（ＶＣＧ）を作るチャンネルグループからのチャンネルデータを読み出すために構成される。ＬＣＡＳ型処理を実行するために構成されるシステムでは、異なる個別の仮想連結チャンネルグループが異なる時間で伝送の受信終了で到着する。本発明によれば、読み出し管理手段は、チャンネルデータが、全グループメンバデータが到着するまでＭＣＴ内の空間を充填することを可能にする。その時点で、それらは読み出し準備され、そして引き続く連鎖解除のような処理に送られる。また、配列処理の一部として連鎖解除を実行することも可能である。好ましい実施の形態の例では、配列は、個別チャンネルデータの連鎖の変更から分離して実行される。
更に、本発明は、ＬＣＡＳを実行するために配列システムを提供する、そこでデータ配列器が入力データのチャンネルを配列するために構成される。一実施の形態の例では、データ配列器は、第一のメモリに入力データを受信するための書き込み管理手段を含む。そして、書き込み管理手段はマルチ・チャンネルからのバイトを、第二メモリを持つマルチ・チャンネル透過モジュール（ＭＣＴ）に書き込む。そのＭＣＴは、書き込み管理手段からの受信入力データを記憶するために構成され、第二メモリで、別々のチャネルのためにデータを別々に保持する。配列システムは、更に、１列の配列方法で第二メモリに記憶される入力データを第三のメモリに読み出すために構成される読み出し管理手段を含む。一実施の形態の例では、読み出し管理手段が、ＶＣＧから全データを受信するとき仮想連結グループ（ＶＣＧ）を作るチャンネルグループからのチャンネルデータを読み出すために構成される。ＬＣＡＳ型処理を実行するために構成されるシステムでは、異なる個別の仮想連結チャンネルグループが異なる時間で伝送の受信終了で到着する。本発明によれば、読み出し管理手段は、チャンネルデータが、全グループメンバデータが到着するまでＭＣＴ内の空間を充填することを可能にする。その時点で、それらは読み出し準備され、そして引き続く連鎖解除のような処理に送られる。また、配列処理の一部として連鎖解除を実行することも可能である。好ましい実施の形態の例では、配列は、個別チャンネルデータの連鎖の変更から分離して実行される。
連鎖と連鎖解除
更に、本発明はＶＣＧからチャンネルデータを連鎖するための新しいシステムと方法を提供する。そのシステムは、ＶＣＧのメンバチャンネルの所定の伝送スロット順に従ってデータバイトを再整理し、動的メンバ資格変更を処理するために構成される連鎖モジュールを含む。そのシステムは、更に、ＬＣＡＳをサポートするためにＶＣＧメンバ資格変更を実行するダブル・バッファプロセスを実行するモジュールを可能にするために構成される少なくとも２個のバッファを含む。読み出し管理手段は、１個のバッファからメンバ資格変更データを読み出すために構成され、そして書き込み管理手段は、別のバッファにメンバ資格変更データを書き込むために構成される、ここで読み出し及び書き込み管理手段の書き込み及び読み出し機能は２個のバッファ間で交互に入れ替わる。１実施の形態の例では、各バッファのバイト容量は、ＶＣＧメンバの数に等しいかより大きい。
更に、本発明はＶＣＧからチャンネルデータを連鎖するための新しいシステムと方法を提供する。そのシステムは、ＶＣＧのメンバチャンネルの所定の伝送スロット順に従ってデータバイトを再整理し、動的メンバ資格変更を処理するために構成される連鎖モジュールを含む。そのシステムは、更に、ＬＣＡＳをサポートするためにＶＣＧメンバ資格変更を実行するダブル・バッファプロセスを実行するモジュールを可能にするために構成される少なくとも２個のバッファを含む。読み出し管理手段は、１個のバッファからメンバ資格変更データを読み出すために構成され、そして書き込み管理手段は、別のバッファにメンバ資格変更データを書き込むために構成される、ここで読み出し及び書き込み管理手段の書き込み及び読み出し機能は２個のバッファ間で交互に入れ替わる。１実施の形態の例では、各バッファのバイト容量は、ＶＣＧメンバの数に等しいかより大きい。
個別に又は組み合わせて用いることができる異なる実施の形態の例の本発明に従って構成されるシステムは、多くの方法に大いなる便益を与える。システムは以下を提供できる、高度に統合された音声／データ可能な低価格次世代固定形式、ＳＯＮＥＴ／ＳＤＨ可能な顧客前提(ＣＰＥ)システム、次世代用の高度に統合された進化したイーサネットサービス配送解決法、ＳＯＮＥＴ／ＳＤＨ可能なＭＳＰＰラインカード、イーサネットからＳＯＮＥＴ（ＥＯＳ）をサポートするネットワーク要素、パケットからＳＯＮＥＴ（ＰＯＳ）及びＴＤＭサービス、ＳＯＮＥＴ／ＳＤＨへのデータトラフィックの高度な（非）集合用のサービスカード／ラインカード、データ及び／又は回路整容システム、高められたイーサネットE-ラインのサポート、Ｅ―ＬＡＮ／ＶＰＬＳ、ＰＷＥデータサービス、及び旧型、ＴＤＭサービス及び多くの他の応用。
本発明は、プロセッサがサービス配達に関する伝送コストを減らす間にこれらのサービスを配達するためのシステムプラットフォームを可能にすることを許す。その上、全般のクライアントアクセス用の低価格イーサネット・インターフェースを用いることにより、本発明に従って構成されるハードウェアとソフトウェア解決は、サービスレートと他のＳＬＡ特徴を可能にできる。これらは、高価なトラックロールなしでクライアントの加入で自主的に要求あり次第容易に修正できる。
本発明の高度に統合された解決法で、システム提供者は、発明によって可能になるコスト／サービス／価値ポイントにより追加配送量を甘受できる。サービス提供者は、サービス多重技術を通じてそれらＯＰＥＸを減らす間にかれらの毎月の収入機会（可能である毎月の割り増しとほぼ同じであるＣＡＰＥＸ支出で）を増やす進んだサービスモデルを可能にすることができる。エンドユーザは、より多くのサービスオプションの利益を得ることができる。本発明は、ギガビット・イーサネット、１０／１００イーサネット、保護されたＳＯＮＥＴ／ＳＤＨ(光又はＭＳＰＰファブリック)、ＰＤＨ拡張バス及びＳＴＳ―４８帯域幅を有する柔軟なインターフェースオプションを全ＳＯＮＥＴ／ＳＤＨ及びパケットで提供する。それは、ＧＦＰ1仮想連結及びＬＣＡＳを利用する存在するＳＯＮＥＴ／ＳＤＨ基盤上でイーサネットサービスの伝送を最適化する。また、それはイーサネット通信ネットワーク上でイーサネットサービスの配達のために通信事業者クラスの解決法を提供する。
本発明に従って構成されるシステムは、広範囲のサービス・プロフィールを可能にする高帯域幅イーサネット仮想専用ライン(Ｅライン)、仮想専用ＬＡＮ(Ｅ―ＬＡＮ及びＶＰＬＳ)及び擬似ワイヤ（ＰＷＥ）サービスの配達を可能にする。また、それは仮想スイッチングを可能にする、そこでは多くの仮想スイッチサービスの複数の歳入がＥ―ＬＡＮを生み、それらの帯域幅、ポート及び統計資源のそれぞれが機能上そして管理の面で隔離される。
本発明の一実施の形態の例では、システムはシステムＬＣＡＳハードウェアの状態に関する状態日付の記憶と管理のために構成されるＬＣＡＳ状態機械を含む。仮想連結（ＶＣＴ）モジュールは、特にそのようなプロセスを呼び出すＩＴＵ標準に従って、システム内で仮想及び標準連結プロセスを実行するために構成される。ＶＣＴモジュールは、ＳＯＮＥＴ／ＳＤＨ論理ポートを介してパケットエンジンでパケット・データを送信、受信又は交換するために構成されるパケットエンジン・インターフェースを含む。更に、ＶＣＴモジュールは、そこに内部ＳＯＮＥＴ／ＳＤＨ交差接続を有して地図化されたデータを有するＳＯＮＥＴ／ＳＤＨトラフィックを送信、受信又は交換するために構成される交差接続インターフェースを含む。システムＶＣＴは、そこに内部ＳＭＴ-１６インターフェースを介して内部ＳＯＮＥＴ／ＳＤＨ交差接続を有して地図化されたデータを有するＳＯＮＥＴ／ＳＤＨトラフィックを交換（送信）するために構成され得る。
ハードウェアシステム
図７を参照して、本発明に従って構成される受信チャンネル用のハードウェアシステムの構成図を例示する。
図７を参照して、本発明に従って構成される受信チャンネル用のハードウェアシステムの構成図を例示する。
図７を参照して、ＬＣＡＳ構成の受信チャンネルの構成を例示する。運用において、データ２０２は、データメンバを配列するシステム２００内の配列器２０４により受信される。別々のプロセスで、連鎖器２０６はＭＦＩ情報に従ってＶＣＧのメンバの連鎖を再整理する。これはすべて、連鎖器と同じデータを受信し、連鎖解除プロセスを制御するＬＣＡＳ制御パケット処理２０８により制御される。そして、出力はバッファ(緩衝器)２１０に送られ、そして多重装置（ＭＵＸ）２１２に送られる。また、多重装置への受信はモジュール２１４からの非・ＮＣＡＴ伝送用のパケット経路オーバーヘッド（ＰＯＨ）処理からの出力である。
本発明によれば、ＬＣＡＳ構成のハードウェアとソフトウェアは最適効率を可能にする新しいやり方に分割される。ＬＣＡＳは、ソフトウェアにおいて主にＩＴＵ標準内で定義される。しかしながら、実際上、応用におけるソフトウェアの排他的利用は遅すぎることが見出された。ハードウェアとソフトウェアのより良い組み合わせが良好な結果を提供することが発見された。一般的に、制御経路に関係するデータはソフトウェアにより制御される。ハードウェアは、データ経路伝送内のような、必要時のみ用いられる。本発明によれば、オーバーヘッドデータの全ての機能は実質的にソフトウェアにより生成される。ハードウェアは、変化が同時に起きることを確認する。プロセスは、基本的にソフトウェア内の全の非・タイミング重要ステップを並べ、そこでハードウェアは制御経路及びデータ経路の同期を提供する。これにより、フックとハードウェアはデータを入れて、データを出すためのソフトウェア用に構成される。
制御経路を単独で考える場合、制御経路の制御は排他的にソフトウェアの領域である。制御パケットに挿入することに対して、ハードウェア・フックはソフトウェアが制御パケットを挿入することを可能にする。抽出では、ハードウェア・フックはソフトウェアがデータストリーム内の除け者制御パケットを読み取ることを可能にする。本質的に、ソフトウェアは変化が起きるべき時に定義する、そしてハードウェアはいつ変化が起きそして変化させることができるかを決定する。これにより、ハードウェアは共時性を提供する。
制御経路及びデータ経路を考えると、構成の受信側では、ソフトウェアは、データ経路サイズ、メンバ数、がＬＣＡＳ制御パケット内の受信済みオーバーヘッドに続くようにハードウェアを構成する。伝送側では、制御とデータ経路を考えると、ソフトウェアはＬＣＡＳ制御パケット内のデータ経路サイズと伝送オーバーヘッドをまず変更するためにハードウェアを指揮する。これら２つの機能は、ソフトウェア及びハードウェア分離ゆえ、ハードウェアにより同時に起きるようになされる。
内部の資源同期化を考えると、異なる仮想連結グループは異なるサイズを有する。従って、いくつかのバッファが異なるグループサイズにサイズ別に分けられる、そしてソフトウェアはバッファサイズを設定するためにハードウェアを制御する。同様に、資源配分はこのソフトウェア及びハードウェア分離を用いることにより実行できる、ここでソフトウェアは資源配分を定義し、そしてハードウェアはそれに応じて応答する。バッファ交換同期において、ソフトウェアは特別なＶＣグループによって用いられるバッファを変更するためにハードウェアを指揮する。ハードウェアは正確に適切な時間で変更を実行する。
当該技術者は、ソフトウェアをメモリの外部又は内部にあるようにでき、又はＣＰＵの外部又は内部にあるようにできることを理解する。それは、同一ラインカード上で又は異なるラインカード上で実行されることができる。また、ソフトウェアは別々の又は類似の基盤に設けることができる。従って、本発明は、ソフトウェアがＣＰＵ上又は特別なチップ上又はチップセット上で内部的又は外部的に用いられるいかなる特別な構成にも限定されない。
図８から図１２を参照して、本発明の第１の実施の形態の例に利用するハードウェアとソフトウェア分離を例示する図表のフロー図が例示される。図８から図１２の構造及びシステムフロー図は、本発明によるシステム運用記述の助けのために例示される。本発明によれば、ＬＣＡＳ業務が、各自動運用を遂行するために構成されるハードウェアで操作の連鎖に分解される、そしてそこでソフトウェアは各業務用の適切な自動操作を発行することに責任がある。
図８を参照して、本発明に従って構成されるソース／シンクＬＣＡＳシステムを例示する。そのシステムはソースの第一ドライバ、ソースのハードウェア制御３０４、シンクのハードウェア制御３０６及びシンクのソフトウェア・ドライバ３０８を含む。操作ステップは、逐次連鎖ステップ内で例示され、ここに記述される。
図９を参照して、運用において、ＮＭＳから新メンバ３１０が加えられるとき、プロセスはステップ３１２に進む、ここでシステムはＩＤＬＥである。これは、新メンバ３１０が加えられるときの運用状態である。ステップ３１４で、制御が設定・加算される、ここでは新メンバが加えられる、そして連鎖番号が１個増やされる、ここでは連鎖番号はＮ＋１に等しい。ステップ３１６で、ＬＣＡＳ制御が送られる。ステップ３１８で、タイマが設定される。ステップ３２０で、加算連鎖が初期化される、そして制御がそれぞれライン連鎖経路３２６及び３２６を介して送られる。ステップ３２８で、検査シーケンス及び検査制御操作が実行される。ステップ３３０で、制御がＮＯＲＭに設定され、そして連鎖数はＮに設定される。ステップ３３２で、制御は連鎖の終了（ＥＯＳ）に設定される、そして連鎖番号はＮ＋１に等しい。ステップ３３４で、ＬＣＡＳ制御を送るための操作が初期化されるそしてステップ３３６で、ペイロードが送られる。ステップ３３８で、ペイロードが標準化され、そしてハードウェア構成要素３０４に送られる。ハードウェアシステムでは、制御ワード発生器／抽出器はペイロードを送信するための用意のペイロード情報を受信する。ステップ３４０で、ペイロード連鎖器はペイロードの連鎖、パケット３４２を確立する。制御ワード発生器／抽出器は、ソースからの加算数連鎖で、発生し、そして制御ワードを、伝送用経路３４４を介してパケット３４２に送る。逆方向では、経路３４６、制御ワードが制御ワード発生器／抽出器３２４により抽出される。そしてパケットは経路３４３を介して送信される、そしてシンク３０６でパケット３４８として受信される。これらパケットは、経路３５２を介してシンクの制御ワードが制御ワード発生器／抽出器３５０によって受信される。パケットが経路３４３を介してソースハードウェアに送り返される場合、制御ワード発生器／抽出器は制御ワードを生成し、それを経路３５４を介してパケットに添付する。そして、制御ワード発生器／抽出器は、ソースハードウェアから受信される制御ワードをソフトウェア・ドライバ３０８に送る。最初に、制御ワード発生器／抽出器３５０からの制御ワードは、ドライバ３０８に、３５５でメンバ資格追加が合格であるかを決定するために経路３５６のＯＫ３５５に送る。検査シーケンスと検査制御操作が、ステップ３６６で実行される。そして、シーケンスはステップ３６４に進む、ここでＲＳ―ＡＣＫフリップを初期化する。一度これら操作が終わると、手順は受信済みペイロードを表示するステップ３６２に進む。メンバ３１１を加算する場合、ＩＤＬＥステップ３７２は初期化され、そして操作はドライバ３０２に逆向きに働く。ＩＤＬＥステップ３７２の後、検査シーケンスと検査制御操作がステップ３７０で初期化される、そして送信ＬＣＡＳ制御は続いてステップ３６８で初期化され、操作は逆に働く。
図１０を参照して、ＬＣＡＳ加算業務連鎖のより詳しい記述が例示される。運用において、プロセス・ドライバ３０２及び３０８は、実質的に従来型のハードウェア基盤の状態機械を置き換えるオーバーヘッドで動作する。本発明によれば、構成検査は、ソースとシンクの双方で共通にできる。更に、命令解釈とデバイスプログラミングは双方に対して同様に共通である。ＬＣＡＳ状態機械は合計処理時間の２０％以下であり、追加の重要な処理のリアルタイム要件を必要としない。安定状態では、正常状態の間のプロセス又は負荷はない、更に、プロセッサは構成変更の間のみに必要とされる。メンバの追加又は削除では、ソースとシンクの双方で著しく操作を減らす。メンバを追加する場合、それに応答するために２つの割り込みしか必要としない。メンバを削除する場合、１つの割り込みしか要求されない。最終解析では、メンバあたり1ミリ秒未満の合計処理時間が要求される。これは、ＬＣＡＳ標準により定義される最小の総合ＬＣＡＳプロトコル完了時間である。結果として、プロセス実行時間はＬＣＡＳプロトコル実行への多大な敬意である。引き続き図１０を参照して、ＬＣＡＳ加算業務連鎖の例を説明するフロー図を例示する。ステップ３８０で、ソースは、新メンバ追加のために制御パケット(ＡＤＤ)を設定送出することにより業務を初期化する。ステップ３８２で、シンクは制御の変化を検出し、そしてメンバ状態変更（ＭＳＴ）を送出する、そしてステップ３８４で、新メンバ上で制御＝ＥＯＳ設定によりメンバを追加する、そして、もし全て存在すれば、前の最後のメンバ上で制御＝ＮＯＲＭとする。ステップ３８６で、シンクは制御の変化を検出し、そしてＲＳ−ＡＣＫ又はＲＳシーケンス受領通知をトグル切換え（トグル）する。
図１１を参照して、新メンバプロセスの追加に関連する通路を、図９を参照してさらに詳細に例示する。運用において、通路1はＩＤＬＥステップ３１２で始まり経路３８８を介して制御ワード発生器／抽出器３２４、ここでパケット３４２に対する制御ワードを発生する、に進む、そしてシンク３０６内にパケット３４８を配達するシンクハードウェア３０６に送信する。そして、制御ワード抽出器は制御ワードを抽出し、新メンバを追加する、そしてまた経路３８８を介してＩＤＬＥステップ３７２に進む。
図１２を参照して、ステップ２は、シンクが制御内の変更を検出し、ＭＳＴ＝ＯＫ命令を送る操作を例示する。これは経路３９０を介して行われる。ドライバ３０８の加算数３８２は、経路３９０を介して命令を生成されたデータパケット３４８に制御ワードを送る制御ワード発生器／抽出器３５０に送る。これらのパケットは、パケット３４２を与えるために経路３９０を介して送信される。そして、制御ワード抽出器３２４はＭＳＴ＝ＯＫ命令を抽出し、そして加算シーケンスを完了するためにそれを加算操作モジュール３２０に送信する。
図１３を参照して、ステップ３では、加算シーケンスモジュール３２０から、プロセスはステップ３２８に進み、そして経路３９２を介して進む、ここで、いかなるものでも存在すれば、ソースはＭＳＴ変更を検出し、そして新メンバ上で制御＝ＥＯＳ及び以前のメンバ上で制御＝ＮＯＲＭに設定することにより数を加算する。更に経路３９２を下って、プロセスは、パケット３４２生成のために同時に制御ワード発生器／抽出器３２４とペイロード連鎖器３４０に進む、引き続き経路３９２を介してシンクハードウェア３０６に進む。そして、制御ワード発生器／抽出器が制御ワード、制御＝ＥＯＳ、を抽出する、そしてプロセスはステップ３５５に進む、ここで新メンバがＯＫとされる。
図１４を参照して、最終ステップでは、シンクが制御内の変更を検知し、ＲＳ-ＡＣＫ又は受領通知命令のＯＮ／ＯＦＦを繰り返す、このプロセスは、下り経路３９４を進む、検査シーケンス及び検査制御で始まり、下り経路３９４を制御ワード発生器／抽出器３５０に進み、制御ワード、受領通知命令を抽出し、それをデータパケット３４８として経路３９４を介して送る。これらのデータパケットは、ソースハードウェア３０４内でデータパケット３４２として受信される、そしてプロセスは、受領通知命令を抽出するためにソースハードウェアの制御ワード発生器／抽出器に進む、そしてプロセスはＮＯＲＭプロセスに戻る。
１．１ アトミック操作
１．２ 逆方向制御情報
本発明によれば、アトミック操作は本来、システムを大いに最適化するソフトウェア命令に応答するハードウェアと共に、ソフトウェアで実行される。逆方向制御情報に関して、図８を参照して、シンク３０３操作は、ＬＣＡＳ運用のシンク又は受信側に置かれ、これら操作を統括する。ＬＣＡＳ接続のシンクで、オリオンは、メンバ状態（ＭＳＴ）及び再シーケンス通知(ＲＳ-ＡＣＫ)などの逆方向制御情報の能力を有する。この情報はソフトウェアによって構成される。更に、この情報がソフトウェアによって変更されるとき、変更は、仮想連結グループ（ＶＣＧ）の全メンバに同時に起きる。変更は、また新ＬＣＡＳ制御パケットの始めに同期される。
１．２ 逆方向制御情報
本発明によれば、アトミック操作は本来、システムを大いに最適化するソフトウェア命令に応答するハードウェアと共に、ソフトウェアで実行される。逆方向制御情報に関して、図８を参照して、シンク３０３操作は、ＬＣＡＳ運用のシンク又は受信側に置かれ、これら操作を統括する。ＬＣＡＳ接続のシンクで、オリオンは、メンバ状態（ＭＳＴ）及び再シーケンス通知(ＲＳ-ＡＣＫ)などの逆方向制御情報の能力を有する。この情報はソフトウェアによって構成される。更に、この情報がソフトウェアによって変更されるとき、変更は、仮想連結グループ（ＶＣＧ）の全メンバに同時に起きる。変更は、また新ＬＣＡＳ制御パケットの始めに同期される。
ＬＣＡＳ接続のソースで、ソースはＭＳＴ及びＲＳ-ＡＣＫのような逆方向制御情報を到来ＬＣＡＳ制御パケットから抽出する。また、ソースはこのデータの有効性を確認するためにＣＲＣ検査を実行する。この情報が変わる場合、ソースプロセッサはソフトウェアに割り込み、ソフトウェアが受信された新しい値を読み取ることを可能にする。
１．３ 順方向制御情報
順方向制御情報に関して、ＬＣＡＳ接続のソースで、ソースプロセッサは連鎖番号（ＳＱ）及び制御ワード（ＣＴＲＬ）のような順方向制御情報を挿入する。この情報はソフトウェアによって構成される。ソフトウェアがこの情報を変更する場合、新しい制御データが次のＬＣＡＳ制御パケットに書き込まれなければならない。更に、データ経路変更は制御経路変更に同期されなければならない。新ＳＱ及びＣＴＲＬ値によって定義される新データ経路構成は、新ＳＱ及びＣＴＲＬ値が書き込まれる制御パケットに続く制御パケットの始めで正確に生じなければならない。
順方向制御情報に関して、ＬＣＡＳ接続のソースで、ソースプロセッサは連鎖番号（ＳＱ）及び制御ワード（ＣＴＲＬ）のような順方向制御情報を挿入する。この情報はソフトウェアによって構成される。ソフトウェアがこの情報を変更する場合、新しい制御データが次のＬＣＡＳ制御パケットに書き込まれなければならない。更に、データ経路変更は制御経路変更に同期されなければならない。新ＳＱ及びＣＴＲＬ値によって定義される新データ経路構成は、新ＳＱ及びＣＴＲＬ値が書き込まれる制御パケットに続く制御パケットの始めで正確に生じなければならない。
ＬＣＡＳ接続のシンクで、シンクプロセッサーはＳＱ及びＣＴＲＬのような順方向制御情報を到来ＬＣＡＳ制御パケットから抽出する。また、シンクプロセッサーはこのデータの有効性を確認するためにＣＲＣ検査を実行する。新ＳＱ又はＣＴＲＬ値が到達する場合、シンクプロセッサーはソフトウェアに割り込み、新しい受信済み値を提示する。チャンネルが「受け入れ」モードにソフトウェアによって構成されていれば、それからシンクプロセッサーは、実際データの抽出を制御するためにそのチャンネルから新ＳＱ又はＣＴＲＬ情報を用いる。データ経路構成変更は、それが新ＳＱ及びＣＴＲＬ値が書き込まれる制御パケットに続く制御パケットの始めで正確に位置づけられるように同期される。
図９から図１４を参照して、ハードウェアとソフトウェア分離を例示する例が示される。
ハードウェア／ソフトウェア区分仕様
２ 概要
この文書はＬＣＡＳ／ＶＣＡＴ登録文書で提供される登録モデルを基礎とした様々なＬＣＡＳシナリオに対して要求されるハードウェアとソフトウェア対話を記述する。ＬＣＡＳの非対称特性を反映して、ソフトウェアが遂行する必要がある操作がそれぞれシンク(シンク)及びソース（ソース）側で別々に議論される。
２ 概要
この文書はＬＣＡＳ／ＶＣＡＴ登録文書で提供される登録モデルを基礎とした様々なＬＣＡＳシナリオに対して要求されるハードウェアとソフトウェア対話を記述する。ＬＣＡＳの非対称特性を反映して、ソフトウェアが遂行する必要がある操作がそれぞれシンク(シンク)及びソース（ソース）側で別々に議論される。
以下のシナリオがこの文章に含まれる。
・ シンク側
o ＶＣＧ作成
o ＶＣＧ削除
o ＶＣＧへ新メンバ供給
o ＶＣＧからメンバ供給解除
o ＶＣＧ帯域幅増加
o ＶＣＧ帯域幅減少
o 故障によるＶＣＧ帯域幅減少
o 逆方向制御情報抽出構成変更
・ ソース側
o ＶＣＧ作成
o ＶＣＧ削除
o ＶＣＧへ新メンバ供給
o ＶＣＧからメンバ供給解除
o ＶＣＧ帯域幅増加
o ＶＣＧ帯域幅減少
o 故障によるＶＣＧ帯域幅減少
o 逆方向制御情報挿入構成変更
・ シンク側
o ＶＣＧ作成
o ＶＣＧ削除
o ＶＣＧへ新メンバ供給
o ＶＣＧからメンバ供給解除
o ＶＣＧ帯域幅増加
o ＶＣＧ帯域幅減少
o 故障によるＶＣＧ帯域幅減少
o 逆方向制御情報抽出構成変更
・ ソース側
o ＶＣＧ作成
o ＶＣＧ削除
o ＶＣＧへ新メンバ供給
o ＶＣＧからメンバ供給解除
o ＶＣＧ帯域幅増加
o ＶＣＧ帯域幅減少
o 故障によるＶＣＧ帯域幅減少
o 逆方向制御情報挿入構成変更
この文章は、エラーの詳細な解析を含まない、そして業務に関する構成中にエラーはないと仮定する。ソフトウェアにＬＣＡＳプロトコル機能を実装するためにオリオンによって提供されるＬＣＡＳ構成及びステータス・インターフェースをいかに用いるかの理解に役立てることが意図される。
３ シンク側シナリオ
３．１ ＶＣＧ作成
ＮＭＳは、それが新シンクＶＣＧを作りたい場合次の操作をシンクノードに指定する。
・ このシンクＶＣＧに用いる受信ＬＰＩＤ
・ ＶＣＧのチャンネル形式
・ 受信チャンネルの識別、もしあれば、それはこのシンクＶＣＧのメンバとして最初に供給される
・ 各初期メンバチャンネルに対して、もしあれば、ＬＣＡＳ逆方向制御情報をそれから抽出するかどうか、そしてもしそうなら、ローカルソースＶＣＧの送信ＬＰＩＤにそれが適合する。異なるメンバチャンネルが、異なるローカルソースＶＣＧsに対して逆方向制御情報を運ぶことは可能である。また、逆方向制御情報は複数又は全ての職メンバチャンネルで抽出されなくすることは可能である。
３．１ ＶＣＧ作成
ＮＭＳは、それが新シンクＶＣＧを作りたい場合次の操作をシンクノードに指定する。
・ このシンクＶＣＧに用いる受信ＬＰＩＤ
・ ＶＣＧのチャンネル形式
・ 受信チャンネルの識別、もしあれば、それはこのシンクＶＣＧのメンバとして最初に供給される
・ 各初期メンバチャンネルに対して、もしあれば、ＬＣＡＳ逆方向制御情報をそれから抽出するかどうか、そしてもしそうなら、ローカルソースＶＣＧの送信ＬＰＩＤにそれが適合する。異なるメンバチャンネルが、異なるローカルソースＶＣＧsに対して逆方向制御情報を運ぶことは可能である。また、逆方向制御情報は複数又は全ての職メンバチャンネルで抽出されなくすることは可能である。
次の仮定がなされる。
・ 受信ポートＬＰＩＤは使われない。（つまり、この受信ＬＰＩＤ用のＲＸ_ＳＫ_ＳＷ_ＣＦＧ_ＥＮビットを設定）そしてそれらは遠隔ソースノードから始まる
・ 初期メンバチャンネル、もしそうなら、シンクＶＣＧと同じ形式である
・ 初期メンバチャンネル、もしそうなら、使用されない（つまり、それらＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットを設定）及びそれらは遠隔シンクＶＣＧから始まる
ソフトウェアはシンクＶＣＧを作るために次の構成ステップを実行する。
１． シンクＶＣＧに割り当てる受信ＬＰＩＤ用にＲＸ_ＳＫ_ＶＣＡＴ_ＥＮとＲＸ_ＳＫ_ＬＣＡＳ_ＥＮビットを設定
２． 全ての可能な連鎖値に対してシンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＭＳＴフィールドをＦＡＩＬに設定する（つまり、このフィールドを全てのものに設定）
３． そのＳＫ_ＳＷ_ＣＦＧ_ＥＮビットをクリアすることにより、リセットＶＣＧからシンクＶＣＧを取り出す。全ての受信チャンネルが、シンクＶＣＧに最初に供給されるべきと指定されれば、残りの構成ステップはこれら受信チャンネルを存在するシンクＶＣＧに供給するときに実行されるそれらと同じである。
・ 受信ポートＬＰＩＤは使われない。（つまり、この受信ＬＰＩＤ用のＲＸ_ＳＫ_ＳＷ_ＣＦＧ_ＥＮビットを設定）そしてそれらは遠隔ソースノードから始まる
・ 初期メンバチャンネル、もしそうなら、シンクＶＣＧと同じ形式である
・ 初期メンバチャンネル、もしそうなら、使用されない（つまり、それらＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットを設定）及びそれらは遠隔シンクＶＣＧから始まる
ソフトウェアはシンクＶＣＧを作るために次の構成ステップを実行する。
１． シンクＶＣＧに割り当てる受信ＬＰＩＤ用にＲＸ_ＳＫ_ＶＣＡＴ_ＥＮとＲＸ_ＳＫ_ＬＣＡＳ_ＥＮビットを設定
２． 全ての可能な連鎖値に対してシンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＭＳＴフィールドをＦＡＩＬに設定する（つまり、このフィールドを全てのものに設定）
３． そのＳＫ_ＳＷ_ＣＦＧ_ＥＮビットをクリアすることにより、リセットＶＣＧからシンクＶＣＧを取り出す。全ての受信チャンネルが、シンクＶＣＧに最初に供給されるべきと指定されれば、残りの構成ステップはこれら受信チャンネルを存在するシンクＶＣＧに供給するときに実行されるそれらと同じである。
３．２ ＶＣＧの削除
ＮＭＳは、それがシンクＶＣＧを削除したい場合シンクノードに次の操作を指定する。
・ このシンクＶＣＧに割り当てる受信ＬＰＩＤ
ＮＭＳは、それがシンクＶＣＧを削除したい場合シンクノードに次の操作を指定する。
・ このシンクＶＣＧに割り当てる受信ＬＰＩＤ
我々は、シンクＶＣＧが削除される前に、そのメンバの全ては供給解除されると仮定する。この場合、ソフトウェアは次の操作を実行する必要がある。
１． そのＳＫ_ＳＷ_ＣＦＧ_ＥＮビットを設定することにより受信ＬＰＩＤをリセットに入れる。
１． そのＳＫ_ＳＷ_ＣＦＧ_ＥＮビットを設定することにより受信ＬＰＩＤをリセットに入れる。
３．３ 新メンバチャンネルをＶＣＧに供給
ＮＭＳは、それが新メンバチャンネルを存在するシンクＶＣＧに供給したい場合、シンクノードに次の構成パラメータを指定する。
・ このシンクＶＣＧに割り当てる受信ＬＰＩＤ
・ このシンクＶＣＧの新メンバとして供給されるべき受信チャンネルの識別
・ 各初期メンバチャンネルに対して、ＬＣＡＳ逆方向制御情報をそれから抽出するかどうか、そしてもしそうなら、ローカルソースＶＣＧの送信ＬＰＩＤにそれが適合する。異なるメンバチャンネルが、異なるローカルソースＶＣＧsに対して逆方向制御情報を運ぶことは可能である。また、逆方向制御情報は複数又は全ての新メンバチャンネルで抽出されなくすることは可能である。
ＮＭＳは、それが新メンバチャンネルを存在するシンクＶＣＧに供給したい場合、シンクノードに次の構成パラメータを指定する。
・ このシンクＶＣＧに割り当てる受信ＬＰＩＤ
・ このシンクＶＣＧの新メンバとして供給されるべき受信チャンネルの識別
・ 各初期メンバチャンネルに対して、ＬＣＡＳ逆方向制御情報をそれから抽出するかどうか、そしてもしそうなら、ローカルソースＶＣＧの送信ＬＰＩＤにそれが適合する。異なるメンバチャンネルが、異なるローカルソースＶＣＧsに対して逆方向制御情報を運ぶことは可能である。また、逆方向制御情報は複数又は全ての新メンバチャンネルで抽出されなくすることは可能である。
次の仮定がなされる。
・ シンクＶＣＧはすでに能動的；つまり、受信ＬＰＩＤ用のＲＸ_ＳＫ_ＶＣＡＴ_ＥＮとＲＸ_ＳＫ_ＬＣＡＳ_ＥＮビットはすでに設定及び受信ＬＰＩＤのＲＸ_ＳＫ_ＳＷ_ＣＦＧ_ＥＮビットは設定されていない。
・ 新メンバチャンネルはシンクＶＣＧと同じ形式である。
・ 新メンバチャンネルは使用されていない（つまり、それらのＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットは設定されている）及びそれらは遠隔ソースノードから始まる
・ シンクＶＣＧはすでに能動的；つまり、受信ＬＰＩＤ用のＲＸ_ＳＫ_ＶＣＡＴ_ＥＮとＲＸ_ＳＫ_ＬＣＡＳ_ＥＮビットはすでに設定及び受信ＬＰＩＤのＲＸ_ＳＫ_ＳＷ_ＣＦＧ_ＥＮビットは設定されていない。
・ 新メンバチャンネルはシンクＶＣＧと同じ形式である。
・ 新メンバチャンネルは使用されていない（つまり、それらのＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットは設定されている）及びそれらは遠隔ソースノードから始まる
ソフトウェアは新メンバチャンネルを供給するために次の操作を実行する。
１． 差分遅延がメンバとしてこれらのチャンネルで保障されることを検査。この詳細がＶＣＡＴシナリオ文章で論議される。
２． 次のように各新メンバを構成する。
・ そのＲＸ_ＣＨ_ＬＰＤＤフィールドをシンクＶＣＧの割り当てる受信ＬＰＩＤに設定する
・ そのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットをクリアする
・ もしチャンネルが、ＬＣＡＳ逆方向制御情報を抽出するために使われていたなら、そのＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＳＯ_ＬＰＩＤフィールドを提供される値に設定する、そしてＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＥＮビットを設定
３． それらのＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットをクリアすることにより新メンバチャンネルをリセットから取り出す。握手の前にそれらの１つもそれらのペイロードを持っていないので、これに対する指示は重要ではない。
４． 含まれる新メンバチャンネルでシンクＶＣＧに差分遅延補償がなされるまで待機する。これは全(新規のものだけではない)メンバチャンネルのＲＸ_ＣＨ_ＶＣＡＴ_ＲＤ_ＳＴＡＴＥビットの観察を介して決定されることができる。全メンバチャンネルがこのビットセットを持つとき、差分遅延補償がなされる。ソフトウェアはこれらのビットを検索でき、又はこの目的のためにそれらの合同割り込みを用いることができる。
５． 差分遅延補償に従う、1マルチ・フレームを待つ（シンクＶＣＧが低又は高位の場合に依存する期間）又は少なくとも１ＬＣＡＳ制御パケットで処理されたチャンネルの全てが確実であるより長く。
６． 全新メンバチャンネルのＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ、ＲＸ_ＣＨ_ＶＣＡＴ_ＳＱとＲＸ_ＣＨ_ＬＣＡＳ_ＣＲＣ_ＥＲＲフィールドを読み出す
ＮＭＳは、シンク側の前にソース側で新メンバチャンネルの供給を実行するので、一度差分遅延補償がシンク側で達成されれば、シンク側は新メンバチャンネルの全てでＩＤＬＥ制御ワードを見る。これらのチャンネルの連鎖番号はシンクＶＣＧによって使用される現在の最大連鎖より大きい値で設定されるべきである。
しかしながら、ＮＭＳ又はソース側の正しい構成又は行動は保証されていない、それゆえソフトウェアは、ＩＤＬＥが制御ワードとして受信され、受信連鎖番号がシンクＶＣＧの現在の最大より大きいかを検査すべきである。もし、何らかのエラーが検出されれば、全メンバチャンネルをリセットに入れて全ての供給業務は取り消される、そしてＮＭＳに障害が通知される。
ＲＸ_ＣＨ_ＬＣＡＳ_ＣＲＣ_ＥＲＲは、制御ワード及び連鎖番号フィールド読み出しが有効であることを確認するために読み出されるべきである。ＣＲＣエラーがなく、制御ワード及び連鎖番号は期待通りと仮定する。
７． １をそれらに書き込むことにより全新メンバチャンネルのＲＸ_ＣＨ_ＶＣＡＴ_ＳＱ_ＣＨＧビットをクリアする
ＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＳＱフィールドのリセット値がゼロであるのでこのステップは必要である。オリオンが新メンバチャンネルで最初の制御パケットを処理したとき、制御パケット内の連鎖番号はゼロでない異なるものを有し、設定すべきＲＸ_ＣＨ_ＶＣＡＴ_ＳＱ_ＣＨＧビットを生じさせる。
１． 差分遅延がメンバとしてこれらのチャンネルで保障されることを検査。この詳細がＶＣＡＴシナリオ文章で論議される。
２． 次のように各新メンバを構成する。
・ そのＲＸ_ＣＨ_ＬＰＤＤフィールドをシンクＶＣＧの割り当てる受信ＬＰＩＤに設定する
・ そのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットをクリアする
・ もしチャンネルが、ＬＣＡＳ逆方向制御情報を抽出するために使われていたなら、そのＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＳＯ_ＬＰＩＤフィールドを提供される値に設定する、そしてＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＥＮビットを設定
３． それらのＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットをクリアすることにより新メンバチャンネルをリセットから取り出す。握手の前にそれらの１つもそれらのペイロードを持っていないので、これに対する指示は重要ではない。
４． 含まれる新メンバチャンネルでシンクＶＣＧに差分遅延補償がなされるまで待機する。これは全(新規のものだけではない)メンバチャンネルのＲＸ_ＣＨ_ＶＣＡＴ_ＲＤ_ＳＴＡＴＥビットの観察を介して決定されることができる。全メンバチャンネルがこのビットセットを持つとき、差分遅延補償がなされる。ソフトウェアはこれらのビットを検索でき、又はこの目的のためにそれらの合同割り込みを用いることができる。
５． 差分遅延補償に従う、1マルチ・フレームを待つ（シンクＶＣＧが低又は高位の場合に依存する期間）又は少なくとも１ＬＣＡＳ制御パケットで処理されたチャンネルの全てが確実であるより長く。
６． 全新メンバチャンネルのＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ、ＲＸ_ＣＨ_ＶＣＡＴ_ＳＱとＲＸ_ＣＨ_ＬＣＡＳ_ＣＲＣ_ＥＲＲフィールドを読み出す
ＮＭＳは、シンク側の前にソース側で新メンバチャンネルの供給を実行するので、一度差分遅延補償がシンク側で達成されれば、シンク側は新メンバチャンネルの全てでＩＤＬＥ制御ワードを見る。これらのチャンネルの連鎖番号はシンクＶＣＧによって使用される現在の最大連鎖より大きい値で設定されるべきである。
しかしながら、ＮＭＳ又はソース側の正しい構成又は行動は保証されていない、それゆえソフトウェアは、ＩＤＬＥが制御ワードとして受信され、受信連鎖番号がシンクＶＣＧの現在の最大より大きいかを検査すべきである。もし、何らかのエラーが検出されれば、全メンバチャンネルをリセットに入れて全ての供給業務は取り消される、そしてＮＭＳに障害が通知される。
ＲＸ_ＣＨ_ＬＣＡＳ_ＣＲＣ_ＥＲＲは、制御ワード及び連鎖番号フィールド読み出しが有効であることを確認するために読み出されるべきである。ＣＲＣエラーがなく、制御ワード及び連鎖番号は期待通りと仮定する。
７． １をそれらに書き込むことにより全新メンバチャンネルのＲＸ_ＣＨ_ＶＣＡＴ_ＳＱ_ＣＨＧビットをクリアする
ＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＳＱフィールドのリセット値がゼロであるのでこのステップは必要である。オリオンが新メンバチャンネルで最初の制御パケットを処理したとき、制御パケット内の連鎖番号はゼロでない異なるものを有し、設定すべきＲＸ_ＣＨ_ＶＣＡＴ_ＳＱ_ＣＨＧビットを生じさせる。
この時点で、供給業務はシンクＶＣＧの観点から成功裏に完了する、そしてＮＭＳに成功を通知することができる。
３．４ ＶＣＧからの供給解除メンバチャンネル
ＮＭＳは、それが存在するシンクＶＣＧからメンバチャンネルを供給解除したい場合、シンクノードに次の構成パラメータを指定する。
・ このシンクＶＣＧに割り当てる受信ＬＰＩＤ
・ 供給解除されるべき受信チャンネルの識別
ＮＭＳは、それが存在するシンクＶＣＧからメンバチャンネルを供給解除したい場合、シンクノードに次の構成パラメータを指定する。
・ このシンクＶＣＧに割り当てる受信ＬＰＩＤ
・ 供給解除されるべき受信チャンネルの識別
次の仮定がなされる。
・ メンバチャンネルはすでにシンクＶＣＧの供給済みメンバであるが、現在使われていない（つまり、それらのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットが設定されていない制御ワードとしてＩＤＬＥを受信）
・ メンバチャンネルはすでにシンクＶＣＧの供給済みメンバであるが、現在使われていない（つまり、それらのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットが設定されていない制御ワードとしてＩＤＬＥを受信）
ソフトウェアは新メンバチャンネルを供給解除するため次の操作を実行する。
１． ＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットを設定することにより新メンバチャンネルをリセットに入れる。
１． ＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットを設定することにより新メンバチャンネルをリセットに入れる。
この時点で、供給解除業務はシンクＶＣＧの観点から成功裏に完了する、そしてＮＭＳに成功を通知することができる。
３．５ ＶＣＧの帯域幅増加
遠隔ソースは複数メンバチャンネルを追加できると仮定する。したがって、シンク側は、それがそれらのいずれかに対してＭＳＴ＝ＯＫステータスを送る前に加算されるべき全てのメンバチャンネルでＡＤＤ制御ワードを見るまで待機する。シンク側のこの方法は、加算された全メンバチャンネルでＮＯＲＭ／ＥＯＳを見た後に、ＲＳ ＡＣＫを一度だけトグル切換えする。
遠隔ソースは複数メンバチャンネルを追加できると仮定する。したがって、シンク側は、それがそれらのいずれかに対してＭＳＴ＝ＯＫステータスを送る前に加算されるべき全てのメンバチャンネルでＡＤＤ制御ワードを見るまで待機する。シンク側のこの方法は、加算された全メンバチャンネルでＮＯＲＭ／ＥＯＳを見た後に、ＲＳ ＡＣＫを一度だけトグル切換えする。
遠隔ソースが一度に１メンバのみを追加する能力があるとすれば、そのようなソースで複数メンバの加算は、シンクノード展望から多くの別個の業務に分解されるべきである。これは複数メンバの加算の単なる特別な場合であるので、これはオリオン基盤のシンクにいかなる差異も作らない。
ＮＭＳは、シンクノードに次の構成パラメータを指定する。
それがシンクＶＣＧに新メンバを加えたい時。
・ ローカルシンクＶＣＧに割り当てる受信ＬＰＥＤ
・ 加えるべきメンバチャンネルの識別
それがシンクＶＣＧに新メンバを加えたい時。
・ ローカルシンクＶＣＧに割り当てる受信ＬＰＥＤ
・ 加えるべきメンバチャンネルの識別
次の仮定がなされる。
・ メンバチャンネルはすでにシンクＶＣＧの供給済みメンバであるが、ペイロード運搬用には現在使われていない（つまり、それらのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットが設定されていない制御ワードとしてＩＤＬＥを受信）
・ メンバチャンネルはすでにシンクＶＣＧの供給済みメンバであるが、ペイロード運搬用には現在使われていない（つまり、それらのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットが設定されていない制御ワードとしてＩＤＬＥを受信）
ソフトウェアはメンバチャンネルを追加するために次の操作を実行する。
１． 加算すべき各メンバチャンネルはＡＤＤ制御ワードを受信するか又はタイムアウトが起きるまで待機。
遠隔ソースノードはメンバチャンネルの全てを同時に加えると仮定したので、ソフトウェアは、それらのいずれかにＭＳＴ＝ＯＫを送る前に全てのメンバチャンネルでＡＤＤを受信するために待機する。
ソフトウェアは、全チャンネルが加えられるメンバチャンネルのＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドの観察を介してＡＤＤ制御を受信するときを判断することができる。ソフトウェアは、それらのフィールドを検索し、この目的用にそれらの合同割り込みを利用できる。
ＡＤＤ制御ワードが加算すべき全メンバチャンネルで見られる前にタイムアウトが起きれば、ソフトウェアは、業務を取り消し、ＮＭＳへ障害を報告する。
受信済み制御ワードが加算すべきメンバチャンネルで変わった（検索（ポーリング）又はＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＣＨＧ割り込みのいずれかを介して）とソフトウェアが判断するとき、それは新しい値がＡＤＤであることを検査する。また、ソフトウェアは、ソースノードによりこれらメンバチャンネルに割り当てられた連鎖番号の正しさが確証されるようにその受信済み連鎖番号を読み取る。それらは、現在ローカルシンクＶＣＧで利用される最大の連鎖番号より大きい１つから始まる連続連鎖(シーケンス)を形成する。のプロトコル・エラーは業務の取り消しをもたらし、ＮＭＳに障害を報告する。
２． 加えるべき各メンバチャンネルに対して、そのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットを設定する
３． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＭＳＴフィールドに加えるべきメンバチャンネルに応じた連鎖番号用にシャドウＭＳＴビットをＯＫに設定する。
他のメンバ用のシャドウＭＳＴビットは能動的なものと同じく残る。
４． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
５． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＣＨＧ_ＤＯＮＥビットが設定されるまで待機。
ソフトウェアは、ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＣＨＧ_ＤＯＮＥ割り込み、又はこのため用のＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＣＨＧ_ＤＯＮＥビットの検索のどちらにも利用できる。
６． 加えるべき各メンバチャンネルがＮＯＲＭ／ＥＯＳワード又はプロトコル・エラーを受信するか又はタイムアウトが起きるまで待機。
遠隔ソースノードはメンバチャンネルの全てを同時に加えると仮定したので、ソースは同時に新メンバ受信チャンネルでＮＯＲＭ／ＥＯＳを送り始めると期待する。ソフトウェアは、それがＲＳ-ＡＣＫをトグル切換えする前に新メンバチャンネルの全てでＮＯＲＭ／ＥＯＳ制御を見るまで待機する。
ソフトウェアが、受信済み制御ワードが加えるべきメンバチャンネルで変わった（ポーリング又はＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＣＨＧ割り込みのいずれかを介して）と判断したとき、新しい値は、チャンネルが最高の連鎖番号を持っているかどうかに依存してＮＯＲＭ又はＥＯＳのいずれかであることを検査すべきである。
タイムアウト期間内に全メンバチャンネルからシンクがＮＯＲＭ／ＥＯＳを見なければ、業務は取り消される必要がある。そのようにするために、ソフトウェアは、加えられるべきメンバチャンネルの全てのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットをクリアする。
最も大きい連鎖番号を有する１つを除いて、新受信メンバチャンネルは現在ＮＯＲＭを受信している。最も大きい連鎖番号を有する１つは現在ＥＯＳを受信している。それらの連鎖番号は以前のように残る。同様にこれは検査されるべきである。
また、ソフトウェアは前に最も大きい連鎖番号を有するメンバ受信チャンネルのＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドを検査する。
前の最後の番号以外で、同様に存在する受信チャンネル（もしあれば）に対して連鎖番号と制御ワードが変化しないと仮定する。
業務中に何らかのプロトコル・エラーを検出すれば、ＶＣＧはリセットされる必要がある、そしてＮＭＳに障害が通知される。
７． ローカルシンクＶＣＧ用のＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＲＳ_ＡＣＫビットのシャドウ・コピーをトグル切換えする。
８． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
９． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ_ＣＨＧ_ＤＯＮＥビットが設定されるまで待機する。
１． 加算すべき各メンバチャンネルはＡＤＤ制御ワードを受信するか又はタイムアウトが起きるまで待機。
遠隔ソースノードはメンバチャンネルの全てを同時に加えると仮定したので、ソフトウェアは、それらのいずれかにＭＳＴ＝ＯＫを送る前に全てのメンバチャンネルでＡＤＤを受信するために待機する。
ソフトウェアは、全チャンネルが加えられるメンバチャンネルのＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドの観察を介してＡＤＤ制御を受信するときを判断することができる。ソフトウェアは、それらのフィールドを検索し、この目的用にそれらの合同割り込みを利用できる。
ＡＤＤ制御ワードが加算すべき全メンバチャンネルで見られる前にタイムアウトが起きれば、ソフトウェアは、業務を取り消し、ＮＭＳへ障害を報告する。
受信済み制御ワードが加算すべきメンバチャンネルで変わった（検索（ポーリング）又はＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＣＨＧ割り込みのいずれかを介して）とソフトウェアが判断するとき、それは新しい値がＡＤＤであることを検査する。また、ソフトウェアは、ソースノードによりこれらメンバチャンネルに割り当てられた連鎖番号の正しさが確証されるようにその受信済み連鎖番号を読み取る。それらは、現在ローカルシンクＶＣＧで利用される最大の連鎖番号より大きい１つから始まる連続連鎖(シーケンス)を形成する。のプロトコル・エラーは業務の取り消しをもたらし、ＮＭＳに障害を報告する。
２． 加えるべき各メンバチャンネルに対して、そのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットを設定する
３． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＭＳＴフィールドに加えるべきメンバチャンネルに応じた連鎖番号用にシャドウＭＳＴビットをＯＫに設定する。
他のメンバ用のシャドウＭＳＴビットは能動的なものと同じく残る。
４． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
５． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＣＨＧ_ＤＯＮＥビットが設定されるまで待機。
ソフトウェアは、ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＣＨＧ_ＤＯＮＥ割り込み、又はこのため用のＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＣＨＧ_ＤＯＮＥビットの検索のどちらにも利用できる。
６． 加えるべき各メンバチャンネルがＮＯＲＭ／ＥＯＳワード又はプロトコル・エラーを受信するか又はタイムアウトが起きるまで待機。
遠隔ソースノードはメンバチャンネルの全てを同時に加えると仮定したので、ソースは同時に新メンバ受信チャンネルでＮＯＲＭ／ＥＯＳを送り始めると期待する。ソフトウェアは、それがＲＳ-ＡＣＫをトグル切換えする前に新メンバチャンネルの全てでＮＯＲＭ／ＥＯＳ制御を見るまで待機する。
ソフトウェアが、受信済み制御ワードが加えるべきメンバチャンネルで変わった（ポーリング又はＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＣＨＧ割り込みのいずれかを介して）と判断したとき、新しい値は、チャンネルが最高の連鎖番号を持っているかどうかに依存してＮＯＲＭ又はＥＯＳのいずれかであることを検査すべきである。
タイムアウト期間内に全メンバチャンネルからシンクがＮＯＲＭ／ＥＯＳを見なければ、業務は取り消される必要がある。そのようにするために、ソフトウェアは、加えられるべきメンバチャンネルの全てのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットをクリアする。
最も大きい連鎖番号を有する１つを除いて、新受信メンバチャンネルは現在ＮＯＲＭを受信している。最も大きい連鎖番号を有する１つは現在ＥＯＳを受信している。それらの連鎖番号は以前のように残る。同様にこれは検査されるべきである。
また、ソフトウェアは前に最も大きい連鎖番号を有するメンバ受信チャンネルのＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドを検査する。
前の最後の番号以外で、同様に存在する受信チャンネル（もしあれば）に対して連鎖番号と制御ワードが変化しないと仮定する。
業務中に何らかのプロトコル・エラーを検出すれば、ＶＣＧはリセットされる必要がある、そしてＮＭＳに障害が通知される。
７． ローカルシンクＶＣＧ用のＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＲＳ_ＡＣＫビットのシャドウ・コピーをトグル切換えする。
８． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
９． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ_ＣＨＧ_ＤＯＮＥビットが設定されるまで待機する。
この時点で、業務はシンクＶＣＧの観点から成功裏に完了する、そしてＮＭＳに通知することができる。
３．６ ＶＣＧの帯域幅減少
シンク側は、自律的にＮＭＳからの要請を得ずにソース側（つまり、ＮＯＲＭ／ＥＯＳからＩＤＬＥに変更する受信済み制御ワード）から要求を取り除くために応答する。ソース側は、それがＮＭＳから減少帯域幅要求を得るとき、取り除き要求を送る。ソース側がシンクから適切な通知を得るとき（つまり、取り除いたメンバのＭＳＴ＝ＦＡＩＬを受信し、そしてＲＳ_ＡＣＫトグル切換えを見る）、そしてそれはＮＭＳに報告し、そしてもし望めばメンバの供給解除のためにシンク側に頼むことができる。
シンク側は、自律的にＮＭＳからの要請を得ずにソース側（つまり、ＮＯＲＭ／ＥＯＳからＩＤＬＥに変更する受信済み制御ワード）から要求を取り除くために応答する。ソース側は、それがＮＭＳから減少帯域幅要求を得るとき、取り除き要求を送る。ソース側がシンクから適切な通知を得るとき（つまり、取り除いたメンバのＭＳＴ＝ＦＡＩＬを受信し、そしてＲＳ_ＡＣＫトグル切換えを見る）、そしてそれはＮＭＳに報告し、そしてもし望めばメンバの供給解除のためにシンク側に頼むことができる。
明瞭にこの文書に記述されないが、選択肢は、たとえチャンネルがＮＯＲＭ／ＥＯＳ状態（つまり、ソース側が取り除き要求を開始していない）にあってもメンバチャンネルを取り除くためにＮＭＳがシンク側に頼めることである。この場合、あたかもソース側からそのチャネルのＩＤＬＥを受け取ったかのようにシンク側は作用するが、それはＲＳ_ＡＣＫ信号をソース側に送らない。そして、同様に望めば、チャンネルを供給解除できる。
遠隔ソースは、同時に複数チャンネルを取り除こうと試みる、つまり、複数チャンネルの制御ワードは同じマルチ・フレームのＩＤＬＥに変化し得る。シンク側ソフトウェアはそれを取り扱うことができる。
ソフトウェアがシンクＶＣＧのメンバチャンネルでＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＣＨＧ割り込みを受信するとき、それは次の操作を実行する。
１． 約２Ｋコアクロックを待ち、そしてＶＣＧの全メンバのＲＸ_ＣＨＪＬＣＡＳ_ＣＴＲＬとＲＸ_ＣＨ_ＶＣＡＴ-ＳＱ1数を読み取る。
これは、ソフトウェアが複数のメンバチャンネルがＩＤＬＥ制御ワードを受信しているかどうかを判断することを可能にする。また、それはプロトコル・エラーに対する検査を可能にする。
取り除かれるチャンネルの連鎖番号に依存して、残留メンバ受信チャンネルの連鎖番号及び／又は制御ワードは変化し得る。例えば、取り除かれるチャンネルメンバが最も高い連鎖番号を有していれば、次に高い連鎖番号を有するメンバ受信チャンネルの制御ワードは、ＥＯＳに変わる。
２． ＩＤＬＥ制御ワードを受信する各メンバチャンネルに対して、メンバの前の（つまり、それがＩＤＬＥを受信し始める前）連鎖番号に対応するシンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＭＳＴフィールド内のビットをＦＡＩＬに設定する。
３． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
４． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機。
５． ローカルシンクＶＣＧ用のＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＲＳ_ＡＣＫビットのシャドウ・コピーをトグル切換えする。
６． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
７． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機。
８． 取り除くメンバチャンネルのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットをクリアする。
この時点で、業務はシンクＶＣＧの観点から成功裏に完了する、そしてＮＭＳに通知することができる。
１． 約２Ｋコアクロックを待ち、そしてＶＣＧの全メンバのＲＸ_ＣＨＪＬＣＡＳ_ＣＴＲＬとＲＸ_ＣＨ_ＶＣＡＴ-ＳＱ1数を読み取る。
これは、ソフトウェアが複数のメンバチャンネルがＩＤＬＥ制御ワードを受信しているかどうかを判断することを可能にする。また、それはプロトコル・エラーに対する検査を可能にする。
取り除かれるチャンネルの連鎖番号に依存して、残留メンバ受信チャンネルの連鎖番号及び／又は制御ワードは変化し得る。例えば、取り除かれるチャンネルメンバが最も高い連鎖番号を有していれば、次に高い連鎖番号を有するメンバ受信チャンネルの制御ワードは、ＥＯＳに変わる。
２． ＩＤＬＥ制御ワードを受信する各メンバチャンネルに対して、メンバの前の（つまり、それがＩＤＬＥを受信し始める前）連鎖番号に対応するシンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＭＳＴフィールド内のビットをＦＡＩＬに設定する。
３． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
４． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機。
５． ローカルシンクＶＣＧ用のＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＲＳ_ＡＣＫビットのシャドウ・コピーをトグル切換えする。
６． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
７． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機。
８． 取り除くメンバチャンネルのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットをクリアする。
この時点で、業務はシンクＶＣＧの観点から成功裏に完了する、そしてＮＭＳに通知することができる。
３．６ 故障によるＶＣＧの帯域幅減少
シンク側ソフトウェアは使用中のメンバチャンネルで検出される障害に応答する必要がある（つまり、ＮＯＲＭ7ＥＯＳ状態内）。チャンネルがプロテクト(保護付き)であるかどうかに依存してメンバチャンネルに影響する故障(例えば、ＬＯS、ＬＯF、ＬＯP、ＯＯＭ)の扱いに考えるべき２つの場合がある。
シンク側ソフトウェアは使用中のメンバチャンネルで検出される障害に応答する必要がある（つまり、ＮＯＲＭ7ＥＯＳ状態内）。チャンネルがプロテクト(保護付き)であるかどうかに依存してメンバチャンネルに影響する故障(例えば、ＬＯS、ＬＯF、ＬＯP、ＯＯＭ)の扱いに考えるべき２つの場合がある。
もしチャンネルがプロテクトでなければ、ソフトウェアは次の操作を実行する。
１． 障害チャンネルのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットをクリアする
２． シンクＶＣＧのＳＫ_ＬＣＡＳ_ＩＮＳ_ＭＳＴフィールド内の障害メンバに対応するシャドウＭＳＴビットをＦＡＩＬに設定する。
３． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
４． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機する。
１． 障害チャンネルのＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットをクリアする
２． シンクＶＣＧのＳＫ_ＬＣＡＳ_ＩＮＳ_ＭＳＴフィールド内の障害メンバに対応するシャドウＭＳＴビットをＦＡＩＬに設定する。
３． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
４． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機する。
もし、チャンネルがプロテクトされていれば、ソフトウェアは回復すべきチャンネル用の定義された期間待機する。もしこれが起きなければ、ソフトウェアはプロテクトされていないチャンネル用の上記ステップを実行する。
プロテクトチャンネルへ切り替えるか障害チャンネル回復のいずれかによるチャンネルの回復上、ソフトウェアは次の操作を実行する。
１． メンバとしてこのチャンネルで差分遅延を補償できるかを検査する
２． 差分遅延補償後、ソフトウェアはチャンネルの制御ワードがＤＮＵであることを検出する。
３． メンバチャンネル用にＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットを設定する
４． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＭＳＴフィールド内のメンバチャンネルに対応するシャドウＭＳＴビットをＯＫに設定する。
５． シンクＶＣＧのＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
６． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機する。
１． メンバとしてこのチャンネルで差分遅延を補償できるかを検査する
２． 差分遅延補償後、ソフトウェアはチャンネルの制御ワードがＤＮＵであることを検出する。
３． メンバチャンネル用にＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴビットを設定する
４． シンクＶＣＧのＴＸ_ＳＫ_ＬＣＡＳ_ＩＮＳ_ＭＳＴフィールド内のメンバチャンネルに対応するシャドウＭＳＴビットをＯＫに設定する。
５． シンクＶＣＧのＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬビットをトグル切換えする。
６． ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機する。
３．８ 逆方向制御抽出構成変更
シンクＶＣＧのメンバチャンネルの逆方向制御抽出構成を変えたいとき、ＮＭＳはシンクノードに次の構成パラメータを指定する
・ 逆方向制御抽出構成を変更する必要のあるチャンネルの識別
・ 各そのようなチャンネルに対して、ＬＣＡＳ逆方向制御情報がそれから抽出されたかどうか、そしてもしそうなら、ローカルソースの送信ＬＰＩＤにそれが適用する。
シンクＶＣＧのメンバチャンネルの逆方向制御抽出構成を変えたいとき、ＮＭＳはシンクノードに次の構成パラメータを指定する
・ 逆方向制御抽出構成を変更する必要のあるチャンネルの識別
・ 各そのようなチャンネルに対して、ＬＣＡＳ逆方向制御情報がそれから抽出されたかどうか、そしてもしそうなら、ローカルソースの送信ＬＰＩＤにそれが適用する。
次の仮定がなされる。
・ チャンネルは、すでにシンクVSGsを可能にするＬＣＡＳの供給メンバである
指定メンバチャンネルの逆方向制御抽出構成を変更するために次の操作を実行する。
１． 各新メンバチャンネルを次のように構成する。
・ もしチャンネルをＬＣＡＳ逆方向制御情報を抽出するために利用するならば、そのＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＳＯ_ＬＰＩＤフィールドを提供される値に設定する、そしてそのＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＥＮビットを設定する。それ以外、そのＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＥＮビットをクリアする。
・ チャンネルは、すでにシンクVSGsを可能にするＬＣＡＳの供給メンバである
指定メンバチャンネルの逆方向制御抽出構成を変更するために次の操作を実行する。
１． 各新メンバチャンネルを次のように構成する。
・ もしチャンネルをＬＣＡＳ逆方向制御情報を抽出するために利用するならば、そのＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＳＯ_ＬＰＩＤフィールドを提供される値に設定する、そしてそのＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＥＮビットを設定する。それ以外、そのＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＥＮビットをクリアする。
４ ソース側シナリオ
ソースノードソフトウェア及びメンバへの送信連鎖番号の非ＮＭＳ管理手段割り当ては、送信ＶＣＧのチャンネルを送信すると仮定する。
ソースノードソフトウェア及びメンバへの送信連鎖番号の非ＮＭＳ管理手段割り当ては、送信ＶＣＧのチャンネルを送信すると仮定する。
４．１ ＶＣＧ作成
ＮＭＳは、新規ソースＶＣＧを作りたい時、ソースノードに次の操作を指定する。
・ このソースＶＣＧに用いられる送信ＬＰＩＤ
・ ＶＣＧのチャンネル形式
・ もしあれば、このソースＶＣＧのメンバとして最初に供給される送信チャンネルの識別
・ もしあれば、初期メンバチャンネルに対して、ＬＣＡＳ逆方向制御情報がそれに挿入されるかどうか、そしてもしそうであれば、ローカルシンクＶＣＧの受信ＬＰＩＤにそれを適用する。異なるメンバチャンネルが、異なるローカルシンクＶＣＧｓ用の逆方向制御情報を運ぶことが可能である。逆方向制御情報が初期メンバチャンネルのいくつかに又は全てに挿入されないこともまた可能である。
ＮＭＳは、新規ソースＶＣＧを作りたい時、ソースノードに次の操作を指定する。
・ このソースＶＣＧに用いられる送信ＬＰＩＤ
・ ＶＣＧのチャンネル形式
・ もしあれば、このソースＶＣＧのメンバとして最初に供給される送信チャンネルの識別
・ もしあれば、初期メンバチャンネルに対して、ＬＣＡＳ逆方向制御情報がそれに挿入されるかどうか、そしてもしそうであれば、ローカルシンクＶＣＧの受信ＬＰＩＤにそれを適用する。異なるメンバチャンネルが、異なるローカルシンクＶＣＧｓ用の逆方向制御情報を運ぶことが可能である。逆方向制御情報が初期メンバチャンネルのいくつかに又は全てに挿入されないこともまた可能である。
次の仮定がなされる。
・ 送信ポートＬＰＥＤは使用されていない（つまり、リセットにない非送信チャンネルはこのＬＰＩＤへのそのＴＸ_ＣＨ_ＬＰＩＤフィールド・セットを有する）
・ もしあれば、初期メンバチャンネルはソースＶＣＧと同じ形式である
・ もしあれば、初期メンバチャンネルは利用されていない（つまり、それらＴＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットが設定されている）、そしてそれらは遠隔シンクノードに一定の経路で送られる
・ 送信ポートＬＰＥＤは使用されていない（つまり、リセットにない非送信チャンネルはこのＬＰＩＤへのそのＴＸ_ＣＨ_ＬＰＩＤフィールド・セットを有する）
・ もしあれば、初期メンバチャンネルはソースＶＣＧと同じ形式である
・ もしあれば、初期メンバチャンネルは利用されていない（つまり、それらＴＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットが設定されている）、そしてそれらは遠隔シンクノードに一定の経路で送られる
ソフトウェアは、ソースＶＣＧ作成のために次の構成ステップを実行する。
１． ソースＶＣＧに割り当てられる送信ＬＰＩＤ用のＴＸ_ＳＯ_ＶＣＡＴ_ＥＮ及びＴＸ_ＳＯ_ＬＣＡＳ_ＥＮビットを設定する
１． ソースＶＣＧに割り当てられる送信ＬＰＩＤ用のＴＸ_ＳＯ_ＶＣＡＴ_ＥＮ及びＴＸ_ＳＯ_ＬＣＡＳ_ＥＮビットを設定する
もし、どの送信チャンネルもソースＶＣＧに最初に供給されるために指定されるならば、残りの構成ステップは、これら受信チャンネルを存在するソースＶＣＧに供給するとき実行されるそれらと同じである。
４．２ ＶＣＧ削除
我々は、ソースＶＣＧが削除される前に、そのメンバの全てが供給解除されると仮定する。ソースＶＣＧは実際的にその点でハードウェア展望から削除される。
我々は、ソースＶＣＧが削除される前に、そのメンバの全てが供給解除されると仮定する。ソースＶＣＧは実際的にその点でハードウェア展望から削除される。
４．３ ＶＣＧに入る供給新メンバチャンネル
ＮＭＳは、存在するソースＶＣＧに新メンバチャンネルを供給したい時、次の構成パラメータをソースノードに指定する。
・ このソースＶＣＧに割り当てられる送信ＬＰＩＤ
・ このソースＶＣＧの新メンバとして供給されるべき送信チャンネルの識別
・ 各新メンバチャンネルに対して、ＬＣＡＳ逆方向制御情報がそれに挿入されるかどうか、そしてもしそうであれば、ローカルシンクＶＣＧの受信ＬＰＩＤにそれを適用する。異なるメンバチャンネルが、異なるローカルシンクＶＣＧｓ用の逆方向制御情報を運ぶことが可能である。逆方向制御情報が新メンバチャンネルのいくつかに又は全てに挿入されないこともまた可能である。
ＮＭＳは、存在するソースＶＣＧに新メンバチャンネルを供給したい時、次の構成パラメータをソースノードに指定する。
・ このソースＶＣＧに割り当てられる送信ＬＰＩＤ
・ このソースＶＣＧの新メンバとして供給されるべき送信チャンネルの識別
・ 各新メンバチャンネルに対して、ＬＣＡＳ逆方向制御情報がそれに挿入されるかどうか、そしてもしそうであれば、ローカルシンクＶＣＧの受信ＬＰＩＤにそれを適用する。異なるメンバチャンネルが、異なるローカルシンクＶＣＧｓ用の逆方向制御情報を運ぶことが可能である。逆方向制御情報が新メンバチャンネルのいくつかに又は全てに挿入されないこともまた可能である。
次の仮定がなされる。
・ 送信ＬＰＥＤのＴＸ_ＳＯ_ＶＣＡＴ_ＥＮとＴＸ_ＳＯ_ＬＣＡＳ_ＥＮビットはすでに設定されている
・ 新メンバチャンネルはソースＶＣＧと同じ形式である
・ 新メンバチャンネルは利用されていない（つまり、それらのＴＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットが設定されている）、そしてそれらは遠隔シンクノードに一定の経路で送られる
・ 送信ＬＰＥＤのＴＸ_ＳＯ_ＶＣＡＴ_ＥＮとＴＸ_ＳＯ_ＬＣＡＳ_ＥＮビットはすでに設定されている
・ 新メンバチャンネルはソースＶＣＧと同じ形式である
・ 新メンバチャンネルは利用されていない（つまり、それらのＴＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットが設定されている）、そしてそれらは遠隔シンクノードに一定の経路で送られる
ソフトウェアは、新メンバチャンネルを供給するために次の操作を実行する。
１． 次のように各新メンバチャンネルを構成する
・ そのＴＸ_ＣＨ_ＬＰＩＤフィールドをソースＶＣＧに割り当てられる伝送ＬＰＩＤに設定する
・ もしチャンネルがＬＣＡＳ逆方向制御情報を挿入するために用いられるなら、そのとき、そのＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＳＫ_ＬＰＩＤフィールドを用意される値に設定し、そのＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＥＮビットを設定する
２． それらＴＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットをクリアすることにより、リセットから新メンバチャンネルを外す。握手の前に加えられるそれらのペイロードをそれらのどれも有していないので、これのための順序は重要ではない。
１． 次のように各新メンバチャンネルを構成する
・ そのＴＸ_ＣＨ_ＬＰＩＤフィールドをソースＶＣＧに割り当てられる伝送ＬＰＩＤに設定する
・ もしチャンネルがＬＣＡＳ逆方向制御情報を挿入するために用いられるなら、そのとき、そのＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＳＫ_ＬＰＩＤフィールドを用意される値に設定し、そのＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＥＮビットを設定する
２． それらＴＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットをクリアすることにより、リセットから新メンバチャンネルを外す。握手の前に加えられるそれらのペイロードをそれらのどれも有していないので、これのための順序は重要ではない。
尚、ＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬのリセット値がＩＤＬＥであるので、新メンバチャンネルのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドのシャドウ・コピーをＩＤＬＥに設定し、ソースＶＣＧのＴＸ_ＳＯ_ＬＣＡＳ_ＦＷＤ_ＳＥＬビットをトグル切換えする必要はない。
４．４ ＶＣＧから供給解除メンバチャンネル
ＮＭＳは、存在するソースＶＣＧからメンバチャンネルを供給解除したい時、次の構成パラメータをソースノードに指定する。
・ このソースＶＣＧに割り当てられる送信ＬＰＩＤ
・ 供給解除されるべき送信チャンネルの識別
ＮＭＳは、存在するソースＶＣＧからメンバチャンネルを供給解除したい時、次の構成パラメータをソースノードに指定する。
・ このソースＶＣＧに割り当てられる送信ＬＰＩＤ
・ 供給解除されるべき送信チャンネルの識別
次の仮定がなされる。
・ メンバチャンネルはすでにソースＶＣＧのメンバに供給されているが、それらは現在ペイロードや逆方向制御情報を送信するために使われていない（つまり、それらＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドの能動的コピーがＩＤＬＥに設定され、それらＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＥＮビットが設定されていない）
・ メンバチャンネルはすでにソースＶＣＧのメンバに供給されているが、それらは現在ペイロードや逆方向制御情報を送信するために使われていない（つまり、それらＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドの能動的コピーがＩＤＬＥに設定され、それらＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＥＮビットが設定されていない）
ソフトウェアは、新メンバチャンネルを供給解除するために次の操作を実行する。
１． それらのＴＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットを設定することにより、新メンバチャンネルをリセットに入れる。
１． それらのＴＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットを設定することにより、新メンバチャンネルをリセットに入れる。
この時点で、供給解除業務は、ソースＶＣＧの観点から成功裏に完了する、そしてＮＭＳは成功が通知される。
４．５ ＶＣＧの増加帯域幅
遠隔シンクが同時に複数メンバを加算できると仮定する。これにより、我々は、それが加えられる全のメンバチャネルの加算命令であると認めた後、遠隔シンクはＲＳ_ＡＣＫを一度トグル切換えすることを意味する。複数メンバを加えるとき、ソースソフトウェアは、加えられる全のメンバチャンネルの制御ワードを同じマルチ・フレームのＡＤＤに設定する。
遠隔シンクが同時に複数メンバを加算できると仮定する。これにより、我々は、それが加えられる全のメンバチャネルの加算命令であると認めた後、遠隔シンクはＲＳ_ＡＣＫを一度トグル切換えすることを意味する。複数メンバを加えるとき、ソースソフトウェアは、加えられる全のメンバチャンネルの制御ワードを同じマルチ・フレームのＡＤＤに設定する。
もし遠隔シンクが一度に1メンバのみを加える能力があれば、ソース側ソフトウェアは複数メンバを加える必要がある業務を複数の単一メンバ加算副・業務に分解できる。
一般的に、遠隔シンクが一度に複数のメンバを加算できるかどうかを知ることは可能ではない。シンクは一緒にそれらを認めるが遠隔シンクはそうはしないだろうことを考慮すると、ソースがＡＤＤ制御ワードを複数のメンバに同時に送ることは可能である。それで、ソース側ソフトウェアは複数ＲＳ_ＡＣＫトグル切換えの受信を扱うことができるべきである。容易さのために、この文章内ではそのような場合を議論しない。
ＮＭＳは、それがソースＶＣＧに新しいメンバを加えたい時、次の構成パラメータをソースノードへ指定する。
・ ローカルシンクＶＣＧに割り当てられた受信ＬＰＩＤ
・ 加えるべきメンバチャンネルの識別
・ ローカルシンクＶＣＧに割り当てられた受信ＬＰＩＤ
・ 加えるべきメンバチャンネルの識別
次の仮定がなされる。
・ メンバチャンネルはすでにソースＶＣＧのメンバを供給したが、それらは現在ペイロード（つまり、制御ワードとしてＩＤＬＥを送る）を運ぶために用いられていない
・ メンバチャンネルはすでにソースＶＣＧのメンバを供給したが、それらは現在ペイロード（つまり、制御ワードとしてＩＤＬＥを送る）を運ぶために用いられていない
ソフトウェアはメンバチャンネルを加えるために次の操作を実行する。
１． 加えるべき全のメンバチャンネルのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＡＤＤに設定する
２． ソースＶＣＧに使用される現在の最も大きい連鎖番号（又はゼロ、もしこれがメンバを加える初回の番号であれば）より１つ大きいから始まる、加えるべきメンバに割り当てる連鎖番号
３． 加えるべき各メンバチャンネルのＴＸ_ＣＨ_ＶＣＡＴ_ＰＬ_ＳＱとＴＸ_ＣＨ_ＬＣＡＳ_ＯＨ_ＳＱをそれに割り当てられる連鎖番号に設定する
４． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする
５． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機する
ソフトウェアは、ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥ割り込みに利用又はこのためにＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥビットを検索かのいずれかができる。
６． 加える各メンバがＭＳＴ＝ＯＫステータスを受信又はタイムアウトが起きるまで待機する
ＲＳ_ＡＣＫをトグル切換えする前に加える全てのメンバのために遠隔シンクがＭＳＴ＝ＯＫを送ると我々は仮定したので、ソフトウェアは、それが全てのメンバチャンネルでＭＳＴ＝ＯＫを見るまで待機する。
ソフトウェアは、いつ全チャンネルがソースＶＣＧのＲＸ_ＳＯ_ＬＣＡＳ_ＥＸＴ_ＭＳＴフィールドの観察を介してＭＳＴ＝ＯＫを受信するかを判断できる。ソフトウェアは、このフィールドを検索でき、又は連合ＲＸ_ＳＯ_ＬＣＡＳ_ＥＸＴ_ＭＳＴ_ＣＨＧ割り込みを利用できる。加えられる与えられたチャンネル用のそのフィールド内で捜すべきビットはそのチャンネルに割り当てられた連鎖番号に基づく。
もし、ＭＳＴ＝ＯＫステータスが加えられる全のチャンネルで見られる前にタイムアウトが起きれば、ソフトウェアは業務を取り消し、ＮＭＳに障害を報告する。業務を取り消すために、ソフトウェアは、加えられる全のメンバの制御ワードをＩＤＬＥに設定し、ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする。
７． 加えられるメンバチャンネルのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＮＯＲＭ／ＥＯＳ(最も大きい連鎖番号を持つメンバ用ＥＯＳ)に設定する
８． もし、能動メンバががすでにいるならば、前に最も大きい連鎖を持つ存在するメンバのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＮＯＲＭに設定する
９． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする
１０． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥビットが設定されるまで待機する
１１． ローカルＶＣＧ用の受信されたＲＳ_ＡＣＫ値がトグル切換えする、又はＲＳ_ＡＣＫタイマが切れるまで待機する。
１． 加えるべき全のメンバチャンネルのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＡＤＤに設定する
２． ソースＶＣＧに使用される現在の最も大きい連鎖番号（又はゼロ、もしこれがメンバを加える初回の番号であれば）より１つ大きいから始まる、加えるべきメンバに割り当てる連鎖番号
３． 加えるべき各メンバチャンネルのＴＸ_ＣＨ_ＶＣＡＴ_ＰＬ_ＳＱとＴＸ_ＣＨ_ＬＣＡＳ_ＯＨ_ＳＱをそれに割り当てられる連鎖番号に設定する
４． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする
５． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機する
ソフトウェアは、ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥ割り込みに利用又はこのためにＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥビットを検索かのいずれかができる。
６． 加える各メンバがＭＳＴ＝ＯＫステータスを受信又はタイムアウトが起きるまで待機する
ＲＳ_ＡＣＫをトグル切換えする前に加える全てのメンバのために遠隔シンクがＭＳＴ＝ＯＫを送ると我々は仮定したので、ソフトウェアは、それが全てのメンバチャンネルでＭＳＴ＝ＯＫを見るまで待機する。
ソフトウェアは、いつ全チャンネルがソースＶＣＧのＲＸ_ＳＯ_ＬＣＡＳ_ＥＸＴ_ＭＳＴフィールドの観察を介してＭＳＴ＝ＯＫを受信するかを判断できる。ソフトウェアは、このフィールドを検索でき、又は連合ＲＸ_ＳＯ_ＬＣＡＳ_ＥＸＴ_ＭＳＴ_ＣＨＧ割り込みを利用できる。加えられる与えられたチャンネル用のそのフィールド内で捜すべきビットはそのチャンネルに割り当てられた連鎖番号に基づく。
もし、ＭＳＴ＝ＯＫステータスが加えられる全のチャンネルで見られる前にタイムアウトが起きれば、ソフトウェアは業務を取り消し、ＮＭＳに障害を報告する。業務を取り消すために、ソフトウェアは、加えられる全のメンバの制御ワードをＩＤＬＥに設定し、ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする。
７． 加えられるメンバチャンネルのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＮＯＲＭ／ＥＯＳ(最も大きい連鎖番号を持つメンバ用ＥＯＳ)に設定する
８． もし、能動メンバががすでにいるならば、前に最も大きい連鎖を持つ存在するメンバのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＮＯＲＭに設定する
９． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする
１０． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥビットが設定されるまで待機する
１１． ローカルＶＣＧ用の受信されたＲＳ_ＡＣＫ値がトグル切換えする、又はＲＳ_ＡＣＫタイマが切れるまで待機する。
この時点で、増加帯域幅業務はソースＶＣＧの観点から成功裏に完了し、そしてＮＭＳは成功を知らされることが出きる。
４．６ ＶＣＧの減少帯域幅
遠隔シンクが複数メンバを同時に取り除くことができると仮定する。これにより、我々は、それが取り除かれる全てのメンバチャンネルの除去命令を認めた後に、遠隔シンクがＲＳ_ＡＣＫを一度トグル切換えすることを意味する。複数のメンバを取り除くとき、ソースソフトウェアは、取り除く全てのメンバチャンネルの制御ワードを同じマルチ・フレーム内でＩＤＬＥに設定する。
遠隔シンクが複数メンバを同時に取り除くことができると仮定する。これにより、我々は、それが取り除かれる全てのメンバチャンネルの除去命令を認めた後に、遠隔シンクがＲＳ_ＡＣＫを一度トグル切換えすることを意味する。複数のメンバを取り除くとき、ソースソフトウェアは、取り除く全てのメンバチャンネルの制御ワードを同じマルチ・フレーム内でＩＤＬＥに設定する。
もし、遠隔シンクが一度に1メンバチャンネルのみを取り除くことができるならば、ソース側ソフトウェアは、複数メンバを取り除く必要がある業務を複数の単一メンバ除去副・業務に分解できる。
一般的に、遠隔シンクが一度に複数のメンバを除去できるかどうかを知ることは可能ではない。シンクは一緒にそれらを認めるが遠隔シンクはそうはしないだろうことを考慮すると、ソースがＩＤＬＥ制御ワードを複数のメンバに同時に送ることは可能である。それで、ソース側ソフトウェアは複数ＲＳ_ＡＣＫトグル切換えの受信を扱うことができるべきである。容易さのために、この文章内ではそのような場合を議論しない。
ＮＭＳは、ソースＶＣＧに新メンバを加えたいとき、ソースノードに次の構成パラメータを指定する。
・ ローカルシンクＶＣＧに割り当てる受信ＬＰＩＤ
・ 取り除かれるメンバチャンネルの識別
・ ローカルシンクＶＣＧに割り当てる受信ＬＰＩＤ
・ 取り除かれるメンバチャンネルの識別
次の仮定がなされる。
・ メンバチャンネルはすでに供給され、ペイロードはソースＶＣＧのメンバを運んでいる（つまり、制御ワードとしてＮＯＲＭ／ＥＯＳを送っている）
・ メンバチャンネルはすでに供給され、ペイロードはソースＶＣＧのメンバを運んでいる（つまり、制御ワードとしてＮＯＲＭ／ＥＯＳを送っている）
ソフトウェアは、メンバチャンネルを加えるために次の操作を実行する。
１． 取り除かれる全てのメンバチャンネルのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＩＤＬＥに設定する
２． それらがゼロから始まる連続断片を維持するように残りのメンバのいくつか又は全てに連鎖番号を再割り当てする必要はない。もしそうなら、そしてそのようなメンバのＴＸ_ＣＨ_ＬＣＡＳ_ＯＨ_ＳＱ及びＴＸ_ＣＨ_ＶＣＡＴ_ＰＬ_ＳＱフィールドを新しい連鎖番号に設定する。また、そのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールド値をＮＯＲＭからＥＯＳに変更することが、最も高い連鎖順を持つ残りのメンバに必要であり得る。
３． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする
４． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥビットが設定されるまで待機する
５． 取り除かれる各メンバは、ＭＳＴ＝ＦＡＩＬステータスを受信する又はタイムアウトが起きるまで待機する
ＲＳ_ＡＣＫをトグル切換えする前に取り除く全てのメンバのために遠隔シンクがＭＳＴ＝ＯＫを送ると我々は仮定したので、ソフトウェアは、それが全てのメンバチャンネルでＭＳＴ＝ＦＡＬＬを見るまで待機する。
ソフトウェアは、いつ全チャンネルがソースＶＣＧのＲＸ_ＳＯ_ＬＣＡＳ_ＥＸＴ_ＭＳＴフィールドの観察を介してＭＳＴ＝ＦＡＬＬを受信するかを判断できる。ソフトウェアは、このフィールドを検索でき、又は連合ＲＸ_ＳＯ_ＬＣＡＳ_ＥＸＴ_ＭＳＴ_ＣＨＧ割り込みを利用できる。加えられる与えられたチャンネル用のそのフィールド内で捜すべきビットは、除去が影響する前のそのチャンネルに割り当てられた連鎖番号に基づく。
ローカルＶＣＧ用の受信されたＲＳ_ＡＣＫ値がトグル切換えする、又はＲＳ_ＡＣＫタイマが切れるまで待機する。
１． 取り除かれる全てのメンバチャンネルのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＩＤＬＥに設定する
２． それらがゼロから始まる連続断片を維持するように残りのメンバのいくつか又は全てに連鎖番号を再割り当てする必要はない。もしそうなら、そしてそのようなメンバのＴＸ_ＣＨ_ＬＣＡＳ_ＯＨ_ＳＱ及びＴＸ_ＣＨ_ＶＣＡＴ_ＰＬ_ＳＱフィールドを新しい連鎖番号に設定する。また、そのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールド値をＮＯＲＭからＥＯＳに変更することが、最も高い連鎖順を持つ残りのメンバに必要であり得る。
３． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする
４． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥビットが設定されるまで待機する
５． 取り除かれる各メンバは、ＭＳＴ＝ＦＡＩＬステータスを受信する又はタイムアウトが起きるまで待機する
ＲＳ_ＡＣＫをトグル切換えする前に取り除く全てのメンバのために遠隔シンクがＭＳＴ＝ＯＫを送ると我々は仮定したので、ソフトウェアは、それが全てのメンバチャンネルでＭＳＴ＝ＦＡＬＬを見るまで待機する。
ソフトウェアは、いつ全チャンネルがソースＶＣＧのＲＸ_ＳＯ_ＬＣＡＳ_ＥＸＴ_ＭＳＴフィールドの観察を介してＭＳＴ＝ＦＡＬＬを受信するかを判断できる。ソフトウェアは、このフィールドを検索でき、又は連合ＲＸ_ＳＯ_ＬＣＡＳ_ＥＸＴ_ＭＳＴ_ＣＨＧ割り込みを利用できる。加えられる与えられたチャンネル用のそのフィールド内で捜すべきビットは、除去が影響する前のそのチャンネルに割り当てられた連鎖番号に基づく。
ローカルＶＣＧ用の受信されたＲＳ_ＡＣＫ値がトグル切換えする、又はＲＳ_ＡＣＫタイマが切れるまで待機する。
この時点で、減少帯域幅業務はソースＶＣＧの観点から成功裏に完了し、そしてＮＭＳは成功を知らされることが出きる。
４．７ 故障によるＶＣＧの減少帯域幅
使用中（つまり、ＮＯＲＭ／ＥＯＳ状態にある）の保護なしメンバチャンネルが失敗する時、シンク側は、ＭＳＴ＝ＦＡＩＬステータスをソース側に送る。ソース側はこれを検出する時、それは次の操作を実行する。
１． 全ての失敗メンバチャンねるのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＤＮＵに設定する
２． もし、失敗したチャネルがソースＶＣＧの最後のメンバでなかったら、失敗したチャンネルそのより高い連鎖番号を持った全てのメンバのＴＸ_ＣＨ_ＶＣＡＴ_ＰＬ_ＳＱ フィールドを1減らす。
もし、失敗したチャンネルがソースＶＣＧの最後のメンバであれば、次に高い連鎖順を持つＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＥＯＳに設定する。
３． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする
４． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥが設定されるまで待機する
使用中（つまり、ＮＯＲＭ／ＥＯＳ状態にある）の保護なしメンバチャンネルが失敗する時、シンク側は、ＭＳＴ＝ＦＡＩＬステータスをソース側に送る。ソース側はこれを検出する時、それは次の操作を実行する。
１． 全ての失敗メンバチャンねるのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＤＮＵに設定する
２． もし、失敗したチャネルがソースＶＣＧの最後のメンバでなかったら、失敗したチャンネルそのより高い連鎖番号を持った全てのメンバのＴＸ_ＣＨ_ＶＣＡＴ_ＰＬ_ＳＱ フィールドを1減らす。
もし、失敗したチャンネルがソースＶＣＧの最後のメンバであれば、次に高い連鎖順を持つＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＥＯＳに設定する。
３． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする
４． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥが設定されるまで待機する
失敗メンバチャンネルが回復する時、シンク側はＭＳＴ＝ＯＫステータスをソース側に送る。これをソース側が検出する時、それは次の操作を実行する。
１． もし、回復したチャンネルが最後のメンバであったなら、回復したメンバチャンネルのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＥＯＳに設定、そして次に高い連鎖順を有するメンバのそれをＮＯＲＭに設定する。
それ例外、回復したＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＮＯＲＭに設定する。
２． もし、回復したチャンネルが最後のメンバでなければ、そのチャンネルでより高い連鎖番号を持った全てのメンバのＴＸ_ＣＨ_ＶＣＡＴ_ＰＬ_ＳＱフィールドを1増やす。
３． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする
４． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機する
１． もし、回復したチャンネルが最後のメンバであったなら、回復したメンバチャンネルのＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＥＯＳに設定、そして次に高い連鎖順を有するメンバのそれをＮＯＲＭに設定する。
それ例外、回復したＴＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬフィールドをＮＯＲＭに設定する。
２． もし、回復したチャンネルが最後のメンバでなければ、そのチャンネルでより高い連鎖番号を持った全てのメンバのＴＸ_ＣＨ_ＶＣＡＴ_ＰＬ_ＳＱフィールドを1増やす。
３． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬビットをトグル切換えする
４． ソースＶＣＧのＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥビットを設定するまで待機する
４．８ 逆方向制御挿入構成変更
ＮＭＳは、それがソースＶＣＧのメンバチャンネルの逆方向制御挿入構成を変更したい時、次の構成パラメータをソースノードに指定する。
・ その逆方向制御抽出構成が変更される必要があるチャンネルの識別
・ それぞれのその様なチャンネルに対して、ＬＣＡＳ逆方向制御情報をそれに挿入されるかどうか、そしてもしそうであれば、ローカルシンクＶＣＧの逆方向LPBDにそれを適用する。
ＮＭＳは、それがソースＶＣＧのメンバチャンネルの逆方向制御挿入構成を変更したい時、次の構成パラメータをソースノードに指定する。
・ その逆方向制御抽出構成が変更される必要があるチャンネルの識別
・ それぞれのその様なチャンネルに対して、ＬＣＡＳ逆方向制御情報をそれに挿入されるかどうか、そしてもしそうであれば、ローカルシンクＶＣＧの逆方向LPBDにそれを適用する。
次の仮定がなされる。
・ チャンネルはすでにソースＶＣＧsを可能とするＬＣＡＳの供給メンバである
・ チャンネルはすでにソースＶＣＧsを可能とするＬＣＡＳの供給メンバである
ソフトウェアは、指定されたメンバチャンネルのＬＣＡＳ逆方向制御抽出構成を変更するために次の操作を実行する。
２． 次のように各新メンバを構成する。
・ もし、チャンネルが逆方向制御情報を挿入するために利用されるならば、そのとき、そのＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＳＫ_ＬＰＩＤフィールドを提供する値に設定し、そしてそのＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＥＮビットを設定する。それ以外は、そのＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＥＮビットをクリアする。
２． 次のように各新メンバを構成する。
・ もし、チャンネルが逆方向制御情報を挿入するために利用されるならば、そのとき、そのＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＳＫ_ＬＰＩＤフィールドを提供する値に設定し、そしてそのＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＥＮビットを設定する。それ以外は、そのＴＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＩＮＳ_ＥＮビットをクリアする。
配列
図１５から図１９を参照して、本発明に従って構成される受信チャンネル用のハードウェアシステムの図式図を例示する。これら実施の形態の例は、ＬＣＡＳ機能を例示し、本発明の様々な目新しい実施の形態の例及び機能を例示する受信チャンネルを例示する。これら機能は、本発明に付随するチャンネルの配列、連鎖解除及び他の機能に関連して以下に更に詳細に記述される。
図１５から図１９を参照して、本発明に従って構成される受信チャンネル用のハードウェアシステムの図式図を例示する。これら実施の形態の例は、ＬＣＡＳ機能を例示し、本発明の様々な目新しい実施の形態の例及び機能を例示する受信チャンネルを例示する。これら機能は、本発明に付随するチャンネルの配列、連鎖解除及び他の機能に関連して以下に更に詳細に記述される。
図１５を参照して、本発明によって構成される配列器を例示する。システム４００は、受信チャンネル内の高位及び低位(ＨＯ／ＬＯ)、集合的にＡＮＡとして知られるマルチ・フレーム表示器（ＭＦＩ）分析器を含む。ＡＮＡは、データストリームを書き込み管理手段４０５に送信し、複数の先入れ／先出し（ファースト・イン／ファースト・アウト：ＦＩＦＯ）メモリ記憶配列、ＦＩＦＯ-Ａ(４０６)、ＦＩＦＯ−Ｂ（４０８)、ＦＩＦＯ−Ｎ(４１０)を有する。その様な構成は、当該技術者に良く知られている。本発明によれば、書き込み管理手段は各ＦＩＦＯ内のＶＣＧの各メンバを受信し、データをマルチ・チャンネル透過４１２に書き込む。実施の形態の例では、書き込み管理手段は静的ランダム・アクセス・メモリ(ＳＲＡＭ)により構成される、そしてマルチ・チャンネル透過は動的ランダム・アクセス・メモリ(ＤＲＡＭ)により構成される。当該技術者によって知られている、しかしながら、異なる構成及び異なる形式のメモリ及び記憶構成要素を使用することができる。本発明によれば、読み出し管理手段４１４は、マルチ・チャンネル透過からメモリ記憶に読み出すために構成される。書き込み管理手段同様に、読み出し管理手段は先入れ／先出しＡ（４１６），Ｂ（４１８），．．．，Ｎ（４２０）で構成される。本発明によれば、仮想連結グループ(ＶＣＧ)のメンバが全部そろい、マルチ・チャンネル透過４１２内で配列される時、読み出し管理手段はマルチ・チャンネル透過からそのそれぞれのＦＩＦＯ記憶に読み出す。一度それらが配列されれば、読み出し管理手段は配列済みＶＣＧを連鎖解除器に送信する。実施の形態の例では、読み出し管理手段は静的ランダム・アクセス・メモリ(ＳＲＡＭ)により構成される。当該技術者は、メモリ構成は柔軟であり、メモリ形式又は構成の他の形式が、添付の請求範囲及び等価物で定義される本発明の精神と範囲から逸脱しないで可能であることを理解する。
図１６を参照して、フローチャートが、本発明の実施の形態の例による受信済みチャンネルの１つの操作の説明を示す。ステップ４２４で、入力ＶＣＧチャンネルデータを受信する、例えば、図１５のＡＮＡ４０２で実行される。ステップ４２６で、伝送がＶＣＡＴ伝送かどうかを見るためにＬＣＡＳパケット識別（ＬＰＢＤ)を検査する。もしそうでなければ、伝送はＰＯＨ，図１５の４２２に送られる、そしてプロセスはステップ４２４に戻る。もし、ＬＰＩＤがＶＣＡＴ伝送であることを表せば、プロセスはステップ４３０に進む。ここでデータは書き込み管理手段、ＳＲＡＭであり得る図１5の４０５に記憶される。ステップ４３２で、書き込み管理手段はＭＴＣ，ＤＲＡＭであり得る図１５の４１２を書き込む。ステップ４３４で、それは、ＶＣＧのメンバが配列されているかどうかを判断する。もしそれらがそうでなければ、プロセスは、更にデータを受信するためにステップ４２４に戻る。一度ステップ４３４でそれらは配列する。より詳細な具体例は、更に以下で記述される。そして、ステップ４３６で、ＶＣＧの数が読み出し管理手段により読み出される。ステップ４３８で、データは、連鎖処理用の連鎖解除器に送られ、出力がステップ４４０で出力される。
図１７を参照して、グループのメンバが配列される方法を象徴的に示すブロック図を例示する。ステップ４４８で、データ入力が配列されていない又は適切な連鎖でない入力を受信する。ステップ４５０で、対応するグループを配列する配列を実行する、例えば、この例では１グループ２メンバである。ステップ４５２で、ＶＣＧのメンバが配列され、連鎖順であるように連鎖が並べ替えされる。
図１８を参照して、またそれぞれ受信チャンネルから考察されたときの連鎖解除として考察される、受信チャンネルの配列プロセスの別の例が図式やり方で示される。最初のステップ４４２で、個別のチャンネルＡ、Ｂ、Ｃ及びＤが書き込み管理手段からマルチ・チャンネル透過で受信される。これらは当初読み出し管理手段により読み出される、本発明の実施の形態の例に従えば、間に合って受信される最初のチャンネルは読み出し管理手段により読み出される、そしてＭＦＩ番号はＧＯ状態に設定される。読み出し管理手段には３状態がある。いったん他のチャネルが完全に受信され配列されるとＧＯ状態は、書き込み管理手段から読み出し準備されるＭＣＴへの完全受信済みチャンネルであり、これより同様にＧＯ状態にある。排出(ＤＲＡＩＮ)状態は、チャネルデータの全体がＭＣＴで全部受信されていない及びいまだ完了であるための更なる情報を受信する必要があるチャンネルの状態である。待機（ＷＡＩＴ）又は停滞（ＳＴＡＬＬ）状態は、初期チャンネルに先んじて受信されるが、ＭＦＩが設定されたとき最初の読み出しチャネルを通り過ぎて準備し、そしてチャンネルの全てが配列されるまで待つために設定されるチャンネルである。
見ることができるように、それが受信される最初のチャンネルであるので、チャンネルＡはＧＯ状態にある。ここで、ＭＦＩで番号が設定される。チャンネルＢは排出状態に設定される、なぜならそれは間に合って後に受信され、完了していないゆえ。対照的に、チャンネルＣは事前に受信される、そこでそれは完了し、配列されるべき追い付く他のチャネルを待つための待機状態に設定される。チャンネルＤの場合は同様に、それはまた待機状態に設定される。ＭＦＩは待機又は停滞状態を不要にするためにリセットすることが可能である。しかしながら、ＬＣＡＳ仕様はヒットレス操作を必要とし、そしてＭＦＩをリセットすることはヒットを引き起こす。従って、好ましい実施の形態の例では、いったんグループの最初のチャンネルが受信されればＭＦＩが設定され、そしてグループ内から到来する引き続くメンバはそれにより設定される。
次のステップ４４４で、チャンネルは、それらの全てのデータが到着しＧＯに設定される事実により再配列される。ステップ４４６で、全てのチャンネルＡからＤはＧＯ状態に設定され、それらが上に配列され、ＧＯ状態に入りそして読み出し管理手段から読み出し準備される。この時点で、読み出し管理手段はその全体内のＶＣＧを読み出す。ＶＣＧは、そして連鎖化用の連鎖器に送る。
本発明によれば、単一の基盤で又はチップセットで実装されるハードウェアのモジュラシステムは、受信済みデータの連鎖から独立して受信済みチャネルデータの配列を可能にする。引き続く操作では、受信済みデータの連鎖を並べ替えされる。これは先願に対する改善である、ここでこれらプロセスは１個の単一ステップでなされる。結果として、データは到着し、ジッターなく滑らかに受信回路を出て行く、それは分離をもたらす。操作では、配列が最初になされ、そしてそれらは一度すべて配列される、それは時間領域多重順序でメモリ日付から読み出される。操作はより滑らかで、単調基盤で各スロットがタイムスロット(時間枠)を得る。操作の全ては前もって計画される。バースチネス、過度のバースト又は不確定さは構成に存在しない。各チャンネルは周期的タイムスロットを得、それでデータは滑らかに移動し、流れる。
これは、同一順序で入って引き出されるようにデータが記憶される先の操作とは対照的である。並べ替え又は同期は塊(ｃｈｕｎｋ)でなされ、問題あるバースチネスをもたらす、そしてメモリの良い扱いを利用する。その様な構成は移動パターンを変え、調停が非常に複雑である。本発明によれば、周期的な解決は滑らかであり、配列が最初に実行され、実質的にいかなるバースチネス又はデータ欠損を取り除く。
図１９を参照して、本発明によるＭＦＩ番号を設定するためのフローチャートを例示する。ステップ４５８で、チャンネルデータをメンバチャンネルにより受信する。ステップ４６０で、ＭＦＩ番号をチャンネルから読み出す。ステップ４６２で、それは、チャンネルがグループから読み出された最初のチャンネルであるかどうかを判断する。もしそうであれば、ＭＦＩ番号をグループ用に設定する。そして、もし全メンバデータを受信したならばそれは４８４で判断される、もしそうでなければ、プロセスはステップ４５８に戻る、ここで更なるメンバチャンネルをそれらが着くように書き込む。ステップ４６０で、チャンネルからのＭＦＩが読みだす、そしてもしそれが最初のチャンネルでなければ、プロセスはステップ４６２からステップ４７０に進む、ここで引き続いて受信したチャンネルのＭＦＩを最初のチャンネル確立により設定される設定ＭＦＩと比較する。ステップ４７２で、それはＭＦＩが設定ＭＦＩより大きいかを判断する。もしそれが設定ＭＦＩより大きければ、状態はステップ４７４で待機に設定される。もしそうでなければ、又は状態が設定された後、ステップ４７６でＭＦＩが設定ＭＦＩより小さいかどうかが判断される。もし答えがＹＥＳであれば、前のステップで知られただろうと仮定する、状態はステップ４７８で排出に設定され、プロセスはそれが設定ＭＦＩに等しいかどうかを判断するためにステップ４８０に進む。もしそれが設定ＭＦＩに等しければ、プロセスはステップ４８２においてＧＯで状態を設定し、プロセスは全の番号データが受信されたかどうかを判断するためにステップ４８４に戻る。このプロセスは、全チャンネルを受信するまでステップ４５８及び次のステップとループする。図１８に戻って、これは、チャンネルが受信された後、図１９に記述されるようにＭＦＩが状態を設定する方法を例示する。まだ図１８を参照して、プロセスは図１９で例示され記述される、各チャンネルを受信するように状態を設定する方法を例示する。チャンネルＡが最初に時間内に到着するように、それはＧＯ状態に設定し、最初のＭＦＩを確立する。他のチャンネルを受信した後、そのようなチャンネルＢ、Ｃ及びＤ、ＭＦＩをそれらの状態を設定するために比較する。図１８で、ステップ４４４は、チャンネルＡをＧＯに設定することを示す、なぜならそれが最初に到着するからである。チャンネルの全ては、グループを読み出し更に処理することができる前に、ＧＯ状態に進まなければならない。チャンネルＢを排出（ＤＲＡＩＮ）に設定する、なせならそれはいまだ完全に受信されてないからである、チャンネルＣとＢはチャンネルＢがその伝送を完了するまで待機又は停滞状態にとどまる。ステップ４４６で、一度全チャンネルデータが、全チャンネル、Ａ、Ｂ、Ｃ及びＤから到着すれば、それらは全てＧＯに設定され、読み出し管理手段により読み出し準備ができる。
図１５に戻って、全てがＦＩＦＯ４１６、４１８及び他のＦＩＦＯの各チャンネルデータを受信するＧＯに設定されるとき、読み出し管理手段はチャンネルデータを読み出す。実際上、読み出し管理手段は、全てがＧＯ状態になるまで繰り返しＭＣＴ４１２の指定位置を繰り返し読み出す。一度ＧＯ状態に入れば、読み出し管理手段により全てがそれらの全部で読み出される。操作で、書き込み管理手段はチャンネルデータを受信し、それをＭＣＴメモリ記憶に記憶する、チャンネルデータはＡＮＡ４０２から到着する。実施の形態の例では、書き込み管理手段はＳＲＡＭであり、ＭＣＴはＤＲＡＭである、読み出し管理手段はまたＳＲＡＭであり得る。これにより、書き込み管理手段と読み出し管理手段は、大きな量の記憶用のＤＲＡＭであり得るＭＣＴに比較して小さくできる。書き込み管理手段は、複数チャンネルのデータを受信する間記憶の大きな取り扱いなしで、ＭＣＴに大量のデータを書き込むことができる。ＭＣＴは、それが配列されるまでデータを記憶することができる。一度配列されれば、読み出し管理手段は時間領域多重方法でＭＣＴから読み出すことができる。読み出し管理手段からの出力は、それによりチャンネルデータが並べ替えをされる連鎖解除モジュールに送られる。
５ 概要
実施の形態の例では、受信回路、又はＶＣＴ_ＲＸブロックの機能は複数のモジュールに分散される。実施の形態の例では、モジュールは構成(ＣＦＧ)モジュール、カレンダ／障害／レジスタ(ＣＦＲ)モジュール、ＭＦＩ分析器（ＡＮＡ）モジュール、配列器書き込み管理手段(ＡＬＩＧ＿ＷＲ)、配列器読み出し管理手段(ＡＬＩＧ_ＲＤ)、ＬＣＡＳ／ＶＣ制御器(ＬＶＣ)及びペイロード連鎖解除器(ＤＳＱ)を含む。好ましい実施の形態の例では、非・ＶＣＡＴパケット・トラフィックは、ＶＣＡＴトラフィックよりＶＣＴ_ＲＸブロック内の異なる経路に続く。
実施の形態の例では、受信回路、又はＶＣＴ_ＲＸブロックの機能は複数のモジュールに分散される。実施の形態の例では、モジュールは構成(ＣＦＧ)モジュール、カレンダ／障害／レジスタ(ＣＦＲ)モジュール、ＭＦＩ分析器（ＡＮＡ）モジュール、配列器書き込み管理手段(ＡＬＩＧ＿ＷＲ)、配列器読み出し管理手段(ＡＬＩＧ_ＲＤ)、ＬＣＡＳ／ＶＣ制御器(ＬＶＣ)及びペイロード連鎖解除器(ＤＳＱ)を含む。好ましい実施の形態の例では、非・ＶＣＡＴパケット・トラフィックは、ＶＣＡＴトラフィックよりＶＣＴ_ＲＸブロック内の異なる経路に続く。
構成（ＣＦＧ）
５．１ 概要
ＣＦＧモジュールは全ての総括構成及びステータス・パラメータ及び全ての割り込みステータス・パラメータを維持する。それは全ての他の構成及びそれに実装されるモジュールへのステータスレジスタ用のＣＰＵ要求を指揮する。ＣＦＧモジュールは、複数モジュールからのパラメータを組み合わせるレジスタを実行するために単一ＣＰＵ要求から複数の要求を発生する。
５．１ 概要
ＣＦＧモジュールは全ての総括構成及びステータス・パラメータ及び全ての割り込みステータス・パラメータを維持する。それは全ての他の構成及びそれに実装されるモジュールへのステータスレジスタ用のＣＰＵ要求を指揮する。ＣＦＧモジュールは、複数モジュールからのパラメータを組み合わせるレジスタを実行するために単一ＣＰＵ要求から複数の要求を発生する。
ＣＦＧモジュールは、ＲＸ_ＶＣＴモジュール内で他の全てのモジュールによって用いられる間接アクセス・スキームを実行する。尚、これらモジュール内の全ての構成とステータス・パラメータは間接アクセスを利用する、それに対してＣＦＧブロックのパラメータは直接的にアクセスされる。間接アクセス・スキームは、パケットブロックで用いたものと同じである、つまりそれは自動増加モデルをサポートする。
ＣＦＧモジュールは、割り込み要約ステータスを発生し、オリオンのトップレベルＣＰＵモジュールへの割り込みを発生するために責任がある。
５．２ インターフェース
ＣＦＧモジュールは、ＣＰＵからの構成又はステータス読み出し／書き込み要求を通過させるための別々のポイントからポイントバスを用いるＶＣＴ_ＲＸブロックのすべての他のモジュールにインターフェースする。尚、ＣＦＧモジュールそれ自体はいくつかの構成及び全ての割り込みステータス・パラメータを含むステータス・パラメータを維持する。
ＣＦＧモジュールは、ＣＰＵからの構成又はステータス読み出し／書き込み要求を通過させるための別々のポイントからポイントバスを用いるＶＣＴ_ＲＸブロックのすべての他のモジュールにインターフェースする。尚、ＣＦＧモジュールそれ自体はいくつかの構成及び全ての割り込みステータス・パラメータを含むステータス・パラメータを維持する。
ＡＬＩＧ＿ＷＲモジュールを除く全てのモジュールは、割り込みイベントをＣＦＧモジュールに示すために別々のポイントからポイント割り込みバスを利用する。ＡＬＩＧ＿ＷＲモジュールが生成できる割り込みのみがチャンネル状態メモリのパリティエラーのためのものである。それはパリティエラーイベントを、影響を受けたチャネルの読み出しポインタをだめにすることによってＡＬＩＧ＿ＲＤモジュールに示す。ＡＬＩＧ＿ＲＤモジュールは、ＡＬＩＧ＿ＷＲからのパリティエラーとそれ自身のチャンネル・レベルパリティエラーイベントを組み合わせる。ＡＬＩＧ＿ＲＤとＬＶＣモジュールは同じカレンダで駆動されるので、ＣＦＧブロックはそれらからの同じクロックで起きる割り込みを一列にすることができる。
５．３ 構成及びステータス・パラメータ
実施の形態の例では、ＣＦＧモジュールは次のパラメータを維持する。
・ 全総括構成パラメータ
・ 全チャンネル・レベル割り込み可能構成パラメータ
・ 全シンクポート・レベル割り込み可能構成パラメータ
・ 全ソースポート・レベル割り込み可能構成パラメータ
・ 全総括ステータス・パラメータ
・ 全総括割り込みステータス・パラメータ
・ 全チャンネル・レベル割り込みステータス・パラメータ
・ 全シンクポート・レベル割り込みステータス・パラメータ
・ 全ソースポート・レベル割り込みステータス・パラメータ
実施の形態の例では、ＣＦＧモジュールは次のパラメータを維持する。
・ 全総括構成パラメータ
・ 全チャンネル・レベル割り込み可能構成パラメータ
・ 全シンクポート・レベル割り込み可能構成パラメータ
・ 全ソースポート・レベル割り込み可能構成パラメータ
・ 全総括ステータス・パラメータ
・ 全総括割り込みステータス・パラメータ
・ 全チャンネル・レベル割り込みステータス・パラメータ
・ 全シンクポート・レベル割り込みステータス・パラメータ
・ 全ソースポート・レベル割り込みステータス・パラメータ
これらパラメータは、次のようにフロップ、フリップ・フロップ、又は他のメモリ装置又は構成のような記憶装置を用いて実行される。
・ 総括パラメータはフロップを用いて実行される。
・ シンクポート又はソースポート・レベル割り込み可能及び割り込みステータス・パラメータは、フロップを用いて実行される。
・ チャンネル・レベル割り込み可能及び割り込みステータス・パラメータはメモリを用いて実行される。
・ 総括パラメータはフロップを用いて実行される。
・ シンクポート又はソースポート・レベル割り込み可能及び割り込みステータス・パラメータは、フロップを用いて実行される。
・ チャンネル・レベル割り込み可能及び割り込みステータス・パラメータはメモリを用いて実行される。
ＣＦＧブロック内で維持されるパラメータへのハードウェアとソフトウェア間の衝突は、プロセスをハードウェアとソフトウェアに派遣する衝突アルゴリズムよって取り扱われる。1実施の形態の例では、プロセスは次のようである。
・ もし構成パラメータためのソフトウェアからの書き込み要求がハードウェアからの読み出し要求と衝突するならば、ソフトウェアからの値はハードウェアにより用いられる。
・ もし総括ステータスためのソフトウェアからの書き込み要求、又は割り込みステータス・パラメータがハードウェアからの読み出し要求と衝突するならば、ハードウェアからの値はソフトウェアに渡される。
・ もし構成パラメータためのソフトウェアからの書き込み要求がハードウェアからの読み出し要求と衝突するならば、ソフトウェアからの値はハードウェアにより用いられる。
・ もし総括ステータスためのソフトウェアからの書き込み要求、又は割り込みステータス・パラメータがハードウェアからの読み出し要求と衝突するならば、ハードウェアからの値はソフトウェアに渡される。
５．３．１ 総括構成
ＶＣＡＴ ＤＲＡＭは、サイズ及びグループサイズに従って構成される。これらパラメータは静的である。ＶＣＴ_ＲＸブロックがリセットにない間（又はどんなＶＣＡＴ可能チャネルもリセットにない時）それらは変更されるべきではない。
ＶＣＡＴ ＤＲＡＭは、サイズ及びグループサイズに従って構成される。これらパラメータは静的である。ＶＣＴ_ＲＸブロックがリセットにない間（又はどんなＶＣＡＴ可能チャネルもリセットにない時）それらは変更されるべきではない。
カウンタ(計数器)は、ＯＯＭに入る／出るために及びＬＯＭに入るために構成される。命令は、ＲＸ_ＶＣＡＴ_ＨＯ_ＯＯＭ１＿ＩＮ、ＲＸ_ＶＣＡＴ_Ｈ０＿００Ｍｌ＿０ＵＴ、ＲＸ_ＶＣＡＴ_ＬＯ_ＯＯＭ１＿ＩＮ及びＲＸ_ＶＣＡＴ_ＬＯ_ＯＯＭ１＿ＯＵＴなどの形にある。これらのパラメータはまた静的であり、ＶＣＴ_ＲＸブロックがリセットにない間（又はどんなＶＣＡＴ可能チャネルもリセットにない時）変更されるべきではない。
他のカウンタは、ＬＣＡＳ強固ＣＲＣ警報(ＤＣＲＣ)を設定及びクリアするためにある
それらは、ＲＸ_ＬＣＡＳ_ＤＣＲＣ_Ｎ１、ＲＸ_ＬＣＡＳ_ＤＣＲＣ_Ｋ１などの形である。同様に、これらのパラメータは静的であり、ＶＣＴ_ＲＸブロックがリセットにない間（又はどんなＶＣＡＴ可能チャネルもリセットにない時）変更されるべきではない。
ＭＨ捕捉は、各チャンネル用のＭＦＩ値を捕捉するために構成される。命令は、ＲＸ_ＶＣＡＴ_ＭＨ＿ＣＡＰ＿ＣＨＡＮＬ、... ＲＸ_ＶＣＡＴ_ＭＨ＿ＣＡＰ＿ＣＨＡＮ(n)及びＲＸ_ＶＣＡＴ_ＭＦＩ_ＣＡＰ_ＤＯＮＥ_ＩＮＴ_ＥＮの形である
グループ識別は、同様に捕捉される。命令は、ＲＸ-ＬＣＡＳ-ＧＩＤ−ＣＡＰ−ＰＯＲＴ、ＲＸ_ＬＣＡＳ_ＧＩＤ＿ＣＡＰ＿ＤＯ］ＳＩＥ＿ＩＮＴ_ＥＮなどの形であり得る。
ＤＲＡＭＦＩＦＯレベル測定は、適切な閾値によってチャンネルに対してソフトウェア内で構成される。命令は、ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＦＩＦＯ_ＬＶＬ＿ＣＡＰ＿ＣＨＡＮ、ＲＸ-ＶＣＡＴ-ＤＲＡＭＦＩＦＯ-ＬＶＬ−ＴＨＳＬＤ、ＲＸ-ＶＣＡＴ-ＤＲＡＭＦＩＦＯ−ＬＶＬ−ＣＡＰ−ＤＯＮＥ-ＩＮＴ−ＥＮ、ＲＸ-ＶＣＡＴ-ＤＲＡＭＦＩＦＯ-ＢＥＬＯＷ−ＴＨＳＬＤ−ＣＨＧ−ＩＮＴ−ＥＮ又は他の似た形であり得る。
割り込み要約可能は、様々な環境及び応用の間で構成される。例えば、割り込み可能ビットは、ＳＴＳレベル(４８ビットレジスタ)で割り込み要約ステータス・ビットのために構成される。それらは、またＶＴレベル(４８ｘ２８ビットレジスタ)で割り込み要約ステータス・ビットのためであり得る。それらは、またポート・レベル(１２８ビットレジスタ)で割り込み要約ステータス・ビットのために、全チャンネルの割り込み要約ステータス・ビット又は／及び割り込み可能ビット、全ポートの割り込み要約ステータス・ビットのために、構成され得る。当該技術者は、異なる応用を可能にする様々な割り込み構成を理解する。
ＤＲＡＭは、割り込み可能を用いる読みさぢ要求ＦＩＦＯオーバーフローに対して構成され得る。命令は、ＲＸ-ＶＣＡＴ-ＤＲＡＭ-ＲＤ-ＲＥＱ−ＦＩＦＯ−ＯＶＦＬ−ＣＮＴ−ＣＨＧ−ＩＮＴ-ＥＮの形であり得る。
また、ＤＲＡＭは、ＲＸ-ＶＣＡＴ-ＤＲＡＭ−ＷＲ−ＮＯＴ−ＲＤＹ−ＥＲＲ−ＩＮＴ−ＥＮの形であり得る、書き込み未準備(厄介)エラー割り込み可能を可能にするために構成され得る。同様に、ＤＲＡＭは、ＲＸ-ＶＣＡＴ-ＤＲＡＭ-ＲＤ-ＮＯＴ−ＲＤＹ−ＥＲＲ−ＩＮＴ−ＥＮの形であり得る、読み出し未準備(厄介)エラー割り込み可能に対して構成され得る。
５．３．２ チャンネル・レベル割り込み可能構成
チャンネル・レベル割り込み可能構成パラメータは、１３４４ｘ１２ ２重ポートメモリのようなメモリの２重部分にグループ化される。これは、高位及び低位チャンネルによって共有され得る。１例は、このメモリ内の参入の構造を示す次の表である。
チャンネル・レベル割り込み可能構成パラメータは、１３４４ｘ１２ ２重ポートメモリのようなメモリの２重部分にグループ化される。これは、高位及び低位チャンネルによって共有され得る。１例は、このメモリ内の参入の構造を示す次の表である。
好ましい実施の形態の例では、ハードウェアは、このメモリに参入を持ち、パリティエラーを持つチャンネルからの割り込みを不能にしない。
５．３．３ シンクポート・レベル割り込み可能構成 次の表は、シンクポート・レベル割り込み可能構成パラメータを示す。
尚、全てのシンクポート・レベル構成及び状態パラメータは、フロップで実行される、シンクポート・レベルには構成又は制御パリティはない。
５．３．４ ソースポート・レベル割り込み可能構成
次の表は、ソースポート・レベル割り込み可能構成パラメータを示す。
次の表は、ソースポート・レベル割り込み可能構成パラメータを示す。
尚、ソースポートに対する構成パラメータ又は状態変数はないので、ソースポート・レベルでは構成又は制御パリティ割り込み可能はない。
５．３．５ 総括ステータス
総括ステータスは、ＭＨ捕捉ステータス、ＤＲＡＭＦＩＦＯレベル測定ステータス、割り込み要約ステータスを含み、次のパラメータ、ＤＲＡＭ読み出し要求ＦＩＦＯオーバーフロー、ＤＲＡＭ書き込み未準備エラー及び他のステータス情報を含む。いくつかの例は次のようである。
総括ステータスは、ＭＨ捕捉ステータス、ＤＲＡＭＦＩＦＯレベル測定ステータス、割り込み要約ステータスを含み、次のパラメータ、ＤＲＡＭ読み出し要求ＦＩＦＯオーバーフロー、ＤＲＡＭ書き込み未準備エラー及び他のステータス情報を含む。いくつかの例は次のようである。
ＭＦＩ捕捉ステータス
o ＲＸ_ＶＣＡＴ_ＣＨＡＮ１_ＭＦＩ
o ＲＸ_ＶＣＡＴ_ＣＨＡＮ２_ＭＦＩ
o ＲＸ_ＶＣＡＴ_ＭＦＩ_ＣＡＰ_ＤＯＮＥ
ＤＲＡＭＦＩＦＯレベル測定ステータス
o ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＦＩＦＯ＿ＬＶＬ
o _ＶＣＡＴ_ＤＲＡＭ_ＦＩＦＯ_ＬＶＬ＿ＣＡＰ＿ＤＯＮＥ
o ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＦＩＦＯ_ＬＶＬ＿ＢＬＷ＿ＴＨＳＬＤ＿ＣＨＧ
o ＲＸ_ＶＣＡＴ_ＣＨＡＮ１_ＭＦＩ
o ＲＸ_ＶＣＡＴ_ＣＨＡＮ２_ＭＦＩ
o ＲＸ_ＶＣＡＴ_ＭＦＩ_ＣＡＰ_ＤＯＮＥ
ＤＲＡＭＦＩＦＯレベル測定ステータス
o ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＦＩＦＯ＿ＬＶＬ
o _ＶＣＡＴ_ＤＲＡＭ_ＦＩＦＯ_ＬＶＬ＿ＣＡＰ＿ＤＯＮＥ
o ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＦＩＦＯ_ＬＶＬ＿ＢＬＷ＿ＴＨＳＬＤ＿ＣＨＧ
割り込み要約ステータス
o 割り込み要約ステータス・ビット、ＳＴＳレベル(２レジスタ内）で
o 割り込み要約ステータス・ビット、ＶＴレベル(４８レジスタ内）で
o 割り込み要約ステータス・ビット、ポート・レベル（４レジスタ内）で
o 全チャンネルの割り込み要約ステータス・ビット（ＳＴＳレベルで）
o 全ポートの割り込み要約ステータス・ビット
o 割り込み要約ステータス・ビット、ＳＴＳレベル(２レジスタ内）で
o 割り込み要約ステータス・ビット、ＶＴレベル(４８レジスタ内）で
o 割り込み要約ステータス・ビット、ポート・レベル（４レジスタ内）で
o 全チャンネルの割り込み要約ステータス・ビット（ＳＴＳレベルで）
o 全ポートの割り込み要約ステータス・ビット
ＤＲＡＭ読み出し要求ＦＩＦＯオーバーフロー
o ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＲＤ_ＲＥＱ＿Ｆ１ＦＯ＿ＯＶＦＬ＿ＣＮＴ
o ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＲＤ_ＲＥＱ＿ＦＩＦＯ＿ＯＶＦＬ＿ＣＮＴ＿ＣＨＧ
o ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＲＤ_ＲＥＱ＿Ｆ１ＦＯ＿ＯＶＦＬ＿ＣＮＴ
o ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＲＤ_ＲＥＱ＿ＦＩＦＯ＿ＯＶＦＬ＿ＣＮＴ＿ＣＨＧ
ＤＲＡＭ書き込み未準備エラー
o ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＷＲ＿ＮＯＴ_ＲＤＹ_ＥＲＲ
o ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＷＲ＿ＮＯＴ_ＲＤＹ_ＥＲＲ
次の総括割り込みステータス・ビットは、1レジスタ内にグループ化され得る。
・ ＲＸ_ＶＣＡＴ_ＭＦＩ_ＣＡＰ＿ＤＯＮＥ
・ ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＨＦＯ＿ＬＶＬ＿ＣＡＰ＿ＤＯＮＥ
・ ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＦＩＦＯ_ＬＶＬ＿ＢＬＷ＿ＴＨＳＬＤ＿ＣＨＧ
・ ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＲＤ_ＲＥＱ＿ＦＩＦＯ_ＯＶＦＬ＿ＣＮＴ＿ＣＨＧ
・ ＲＸ_ＶＣＡＴ_ＤＲＡＭ＿ＷＲ＿ＮＯＴ＿ＲＤＹ＿ＥＲＲ
全チャンネルの割り込み要約ステータス・ビット
・ 全ポートの割り込み要約ステータス・ビット
・ ＲＸ_ＶＣＡＴ_ＭＦＩ_ＣＡＰ＿ＤＯＮＥ
・ ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＨＦＯ＿ＬＶＬ＿ＣＡＰ＿ＤＯＮＥ
・ ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＦＩＦＯ_ＬＶＬ＿ＢＬＷ＿ＴＨＳＬＤ＿ＣＨＧ
・ ＲＸ_ＶＣＡＴ_ＤＲＡＭ_ＲＤ_ＲＥＱ＿ＦＩＦＯ_ＯＶＦＬ＿ＣＮＴ＿ＣＨＧ
・ ＲＸ_ＶＣＡＴ_ＤＲＡＭ＿ＷＲ＿ＮＯＴ＿ＲＤＹ＿ＥＲＲ
全チャンネルの割り込み要約ステータス・ビット
・ 全ポートの割り込み要約ステータス・ビット
５．３．６ チャンネル・レベル割り込みステータス
ＲＸ_ＣＨ_ＶＣＡＴ_ＦＡＩＬ_ＳＴＩＣＫＹを除く全チャンネル割り込みステータス・パラメータは、高位及び低位チャンネルによって共有される２重ポート１３４４ｘ１２メモリにグループ化され得る。次の表は、その様なメモリ構成に参入の構造の例を示す。
ＲＸ_ＣＨ_ＶＣＡＴ_ＦＡＩＬ_ＳＴＩＣＫＹを除く全チャンネル割り込みステータス・パラメータは、高位及び低位チャンネルによって共有される２重ポート１３４４ｘ１２メモリにグループ化され得る。次の表は、その様なメモリ構成に参入の構造の例を示す。
これらのビットは、ＲＸ_ＣＨ_ＶＣＡＴ_ＭＦＩ_ＥＮがゼロに設定され時、交互にリセットされ得る。
また、このパラメータは、拡張信号ラベルを運ぶ低位チャンネルのみに有効であり得る。ハードウェアは、拡張信号ラベルを抽出する時、拡張信号ラベルを表すＶ５ビットが用いられるかどうかを検査するために構成されえない。また、その様なメモリはパリティによって保護され得ない。
５．３．７ シンクポート・レベル割り込みステータス
次は、シンクポート割り込みステータス・パラメータの例である、ここで命令はＲＸ_ＳＫ_ＶＣＡＴ_ＲＢＩＤ＿ＣＨＧ_ＤＯＮＥである、サイズは1ビット、及び初期化又はシンクポートリセット後の値はゼロである。もし全シンクポート・レベル構成及び状態パラメータがフロップで実行されるならば、シンクポート・レベルでは構成又は制御パリティはない。
次は、シンクポート割り込みステータス・パラメータの例である、ここで命令はＲＸ_ＳＫ_ＶＣＡＴ_ＲＢＩＤ＿ＣＨＧ_ＤＯＮＥである、サイズは1ビット、及び初期化又はシンクポートリセット後の値はゼロである。もし全シンクポート・レベル構成及び状態パラメータがフロップで実行されるならば、シンクポート・レベルでは構成又は制御パリティはない。
５．３．８ ソースポート・レベル割り込みステータス
ソースポート割り込みステータス・パラメータの例は、ＲＸ_ＳＯ_ＬＣＡＳ_ＭＳＴ_ＣＨＧ及びＲＸ_ＳＯ_ＬＣＡＳ_ＲＳ_ＡＣＫ_ＣＨＧである、ここで、それぞれは1ビットのサイズであり、初期化後、値ゼロを持つ。もしソースポート用の構成パラメータ又は状態変数がなければ、ソースポート・レベルで構成又は制御パリティエラー割り込みステータス・ビットはない。また、もしソースポート・レベルリセットがないなら、これらステータス変数はいつもクリアされるためにソフトウェアにより1を書き込まなければならない。
ソースポート割り込みステータス・パラメータの例は、ＲＸ_ＳＯ_ＬＣＡＳ_ＭＳＴ_ＣＨＧ及びＲＸ_ＳＯ_ＬＣＡＳ_ＲＳ_ＡＣＫ_ＣＨＧである、ここで、それぞれは1ビットのサイズであり、初期化後、値ゼロを持つ。もしソースポート用の構成パラメータ又は状態変数がなければ、ソースポート・レベルで構成又は制御パリティエラー割り込みステータス・ビットはない。また、もしソースポート・レベルリセットがないなら、これらステータス変数はいつもクリアされるためにソフトウェアにより1を書き込まなければならない。
５．４ 割り込み要約発生
割り込みステータス要約は、複数のレベルで実行され得る。例えば、ＳＴＳ−１に関係する全の割り込みステータス・パラメータの要約があり得る。尚、もしＳＴＳ−１がＶＴ地図化されれば、この要約はそのＳＴＳ内に全てのＶＴチャンネルの割り込みステータス・パラメータを含む。ＳＴＳ割り込み要約ビットは４８フロップで保持される。
割り込みステータス要約は、複数のレベルで実行され得る。例えば、ＳＴＳ−１に関係する全の割り込みステータス・パラメータの要約があり得る。尚、もしＳＴＳ−１がＶＴ地図化されれば、この要約はそのＳＴＳ内に全てのＶＴチャンネルの割り込みステータス・パラメータを含む。ＳＴＳ割り込み要約ビットは４８フロップで保持される。
また、ＶＴチャンネルに関係する全の割り込みステータス・パラメータの要約があり得る。ＶＴ要約ビットはＳＴＳで編成され、４８ｘ２８フロップで保持される。ＳＴＳがＶＴ地図化されなければ、ＳＴＳに対応するＶＴチャンネルの要約ステータス・ビットはクリアされる。
また、シンクポートに関係する全の割り込みステータス・パラメータの要約があり得る。尚、これらの割り込みパラメータは、シンクポートがＶＣＡＴ可能である場合のみ意味がある。シンクポート割り込み要約ビットは１２８フロップで保持される。
更に、ソースポートに関係する全の割り込みステータス・パラメータの要約があり得る。尚、これらの割り込みパラメータは、シンクポートがＶＣＡＴ可能である場合のみ意味がある。シンクポート割り込み要約ビットは１２８フロップで保持される。ソースポート割り込み要約ビットは１２８フロップで保持される。
チャンネルがリセットされる時、ＣＦＧはそのチャンネルの割り込みステータス・スビットをクリアする。それはそのチャンネルに関係する要約割り込みビットを直接クリアしない。シンクポートがリセットされる時、ＣＦＧはそのシンクポートの割り込みステータス・スビットをクリアする。それはそのシンクポートに関係する要約割り込みビットを直接クリアしない。ソースポート・レベル割り込みステータス・ビットをクリアするソースポートリセットはない。ソフトウェアは、それらをクリアするためにＲＸ_ＳＯ_ＬＣＡＳ_ＭＳＴ_ＣＨＧとＲＸ_ＳＯL_ＬＣＡＳ_ＲＳ_ＡＣＫ_ＣＨＧ割り込みステータス・ビットの両方に１を書き込む必要がある。もし特別割り込みステータス・ビットの割り込み可能構成ビットを設定しなければ、その割り込みビットは要約に寄与しない。
５．４．１ チャンネル割り込み要約発生
ＣＦＧモジュールは、２個の別々ののソースから同時にチャンネル割り込みを取り扱うために構成される、例えば、ＡＮＡ及びＡＬＩＧ＿ＲＤ／ＬＶＣである。これを取り扱うために、ＣＦＧは、ＡＮＡ及びＡＬＩＧ＿ＲＤ／ＬＶＣから新しく作るチャンネル・レベル割り込みステータス・パラメータ用の２個の別々の２重ポートメモリを用いるために構成され得る。割り込み要約を実行するために、ＣＦＧモジュールは、チャンネル割り込みステータス・メモリ及びシンクとソースポート割り込みステータスレジスタを連続して読み出す。チャンネル割り込み要約発生プロセス及びＣＰＵは、ＣＰＵアクセスに優先権を与えて、２重ポートメモリのポートを共有する。
ＣＦＧモジュールは、２個の別々ののソースから同時にチャンネル割り込みを取り扱うために構成される、例えば、ＡＮＡ及びＡＬＩＧ＿ＲＤ／ＬＶＣである。これを取り扱うために、ＣＦＧは、ＡＮＡ及びＡＬＩＧ＿ＲＤ／ＬＶＣから新しく作るチャンネル・レベル割り込みステータス・パラメータ用の２個の別々の２重ポートメモリを用いるために構成され得る。割り込み要約を実行するために、ＣＦＧモジュールは、チャンネル割り込みステータス・メモリ及びシンクとソースポート割り込みステータスレジスタを連続して読み出す。チャンネル割り込み要約発生プロセス及びＣＰＵは、ＣＰＵアクセスに優先権を与えて、２重ポートメモリのポートを共有する。
６ カレンダ失敗レジスタモジュール（ＣＦＲ）
６．１ 概要
ＣＦＲモジュールは複数の機能を持ち得る。例えば、それは次の機能を持ち得る。最初に、全てのチャンネル・レベル構成を記憶すること。また、ＶＣＡＴに割り当てられた全部のＤＲＡＭスペースに基づいたチャンネルに割り当てられたＤＲＡＭスペースの始まりと終わりのアドレスを計算すること、チャネルの形式とＤＲＡＭ診断モード。更に、それは、チャンネル構造構成に基づいたＶＣＴ_ＲＸブロックのすみからすみまでを用いる内部自由動作カレンダ（１倍、２倍、５６倍及び６２倍)を発生するために構成され得る。また、それはチャンネル構成及び失敗／リセット状態をカレンダ情報と共に他のモジュールに配分するために構成し得る。そして、それはまたＶＣＡＴ配列障害取り扱いのために構成され得る。カレンダ発生、ＤＲＡＭスペース割り当て及び障害取り扱い機能が「ＶＣＡＴ配列器」文章で記述される。
６．１ 概要
ＣＦＲモジュールは複数の機能を持ち得る。例えば、それは次の機能を持ち得る。最初に、全てのチャンネル・レベル構成を記憶すること。また、ＶＣＡＴに割り当てられた全部のＤＲＡＭスペースに基づいたチャンネルに割り当てられたＤＲＡＭスペースの始まりと終わりのアドレスを計算すること、チャネルの形式とＤＲＡＭ診断モード。更に、それは、チャンネル構造構成に基づいたＶＣＴ_ＲＸブロックのすみからすみまでを用いる内部自由動作カレンダ（１倍、２倍、５６倍及び６２倍)を発生するために構成され得る。また、それはチャンネル構成及び失敗／リセット状態をカレンダ情報と共に他のモジュールに配分するために構成し得る。そして、それはまたＶＣＡＴ配列障害取り扱いのために構成され得る。カレンダ発生、ＤＲＡＭスペース割り当て及び障害取り扱い機能が「ＶＣＡＴ配列器」文章で記述される。
６．２ インターフェース
ＣＦＲモジュールは、ＡＮＡ、ＡＬＩＧ＿ＷＲ、ＡＬＩＧ＿ＲＤ及びＣＦＧモジュールにインターフェースする。インターフェース信号用の「ｖｃｔ＿ｒｘ＿ＣＦＲ」マイクロ構築文書参照。
ＣＦＲモジュールは、ＡＮＡ、ＡＬＩＧ＿ＷＲ、ＡＬＩＧ＿ＲＤ及びＣＦＧモジュールにインターフェースする。インターフェース信号用の「ｖｃｔ＿ｒｘ＿ＣＦＲ」マイクロ構築文書参照。
ＡＮＡへのインターフェースは、チャンネル構成情報を得るために元来ＡＮＡのためのものである。しかし、ＡＮＡからの構成要求への応答は、構成パラメータに加えてチャンネル失敗ビットを含んでいる。
ＡＮＡモジュールはＣＦＲモジュールからのチャンネル失敗表示を処理しない。それは、この信号をデータが連合チャンネルの段階化ＦＩＦＯに書き込まれるべきかどうか及び連合チャンネルの書き込みポインタが壊れていないかどうかを判断するためにそれを用いるＡＬＩＧ＿ＷＲモジュールにただ送るだけである。尚、チャンネル失敗状態は、たとえＡＮＡモジュールがチャンネルの警報を報告しなくても存在できる。
ＣＥＲは、ＡＮＡへの構成応答の部分としてＣＨ_ＣＦＧ_ＰＲＴＹ_ＥＲＲ状態を渡す。これはＡＮＡによって機能するように要求されないが、ＡＮＡはこのビットをその状態メモリに記憶する。変更を検出する時、それはＣＦＧへの割り込みを生成する。
６．２．２ ＡＬＩＧ＿ＷＲへのインターフェース
ＡＬＩＧ＿ＷＲへのＣＦＲインターフェースは、１倍、２倍可能なカレンダに基づいた信号の２つの独立したグループを有する。
・ 現在のカレンダ周期でチャンネルのＴＩＤ及びその失敗状態をＡＬＩＧ＿ＷＲに渡すためのＣＦＲ用の２倍カレンダに基づいた信号グループ、それは、段階的ＦＩＦＯから及び主ＦＩＦＯにデータを移動するためにそれらを用いる。
・ 現在のカレンダ周期でチャンネルのＴＤＤ、その失敗状態及びＤＲＡＭのそれに割り当てられるスペースの始めと終わりのアドレスをＡＬＩＧ＿ＷＲに渡すためのＣＦＲ用の62倍カレンダに基づいた信号グループ、それは、段階的ＦＩＦＯから及び主ＦＩＦＯにデータを移動するためにそれらを用いる。
ＡＬＩＧ＿ＷＲへのＣＦＲインターフェースは、１倍、２倍可能なカレンダに基づいた信号の２つの独立したグループを有する。
・ 現在のカレンダ周期でチャンネルのＴＩＤ及びその失敗状態をＡＬＩＧ＿ＷＲに渡すためのＣＦＲ用の２倍カレンダに基づいた信号グループ、それは、段階的ＦＩＦＯから及び主ＦＩＦＯにデータを移動するためにそれらを用いる。
・ 現在のカレンダ周期でチャンネルのＴＤＤ、その失敗状態及びＤＲＡＭのそれに割り当てられるスペースの始めと終わりのアドレスをＡＬＩＧ＿ＷＲに渡すためのＣＦＲ用の62倍カレンダに基づいた信号グループ、それは、段階的ＦＩＦＯから及び主ＦＩＦＯにデータを移動するためにそれらを用いる。
６．２．３ ＡＬＩＧ＿ＲＤへのインターフェース
実施の形態の例では、ＡＬＩＧ_ＲＤへのＣＦＲインターフェースは５つの独立した信号グループを有する。４つのこれらの信号は、５６倍、６２倍及び１倍カレンダに基づき得る。
実施の形態の例では、ＡＬＩＧ_ＲＤへのＣＦＲインターフェースは５つの独立した信号グループを有する。４つのこれらの信号は、５６倍、６２倍及び１倍カレンダに基づき得る。
現在のカレンダ周期のチャンネルのＴＩＤ、そのリセット及び失敗状態及びＤＲＡＭのそれに割り当てられるスペースの始めと終わりのアドレスをＡＬＩＧ＿ＲＤに渡すためのＣＦＲ用の５６倍カレンダに基づいた1信号グループ、それは、データをＤＲＡＭからチャンネルの主ＦＩＦＯに動かしそしてチャンネルの主ＦＩＦＯをリセットするためにそれらを用いる。
現在のカレンダ周期のチャンネルのＴＩＤ、そのリセット及び失敗状態をＡＬＩＧ_ＲＤに渡すＣＦＲ用の２倍カレンダに基づいた別の信号グループ、それは、データをチャンネルの主ＦＩＦＯからチャンネルの段階的ＦＩＦＯに移動するために及びチャンネルの段階的ＦＩＦＯをリセットするためにそれらを用いる。
現在のカレンダ周期のチャンネルのＴＥＤ、そのリセット及び失敗状態、その構成、その形式、メンバであるＶＣＧのリセット状態、その構成メモリ参入のパリティステータス及び現在のカレンダ発生カウンタをＡＬＩＧ＿ＲＤに渡すためのＣＦＲ用の1倍カレンダに基づいた別の信号グループ、それは、データをチャンネルの段階的ＦＩＦＯからＶＬＣに動かしチャンネル及びそれが維持するＶＣＧ状態をリセットするためにそれらを用いる。
1倍カレンダで渡されるチャンネル構成データは、ＡＬＩＧ＿ＲＤによってのみでなく下流のＬＶＣ及びＤＳＱモジュールによってもまた必要とされるデータを含む。チャンネル形式及びカレンダ発生カウンタはＤＳＱと同様にＡＬＩＧ＿ＲＤにより用いられる。
別の信号グループは、現在のカレンダ周期のチャンネルのＴＩＤ、そのＤＲＡＭオーバーフロー・エラー又は警報検出ステータスをＣＦＲに渡すためにＡＬＩＧ＿ＲＤ用の1倍カレンダに基づき得る、それは、チャンネル及びＶＣＧ失敗状態を更新するためにそれらを用いる。他の信号グループはカレンダに基づかれ得ないがＣＦＲからチャンネルの失敗ステータスを得るためにＡＬＩＧ＿ＲＤによって用いられる。
ＣＦＲとＣＦＧ間でのインターフェースで、ＣＦＧはチャンネル構成を読み出し及び書き込むためにＣＦＲにアクセスする。ＣＦＲは、割り込みイベントをＣＦＧに送るために構成される。
6.3 構成
ＣＦＲモジュールは全チャンネル毎の構成パラメータ及びＳＴＳチャンネル構造構成パラメータを維持する。それはまた、並べ替えバッファids(ＲＸ_ＳＫ_ＶＣＡＴ_RBIDO／1)を除く全シンクポート・レベル構成パラメータを維持する。構成情報は、1倍カレンダと共にそれを必要とするブロックに送られる。
ＣＦＲモジュールは全チャンネル毎の構成パラメータ及びＳＴＳチャンネル構造構成パラメータを維持する。それはまた、並べ替えバッファids(ＲＸ_ＳＫ_ＶＣＡＴ_RBIDO／1)を除く全シンクポート・レベル構成パラメータを維持する。構成情報は、1倍カレンダと共にそれを必要とするブロックに送られる。
６．３．１ ＳＴＳチャンネル構造構成
ＳＴＳチャンネル構造構成レジスタは４８ｘ９フロップを用いて実行される。
ＳＴＳチャンネル構造構成レジスタは４８ｘ９フロップを用いて実行される。
註１：チャンネル構造構成パラメータは、変更により影響される全ての現在のチャンネルがリセットから出る間、それらが変更されるべきでない感覚で、静的である。また、ＶＣＴ_ＲＸブロックのこれらパラメータの変更は、ＳＯＮＥＴ／ＳＤＨ受信ブロック内で対応する構成と連携してなされる。
６．３．２ チャンネル・レベル構成
ＡＮＡモジュールが、他のモジュールを駆動する自由動作１倍カレンダに関して同期して構成情報をアクセスする必要があるので、ＡＮＡにより要求される構成情報は、個別の２重ポートメモリ内で複写される。ソフトウェアがこれらのパラメータを更新する時、両方のメモリは更新される。ソフトウェアがそれらを読み出す時、１倍カレンダを用いたメモリ内の値は取ってこられる。
ＡＮＡモジュールが、他のモジュールを駆動する自由動作１倍カレンダに関して同期して構成情報をアクセスする必要があるので、ＡＮＡにより要求される構成情報は、個別の２重ポートメモリ内で複写される。ソフトウェアがこれらのパラメータを更新する時、両方のメモリは更新される。ソフトウェアがそれらを読み出す時、１倍カレンダを用いたメモリ内の値は取ってこられる。
６．３．２．１ １倍カレンダによりアクセスされたチャンネル構成用メモリ
全てのチャンネル・レベル構成パラメータは１３４４ｘ２５ ２重ポートメモリ内にグループ化され、高位及び低位チャンネルによって共有される。次の表はこのメモリの参入構造を示す。
全てのチャンネル・レベル構成パラメータは１３４４ｘ２５ ２重ポートメモリ内にグループ化され、高位及び低位チャンネルによって共有される。次の表はこのメモリの参入構造を示す。
註１：これらパラメータは操作目的用の初期値を持つ必要はない。しかしながら、それらはゼロに設定される。
註２：操作周期の間、ＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴＥＤパラメータは、チャンネルがＬＣＡＳ可能ＶＣＧに所属するのであればチャンネルがリセットから出る前に、ゼロに設定されるべきである。
註３：ＲＸ_ＣＨ_ＶＣＡＴ_ＭＨ＿ＥＮは、ＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮに独立して用いられる。７．４章の議論を参照
６．３．２．２ ＡＮＡによりアクセスされたチャンネル構成用メモリ
ＡＮＡにより要求された次の構成パラメータは１３４４ｘ１０ ２重ポートメモリ内にグループ化され、高位及び低位チャンネルによって共有される。次の表はこのメモリの参入の構造を示す。
ＡＮＡにより要求された次の構成パラメータは１３４４ｘ１０ ２重ポートメモリ内にグループ化され、高位及び低位チャンネルによって共有される。次の表はこのメモリの参入の構造を示す。
註１：このパラメータは操作目的用の初期値を持つ必要はない。しかしながら、パリティ保護に対して、それらはゼロに設定される。
６．３．３ シンクポート・レベル構成
次のシンクポート構成パラメータは、１２８ｘ４フロップを用いて実行される。
次のシンクポート構成パラメータは、１２８ｘ４フロップを用いて実行される。
註１：このポートに地図化されるリセット外のチャンネルがある間又はＲＸ_ＳＫ_ＳＷ_ＣＦＧ_ＥＮが設定されない間、ＲＸ_ＳＫ_ＶＣ_ＥＮとＲＸ_ＳＫ_ＬＣＡＳ_ＥＮ構成パラメータは変更されるべきでない。
６．４ ステータス
チャンネル構成メモリ内のパリティエラーはＡＬＩＧ＿ＲＤモジュールに渡され、それらをその自身のチャンネル・ステータス・メモリに記憶する。これはこのモジュール内のステータス・メモリを持つ必要を避ける。
チャンネル構成メモリ内のパリティエラーはＡＬＩＧ＿ＲＤモジュールに渡され、それらをその自身のチャンネル・ステータス・メモリに記憶する。これはこのモジュール内のステータス・メモリを持つ必要を避ける。
ＲＸ_ＣＨ_ＶＣＡＴ_ＦＡＩＬ_ＳＴＩＣＫＹステータス・パラメータは、それらがＣＦＲブロック内で３個全てのカレンダによりアクセスされる必要があるので、１３４４フロップを用いてＣＦＲブロック内で実行される。
尚、ＲＸ_ＣＨ_ＶＣＡＴ_ＦＡＩＬ_ＳＴＩＣＫＹは、障害の生きたステータスではない感覚で普通のステータス・パラメータではない。それは鍵のかかった値であるがまたソフトウェアはそれをクリアするためにそれに１を書き込む必要があるという感覚で、それは割り込みステータス・パラメータにより似ている。しかしながら、それが発生及び割り込みしない、だから連合割り込み可能パラメータを持たない他の割り込みステータス・パラメータに、それは必ずしも似ていない。障害の根底にある原因が割り込みを生成するので、これは意図的である。
６．５ 状態
ＣＦＲモジュールは、チャンネル及びＶＣＧsの障害状態を維持するためにフロップを用いる。また、ＣＦＲモジュールは、その障害／リセット状態をクリアし、チャンネル・リセット／障害がそれを見るために全てのモジュールに対して十分に長く保持することを確実にするためにカウンタを維持する。これらのカウンタは１３４４ｘ７ ２重ポートメモリを用いて実行される（パリティ保護なしで）。より詳細に対しては、「ＶＣＴ_ＲＸ_ＣＦＲ」マイクロ構築文章参照。
ＣＦＲモジュールは、チャンネル及びＶＣＧsの障害状態を維持するためにフロップを用いる。また、ＣＦＲモジュールは、その障害／リセット状態をクリアし、チャンネル・リセット／障害がそれを見るために全てのモジュールに対して十分に長く保持することを確実にするためにカウンタを維持する。これらのカウンタは１３４４ｘ７ ２重ポートメモリを用いて実行される（パリティ保護なしで）。より詳細に対しては、「ＶＣＴ_ＲＸ_ＣＦＲ」マイクロ構築文章参照。
６．６ 割り込みイベント
ＣＦＲは、ＣＦＧへの次の割り込みイベントを生成する。
・ ＲＸ_ＣＨ_ＣＦＧ_ＰＲＴＹ_ＥＲＲ_ＣＨＧ
ＣＦＲは、ＣＦＧへの次の割り込みイベントを生成する。
・ ＲＸ_ＣＨ_ＣＦＧ_ＰＲＴＹ_ＥＲＲ_ＣＨＧ
６．７ カレンダ発生
カレンダ発生は、ＳＴＳチャンネル構造構成及び４個の内部カウンタに基づく。「ＶＣＴ配列器」構築及び「ＶＣＴ_ＲＸ_ＣＦＲ」参照。
カレンダ発生は、ＳＴＳチャンネル構造構成及び４個の内部カウンタに基づく。「ＶＣＴ配列器」構築及び「ＶＣＴ_ＲＸ_ＣＦＲ」参照。
６．８ 障害取り扱い
「ＶＣＴ配列器」構築及び「ＶＣＴ_ＲＸ_ＣＦＲ」参照。
「ＶＣＴ配列器」構築及び「ＶＣＴ_ＲＸ_ＣＦＲ」参照。
７ ＭＦＩ分析器（ＡＮＡ）
図２０を参照して、ＭＦＩ分析器の実施の形態の例を説明する。ＡＮＡ５０２は、交差接続（ＣＸＣ）５０４、連鎖解除器５０６、配列読み出し器５０８、入力フレームモジュール（ＩＦＲ）５１０、構成モジュール(ＣＦＧ)５１２及びＣＦＲ(５１４)とインターフェースする。ＡＮＡは、更にチャンネル（ＣＨ）状態／ステータス・メモリ及び非・ＶＣＡＴ ＣＨデータメモリを含む。実施の形態の例では、ＡＮＡは次の機能を実行する。
・ ＣＦＲモジュールに記憶される構成に基づいた非・ＶＣＡＴパケット・トラフィックからＶＣＡＴパケット・トラフィックを分離する
・ ＶＣＡＴチャンネルで、それらをＡＬＩＧ＿ＷＲに渡す前にＶＣＡＴ／ＬＣＡＳ用に用いられるＨ４／Ｋ４バイトを除いて全てのオーバーヘッド及びスタッフバイトを裸にする
・ 非・ＶＣＡＴパケットチャンネルで、それらを内部データ・バッファに書き込む前に全てのオーバーヘッド及びスタッフバイトを裸にする
・ ＶＣＡＴチャンネルに対して、ＣＦＧモジュールに記憶される総括的にプログラムされた一致及び不一致カウンタに基づいたＭＦＩロック状態機械を実行
・ ＡＬＩＧ＿ＷＲモジュールへの単一警報状態を表示するためにＶＣＡＴチャンネル上で表示されるＣＸＣ警報と配列のＭＦＩ損失とを組み合わせる
・ チャンネルの現在ＭＦＩ値をデータバイトと共にＡＬＩＧ＿ＷＲモジュールに提供する
・ 各チャンネルのＭＦＩロック・ステータスをソフトウェアに提供する
・ ＣＧＦブロックによって要求された時ＶＣＡＴチャンネル対のＭＦＩ値のスナップショットを捕捉する
・ 低位チャンネルの拡張信号ラベルを抽出する
・ それらをＩＦＲに配達する前にＤＳＱからのＶＣＡＴパケット・トラフィックと非・ＶＣＡＴパケット・トラフィックを合併させる
図２０を参照して、ＭＦＩ分析器の実施の形態の例を説明する。ＡＮＡ５０２は、交差接続（ＣＸＣ）５０４、連鎖解除器５０６、配列読み出し器５０８、入力フレームモジュール（ＩＦＲ）５１０、構成モジュール(ＣＦＧ)５１２及びＣＦＲ(５１４)とインターフェースする。ＡＮＡは、更にチャンネル（ＣＨ）状態／ステータス・メモリ及び非・ＶＣＡＴ ＣＨデータメモリを含む。実施の形態の例では、ＡＮＡは次の機能を実行する。
・ ＣＦＲモジュールに記憶される構成に基づいた非・ＶＣＡＴパケット・トラフィックからＶＣＡＴパケット・トラフィックを分離する
・ ＶＣＡＴチャンネルで、それらをＡＬＩＧ＿ＷＲに渡す前にＶＣＡＴ／ＬＣＡＳ用に用いられるＨ４／Ｋ４バイトを除いて全てのオーバーヘッド及びスタッフバイトを裸にする
・ 非・ＶＣＡＴパケットチャンネルで、それらを内部データ・バッファに書き込む前に全てのオーバーヘッド及びスタッフバイトを裸にする
・ ＶＣＡＴチャンネルに対して、ＣＦＧモジュールに記憶される総括的にプログラムされた一致及び不一致カウンタに基づいたＭＦＩロック状態機械を実行
・ ＡＬＩＧ＿ＷＲモジュールへの単一警報状態を表示するためにＶＣＡＴチャンネル上で表示されるＣＸＣ警報と配列のＭＦＩ損失とを組み合わせる
・ チャンネルの現在ＭＦＩ値をデータバイトと共にＡＬＩＧ＿ＷＲモジュールに提供する
・ 各チャンネルのＭＦＩロック・ステータスをソフトウェアに提供する
・ ＣＧＦブロックによって要求された時ＶＣＡＴチャンネル対のＭＦＩ値のスナップショットを捕捉する
・ 低位チャンネルの拡張信号ラベルを抽出する
・ それらをＩＦＲに配達する前にＤＳＱからのＶＣＡＴパケット・トラフィックと非・ＶＣＡＴパケット・トラフィックを合併させる
７．２ ＣＦＲへのインターフェース
ＡＮＡモジュールが与えられたチャンネル用のＣＸＣから有効要求を得る時、それはＣＦＲにそのチャンネルの構成を求める。チャンネルは、ＣＸＣからのチャンネルｉｄ及び形式信号に基づいて構築された１１ビットＡＮＡ_ＣＦＲ_ＴＩＤ信号によって確認される。チャンネル用のＣＦＲにより戻される構成情報は次を含む。
・ ＭＦＩ分析は、このチャンネルで可能かどうか(ＲＸ_ＣＨ_MH_ＥＮ)
・ チャンネルは、ＶＣＴ_ブロックの残り内でリセットにあるかどうか(ＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮ)
・ チャンネルは、ＶＣＡＴ可能論理ポートと連合するかどうか
ＡＮＡモジュールが与えられたチャンネル用のＣＸＣから有効要求を得る時、それはＣＦＲにそのチャンネルの構成を求める。チャンネルは、ＣＸＣからのチャンネルｉｄ及び形式信号に基づいて構築された１１ビットＡＮＡ_ＣＦＲ_ＴＩＤ信号によって確認される。チャンネル用のＣＦＲにより戻される構成情報は次を含む。
・ ＭＦＩ分析は、このチャンネルで可能かどうか(ＲＸ_ＣＨ_MH_ＥＮ)
・ チャンネルは、ＶＣＴ_ブロックの残り内でリセットにあるかどうか(ＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮ)
・ チャンネルは、ＶＣＡＴ可能論理ポートと連合するかどうか
ａｎａ＿ｃｆｒ_ＴＩＤ信号はＣＸＣ信号から次のように獲得される。
もし(ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＿ｖｔ)であれば、{ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＴＩＤ＝ＣＸＣ_ｖｃｔ＿ｒｘ＿ＳＴＳ*２８+ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｇｒｐ＊４＋ＣＸＣ_ｖｃｔ＿ｒｘ＿ＶＴ}
その他{ａｎａ＿ｃｆｒ＿ＴＩＤ＝ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＿ｍａｓｔｅｒ＊２８}
もし(ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＿ｖｔ)であれば、{ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＴＩＤ＝ＣＸＣ_ｖｃｔ＿ｒｘ＿ＳＴＳ*２８+ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｇｒｐ＊４＋ＣＸＣ_ｖｃｔ＿ｒｘ＿ＶＴ}
その他{ａｎａ＿ｃｆｒ＿ＴＩＤ＝ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＿ｍａｓｔｅｒ＊２８}
尚、ａｎａ＿ＣＦＲ＿ＴＩＤは、ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＿ｍａｓｔｅｒに基づいていつも設定される。非・ＶＣＡＴデータを運ぶＶＣ４-Nc連続連結グループ用のこの方法（ここで、Ｎ＞＝２）、単一チャンネル構成参入が用いられる。
ＣＦＲは、ＣＨ_ＣＦＧ_ＰＲＴＹ_ＥＲＲ状態を構成応答の一部としてＡＮＡに渡す。これは機能するためにＡＮＡにより要求されないが、ＡＮＡはこのビットをその状態メモリに記憶する。それが変更を検出する時、それはＣＦＧへの割り込みを発生する。
７．３ ＡＬＩＧ＿ＷＲへのインターフェース
もしＣＦＲからの構成結果が、チャンネルがＶＣＧに属することを表せば、ＡＮＡはＡＬＩＧ＿ＷＲへの要求を発生する。
もしＣＦＲからの構成結果が、チャンネルがＶＣＧに属することを表せば、ＡＮＡはＡＬＩＧ＿ＷＲへの要求を発生する。
ＡＮＡ_ＡＬＩＧ＿ｗｒ＿ａｌｍは、ＡＮＡがこのチャンネル及びそのチャンネルのＯＯＭ１／２ステータスのためにＣＸＣからＡＮＡが得た警報信号の組み合わせである。
ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＴＩＤ信号は、ＣＸＣ信号から次のように獲得される。
もし(ＣＸＣ_ｖｃｔ_ｒｘ_ＳＴＳ_vt)であれば、{ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＴＩＤ＝ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＊２８＋ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｇｒｐ*4+ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｖｔ}
その他 もし(! ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＿ａｕ４)であれば、{ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＴＩＤ＝ＣＸＣ＿ＶＣＴ＿ＲＸ＿ＳＴＳ＊２８}
その他 {ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＴＩＤ＝（ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ％１６）＊２８}
もし(ＣＸＣ_ｖｃｔ_ｒｘ_ＳＴＳ_vt)であれば、{ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＴＩＤ＝ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＊２８＋ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｇｒｐ*4+ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｖｔ}
その他 もし(! ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＿ａｕ４)であれば、{ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＴＩＤ＝ＣＸＣ＿ＶＣＴ＿ＲＸ＿ＳＴＳ＊２８}
その他 {ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＴＩＤ＝（ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ％１６）＊２８}
ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＳＯＦ信号は、ＣＸＣ信号から次のように獲得される。
もし(ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＿ｖｔ)であれば、{ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＳＯＦ ＝ ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｖｔ＿ＳＯＦ}
その他 {ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＳＯＦ＝（ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｒｏｗ＝＝０）＆＆（ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｃｏｌ＝＝０）}
もし(ＣＸＣ＿ｖｃｔ＿ｒｘ＿ＳＴＳ＿ｖｔ)であれば、{ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＳＯＦ ＝ ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｖｔ＿ＳＯＦ}
その他 {ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＳＯＦ＝（ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｒｏｗ＝＝０）＆＆（ＣＸＣ＿ｖｃｔ＿ｒｘ＿ｃｏｌ＝＝０）}
ａｎａ＿ＡＬＩＧ＿ｗｒ＿ｃｈ＿ｃｔｒｌｐｒｔｙ＿ｅｒｒとａｎａ＿ＡＬＩＧ＿ｗｒ＿ＣＵＲ＿ｍｆｉ信号は、ａｎａ＿ＡＬＩＧ＿ｗｒ＿ＴＩＤ信号の値により索引付けされた場所で状態メモリ参入のそれぞれ現在ＭＦＩフィールドの値とパリティ・エラービットに基づく。
７．４ チャンネルＭＦＩ可能対チャンネル・リセット
チャンネルＭＦＩ可能操作は、チャンネル・リセット操作と独立している。チャンネル・リセットはＡＮＡモジュールのＭＦＩ状態機械とＭＦＩ捕捉機能に影響しない。ＭＦＩ可能のみがそれら機能を制御する。ＡＮＡモジュールは、全てのデータを通過させるべきかどうかを判断するためにチャンネル・リセットを用いる。
チャンネルＭＦＩ可能操作は、チャンネル・リセット操作と独立している。チャンネル・リセットはＡＮＡモジュールのＭＦＩ状態機械とＭＦＩ捕捉機能に影響しない。ＭＦＩ可能のみがそれら機能を制御する。ＡＮＡモジュールは、全てのデータを通過させるべきかどうかを判断するためにチャンネル・リセットを用いる。
たとえチャンネルがリセットにある時もＭＦＩ分析が可能であるならば、ＡＮＡはＭＦＩ情報を処理し、ＭＦＩ捕捉機能を実行する。このモードは、そのＶＣＧのデータフローを実際に衝突させないで新しいチャンネル加算により存在するＶＣＧを起こすことができる差分遅延変更を測定するために役に立つ。これは７．８章でより詳しく論議される。
ＭＦＩ分析は、チャンネルがリセットにない時、不能にされ得る。これは、通常操作下で利用されない。確認の間、速いロック操作に対して役立つ。このモードでは、ＡＮＡは、００Ｍ／Ｌ０Ｍステータス・ビットがデフォルトにより設定されているので（つまり、ＭＦＩ可能が設定されていないとき）、最初に警報状態をＡＬＩＧ＿ＷＲ管理手段に表示している。速いロック操作に対して、ベンチが最初に使われるべきＨ４／Ｋ４バイトを検出した時、それは裏口書き込みでＲＸ_ＣＨ_ＭＦＩ_ＥＮを設定する。
もしチャンネルがリセットされれば、ＡＮＡは全ての要求をＡＬＩＧ＿ＷＲに送らない、又は全てのデータをＲＸ_ＶＣＡＴ_ＭＦＩ_ＥＮがされるかどうかによらず非・ＶＣＡＴデータ・バッファに書き込まない。
もしチャンネルで制御パリティエラーが検出されれば、ＲＸ_ＶＣＡＴ_ＭＦＩ_ＥＮとＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットの両方をトグル切換えする必要があることに注意。これは、パリティエラーの源がＡＮＡの状態メモリ内又は他のモジュールの状態メモリ内であり得るからである。
７．５ ＣＦＧへのインターフェース
ＡＮＡモジュールはＣＦＧモジュールに以下の目的でインターフェースする。
・ 割り込みイベントえお送ること（つまり、チャンネルのＯＯＭ１／２、ＬＯＭ又はＣＦＧ_ＰＲＴＹ_ＥＲＲステータスが変化した）
・ ＭＦＩロック状態機械により利用される総括構成パラメータを獲得すること
・ ＡＮＡモジュールに記憶されるチャンネルＭＦＩロック・ステータスへのアクセスの提供すること
・ ＭＦＩ捕捉要求を受信すること及び捕捉した値を送ること
ＡＮＡモジュールはＣＦＧモジュールに以下の目的でインターフェースする。
・ 割り込みイベントえお送ること（つまり、チャンネルのＯＯＭ１／２、ＬＯＭ又はＣＦＧ_ＰＲＴＹ_ＥＲＲステータスが変化した）
・ ＭＦＩロック状態機械により利用される総括構成パラメータを獲得すること
・ ＡＮＡモジュールに記憶されるチャンネルＭＦＩロック・ステータスへのアクセスの提供すること
・ ＭＦＩ捕捉要求を受信すること及び捕捉した値を送ること
７．５．１ チャンネル・ステータス
ＬＶＣは、次のチャンネル・ステータス情報をＣＦＧに提供する。
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＯＯＭ１
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＯＯＭ２
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＬＯＭ
・ ＲＸ_ＣＨ_ＡＣＣ＿ＥＳＬ(低位チャンネル用のみ)
・ ＲＸ_ＣＨ_ＣＦＧ_ＰＲＴＹ_ＥＲＲ
ＬＶＣは、次のチャンネル・ステータス情報をＣＦＧに提供する。
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＯＯＭ１
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＯＯＭ２
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＬＯＭ
・ ＲＸ_ＣＨ_ＡＣＣ＿ＥＳＬ(低位チャンネル用のみ)
・ ＲＸ_ＣＨ_ＣＦＧ_ＰＲＴＹ_ＥＲＲ
尚、たとえＡＮＡが全てのチャンネル・レベル構成を有していなくても、それはＣＦＲのチャンネル構成メモリに対してパリティエラー状態を獲得し、ＣＦＲのためそれをにその状態及び状態メモリに記憶する。以下に示すように、それはまた、変更があるときに割り込みを生成する。
ＡＮＡのチャンネル状態メモリは保護されているが、ＡＮＡは制御パリティエラー・ステータスを提供しないし、それ用の割り込みを生成しない。代わりに、それはチャンネル制御パリティエラー状態をＡＬＩＧ＿ＷＲに送り、それは、それをＡＬＩＧ＿ＲＤに送り、そしてそれは、チャンネル制御パリティエラー・ステータスを提供し、割り込みを発生する。
７．５．２ 割り込み
ＬＶＣは、次のイベント用にＣＦＧへのチャンネル割り込みステータス設定要求を生成する。
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＯＯＭ１_ＣＨＧ
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＯＯＭ２_ＣＨＧ
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＬＯＭ_ＣＨＧ
・ ＲＸ_ＣＨ_ＡＣＣ＿ＥＳＬ_ＣＨＧ(低位チャンネル用のみ)
・ ＲＸ_ＣＨ_ＣＦＧ_ＰＲＴＹ_ＥＲＲ_ＣＨＧ
ＬＶＣは、次のイベント用にＣＦＧへのチャンネル割り込みステータス設定要求を生成する。
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＯＯＭ１_ＣＨＧ
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＯＯＭ２_ＣＨＧ
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＬＯＭ_ＣＨＧ
・ ＲＸ_ＣＨ_ＡＣＣ＿ＥＳＬ_ＣＨＧ(低位チャンネル用のみ)
・ ＲＸ_ＣＨ_ＣＦＧ_ＰＲＴＹ_ＥＲＲ_ＣＨＧ
７．６ ＤＳＱへのインターフェース
ＡＮＡモジュールは、ＩＦＲの前にそれを非・ＶＣＡＴデータと合わせるためにＤＳＱからＶＣＡＴデータを獲得する。ＤＳＱからのインターフェースは、ＡＮＡが非・ＶＣＡＴチャンネル用にその内部データ・バッファからデータを引き出すために用いるＤＳＱ＿ａｎａ＿ＴＩＤ信号を含む。これは以下の７．１４章で説明される。
ＡＮＡモジュールは、ＩＦＲの前にそれを非・ＶＣＡＴデータと合わせるためにＤＳＱからＶＣＡＴデータを獲得する。ＤＳＱからのインターフェースは、ＡＮＡが非・ＶＣＡＴチャンネル用にその内部データ・バッファからデータを引き出すために用いるＤＳＱ＿ａｎａ＿ＴＩＤ信号を含む。これは以下の７．１４章で説明される。
７．７ ＭＦＩロック状態機械
「ＶＣＴ_ＭＦＩ_ＡＮＡ_ＵＡＲＣＨ」文章参照
尚、ＬＯＭにない間、ＡＮＡは期待値をＡＬＩＧ＿ＷＲ送る、そしてそれはＨ４／Ｋ４バイトで受信される値ではない。
「ＶＣＴ_ＭＦＩ_ＡＮＡ_ＵＡＲＣＨ」文章参照
尚、ＬＯＭにない間、ＡＮＡは期待値をＡＬＩＧ＿ＷＲ送る、そしてそれはＨ４／Ｋ４バイトで受信される値ではない。
７．８ ＭＦＩ捕捉
７．８．１ 差分遅延測定
供給している間、ＶＣＧの候補メンバチャンネル間の差分遅延がＶＣＡＴに配分したＤＲＡＭ容量を考え支持されることができるかどうかを判断する必要がある。オリオンは２チャンネルのＭＦＩ値のスナップショットを取る機構を提供する。全ての適切なメンバ対組み合わせに対してこれをすることにより、ソフトウェアはＶＣＧの最大差分遅延を決定することができる。
７．８．１ 差分遅延測定
供給している間、ＶＣＧの候補メンバチャンネル間の差分遅延がＶＣＡＴに配分したＤＲＡＭ容量を考え支持されることができるかどうかを判断する必要がある。オリオンは２チャンネルのＭＦＩ値のスナップショットを取る機構を提供する。全ての適切なメンバ対組み合わせに対してこれをすることにより、ソフトウェアはＶＣＧの最大差分遅延を決定することができる。
与えられたＬＣＡＳ ＶＣＧに加えられる新チャンネルである時、実際にチャンネルをそのＶＣＧと関連づけずにＶＣＧの経験される最大差分遅延を決定することが望ましい。そうすることはそのＶＣＧの上のデータフローに衝撃を与えることができる（潜在的に、少なくとも停滞を引き起こす）。もし用いてない受信論理ポートが利用可能であれば、それがこの問題を避けるためにリセットから持ち出す時、このチャンネルは最初にその様なポートに地図化される。しかしながら、これはいつも可能ではない。
このための解決策はＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットに独立してＲＸ_ＣＨ_ＶＣＡＴ_ＭＥＩ_ＥＮビットを作ることである。ＡＮＡは、機能（拡張信号ラベル抽出を含む）に基づいた全てのＭＦＩ分析に対してリセット・ビットとしてＲＸ_ＣＨ_ＶＣＡＴ_MH_ＥＮを用いる。それは、オーバーヘッド／スタッフ刈り込み、データ分離及びデータ併合機能に対してのみリセット・ビットとしてＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮビットを用いる。
このスキームで、差分遅延測定がＶＣＧに加えられるべきであるチャンネルでなされるべきであるとき、そのＶＣＧのＲＸ_ＣＨ_ＶＣＡＴ_ＭＦＩ_ＥＮビットのみが初期に設定される。一度遅延測定がなされ、このチャンネルを実際のＶＣＧに加えることがＯＫであれば、ＲＸ_ＣＨ_ＶＣＡＴ_ＳＷ_ＣＦＧ_ＥＮビットをクリアできる。
7.8.2 インターフェース及び操作
ソフトウェアがＣＦＧモジュールの総括ＲＸ_ＶＣＡＴ_ＭＦＩ_ＣＡＰ＿ＣＨＡＮＬ／２レジスタに書き込む時、ＣＦＧモジュールは、２チャンネルの識別と共にＡＮＡモジュールにＭＦＩ舗装要求を送る。応答で、ＡＮＡは、ＣＸＣ要求に基づいたこれら２チャンネルに対してそれがその状態メモリ内に持つＭＦＩ値を読み出し、それが読み出す値と共に完了信号をＣＦＧに送る。
ソフトウェアがＣＦＧモジュールの総括ＲＸ_ＶＣＡＴ_ＭＦＩ_ＣＡＰ＿ＣＨＡＮＬ／２レジスタに書き込む時、ＣＦＧモジュールは、２チャンネルの識別と共にＡＮＡモジュールにＭＦＩ舗装要求を送る。応答で、ＡＮＡは、ＣＸＣ要求に基づいたこれら２チャンネルに対してそれがその状態メモリ内に持つＭＦＩ値を読み出し、それが読み出す値と共に完了信号をＣＦＧに送る。
ＭＦＩ分析器は、それがその状態メモリに記憶される２チャンネルのＭＦＩ値でＣＧＦモジュールに応答する時チャンネルがＭＦＩロックにあるかどうかを検査しない。ソフトウェアは、捕捉要求を生成する前に両チャンネルがＭＦＩロックにあることを検査する。しかしながら、もしいずれかのチャンネルが、ＡＮＡが要求を獲得する時間までにＭＦＩロックから出れば、ＭＦＩ値は有効ではないかもしれない。捕捉がなされた後にロックのＭＦＩ損出がないことを確実にすることはソフトウェア次第である。
尚、ＭＦＩ分析器は、チャンネルがＭＦＩ可能又はそれらがＶＣＡＴチャンネルであるかどうかを検査しない。もしソフトウェアがそのようなチャンネルで捕捉を実行しようとすれば、それはがらくたデータを取りもどす。
前の1つが進行中であった間にＡＮＡ捕捉要求を送るためにＣＦＧに対して十分早く書き込み要求を生成することはソフトウェアにとって可能ではない。それゆえ、ＡＮＡはこのケースに関して心配する必要はない。
７．９ 拡張信号ラベル抽出
低位チャンネルで、ＡＮＡは拡張信号ラベルをＫ４バイトの最初のビットから形成された３２ビットフレーム（１２ビットＭＦＡＳパターンに基づいて配列された）から抽出する。もし同じ値がチャンネルの列で３回受信されれば、ＡＮＡは、受理拡張信号ラベルとしてその値をそのチャンネルのステータス・メモリ参入に書き込む。
低位チャンネルで、ＡＮＡは拡張信号ラベルをＫ４バイトの最初のビットから形成された３２ビットフレーム（１２ビットＭＦＡＳパターンに基づいて配列された）から抽出する。もし同じ値がチャンネルの列で３回受信されれば、ＡＮＡは、受理拡張信号ラベルとしてその値をそのチャンネルのステータス・メモリ参入に書き込む。
与えられたチャンネル上の拡張信号ラベル抽出は、明らかにそのチャンネルのOOMl状態に依存する。チャンネルがＯＯＭｌ状態にある間、ＡＮＡは抽出を実行しない。
ＩＭｌ状態にある時、ＡＮＡはＭＦＩ1カウンター（つまり、１１及び１８間にあるべき）に基づいてＫ４バイトがＥＳＬビットを運んでいるかどうかを知っている。
７．１０ 構成
ＡＮＡモジュールは、それ自身のいかなる構成パラメータも持っていない。
ＡＮＡモジュールは、それ自身のいかなる構成パラメータも持っていない。
７．１１ 状態
７．１１．１ 共通状態
ＭＦＩ捕捉要求に応答してチャンネル状態メモリから読み出された最初のMH値は、2番目のチャンネルをヒットするためにＣＸＣカレンダを待つ間、共通のレジスタに書き込む必要がある。
７．１１．１ 共通状態
ＭＦＩ捕捉要求に応答してチャンネル状態メモリから読み出された最初のMH値は、2番目のチャンネルをヒットするためにＣＸＣカレンダを待つ間、共通のレジスタに書き込む必要がある。
７．１１．２ チャンネル状態
チャンネル状態パラメータは、１３４４ｘ４５ ２重ポートメモリにグループ化される。それへの書き込みと読み出しアクセス両方は、ＣＸＣ要求により駆動される。
チャンネル状態パラメータは、１３４４ｘ４５ ２重ポートメモリにグループ化される。それへの書き込みと読み出しアクセス両方は、ＣＸＣ要求により駆動される。
いつかの状態パラメータは低位にのみ適用できる。ゆえに、参入が高位又は低位チャンネルに対するかどうかに依存するチャンネル状態メモリに参入の2つの異なる意図がある。
このメモリに記憶されるＲＸ_ＣＨ_ＣＦＧ_ＰＡＲＩＴＹ＿ＥＲＲ＿ＣＯＰＹビットは、ＡＮＡが使用する本当の状態パラメータではない。ＲＸ_ＣＨ_ＶＣＡＴ_ＭＦＩ_ＥＮがソフトウェアによりクリアされる時全ての他の状態ビットがリセットされる間、このビットはＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮが設定されるときにリセットされる。
７．１１．３ チャンネル状態メモリ参入の高位意図
次の表はこのメモリの参入構造を示す。
次の表はこのメモリの参入構造を示す。
７．１１．４ チャンネル状態メモリ参入の低位意図
７．１２ ステータス
ＭＦＩ捕捉に関するステータス・パラメータは、それらが総括なのでＣＦＧブロック内で保持される。
ＭＦＩ捕捉に関するステータス・パラメータは、それらが総括なのでＣＦＧブロック内で保持される。
チャンネル・ステータス・パラメータは1344ｘ１２ ２重ポートメモリにグループ化される。
註１：このパラメータは低位チャンネルにのみ適用できる。また、もしチャンネルがＯＯＭｌ状態ならば、その値は有効ではない。
７．１３ 非・ＶＣＡＴチャンネル・データ・バッファ
非・ＶＣＡＴチャンネル・データ・バッファは２個のメモリを用いて実行される。１番目は、ＶＣ４を除いて低位チャンネル及び高位チャンネル間で共有される１３４４ｘ８ ２重ポートメモリである。２番目はＶＣ４チャンネル用いられる２５６ｘ８ ２重ポートメモリである。
非・ＶＣＡＴチャンネル・データ・バッファは２個のメモリを用いて実行される。１番目は、ＶＣ４を除いて低位チャンネル及び高位チャンネル間で共有される１３４４ｘ８ ２重ポートメモリである。２番目はＶＣ４チャンネル用いられる２５６ｘ８ ２重ポートメモリである。
それがＶＣ４‐Ｎc応用のための単一ＦＩＦＯ意図を実行することをより簡単にするので、個別のメモリは、ＶＣ４チャンネル用に用いられる。単一ＦＩＦＯ意図は、４ｘＯＣ−３／１２モジュール内で受信フレームが構成されるシナリオをサポートするために、ＶＣ４−Ｎｃ（Ｎ＞＝２）場合に要求される。このケースで、ＣＸＣは、インターリーブのやり方のＶＣＴ_ＲＸブロックへの異なるフレームで受信されるバイトを提供する。しかしながら、ＡＮＡから非・ＶＣＡＴデータを引くためにＶＣＴ_ＲＸ内で用いられる1倍カレンダは、ＶＣ４チャンネルがＯＣ-４８ライン上であたかもインターリーブされると予想する。与えられたＶＣ４-Ｎcに対して単一ＦＩＦＯの使用なしで、そのＶＣ４-Ｎc用のタイムスロット（つまり、アイドル・スロット）の間ＣＸＣがバイトを提供しない時、これはデータ整列を壊させることができる。
全ての可能なＶＣ４-Ｎc組み合わせ（特別なケースを作らないためにＮ＝１を含む）を取り扱うために、ＶＣ４チャンネル用のメモリは１６個のＦＩＦＯ、各１６バイト深さ、を実行するために用いられる。
両方のメモリへの書き込みはＣＸＣ要求により駆動される。ＶＣ４チャンネルに連合する高位タイムスロットに対して（つまり、ＣＸＣからのＳＴＳ＿ｖｔ＝Ｏ、ＳＴＳ_ＶＣ４＝ｌ）、ＡＮＡはＶＣ４バッファメモリを用いる。ＣＸＣは、ＶＣ４-Ｎc(ｎ＞＝１)内のスレーブＳＴＳのマスターＳＴＳチャンネルidを表示する。ＡＮＡは、どのＶＣ４ ＦＩＦＯにデータを書き込むかを決定するためにこれを用いることができる。
バッファメモリからの読み出しは、１倍カレンダによって順番に駆動されるＤＳＱにより駆動される。ＶＣ４チャンネルと連合するタイムスロットに対して、ＡＮＡはＤＳＱにより提供されるＴＩＤからのＶＣ４バッファメモリにどのＦＩＦＯを利用するかを決定することはできない。ＡＮＡは、これを決定するためにＣＸＣにより提供される情報の道を保持する。ＡＮＡは、ＶＣ４がＶＣ４-Ｎcのスレーブかマスターであるかを示すために各ＶＣ４に対して1ビットを記憶する。スレーブＶＣ４に対して、マスターＶＣ４のｉｄをこれら状態ビットから決定できる。
尚、ＶＣＴ_ＲＸのＶＣ４チャンネルは、チャンネルが基礎ＳＤＨ受信側上でリセットから出される時間から少なくとも１カレンダ回転後にリセットから出されなければならない。これは、我々がＶＣ４データ・バッファから読み出しを試みる前に、ＡＮＡ記憶するＶＣ４マスター状態ビットは設定されなければならないゆえに必要である。
ＡＮＡパイプラインは、オーバーフローを避けるために単一バイトに対して読み出し及び書き込み衝突に対するバイパスを提供する。ＡＮＡは、チャンネル毎にデータ有効ビットを持つために１３４４フロップを用いる。チャンネルがリセットされる時(ＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮを設定)、そのデータ有効ビットはクリアされる。
１６バイトＶＣ４ ＦＩＦＯに対する読み出し及び書き込みバイパスを提供する必要はない。
７．１４ ＶＣＡＴと非・ＶＣＡＴデータの合併
ＶＣＡＴと非・ＶＣＡＴデータの合併は連鎖解除器（ＤＳＱ）からのＤＳＱ_ＡＮＡ_ＴＩＤ信号により駆動される。ＡＮＡはこの信号の値に対応する非・ＶＣＡＴデータ・バッファを読み出す。もしＤＳＱ＿ａｎａ＿ＶＬＤが主張されず非・ＶＣＡＴデータ・バッファが空でないならば、そのときＶＣＡＴデータ・バッファからのデータはＩＦＲに渡される。もしＤＳＱ＿ａｎａ＿ＶＬＤが主張されないならば、そのときＤＳＱ_ａｎａ_ｄａｔａはＩＦＲに渡される。両方の場合で、データはＬＰＩＤとしてＤＳＱ_ａｎａ_ｌｐｉｄを用いて適格化される。もしＤＳＱ_ａｎａ_ＶＬＤが主張されず非・ＶＣＡＴデータ・バッファが空ならば、データはＩＦＲに渡されない。
ＶＣＡＴと非・ＶＣＡＴデータの合併は連鎖解除器（ＤＳＱ）からのＤＳＱ_ＡＮＡ_ＴＩＤ信号により駆動される。ＡＮＡはこの信号の値に対応する非・ＶＣＡＴデータ・バッファを読み出す。もしＤＳＱ＿ａｎａ＿ＶＬＤが主張されず非・ＶＣＡＴデータ・バッファが空でないならば、そのときＶＣＡＴデータ・バッファからのデータはＩＦＲに渡される。もしＤＳＱ＿ａｎａ＿ＶＬＤが主張されないならば、そのときＤＳＱ_ａｎａ_ｄａｔａはＩＦＲに渡される。両方の場合で、データはＬＰＩＤとしてＤＳＱ_ａｎａ_ｌｐｉｄを用いて適格化される。もしＤＳＱ_ａｎａ_ＶＬＤが主張されず非・ＶＣＡＴデータ・バッファが空ならば、データはＩＦＲに渡されない。
尚、非・ＶＣＡＴデータ・バッファのオーバーフローを防ぐために、我々は、ＶＣＴ_ＲＸブロックがリセットから出る時、全てのチャンネルは初期的リセットにある（ＲＸ_ＣＨ_ＳＷ_ＣＦＧ_ＥＮ＝１）ことを確実にする。
８ ＬＣＡＳ／VC制御器（ＬＶＣ）
８．１ 概要
図２１を参照して、ＬＶＣ６０２を例示し、それは配列モジュール（ＡＬＮ）、構成（ＣＦＧ）及び連鎖解除器６０６とインターフェースする。ＬＶＣは、ＣＨ状態メモリ、ＣＨステータス・メモリ、ＳＫ状態メモリ、ＳＫステータス・メモリ及びＳＯステータス・メモリを含む。ＬＶＣモジュールは、ＡＬＩＧ_ＲＤ、ＤＳＱ及びＣＦＧモジュールとインターフェースする。ＬＶＣモジュールの基本機能は次のようである。
・ 順方向制御情報を抽出する（ＬＣＡＳ場合のＳＱとＣＴＲＬ）
・ Ｈ４／Ｋ４バイトからＬＣＡＳ逆方向制御情報を抽出する
・ ＬＣＡＳ制御パケットのＣＲＣ検査を実行する
・ 各ＬＣＡＳ ＶＣＧのためにＤＣＲＣ設定／クリア機能を実行する
・ ＬＣＡＳ ＶＣＧsのＧＩＤ検査の実行
・ 与えられたＬＣＡＳ ＶＣＧのメンバによって受信されるＧＩＤ値を捕捉する
・ 制御（つまり、連鎖）尾呼びＤＳＱへ渡されるデータを同期化する
・ チャンネルの受理構成に基づいたＬＣＡＳチャンネル・リセット及び失敗状態を取り扱う
・ シンクがＬＣＡＳとして構成される間、非・ＬＣＡＳソースの検出
８．１ 概要
図２１を参照して、ＬＶＣ６０２を例示し、それは配列モジュール（ＡＬＮ）、構成（ＣＦＧ）及び連鎖解除器６０６とインターフェースする。ＬＶＣは、ＣＨ状態メモリ、ＣＨステータス・メモリ、ＳＫ状態メモリ、ＳＫステータス・メモリ及びＳＯステータス・メモリを含む。ＬＶＣモジュールは、ＡＬＩＧ_ＲＤ、ＤＳＱ及びＣＦＧモジュールとインターフェースする。ＬＶＣモジュールの基本機能は次のようである。
・ 順方向制御情報を抽出する（ＬＣＡＳ場合のＳＱとＣＴＲＬ）
・ Ｈ４／Ｋ４バイトからＬＣＡＳ逆方向制御情報を抽出する
・ ＬＣＡＳ制御パケットのＣＲＣ検査を実行する
・ 各ＬＣＡＳ ＶＣＧのためにＤＣＲＣ設定／クリア機能を実行する
・ ＬＣＡＳ ＶＣＧsのＧＩＤ検査の実行
・ 与えられたＬＣＡＳ ＶＣＧのメンバによって受信されるＧＩＤ値を捕捉する
・ 制御（つまり、連鎖）尾呼びＤＳＱへ渡されるデータを同期化する
・ チャンネルの受理構成に基づいたＬＣＡＳチャンネル・リセット及び失敗状態を取り扱う
・ シンクがＬＣＡＳとして構成される間、非・ＬＣＡＳソースの検出
ＬＶＣモジュール
８．２ ＡＬＩＧ_ＲＤへのインターフェース
ＡＬＩＧ＿ＲＤは次の構成と制御情報を各クロック周期のＬＶＣにチャンネルｉｄと共に提供する（つまり、ＴＩＤ）、有効データ（ペイロードだけでなくＨ４／Ｋ４も）バイトがその周期のそのチャンネルでＬＶＣに渡すことができるかどうか。
８．２ ＡＬＩＧ_ＲＤへのインターフェース
ＡＬＩＧ＿ＲＤは次の構成と制御情報を各クロック周期のＬＶＣにチャンネルｉｄと共に提供する（つまり、ＴＩＤ）、有効データ（ペイロードだけでなくＨ４／Ｋ４も）バイトがその周期のそのチャンネルでＬＶＣに渡すことができるかどうか。
８．２．１ 構成情報
ＶＣＴ_ＲＸブロックの全ての構成メモリはＣＦＲモジュール内で維持されるので、ＣＦＲモジュールは、ＬＶＣ及び下流ＤＳＱがＡＬＩＧ_ＲＤを介してＬＶＶに必要である構成（ＲＸ_SＨＯＲＴ_ＦＲＡＭＥ_ＥＮの例外で）に送る必要がある。与えられたチャンネルに対するＡＬＩＧ_ＲＤからＬＶＣへの各要求に対して、ＬＶＣはそれ自身操作用のそのチャンネルに関係する次の構成パラメータを必要とする。
・ ＲＸ_ＣＨ_ＳＴＳ_ＶＴ
・ ＲＸ_ＣＨ_ＳＫ_ＬＰＩＤ
・ ＲＸ_ＳＫ_ＬＣＡＳ_ＥＮ
・ ＲＸ_ＣＨ_ＮＬ_ＶＣＡＴ_ＥＸＰ_ＳＱ
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴＥＤ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＥＮ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＳＯ_ＬＰＩＤ
ＶＣＴ_ＲＸブロックの全ての構成メモリはＣＦＲモジュール内で維持されるので、ＣＦＲモジュールは、ＬＶＣ及び下流ＤＳＱがＡＬＩＧ_ＲＤを介してＬＶＶに必要である構成（ＲＸ_SＨＯＲＴ_ＦＲＡＭＥ_ＥＮの例外で）に送る必要がある。与えられたチャンネルに対するＡＬＩＧ_ＲＤからＬＶＣへの各要求に対して、ＬＶＣはそれ自身操作用のそのチャンネルに関係する次の構成パラメータを必要とする。
・ ＲＸ_ＣＨ_ＳＴＳ_ＶＴ
・ ＲＸ_ＣＨ_ＳＫ_ＬＰＩＤ
・ ＲＸ_ＳＫ_ＬＣＡＳ_ＥＮ
・ ＲＸ_ＣＨ_ＮＬ_ＶＣＡＴ_ＥＸＰ_ＳＱ
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＡＣＣＥＰＴＥＤ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＥＮ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＳＯ_ＬＰＩＤ
また、ＤＳＱバッファ・フリッピングによってだけ必要とされる次のカレンダ情報は、それがそれらをＤＳＱに送ることができるようにＬＶＣに提供される必要がある。ＶＬＣは単にこれらのパラメータをなんの処理もしないで渡す。これは、これらがＤＳＱに渡されるパラメータのみであるとはいえない。
・ ＲＸ_ＷＩＤ
・ ＲＸ_ＣＨ_ＶＣ４
・ ＲＸ_ＣＨ_ＳＴＳ_ＶＴＧ_ＴＹＰＥ
・ ＲＸ_ＷＩＤ
・ ＲＸ_ＣＨ_ＶＣ４
・ ＲＸ_ＣＨ_ＳＴＳ_ＶＴＧ_ＴＹＰＥ
上記カレンダ及び構成情報は、チャンネルが失敗状態にある時もＬＶＣに提供される。
ＤＳＱは、受理メンバチャンネルが失敗又はリセット状態に入る時、現在の書き込みバッファを無効にする必要がある。そのようにするために、ＲＸ_ＳＫ_ＬＰＩＤ構成パラメータは、少なくともメンバチャンネルがリセット状態に入る最初クロック周期内でＤＳＱに渡される必要がある。ソフトウェアがチャンネルをリセットする時、そのチャンネルの構成を変更する前に、それはそのチャンネルのチャンネル・リセットを見るためにＤＳＱを十分に長く待つべきである。
ＣＦＲは非・ＶＣＡＴチャンネル用の構成と失敗情報をＡＬＩＧ-ＲＤに渡す、それはチャンネルがＶＣＡＴチャンネルかどうか知らない。しかし、ＡＬＩＧ＿ＷＲは非・ＶＣＡＴチャンネル用のＤＲＡＭに決して書き込むことはないし、ＡＬＩＧ−ＲＤはＤＲＡＭからどんなデータも決して読み出さないので、チャンネル失敗状態はそのようなチャンネルに決して設定されないことに留意。ＬＶＣに提供するためにこれらチャンネルに対してＡＬＩＧ_ＲＤは単純に決して有効なデータを持たないが、それはまだカレンダ及びチャンネル構成をＬＶＣに送る。
尚、ＣＦＲはＶＣＧ失敗を全メンバチャンネルに対するチャンネル失敗に転換する。チャンネル及びＶＣＧリセットは独立してＡＬＩＧ_ＲＤを介してＬＶＣに渡される。
８．２．２ 制御情報
ＡＬＩＧ_ＲＤは次の制御情報をあらゆるクロック周期のＡＬＩＧ_ＲＤに提供する。
・ データ有効
・ チャンネル失敗状態
・ チャンネル・リセット状態
・ シンクポートリセット状態
・ Ｈ４／Ｋ４バイト表示
・ ＨＯ／ＬＯ ＭＦＩ
・ ＳＯＦ
ＡＬＩＧ_ＲＤは次の制御情報をあらゆるクロック周期のＡＬＩＧ_ＲＤに提供する。
・ データ有効
・ チャンネル失敗状態
・ チャンネル・リセット状態
・ シンクポートリセット状態
・ Ｈ４／Ｋ４バイト表示
・ ＨＯ／ＬＯ ＭＦＩ
・ ＳＯＦ
Ｈ４／Ｋ４バイト表示、ＨＯ／ＬＯ ＭＦＩとＳＯＦは、データ有効が真で、チャンネルがリセット／失敗状態にないときのみ意味がある。
ＨＯ／ＬＯ ＭＦＩカウンタは、Ｈ４／Ｋ４バイトクロック周期のみでなくまたＳＯＦクロック周期でも提供されるべきである（又は、一般的に、チャンネルが障害にないとき全てのクロック周期で）。
８．２．２．１ Ｈ４
ＡＬＩＧ_ＲＤは、現在のチャンネルが高位チャンネルであり、現在のバイトがそのチャンネル用のＨ４バイトであるときＨ４／Ｋ４表示ビットをＶＬＣに設定する。高位チャンネル用の全ての他のバイトは、そのコンテンツをＤＲＡＭに書き込む前にＳＴＳ-1フレームのＴＯＨ、その他ＨＯ PＯＨ及びスタッフバイトがはぎ取られるので、ペイロードバイトである。
ＡＬＩＧ_ＲＤは、現在のチャンネルが高位チャンネルであり、現在のバイトがそのチャンネル用のＨ４バイトであるときＨ４／Ｋ４表示ビットをＶＬＣに設定する。高位チャンネル用の全ての他のバイトは、そのコンテンツをＤＲＡＭに書き込む前にＳＴＳ-1フレームのＴＯＨ、その他ＨＯ PＯＨ及びスタッフバイトがはぎ取られるので、ペイロードバイトである。
ＶＣ４／ＳＴＳ-３c形式ＶＣＧに対して、ＡＬＩＧ-ＲＤはマスターＳＴＳ-１に対するＨ４バイトのみをＬＶＣに渡す。
８．２．２．２ Ｋ４
ＡＬＩＧ_ＲＤは、現在のチャンネルが低位チャンネルであり、現在のバイトがそのチャンネル用のＫ４バイトであるときＨ４／Ｋ４表示ビットをVLCに設定する。低位チャンネル用の全ての他のバイトは、そのコンテンツをＤＲＡＭに書き込む前にＳＴＳ-１フレームを地図化したＶＴのＴＯＨ、その他ＨＯ／ＬＯ PＯＨ及びスタッフバイトがはぎ取られるので、ペイロードバイトである。
ＡＬＩＧ_ＲＤは、現在のチャンネルが低位チャンネルであり、現在のバイトがそのチャンネル用のＫ４バイトであるときＨ４／Ｋ４表示ビットをVLCに設定する。低位チャンネル用の全ての他のバイトは、そのコンテンツをＤＲＡＭに書き込む前にＳＴＳ-１フレームを地図化したＶＴのＴＯＨ、その他ＨＯ／ＬＯ PＯＨ及びスタッフバイトがはぎ取られるので、ペイロードバイトである。
８．３ ＤＳＱへのインターフェース
もしあれば、ＬＶＣは次のカレンダ、構成及び制御情報をペイロードバイトと共に各クロックのＤＳＱに提供する。
もしあれば、ＬＶＣは次のカレンダ、構成及び制御情報をペイロードバイトと共に各クロックのＤＳＱに提供する。
８．３．１ カレンダ及び構成情報
・ ＲＸ_ＣＨ_ＳＴＳ_ＶＴ
・ ＲＸ_ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ
・ ＲＸ_ＣＨ_ＶＣ４
・ ＲＸ_ＷＩＤ(全ホイールの連結位置)
・ ＲＸ_ＣＨ_ＳＫ_ＬＰＩＤ
・ ＲＸ_ＳＫ_ＶＣＡＴ_ＥＮ
・ ＲＸ_ＣＨ_ＳＴＳ_ＶＴ
・ ＲＸ_ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ
・ ＲＸ_ＣＨ_ＶＣ４
・ ＲＸ_ＷＩＤ(全ホイールの連結位置)
・ ＲＸ_ＣＨ_ＳＫ_ＬＰＩＤ
・ ＲＸ_ＳＫ_ＶＣＡＴ_ＥＮ
ＬＣＶは、ＲＸ_ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ、ＲＸ_ＣＨ_ＶＣ４及びＲＸ_ＷＩＤ情報を使用しないことに留意。それは、なんらの処理なしでそれらをＤＳＱに単に渡す、それはそれらをバッファ・フリッピングに用いる。
１３ビットＲＸ_ＷＩＤ信号の構造は次のようである。
８．３．２ 制御情報
・ ペイロードデータ有効
・ チャンネル失敗状態
・ チャンネル・リセット状態
・ ＤＮＵ
・ ＳＱ
・ ペイロードデータ有効
・ チャンネル失敗状態
・ チャンネル・リセット状態
・ ＤＮＵ
・ ＳＱ
８．４ ＣＦＧへのインターフェース
ＬＶＣは、割り込みステータス設定要求をＣＦＧに生成する。ＣＦＧは、ソフトウェアステータス読み出し（及びソースポート・ステータス・メモリの場合では書き込み）要求をＬＶＣに指揮する。
ＬＶＣは、割り込みステータス設定要求をＣＦＧに生成する。ＣＦＧは、ソフトウェアステータス読み出し（及びソースポート・ステータス・メモリの場合では書き込み）要求をＬＶＣに指揮する。
８．４．１ ステータス
ＬＶＣは、次のステータス情報をＣＦＧに提供する。
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＳＱ／ＲＸ_ＣＨ_ＮＬ_ＶＣＡＴ_ＡＣＣ_ＳＱ(異なる意図)
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＣＲＣ_ＥＲＲ
・ ＲＸ_ＣＨ_ＮＬ_ＶＣＡＴ_ＳＱＭ
・ ＲＳ_ＳＫ_ＬＣＡＳ_ＧΓＤ_ＥＲＲ
・ ＲＸ_ＳＯ_ＬＣＡＳ_ＭＳＴ
・ ＲＸ_ＳＯ_ＬＣＡＳ_ＲＳ_ＡＣＫ
ＬＶＣは、次のステータス情報をＣＦＧに提供する。
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＳＱ／ＲＸ_ＣＨ_ＮＬ_ＶＣＡＴ_ＡＣＣ_ＳＱ(異なる意図)
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＣＲＣ_ＥＲＲ
・ ＲＸ_ＣＨ_ＮＬ_ＶＣＡＴ_ＳＱＭ
・ ＲＳ_ＳＫ_ＬＣＡＳ_ＧΓＤ_ＥＲＲ
・ ＲＸ_ＳＯ_ＬＣＡＳ_ＭＳＴ
・ ＲＸ_ＳＯ_ＬＣＡＳ_ＲＳ_ＡＣＫ
８．４．２ 割り込みステータス
ＬＶＣは、次のイベント用に割り込みステータス設定要求をＣＦＧに生成する。
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＳＱ_ＣＨＧ／ＲＸ_ＣＨ_ＮＬ_ＶＣＡＴ_ＡＣＣ_ＳＱ_ＣＨＧ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＣＨＧ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＥＲＲ_ＣＨＧ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＮＬ_ＳＲＣ_ＣＨＧ
・ ＲＸ_ＣＨ_ＮＬ_ＶＣＡＴ_ＳＱＭ_ＣＨＧ
・ ＲＸ_ＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲ_ＣＨＧ
・ ＲＸ_ＳＯ_ＬＣＡＳ_ＭＳＴ_ＣＨＧ
・ ＲＸ_ＳＯ_ＬＣＡＳ_ＲＳ_ＡＣＫ_ＣＨＧ
ＬＶＣは、次のイベント用に割り込みステータス設定要求をＣＦＧに生成する。
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＳＱ_ＣＨＧ／ＲＸ_ＣＨ_ＮＬ_ＶＣＡＴ_ＡＣＣ_ＳＱ_ＣＨＧ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＣＨＧ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＥＲＲ_ＣＨＧ
・ ＲＸ_ＣＨ_ＬＣＡＳ_ＮＬ_ＳＲＣ_ＣＨＧ
・ ＲＸ_ＣＨ_ＮＬ_ＶＣＡＴ_ＳＱＭ_ＣＨＧ
・ ＲＸ_ＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲ_ＣＨＧ
・ ＲＸ_ＳＯ_ＬＣＡＳ_ＭＳＴ_ＣＨＧ
・ ＲＸ_ＳＯ_ＬＣＡＳ_ＲＳ_ＡＣＫ_ＣＨＧ
８．５ 状態及びステータス・パラメータ
全ての状態とステータス・メモリは２重ポート化されている。状態メモリはハードウェアのみによりアクセスされる。
全ての状態とステータス・メモリは２重ポート化されている。状態メモリはハードウェアのみによりアクセスされる。
ステータス・メモリの１ポートはＣＰＵアクセス用に専用化される。尚、ＣＰＵはそれを初期化するためにソースポート・ステータス・メモリに書き込む必要がある。もしソフトウェアからのステータス読み出し要求がハードウェアからの書き込み要求と衝突すれば、書き込み要求から新しい値が読み出し結果として渡される。
ソースポート・ステータス・メモリの場合、もしソフトウェアからのステータス書き込みがハードウェアからのステータス書き込み要求と衝突すれば、ソフトウェア値はメモリに書き込まれるべきである。これは適切なソフトウェア行動で起きるべきではないが、ハードウェアが衝突を扱う準備ができているべきである。
ハードウェアは、１６クロック周期毎に１度以上の同じチャンネル状態メモリ参入をアクセスしない。同様に、ハードウェアは、１６クロック周期毎に１度以上の同じチャンネル状態メモリ参入に書き込みをしない。マイクロ構築設計は、必要であれば、この利点を取ることができる。
チャンネル・ステータス及びステータス・メモリ参入は、チャンネルがＬＣＡＳ又は非・ＬＣＡＳ ＶＣＧに地図化されるかどうかに依存して異なる意図を有する。尚、リセット値は、パリティが両方の場合で同じであるようにである。実際に、ステータス・メモリに対してこのようにするために、ダミービットが用いられる。
ポート・レベル状態及びステータス・パラメータはＬＣＡＳのみのために構成されるポートに適用できる。
これらのメモリがハードウェアにより用いられる方法についての詳細な記述が次の章で提供される。
８．５．１ チャンネル・ステータス
チャンネル・ステータス・パラメータは、１３４４ｘ４０ ２重ポートメモリにグループ化され、高位及び低位チャンネルにより共有される。次の表はこのメモリの参入のＬＣＡＳ及び非・ＬＣＡＳを示す。
チャンネル・ステータス・パラメータは、１３４４ｘ４０ ２重ポートメモリにグループ化され、高位及び低位チャンネルにより共有される。次の表はこのメモリの参入のＬＣＡＳ及び非・ＬＣＡＳを示す。
８．５．１．１ チャンネル状態メモリ参入のＬＣＡＳ意図
註１：これらのパラメータは操作目的用の初期値を持つ必要がない。しかしながら、パリティ保護に対して、それらはゼロに設定される。
８．５．１．１ チャンネル状態メモリ参入の非・ＬＣＡＳ意図
註１：これらのパラメータは操作目的用の初期値を持つ必要がない。しかしながら、パリティ保護に対して、それらはゼロに設定される。
８．５．２ チャンネル・ステータス
チャンネル・ステータス・パラメータは、１３４４ｘ１５ ２重ポートメモリにグループ化され、高位及び低位チャンネルにより共有される。次の表はこのメモリの参入のＬＣＡＳ及び非・ＬＣＡＳを示す。
チャンネル・ステータス・パラメータは、１３４４ｘ１５ ２重ポートメモリにグループ化され、高位及び低位チャンネルにより共有される。次の表はこのメモリの参入のＬＣＡＳ及び非・ＬＣＡＳを示す。
８．５．２．１ チャンネル状態メモリ参入のＬＣＡＳ意図
ＬＣＡＳ ＶＣＧsの場合に、ソフトウェアはいつも、チャンネルで受信される連鎖及び制御フィールドを決定するためにチャンネル・ステータスから読み出す。これは、ＶＣＴ_ＴＸブロックと異なりＬＣＡＳ制御情報変更はソフトウェアの制御下で起きないし、それはソフトウェアにはどのメモリが与えられたチャンネル／ＶＣＧ用の新しい順方向制御情報をもっているかを最初に決定することが難しいので重要である。
８．５．２．２ チャンネル状態メモリ参入の非・ＬＣＡＳ意図
８．５．３ シンクポート状態
シンクポート状態パラメータは１２８ｘ３フロップを用いて実行される。
８．５．４ シンクポートステータス
シンクポート状態パラメータは１２８ｘ３フロップを用いて実行される。
８．５．４ シンクポートステータス
８．５．４ シンクポート状態
シンクポート・ステータス・パラメータは１２８ｘ１フロップを用いて実行される。
シンクポート・ステータス・パラメータは１２８ｘ１フロップを用いて実行される。
８．５．５ ソースポート状態
シンクポート・ステータス・パラメータは１２８ｘ６５ ２重ポートメモリ内にグループ化される。以下の表がこのメモリの参入の構造を示す。
シンクポート・ステータス・パラメータは１２８ｘ６５ ２重ポートメモリ内にグループ化される。以下の表がこのメモリの参入の構造を示す。
註１：これらのパラメータは操作目的に対して初期値を持つ必要はない。ソースポートリセットはないがソフトウェアは初期値を書くことができる。
８．６ 非・ＶＣＡＴチャンネル用の操作
非・ＶＣＡＴチャンネルのために、ＡＬＩＧ_ＲＤはＬＶＣ用に有効データを決して持たない。しかしながら、シンクポートＬＰＩＤとチャンネルの受理構成は、チャンネル形式とカレンダ情報と共にＬＶＣに渡される。
非・ＶＣＡＴチャンネルのために、ＡＬＩＧ_ＲＤはＬＶＣ用に有効データを決して持たない。しかしながら、シンクポートＬＰＩＤとチャンネルの受理構成は、チャンネル形式とカレンダ情報と共にＬＶＣに渡される。
有効データがないので、ＬＶＣは、全てのステータス又はチャンネル又は連合したシンクポート及び(ダミー)ソースポートに対する状態更新操作を実行しない。
8.7 ＬＣＡＳ操作
aln_ＲＤ_lv_ＣＨ_ＳＫ_ＬＣＡＳ_ＥＮ信号が与えられたクロック周期で主張されるならば、ＬＣＡＳ操作は実行される。この章では、我々は、これが場合であり、状態及びステータス情報を更新するために状態の一部としてそれを明示的に示さないと仮定する。
aln_ＲＤ_lv_ＣＨ_ＳＫ_ＬＣＡＳ_ＥＮ信号が与えられたクロック周期で主張されるならば、ＬＣＡＳ操作は実行される。この章では、我々は、これが場合であり、状態及びステータス情報を更新するために状態の一部としてそれを明示的に示さないと仮定する。
我々は、ＬＣＡＳ操作の仕様を次の2つの領域に分割する。
・ 状態及びステータス情報の更新
・ 制御情報及びＤＳＱへのペイロードデータの通過
我々はまたリセット／障害の取り扱いを詳細に記述する。
・ 状態及びステータス情報の更新
・ 制御情報及びＤＳＱへのペイロードデータの通過
我々はまたリセット／障害の取り扱いを詳細に記述する。
８．７．１ 状態及ぶステータス更新
８．７．１．１ 高位
表２１−２７は、高位チャンネル(我々は、ＡＬＩＧ_ＲＤ_ＳＴＳ_ＶＴが間違いであると仮定する)用のＬＶＣにより実行されるＬＣＡＳ状態とステータス更新操作を指定する。
表２１−２７：ＬＣＡＳ状態／ＨＯチャンネルのステータス更新操作
「以下表において、read:読み出し、write:書き込み、if:もし・・・であれば、and:及び、を意味する」
８．７．１．１ 高位
表２１−２７は、高位チャンネル(我々は、ＡＬＩＧ_ＲＤ_ＳＴＳ_ＶＴが間違いであると仮定する)用のＬＶＣにより実行されるＬＣＡＳ状態とステータス更新操作を指定する。
表２１−２７：ＬＣＡＳ状態／ＨＯチャンネルのステータス更新操作
「以下表において、read:読み出し、write:書き込み、if:もし・・・であれば、and:及び、を意味する」
表２１−２７の更新操作仕様に基づいて、表２８−３０は高位チャンネルに対するＬＣＡＳ操作に対する状態及びステータス・メモリを更新するためにメモリアクセス要求を要約する。尚、ＡＬＩＧ-ＲＤからのあらゆる形式の要求に対して、ハードウェアは読み出しと書き込み両方に対してステータス・メモリをアクセスする必要はない。従って、ステータス・メモリの１ポートはＣＰＵアクセス用に占有されることができる。ハードウェアがそれを更新しようと試みると同時にソフトウェアがステータス・メモり参入の読み出しを試みるならば、ハードウェアによって書き込まれる大略の値はハードウェアに渡されるべきである。
表２８−３０：ＬＣＡＳ状態／ＨＯチャンネルのステータス更新操作用のメモリアクセスパターン
尚、上記表は読み出し又は書き込みアクセスのいずれかがＡＬＩＧ_ＲＤからの与えられた要求に対してステータス・メモリに起きることを示す。２重メモリの単一ポートを用いて設計がハードウェアで働くために、与えられたステータス・メモりへの読み出し又は書き込みアクセスは同じパイプライン段で起きる必要がある。エラー！基準ソース発見されず、はこの例を示す。
表３１：ＬＶＣパイプライン例
尚、チャンネル状態メモリは順方向又は逆方向情報が変化したかどうかについての情報を記憶している。従って、その更新はこれらのメモリが読み出されるまで待たなければならない。同時に、ステータス・メモリへの書き込むかどうかの決定は、状態メモリが読み出されＣＲＣ計算が実行されるまで待たなければならない。ステータス・メモリへの読み出しと書き込みアクセスは１列に並べられる必要があるので、それはパイプライン内のメモリアクセスの順序が上記のようでなければならないことを見ることができる。
８．７．１．１．１ ＣＲＣ検査
ＶＣＧが初期化後又はＶＣ障害からの回復後に配列されるとき、ＡＬＩＧ_ＲＤはデータをいつもフレーム境界で開始しているVLCに渡す。しかしながら、そのフレームはＬＣＡＳ制御パケットが始まる（つまり、ＨＯ_ＭＦＩ1が８）又はＨ４バイトがそのフレームで受信された後にチャンネルがリセットから出るフレームに対応しない。もしそれがその場合なら、ＶＬＣはＣＲＣを実行する前にＬＣＡＳ制御パケットの開始を待つ必要がある。各チャンネルに対して、ＣＨ_ＬＣＡＳ_ＣＲＣ_ＡＬＩＧＮＥＤ状態ビットはこの目的用に持ちいられる。
ＶＣＧが初期化後又はＶＣ障害からの回復後に配列されるとき、ＡＬＩＧ_ＲＤはデータをいつもフレーム境界で開始しているVLCに渡す。しかしながら、そのフレームはＬＣＡＳ制御パケットが始まる（つまり、ＨＯ_ＭＦＩ1が８）又はＨ４バイトがそのフレームで受信された後にチャンネルがリセットから出るフレームに対応しない。もしそれがその場合なら、ＶＬＣはＣＲＣを実行する前にＬＣＡＳ制御パケットの開始を待つ必要がある。各チャンネルに対して、ＣＨ_ＬＣＡＳ_ＣＲＣ_ＡＬＩＧＮＥＤ状態ビットはこの目的用に持ちいられる。
もしチャンネルが、それが見つかった最初のＨ４バイトがＨＯ_ＭＦＩ１＝８ではなかったようなリセット／障害から出たならば、そのときチャンネルは、ＣＨ_ ＬＣＡＳ_ＣＲＣ_ＡＬＩＧＮＥＤビットが設定される前にＨ４バイトがＨＯ_ＭＦＩ１＝７まで待たなければならない。しかし、この時点で、有効なＣＲＣはまだない。それゆえ抽出されたあらゆるＬＣＡＳ制御パケットフィールドを使うことはできない。一度完全ＬＣＡＳ制御パケットが処理されれば、ＣＨ_ＬＣＡＳ_ＣＲＣ_ＶＬＤ状態変数は設定される。
ＬＶＣが初期化されるとき、全てのチャンネルのＣＨ_ＬＣＡＳ_ＣＲＣ_ＡＬＩＧＮＥＤとＣＨ_ＬＣＡＳ_ＣＲＣ_ＶＬＤ状態ビットはクリアされる。通常操作の間、ＶＣＧがリセットされ、障害がその上で表示されるとき、ＬＶＣはそのチャンネルのＣＨ_ＬＣＡＳ_ＣＲＣ_ＡＬＩＧＮＥＤとＣＨ_ＣＲＣ_ＶＬＤビットをクリアする。８．７．２章はリセット及び障害取り扱いについての更なる情報を提供する。
与えられたチャンネルに対してＨ４バイトが受信されればいつでも、ＬＶＣはそのチャンネルのＣＨ_ＬＣＡＳ_ＣＲＣ状態変数を読み出し、受信済みＨ４バイトの高い部分に基づいてＬＣＡＳ_ＣＲＣ変数の次の値を計算する。もしＡＬＩＧ_ＲＤが１５のＨＯ_ＭＦＩ1値を示し、ＣＨ_ＬＣＡＳ_ＣＲＣ_ＡＬＩＧＮＥＤがすでに設定されていれば、そのときＬＶＣは更新済みＬＣＡＳ_ＣＲＣ値がゼロに等しいかどうかを見ることを検査する。もしそうでないなら、これはＣＲＣエラーが起きたことを示す。どの場合でも、ＬＶＣは次のＬＣＡＳ制御パケット用に用意するためにＣＨ_ＬＣＡＳ_ＣＲＣ状態変数をゼロに設定する。
ＣＲＣ検査の最後で、ＣＨ_ＬＣＡＳ_ＣＲＣ_ＥＲＲステータス・ビットを更新する前に、ＬＶＣはＣＨ_ＬＣＡＳ_ＣＲＣ_ＥＲＲ_ＣＯＰＹ状態ビットの現在の値を、前の値から変更があることを見るために読み出す。もしそうであれば、ＣＨ_ＬＣＡＳ_ＣＲＣ_ＥＲＲ_ＣＨＧ割り込み要求はこのチャンネル用のＣＦＲに送られる。
尚、チャンネル状態メモリにＣＨ_ＬＣＡＳ_ＣＲＣ_ＥＲＲステータス・ビットのコピーを保持するための理由は、割り込み要求が生成されるべきがどうかを決定するステータス・メモリを読みだすこと避けるためである。
ＬＣＡＳ_ＣＲＣ_ＥＲＲステータス変数とそのミラーＣＨ_ＬＣＡＳ__ＣＲＣ_ＥＲＲ_ＣＯＰＹ状態変数はゼロに初期化される。チャンネルがリセット／失敗状態に入るとき、これらの変数はうまくリセットされる。
８．７．１．１．２ 強固なＣＲＣ検出検査（ｄＣＲＣ）
強固なＣＲＣ検出は動く窓(ウインドウ)を用いてＶＣＧレベルでカウントされる。設定／クリア窓のサイズ及び設定／クリア閾値は全ＶＣＧs用に総括的に固定される。窓の長さはマルチ・フレームの数の点で指定される。各ＶＣＧに対して、オリオンはあらゆるそのメンバ上で検出されるＬＣＡＳ ＣＲＣエラーの総数をカウントする。
強固なＣＲＣ検出は動く窓(ウインドウ)を用いてＶＣＧレベルでカウントされる。設定／クリア窓のサイズ及び設定／クリア閾値は全ＶＣＧs用に総括的に固定される。窓の長さはマルチ・フレームの数の点で指定される。各ＶＣＧに対して、オリオンはあらゆるそのメンバ上で検出されるＬＣＡＳ ＣＲＣエラーの総数をカウントする。
ＬＶＣが初期化されるとき、ＳＫ_ＬＣＡＳ_ＤＣＲＣステータス・ビット全ポートのＳＫ_ＬＣＡＳ_ＣＲＣ_ＣＮＴ及びＳＫ_ＬＣＡＳ_ＤＣＲＣ_ＷＤＷ_ＣＮＴフィールドはクリアされる。通常操作の間、シンクポートがリセットされるとき、ＬＶＣはそのポート用のこれらフィールドをクリアする。
現在の制御パケットのＣＲＣが与えられたチャンネルで検査されるときはいつでも、ＬＣＡＳシンクＶＣＧを含むＳＫ_ＬＣＡＳ_ＤＣＲＣ_WDW_CNTが1増加する。もしＣＲＣエラーが検出されれば、そのときＬＣＡＳシンクＶＣＧのＣＲＣカウントは1減らされる。
もしＳＫ_ＬＣＡＳ_ＤＣＲＣステータス・ビットが、ＳＫ_ＬＣＡＳ_ＤＲＣ＿ＷＤＷ＿ＣＮＴがＲＸ_ＬＣＡＳ_ＤＣＲＣ_Ｎ１値に達した時設定されていなければ、そのときＣＲＣカウントはＬＣＡＳ_ＤＣＲＣ_Ｋ１値に対して検査される。もしＣＲＣカウントが等しいか大きければ、そのときＬＣＡＳ_ＤＲＣＲステータス・ビットは設定される。
もしＳＫ_ＬＣＡＳ_ＤＣＲＣステータス・ビットが、ＳＫ_ＬＣＡＳ_ＤＣＲＣ＿ＷＤＷ＿ＣＮＴがＬＣＡＳ_ＤＣＲＣ_Ｎ２値に達した時設定されていれば、そのときＳＫ_ＬＣＡＳ_ＣＲＣ_ＣＮＴはＬＣＡＳ_ＤＣＲＣ_Ｋ２値に対して検査される。もしＳＫ_ＬＣＡＳ_ＣＲＣ_ＣＮＴが等しいか大きければ、そのときＬＣＡＳ_ＤＲＣＲステータス・ビットは設定される。設定又はクリア窓のいずれかの終わりで、ＳＫ_ＬＣＡＳ_ＤＲＣ＿ＷＤＷ＿ＣＮＴとＳＫ_ＬＣＡＳ_ＣＲＣ_ＣＮＴはゼロにリセットされる。また、もしＳＫ_ＬＣＡＳ_ＤＣＲＣの値変わったならば、そのときＳＫ_ＬＣＡＳ_ＤＣＲＣ_ＣＨＡＮＧＥＤ割り込みステータス・ビットは設定される。
８．７．１．１．３ ＶＣＧのメンバのＣＲＣエラー探査
ＬＶＣは、特別なＶＣＧでdＣＲＣが設定／クリアされることを示すことができる。しかしソフトウェアが全てのマルチ・フレームで全てのメンバチャネルのＬＣＡＳ ＣＲＣステータスを見ない限り(そうすることは困難)、1人のメンバがエラーのほとんどを持っていた場合、又はエラーが一様に全メンバに配布された場合のような根底状態を判断することは不可能である。一度に１シンクＶＣＧが、詳細に全部のそのメンバのＣＲＣエラーをカウントするために選択され得る。
ＬＶＣは、特別なＶＣＧでdＣＲＣが設定／クリアされることを示すことができる。しかしソフトウェアが全てのマルチ・フレームで全てのメンバチャネルのＬＣＡＳ ＣＲＣステータスを見ない限り(そうすることは困難)、1人のメンバがエラーのほとんどを持っていた場合、又はエラーが一様に全メンバに配布された場合のような根底状態を判断することは不可能である。一度に１シンクＶＣＧが、詳細に全部のそのメンバのＣＲＣエラーをカウントするために選択され得る。
ソフトウェアは、メンバＣＲＣエラーをカウントするため、又はそのポートidを総括ＬＣＡＳ_ＤＣＲＣ_ＣＡＰ＿ＰＯＲＴレジスタに書き込むことによりＶＣＧを選択する。ソフトウェアはまたＣＲＣエラーカウントが総括ＬＣＡＳ_ＤＣＲＣ_ＷＳレジスタを用いて集められる窓(マルチ・フレームの)を指定する。カウントを始めるために、ソフトウェアはＬＣＡＳ_ＤＣＲＣ＿ＣＡＰ＿ＶＬＤビットをクリアする。
窓の期限切れをカウントするとき、オリオンはＬＣＡＳ_ＤＣＲＣ_ＣＡＰ_ＤＯＮＥ割り込みステータス・ビットを設定する。６４メンバチャンネルまでのＣＲＣカウントは、連鎖番号を用いるアドレスである間接メモリを用いるＬＣＡＳ_ＣＲＣ_ＣＮＴレジスタから可能である。
尚、ハードウェアは、選択済みポートがリセット外かどうか、もしそうであれば、それがＬＣＡＳ構成済みポートかどうかを検査しない。間違いでもしソフトウェアがこれを行えば、ＣＲＳカウント捕捉プロセスは開始しない。ソフトウェアは、回復のためにまともな値をＬＣＡＳ_ＤＣＲＣ＿ＣＡＰ＿ＰＯＲＴに書き込むことができる。
ハードウェアは、もしＣＲＣ捕捉能動的であれば（つまり、ＬＣＡＳ_ＤＣＲＣ＿ＣＡＰ＿ＶＬＤ＝０）、ＬＣＡＳ_ＤＣＲＣ＿ＣＡＰ＿ＰＯＲＴ又はＬＣＡＳ_ＤＣＲＣ＿ＣＡＰ＿ＷＳレジスタに書き込むべきでない。
８．７．１．１．４ 順方向制御情報更新
ハードウェアは、現在のＬＣＡＳ制御パケットに受信した連鎖と制御フィールドをそれぞれ_ＬＣＡＳ_ＮＥＸＴ_ＳＱとＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＣＴＲＬ状態変数に書き込む。もしこの制御パケットが有効ＣＲＣを有し、それがＣＲＣエラーを持っていなければ、そのとき次のＬＣＡＳ制御パケットを始めるフレームの開始でハードウェアはそれぞれＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＳＱとＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＣＴＲＬパラメータの値をＣＨ_ＬＣＡＳ_ＣＵＲ_ＳＱとＣＨ_ＬＣＡＳ_ＣＵＲ_ＣＴＲＬパラメータに複写する。しかし、もしＣＲＣエラーがあれば、ステータス・パラメータを更新しない。
ハードウェアは、現在のＬＣＡＳ制御パケットに受信した連鎖と制御フィールドをそれぞれ_ＬＣＡＳ_ＮＥＸＴ_ＳＱとＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＣＴＲＬ状態変数に書き込む。もしこの制御パケットが有効ＣＲＣを有し、それがＣＲＣエラーを持っていなければ、そのとき次のＬＣＡＳ制御パケットを始めるフレームの開始でハードウェアはそれぞれＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＳＱとＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＣＴＲＬパラメータの値をＣＨ_ＬＣＡＳ_ＣＵＲ_ＳＱとＣＨ_ＬＣＡＳ_ＣＵＲ_ＣＴＲＬパラメータに複写する。しかし、もしＣＲＣエラーがあれば、ステータス・パラメータを更新しない。
ペイロードバイトのＤＳＱへの渡しを制御することに対して、ＬＶＣはＣＨ_ＬＣＡＳ_ＣＵＲ_ＳＱとＣＨ_ＬＣＡＳ_ＣＵＲ_ＣＴＲＬステータス・パラメータを用いる。従って、ペイロードバイトであるＳＯＧバイトでは、ＬＶＣはチャンネル・ステータス・メモリを読み出さないが、代わりにそれは連鎖及び制御パラメータをこの目的用に状態メモリから使うために用いる。これは、ＳＯＦ周期でチャンネル・ステータス・メモリに1アクセスしか要求しないことを確実にする。
ＬＶＣがＳＱとＣＴＲＬフィールドを受信するとき、それはＣＨ_ＬＣＡＳ_ＣＵＲ_ＳＱとＣＨ_ＬＣＡＳ_ＣＵＲ_ＣＴＲＬステータス・パラメータを読み出す、そしてそれらを受信済み値と比較する。もし異なれば、ＬＶＣはＣＨ_ＬＣＡＳ_ＳＱ_ＣＨ及び／又はＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＣＨビットを設定する。
ＬＣＡＳ制御パケットの終わりで、もし有効ＣＲＣあり、ＣＲＣ検査がＯＫであれば、ＣＨ_ＬＣＡＳ_ＳＱ_ＣＨＧ及び／又はＣＨ_ＬＣＡＳ_ＣＴＲＬ_ＣＨＧビットは設定される、ＬＶＣは、連鎖及び／又は制御ワード変更用のＣＦＲに割り込みステータス設定要求を生成する。
上記論議は、チャンネルがリセット／失敗状態にない場合に適用する。もしチャンネルがリセット／失敗状態にあるならば、ハードウェアは８．７．２章に記述されるように行動する。
８．７．１．１．５ 逆方向制御情報更新
逆方向制御情報更新はＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＥＮパラメータが設定される場合のみ実行される。以下の記述では、我々はこれが場合であると仮定する。
逆方向制御情報更新はＲＸ_ＣＨ_ＬＣＡＳ_ＲＥＶ_ＥＸＴ_ＥＮパラメータが設定される場合のみ実行される。以下の記述では、我々はこれが場合であると仮定する。
同じＨＯ_ＭＦＩ２の同じソースポートに対する逆方向情報を運んでいるチャンネルで受信したＭＳＴとＲＳ_ＡＣＫ値が全て同じであることを検査するいかなる試みもなされない。尚、このフィールドをヒットするいかなるエラーもＣＲＣ検査により検出されることが見込まれる。
この章の論議はチャンネルがリセット／失敗状態にない場合に適用する。もしチャンネルがリセット／失敗状態にあれば、ハードウェアは逆方向制御状態／ステータスを更新することを試みない、そしてもしあれば、それはチャンネルの連合ソースポートの変更に対して割り込みを生成しない。
ソフトウェアは、ＭＳＴとＲＳ_ＡＣＫ値を初期化するために入り口ポート・ステータス・メモリに書き込むことができる。通常、ＭＳＴビットはオールワン(ＭＳＴ＝失敗)に初期化される。ＲＳ_ＡＣＫの初期値は、ソフトウェアはそれが何かを知るべきであることを除いて、重要ではない。
８．７．１．１．５．１ ＭＳＴ
与えられたチャンネルのＬＣＡＳ制御パケットで受信されるＭＳＴフィールドはそのチャンネル用のチャンネル状態メモリ参入に保存される。ＭＳＴフィールドの低い部分は、ＭＦＩ２値に依存して、与えられたチャンネルで受信される、ＬＶＣはまたそれをこのチャンネルに連合するソースポートステータス内の対応するＭＳＴビットと比較する。もし比較が相違を示せば、チャンネル用のＣＨ_ＬＣＡＳ_ＭＳＴ_ＣＨＧ状態ビットを設定する。
与えられたチャンネルのＬＣＡＳ制御パケットで受信されるＭＳＴフィールドはそのチャンネル用のチャンネル状態メモリ参入に保存される。ＭＳＴフィールドの低い部分は、ＭＦＩ２値に依存して、与えられたチャンネルで受信される、ＬＶＣはまたそれをこのチャンネルに連合するソースポートステータス内の対応するＭＳＴビットと比較する。もし比較が相違を示せば、チャンネル用のＣＨ_ＬＣＡＳ_ＭＳＴ_ＣＨＧ状態ビットを設定する。
我々がサポートするチャンネルの最大数は、オリオンでは64に限定されるので、いくつかのＬＣＡＳ制御パケットはどんな有用な情報をも運搬しない。これはＭＦＩ２に基づいて決定される。もしあれば、比較用に用いられる、後に更新されるソースポート・ステータス・メモリ参入からのＭＳＴの塊（ｃｈｕｎｋ）は次のように決定される。
Ｉｆ (ＡＬＩＧ_ＲＤ_ＬＶＣ_ＭＦＩ[８：７]＝＝０)｛
ＭＳＴ_ｃｈｕｎｋ_ＬＳＢ＿Ｐｏｓ＝｛ＡＬＩＧ_ＲＤ_ＬＶＣ_ＭＦＩ[６：４]，３ｂ｀０}
ＭＳＴ_ｃｈｕｎｋ_ＭＳＢ_Ｐｏｓ＝ＭＳＴ_ｃｈｕｎｋ_ＬＳＢ_Ｐｏｓｉｔｉｏｎ+7
ＭＳＴ_ｃｈｕｎｋ＝ＳＯ_ＬＣＡＳ_ＭＳＴ[ＭＳＴ_ｃｈｕｎｋ_ＭＳＢ_Ｐｏｓ:ＭＳＴ_ｃｈｕｎｋ_ＬＳＢ＿Ｐｏｓ]}
／／その他(Ｅｌｓｅ)はＭＳＴ比較と更新を実行する
Ｉｆ (ＡＬＩＧ_ＲＤ_ＬＶＣ_ＭＦＩ[８：７]＝＝０)｛
ＭＳＴ_ｃｈｕｎｋ_ＬＳＢ＿Ｐｏｓ＝｛ＡＬＩＧ_ＲＤ_ＬＶＣ_ＭＦＩ[６：４]，３ｂ｀０}
ＭＳＴ_ｃｈｕｎｋ_ＭＳＢ_Ｐｏｓ＝ＭＳＴ_ｃｈｕｎｋ_ＬＳＢ_Ｐｏｓｉｔｉｏｎ+7
ＭＳＴ_ｃｈｕｎｋ＝ＳＯ_ＬＣＡＳ_ＭＳＴ[ＭＳＴ_ｃｈｕｎｋ_ＭＳＢ_Ｐｏｓ:ＭＳＴ_ｃｈｕｎｋ_ＬＳＢ＿Ｐｏｓ]}
／／その他(Ｅｌｓｅ)はＭＳＴ比較と更新を実行する
ＬＣＡＳ制御パケットの終わりで、もし有効ＣＲＣがあり、ＣＲＣがＯＫでそして逆方向制御抽出がこのチャンネルで可能であるならば、ＬＶＣはこのチャンネルで受信されるＭＳＴフィールドと連合したソースポートステータスの対応ＭＳＴビットを更新する。もしＣＨ_ＬＣＡＳ_ＭＳＴ_ＣＨＧビットが設定されれば、ＬＶＣはまた、このチャンネルに連合するソースポートに対してＳＯ_ＬＣＡＳ_ＭＳＴ_ＣＨＧ割り込みを生成する。
８．７．１．１．５．２ ＲＳ_ＡＣＫ
与えられたチャンネルでＬＣＡＳ制御パケットに受信されるＲＳ_ＡＣＫビットはそのチャンネル用のチャンネル状態メモリ参入で保存される。そのとき、ＬＶＣはまたそれをこのチャンネルと連合するソースポートステータスでＲＳ_ＡＣＫビットと比較する。もし比較が相違を示すならば、チャンネル用のＣＨ_ ＬＣＡＳ_ＲＳ_ＡＣＫ_ＣＨＧ状態ビットが設定される。
与えられたチャンネルでＬＣＡＳ制御パケットに受信されるＲＳ_ＡＣＫビットはそのチャンネル用のチャンネル状態メモリ参入で保存される。そのとき、ＬＶＣはまたそれをこのチャンネルと連合するソースポートステータスでＲＳ_ＡＣＫビットと比較する。もし比較が相違を示すならば、チャンネル用のＣＨ_ ＬＣＡＳ_ＲＳ_ＡＣＫ_ＣＨＧ状態ビットが設定される。
ＬＣＡＳ制御パケットの終わりで、もし有効ＣＲＣがあり、ＣＲＣがＯＫでそして逆方向制御抽出がこのチャンネルで可能であるならば、ＬＶＣはこのチャンネルで受信されるＲＳ_ＡＣＫビットと連合したソースポートステータスのＲＳ_ＡＣＫビットを更新する。もしＬＣＡＳ_ＲＳ_ＡＣＫ_ＣＨＧビットが設定されれば、ＬＶＣはまた、このチャンネルに連合するソースポートに対してＳＯ_ＬＣＡＳ_ＲＳ_ＡＣＫ_ＣＨＧ割り込みを生成する。
８．７．１．１．６ ＧＩＤ検査
ＬＶＣが、シンクポートの全ての受理メンバチャンネルが同じＬＣＡＳ制御パケットの同じＧＩＤビットを受信したかどうかを検査する（つまり、各メンバが受信した最後の1つ）。異なるチャンネル上のＧＩＤビットが一致しなければ、そのときＬＶＣはＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲステータス・スビットを設定し、もしステータス・ビットが値をかえればシンクポートＧＢＤ割り込み要求を生成する。このステータス・スビットに加えて、ＬＶＣは次のシンクポート・レベル状態ビットを保持する。
・ ＳＫ_ＬＣＡＳ_ＧＩＤ＿ＶＬＤ
・ ＳＫ_ＬＣＡＳ_ＧＩＤ・ＳＫ_ＬＣＡＳ_ＧＩＤ_ＭＦＩ２_ＬＳＢ
・ ＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲ_ＣＯＰＹ
ＬＶＣが、シンクポートの全ての受理メンバチャンネルが同じＬＣＡＳ制御パケットの同じＧＩＤビットを受信したかどうかを検査する（つまり、各メンバが受信した最後の1つ）。異なるチャンネル上のＧＩＤビットが一致しなければ、そのときＬＶＣはＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲステータス・スビットを設定し、もしステータス・ビットが値をかえればシンクポートＧＢＤ割り込み要求を生成する。このステータス・スビットに加えて、ＬＶＣは次のシンクポート・レベル状態ビットを保持する。
・ ＳＫ_ＬＣＡＳ_ＧＩＤ＿ＶＬＤ
・ ＳＫ_ＬＣＡＳ_ＧＩＤ・ＳＫ_ＬＣＡＳ_ＧＩＤ_ＭＦＩ２_ＬＳＢ
・ ＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲ_ＣＯＰＹ
ＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲ_ＣＯＰＹ状態ビットは、割り込みが生成されるべきかどうかを決定すためにシンクポートの読み出しを避けるための設計において用いられ、それはそれを持つ必要はない。シンクポートステータス・ビットはフロップであるので、それらはシンクポートとして同時に読み出されることができる、状態ステータス・スビットはソフトウェア読み出しとの対立について心配することなく読み出されている。擬似コードはＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲ_ＣＯＰＹの使用を示さない。
与えられたチャンネルでＧＩＤビットが受信されるとき、ＬＶＣはＣＲＣがＬＣＡＳ制御パケットで確認されるまでそれの上で動作できないので、それはチャンネル状態メモリに記憶される。
ＬＣＡＳ制御パケットの終わりで、もし有効ＣＲＣがあり、ＣＲＣがＯＫであるならば、ＬＶＣは最初にチャンネル受理されるかどうか（そしてまた、それは制御ワードとしてちょうどＩＤＬＥを受信しなかったか）を見るために検査する。もしそうであれば、そのときＬＶＣはシンクレベルＧＩＤ状態を見る。
もしＳＫ_ＬＣＡＳ_ＧＩＤ_ＶＬＤが設定されていなければ、これはＧＩＤ比較がこのシンクポートで実行されている最初であることをそれは意味する。その場合では、ＬＶＣはＳＫ_ＬＣＡＳ_ＧＩＤ_ＶＬＤ、コピーＣＨ_ＬＣＡＳ_ＧＩＤをＳＫ_ＬＣＡＳ_ＧＩＤに設定する、そしてＳＫ_ＬＣＡＳ_ＧＩＤ_ＭＦＩ２_ＬＳＢをＨ０_ＭＦＩ２[０]に設定する。エラー検査はまだ実行されることができない。
もしＳＫ_ＬＣＡＳ_ＧＩＤ_ＶＬＤが設定されれば、ＬＶＣはＳＫ_ＬＣＡＳ_ＧＩＤ_ＭＨ２_ＬＳＢとＨＯ_ＭＦ１２[０]を比較する。それらが相違すれば、それは、我々がこのシンクポート用の新しいＬＣＡ制御パケット周期に移動した、そして現在のチャンネルがＬＣＡＳ制御パケットの終わりである最初のチャンネルであることを意味する。この場合、ＬＶＣはＳＫ_ＬＣＡＳ_ＧＩＤをＣＨ_ＬＣＡＳ_ＧＩＤに設定し、ＳＫ_ＬＣＡＳ_ＧＩＤ_ＭＦＩ２_ＬＳＢをＨ０_ＭＦＩ２[０]に設定する。再び、エラー検査はまだ実行されることができない。
もしＳＫ_ＬＣＡＳ_ＧＩＤ_ＶＬＤが設定され、ＳＫ_ＬＣＡＳ_ＧＩＤ_ＭＦＩ２_ＬＳＢがＨＯ_ＭＦＩ２のＬＳＢに等しいならば、それは、現在のチャンネルが、それが受信したＧＤＩとシンクポートＧＤＩ（最初のチャンネルで受信する設定ＧＩＤ）を比較するシンクポートの最初のチャンネルでないことを意味する。この場合、ＬＶＣはＣＨ_ＬＣＡＳ_ＧＩＤとＳＫ_ＬＣＡＳ_ＧＩＤを比較する。もしそれらが異なれば、ＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲとＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲ_ＣＯＰＹは設定される。しかし、そうする前に、ＬＶＣはＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲの新しい値とＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲ_ＣＯＰＹを比較する。もしそれらが異なれば、そのときＬＶＣは連合シンクポート用のＳＫ_ＬＣＡＳ_ＧＩＤ_ＥＲＲ_ＣＨＧ割り込みを生成する。
８．７．１．１．７ ＶＣＧのメンバのＧＩＤ値の探査
ＬＶＣは、ＧＩＤエラーが特別なＶＣＧで検出されるときを報告する。このレベルで、ＧＩＤエラーを起こす正確な状態を決定することは可能ではない。例えば、もし１メンバが他と異なる値を持っていたならば、それはそのメンバを確認することは可能ではない。一度に１シンクＶＣＧは詳しくそのメンバのＧＩＤ値を探索するために選択され得る。ハードウェアは、選択済みＶＣＧの全メンバ用のＧＩＤビットを捕捉し、それをソフトウェアに利用可能にする。
ＬＶＣは、ＧＩＤエラーが特別なＶＣＧで検出されるときを報告する。このレベルで、ＧＩＤエラーを起こす正確な状態を決定することは可能ではない。例えば、もし１メンバが他と異なる値を持っていたならば、それはそのメンバを確認することは可能ではない。一度に１シンクＶＣＧは詳しくそのメンバのＧＩＤ値を探索するために選択され得る。ハードウェアは、選択済みＶＣＧの全メンバ用のＧＩＤビットを捕捉し、それをソフトウェアに利用可能にする。
ソフトウェアは、捕捉メンバがそのポートidを総括ＬＣＡＳ_ＧＩＤ_ＣＡＰ＿ＰＯＲＴレジスタに書き込むＶＣＧを選択する。ＧＩＤ捕捉は、総括ＬＣＡＳ_ＧＩＤ_ＣＡＰ_ＶＬＤビットを設定することにより開始される。
次の制御パケット周期の間、ハードウェアは各メンバの受信済みＧＩＤ値をその受信済み連鎖番号に基づいた総括ＬＣＡＳ_ＧＩＤ_ＣＡＰステータスレジスタに書き込む。オリオンではシンクＶＣＧの最大サイズが６４なので、２個の３２ビットレジスタはこの目的のために用いられる。この後、ハードウェアはＬＣＡＳ_ＧＩＤ_ＣＡＰ_ＶＬＤビットをクリアし、ＬＣＡＳ_ＧＩＤ_ＣＡＰ_ＤＯＮＥ割り込みステータス・ビットを設定する。
尚、ハードウェアは、選択済みポートがリセット外であるか、もしそうであれば、それがＬＣＡＳ構成済みポートであるかどうかを検査しない。もしソフトウェアが間違いでこれを行えば、ＧＩＤ捕捉プロセスは開始しない。ソフトウェアは、回復のためにまっとうな値をＬＣＡＳ_ＧＩＤ_ＣＡＰ＿ＰＯＲＴに書き込むことができる。
ハードウェアは、ＧＩＤ探査能動的であれば（つまり、ＬＣＡＳ_ＧＩＤ_ＣＡＰ_ＶＬＤ＝０）、ＬＣＡＳ_ＧＢＤ_ＣＡＰ_ＰＯＲＴレジスタに書き込む。
８．７．１．２ 低位
以下の表はＬＣＡＳ状態と低位チャンネル用のＬＶＣによるステータス更新操作を指定する(我々はＡＬＩＧ_ＲＤ_ＳＴＳ_VTが真であると仮定する)。
表３２−３８：ＬＯチャンネルのＬＣＡＳ状態／ステータス更新操作
「以下表において、read:読み出し、 write:書き込み、if:もし…であれば、and:及び、を意味する」
以下の表はＬＣＡＳ状態と低位チャンネル用のＬＶＣによるステータス更新操作を指定する(我々はＡＬＩＧ_ＲＤ_ＳＴＳ_VTが真であると仮定する)。
表３２−３８：ＬＯチャンネルのＬＣＡＳ状態／ステータス更新操作
「以下表において、read:読み出し、 write:書き込み、if:もし…であれば、and:及び、を意味する」
高位と低位チャンネル間の相違は、一度に４ビットの代わりに一度に１ビットＬＣＡＳ制御パケットを受信することである。しかし、フィールドのいくつかが４ビット以上であるので、これはＨＯと比較してＬＯ用に追加の複雑さを引き起こさない。
尚、アプローチは、更新操作が実行されるときの点で高位と低位チャンネルの双方に対して同じである。また、異なるパイプライン設計はＬＯチャンネルに必要ではない。
８．７．２ シンクポートリセット、チャンネル障害及びチャンネル・リセットの取り扱い
ＶＣＧリセット、チャンネル障害とチャンネル・リセットに対するＬＶＣ行動を議論することで、ＡＬＩＧ-ＲＤとソフトウェア行動を見直すことに役立つ。
ＶＣＧリセット、チャンネル障害とチャンネル・リセットに対するＬＶＣ行動を議論することで、ＡＬＩＧ-ＲＤとソフトウェア行動を見直すことに役立つ。
８．７．２．１ ＡＬＩＧ_ＲＤ及びソフトウェア行動
以下は、ソフトウェアと連携するＡＬＩＧ-ＲＤの障害／リセットを要約する。
・ 受理メンバチャンネルの障害又はリセットはＶＣＧに障害に引き起こし、そしてそれらが受理されるかどうかによらず全てのメンバに障害を引き起こす。
・ 非・受理メンバチャンネルの障害又はリセットは、ＶＣＧに障害に引き起こさない。失敗チャンネルのタイムスロットの間、ＡＬＩＧ_ＲＤは有効データをＬＶＣに渡さないがＬＶＣにチャンネル失敗状態を示し続ける。非受理チャンネルは、自動的に障害から出ない。ソフトウェアは、厄介な障害ステータス・ビットをクリアしなければならない。
・ シンクポートリセットを開始するソフトウェアは、それらが受理されたかどうかによらず全てのチャンネルでチャンネル失敗(リセットではない)を引き起こす。尚、ＡＬＩＧ-ＲＤモジュールは、シンクリセット状態を独立にＬＶＣに渡す。
・ ＶＣＧに影響を与えるリセット及び障害状態の両方(つまり、ソフトウェアシンクポートリセット又は受理チャンネル障害／リセット)に対して、状態がそれを見るためにＶＣＧの全メンバチャンネルに対して十分長く主張することを（ＣＦＲの障害取り扱い手段により）保証される。
・ もし受理メンバチャンネルが障害に入り、チャンネルが保護されなくなれば、ソフトウェアはそのチャンネルの受理ビットをクリアする、それで残りのメンバからのデータ、一度それらは再配列される、はＬＶＣとＤＳＱに渡される。失敗チャンネルは非受理として再構成されるので、チャンネルの障害状態ははＤＳＱにバッファを無効化させない。
これはＬＣＡＳのＤＮＵ機構を実行するために必要である。もし失敗したチャンネルがＶＣＧの能動的メンバであった、つまりソースがそのチャンネルにＮＯＲＭ／ＥＯＳを送っていたならば、ソースは、それがシンクからメンバチャンネル失敗ステータスを獲得するとき制御ワードとしてＤＮＵを送り始める。シンクは明らかにＤＮＵ制御ワードを見ないが、それはもしそうであったならば操作しなければならない。これは、残りのメンバチャンネルからの抽出ができるようにシンクに要求する。
・ もし失敗した受理メンバチャンネルが保護すべきソフトウェアにより知らされるならば、そのときソフトウェアはそのチャンネルの受理ビットをクリアしない、そしてそれは失敗ステータスをソースに送る。保護チャンネルが動きかけたとき、ＶＣＧが全てのメンバを再配列するそしてＡＬＩＧ_ＲＤはデータを再び全メンバチャンネルからＬＶＣに送り始める。このアプローチを背景にする見積もりは、供給の間ソフトウェアが切換えにより保護済み経路への差分遅延変化がシステム限界内で残ることを確立したかもしれないことである。事前計算済み保護経路応用に対して、この見積もりは保持される。
・ チャンネルは、それが最初にＬＣＡＳ ＶＣＧのメンバになる前にリセットされる必要がある。もしそのようなチャンネルがすでにＬＣＡＳ ＶＣＧの受理メンバであれば、そのときＬＣＡＳプロトコルは最初にそのＶＣＧからそのチャンネルを削除するために用いられる。その点で、ソフトウェアはチャンネルをリセットに入れる前にチャンネルの受理ビットをクリアする。
尚、もしＬＣＡＳ ＶＣＧの受理チャンネルがリセットに入れば、それはＶＣＧをリセット状態に入れるようにする。通常、これはなされない。受理チャンネルは最初にＬＣＡＳ削除手順を用いて取り除かれる、そしてそのチャンネルの受理ビットは、それがチャンネルをリセットに入れる前にソフトウェアによってクリアされる。しかし、受理チャンネルは、回復不可能ＶＣＧレベルエラーが検出されるときこれらステップに従わないでリセットされる。しかしながら、チャンネルがソフトウェアリセットによって持ち出される前に、ソフトウェアはその受理ビットをクリアすべきである。
・ いくつかのネットワーク障害から自動的に回復することは可能ではない。例えば、差分遅延は法外になり得る（通常、保護機構により引き起こされ得るかされ得ないネットワーク再構成後）又はプロトコル・エラー（例えば、受理チャンネルの無効連鎖番号及び／又は連鎖番号組み合わせ）はソフトウェアにより検出され得る。これらの場合、ＶＣＧはまた次の計画済みメンバ除去手順に従わずにソフトウェアによりリセットされ得る（又は全チャンネルはリセットに入れられ得る）。尚、ソフトウェアは、まだＶＣＴ_ＴＸブロックを構成することによりこのＶＣＧの全メンバチャンネルの失敗ステータスを送り得る。
以下は、ソフトウェアと連携するＡＬＩＧ-ＲＤの障害／リセットを要約する。
・ 受理メンバチャンネルの障害又はリセットはＶＣＧに障害に引き起こし、そしてそれらが受理されるかどうかによらず全てのメンバに障害を引き起こす。
・ 非・受理メンバチャンネルの障害又はリセットは、ＶＣＧに障害に引き起こさない。失敗チャンネルのタイムスロットの間、ＡＬＩＧ_ＲＤは有効データをＬＶＣに渡さないがＬＶＣにチャンネル失敗状態を示し続ける。非受理チャンネルは、自動的に障害から出ない。ソフトウェアは、厄介な障害ステータス・ビットをクリアしなければならない。
・ シンクポートリセットを開始するソフトウェアは、それらが受理されたかどうかによらず全てのチャンネルでチャンネル失敗(リセットではない)を引き起こす。尚、ＡＬＩＧ-ＲＤモジュールは、シンクリセット状態を独立にＬＶＣに渡す。
・ ＶＣＧに影響を与えるリセット及び障害状態の両方(つまり、ソフトウェアシンクポートリセット又は受理チャンネル障害／リセット)に対して、状態がそれを見るためにＶＣＧの全メンバチャンネルに対して十分長く主張することを（ＣＦＲの障害取り扱い手段により）保証される。
・ もし受理メンバチャンネルが障害に入り、チャンネルが保護されなくなれば、ソフトウェアはそのチャンネルの受理ビットをクリアする、それで残りのメンバからのデータ、一度それらは再配列される、はＬＶＣとＤＳＱに渡される。失敗チャンネルは非受理として再構成されるので、チャンネルの障害状態ははＤＳＱにバッファを無効化させない。
これはＬＣＡＳのＤＮＵ機構を実行するために必要である。もし失敗したチャンネルがＶＣＧの能動的メンバであった、つまりソースがそのチャンネルにＮＯＲＭ／ＥＯＳを送っていたならば、ソースは、それがシンクからメンバチャンネル失敗ステータスを獲得するとき制御ワードとしてＤＮＵを送り始める。シンクは明らかにＤＮＵ制御ワードを見ないが、それはもしそうであったならば操作しなければならない。これは、残りのメンバチャンネルからの抽出ができるようにシンクに要求する。
・ もし失敗した受理メンバチャンネルが保護すべきソフトウェアにより知らされるならば、そのときソフトウェアはそのチャンネルの受理ビットをクリアしない、そしてそれは失敗ステータスをソースに送る。保護チャンネルが動きかけたとき、ＶＣＧが全てのメンバを再配列するそしてＡＬＩＧ_ＲＤはデータを再び全メンバチャンネルからＬＶＣに送り始める。このアプローチを背景にする見積もりは、供給の間ソフトウェアが切換えにより保護済み経路への差分遅延変化がシステム限界内で残ることを確立したかもしれないことである。事前計算済み保護経路応用に対して、この見積もりは保持される。
・ チャンネルは、それが最初にＬＣＡＳ ＶＣＧのメンバになる前にリセットされる必要がある。もしそのようなチャンネルがすでにＬＣＡＳ ＶＣＧの受理メンバであれば、そのときＬＣＡＳプロトコルは最初にそのＶＣＧからそのチャンネルを削除するために用いられる。その点で、ソフトウェアはチャンネルをリセットに入れる前にチャンネルの受理ビットをクリアする。
尚、もしＬＣＡＳ ＶＣＧの受理チャンネルがリセットに入れば、それはＶＣＧをリセット状態に入れるようにする。通常、これはなされない。受理チャンネルは最初にＬＣＡＳ削除手順を用いて取り除かれる、そしてそのチャンネルの受理ビットは、それがチャンネルをリセットに入れる前にソフトウェアによってクリアされる。しかし、受理チャンネルは、回復不可能ＶＣＧレベルエラーが検出されるときこれらステップに従わないでリセットされる。しかしながら、チャンネルがソフトウェアリセットによって持ち出される前に、ソフトウェアはその受理ビットをクリアすべきである。
・ いくつかのネットワーク障害から自動的に回復することは可能ではない。例えば、差分遅延は法外になり得る（通常、保護機構により引き起こされ得るかされ得ないネットワーク再構成後）又はプロトコル・エラー（例えば、受理チャンネルの無効連鎖番号及び／又は連鎖番号組み合わせ）はソフトウェアにより検出され得る。これらの場合、ＶＣＧはまた次の計画済みメンバ除去手順に従わずにソフトウェアによりリセットされ得る（又は全チャンネルはリセットに入れられ得る）。尚、ソフトウェアは、まだＶＣＴ_ＴＸブロックを構成することによりこのＶＣＧの全メンバチャンネルの失敗ステータスを送り得る。
尚、与えられたクロック周期では、シンクポートリセットはチャンネルがリセットにないということのみを意味する。これは、チャンネルがリセットにあればそのＲＸ_ＣＨ_ＳＫ_ＬＰＩＤパラメータは有効ではないからである。
８．７．２．２ ＬＶＣ行動
チャンネルの受理構成ビットに依存して、ＬＶＣはＡＬＩＧ_ＲＤからのそのチャンネルのリセット／障害表示に応答して次のように行動する。
・ ＬＶＣがチャンネル(受理又は非受理)のチャンネル障害表示を見るとき、それはチャンネルのＣＨ_ＬＣＡＳ_ＣＲＣ_ＡＬＩＧＮＥＤ、ＣＨ_ＬＣＡＳ_ＣＲＣ_ＶＬＤ ａｎｄ ＣＨ_ＬＣＡＳ_ＣＲＣ状態変数をそれぞれゼロに設定する。
・ チャンネルをリセットするとき、ＬＶＣはチャンネルの状態及び状態変数をそれらの初期値にリセットする。
・ チャンネルが失敗又はリセット状態に残る又は連合シンクポートがリセット状態にある間、ＬＶＣはそのチャンネルと連合する状態／ステータス変数を更新するためにそのチャンネルのＨ４／Ｋ４バイトを処理しない。しかしながら、ＬＶＣはカレンダ情報、構成、チャンネルのリセット及び失敗状態をそのチャンネル用のクロック周期でＤＳＱに渡す。
・ シンクポートがリセットされるとき、ＲＸ_ＳＫ_ＧＩＤ_ＶＬＤ状態ビットとＲＸ_ＳＫ_ＧＩＤ_ＥＲＲステータス・ビットはリセットされる。
チャンネルの受理構成ビットに依存して、ＬＶＣはＡＬＩＧ_ＲＤからのそのチャンネルのリセット／障害表示に応答して次のように行動する。
・ ＬＶＣがチャンネル(受理又は非受理)のチャンネル障害表示を見るとき、それはチャンネルのＣＨ_ＬＣＡＳ_ＣＲＣ_ＡＬＩＧＮＥＤ、ＣＨ_ＬＣＡＳ_ＣＲＣ_ＶＬＤ ａｎｄ ＣＨ_ＬＣＡＳ_ＣＲＣ状態変数をそれぞれゼロに設定する。
・ チャンネルをリセットするとき、ＬＶＣはチャンネルの状態及び状態変数をそれらの初期値にリセットする。
・ チャンネルが失敗又はリセット状態に残る又は連合シンクポートがリセット状態にある間、ＬＶＣはそのチャンネルと連合する状態／ステータス変数を更新するためにそのチャンネルのＨ４／Ｋ４バイトを処理しない。しかしながら、ＬＶＣはカレンダ情報、構成、チャンネルのリセット及び失敗状態をそのチャンネル用のクロック周期でＤＳＱに渡す。
・ シンクポートがリセットされるとき、ＲＸ_ＳＫ_ＧＩＤ_ＶＬＤ状態ビットとＲＸ_ＳＫ_ＧＩＤ_ＥＲＲステータス・ビットはリセットされる。
チャンネル障害／リセット又はポートリセットはフレーム内の全てのポイントでＬＶＣに示され得る。そのようなクロック周期の間、８．７．１章で論議される状態／ステータス更新操作の代わりに、ハードウェアは状態及びステータス変数を上述のように設定する。
８．７．３ 制御及びペイロードデータをＤＳＱに渡す
次の擬似コードは正式に制御及びペイロードデータをＤＳＱに渡す方法を指定する。
Ｉｆ (〜ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＲＳＴ){
(ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＡＣＣＥＰＴＥＤ){
Ｉｆ(〜ＡＬＩＧ_ＲＤ_ＬＶＣ_ＤＡＴＡ_ＶＬＤ|ＡＬＩＧ_ＲＤ_ＬＶＣ_Ｈ４_Ｋ４) {
ＬＶＣ_ＤＳＱ_ＤＮＵ＝１}
その他{
Ｉｆ ((ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＯＦ＝＝１)&&
((〜ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＴＳ_ＶＴ&&(ＡＬＩＧ_ＲＤ_ＬＶＣ_ＭＦＩ[3:0]＝＝8))
‖
(ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＴＳ)&&(ＡＬＩＧ_ＲＤ_ＬＶＣ_ＭＦＩ[4:0]＝＝0))){
Ｉｆ (ＣＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＣＴＲＬ＝＝ＮＯＲＭ)|(ＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＣＴＲＬ＝＝ＥＯＳ)){ＬＶＣ_ＤＳＱ_ＤＮＵ＝０}
その他{
ＬＶＣ_ＤＳＱ＿ＤＮＵ＝１}
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ＝ＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＳＱ}
その他{
((ＣＨ_ＬＣＡＳ_ＣＵＲ_ＣＴＲＬ＝＝ＮＯＲＭ)|(ＣＨ_ＬＣＡＳ_ＣＵＲ_ＣＴＲＬ＝＝ＥＯＳ)){
ＬＶＣ_ＤＳＱ_ＤＮＵ＝０}
その他{
ＬＶＣ_ＤＳＱ_ＤＮＵ＝１}
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ＝ＣＨ_ＣＵＲ_ＬＣＡＳ_ＳＱ}}}}
その他{ＬＶＣ_ＤＳＱ_ＤＮＵ＝１／／ダミー、チャンネルがリセット内ゆえ
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ＝０／／ダミー、チャンネルがリセット内ゆえ}
ＬＶＣ_ＤＳＱ_ＣＨ_ＤＡＴＡ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＤＡＴＡ
ＬＶＣ_,ＤＳＱ_ＣＨ_ＦＡＩＬ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＦＡＩＬ
ＬＶＣ_ＤＳＣＬ-ＣＨ_ＲＳＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＲＳＴ
ＬＶＣ_ＤＳＱ_ＳＩＣＲＳＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＫ_ＲＳＴ
ＬＶＣ_ＤＳＱ_ＣＨ_ＡＣＣＥＰＴＥＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＡＣＣＥＰＴＥＤ
ＬＶＣ_ＤＳＱ_ＳＫ_ＬＰＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＫ_ＬＰＩＤ
ＬＶＣ_ＤＳＱ_ＷＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＷＩＤ
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＴ
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＣ４＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＣ４
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴＧ_ＴＹＰＥ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ
次の擬似コードは正式に制御及びペイロードデータをＤＳＱに渡す方法を指定する。
Ｉｆ (〜ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＲＳＴ){
(ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＡＣＣＥＰＴＥＤ){
Ｉｆ(〜ＡＬＩＧ_ＲＤ_ＬＶＣ_ＤＡＴＡ_ＶＬＤ|ＡＬＩＧ_ＲＤ_ＬＶＣ_Ｈ４_Ｋ４) {
ＬＶＣ_ＤＳＱ_ＤＮＵ＝１}
その他{
Ｉｆ ((ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＯＦ＝＝１)&&
((〜ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＴＳ_ＶＴ&&(ＡＬＩＧ_ＲＤ_ＬＶＣ_ＭＦＩ[3:0]＝＝8))
‖
(ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＴＳ)&&(ＡＬＩＧ_ＲＤ_ＬＶＣ_ＭＦＩ[4:0]＝＝0))){
Ｉｆ (ＣＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＣＴＲＬ＝＝ＮＯＲＭ)|(ＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＣＴＲＬ＝＝ＥＯＳ)){ＬＶＣ_ＤＳＱ_ＤＮＵ＝０}
その他{
ＬＶＣ_ＤＳＱ＿ＤＮＵ＝１}
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ＝ＣＨ_ＬＣＡＳ_ＮＥＸＴ_ＳＱ}
その他{
((ＣＨ_ＬＣＡＳ_ＣＵＲ_ＣＴＲＬ＝＝ＮＯＲＭ)|(ＣＨ_ＬＣＡＳ_ＣＵＲ_ＣＴＲＬ＝＝ＥＯＳ)){
ＬＶＣ_ＤＳＱ_ＤＮＵ＝０}
その他{
ＬＶＣ_ＤＳＱ_ＤＮＵ＝１}
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ＝ＣＨ_ＣＵＲ_ＬＣＡＳ_ＳＱ}}}}
その他{ＬＶＣ_ＤＳＱ_ＤＮＵ＝１／／ダミー、チャンネルがリセット内ゆえ
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ＝０／／ダミー、チャンネルがリセット内ゆえ}
ＬＶＣ_ＤＳＱ_ＣＨ_ＤＡＴＡ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＤＡＴＡ
ＬＶＣ_,ＤＳＱ_ＣＨ_ＦＡＩＬ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＦＡＩＬ
ＬＶＣ_ＤＳＣＬ-ＣＨ_ＲＳＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＲＳＴ
ＬＶＣ_ＤＳＱ_ＳＩＣＲＳＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＫ_ＲＳＴ
ＬＶＣ_ＤＳＱ_ＣＨ_ＡＣＣＥＰＴＥＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＡＣＣＥＰＴＥＤ
ＬＶＣ_ＤＳＱ_ＳＫ_ＬＰＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＫ_ＬＰＩＤ
ＬＶＣ_ＤＳＱ_ＷＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＷＩＤ
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＴ
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＣ４＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＣ４
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴＧ_ＴＹＰＥ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ
９章に記載のように、ＤＳＱモジュールの読み出し／書き込みバッファ・フリッピングはカレンダ回転に基づく、ＶＣＴ_ＴＸボックスのＳＱモジュールでもそれがなされる方法は同様。例えば、全てのＳＴＳ-１形式ＶＣＧsはカレンダがゼロによって生成されるＳＴＳ番号毎にそれらの読み出し／書き込みバッファをフリップする。これは、ＡＬＩＧ_ＲＤ読み出し管理手段はＶＣＧがカレンダ回転の半ばで決して立ち止まらないことを確実にするので可能である。
しかし、バッファ・フリッピングに関して受信側と送信側間に1つの重要な相違がある。送信側バッファ・フリッピングについてはＣＸＣによって引かれる現在のバイトがペイロードバイトであるときのみ行われる。受信側は状態としてペイロードバイトであるＡＬＩＧ_ＲＤによって押される現在のバイトを使うことができない。これは、もしチャンネルが障害にあるならばそのチャンネル用のタイムスロットはペイロード又はＨ４バイトタイムスロットとして分類されることはできないからである。
この問題を扱うために、その周期のＡＬＩＧ_ＲＤからの有効データであるかどうか、もしそうであればデータがペイロード又はＨ４／ＫバイトであるかどうかによらずＬＶＣは要求を全てのクロック周期でＤＳＱに送る。しかしながら、ＤＮＵビットは全ての場合に対して設定されるが、リセット／失敗にない及びそれらがＣＵＲ_ＣＨ_ＳＱ状態変数を持たない受理チャンネル用のペイロード周期がＤＮＵに設定する(又は、もしＳＯＦが真であればＮＥＸＴ_ＣＨ_ＳＱ)。
ＤＳＱが非受理チャンネル用のＣＨ_ＣＵＲ_ＳＱによって示される現在の書き込みバッファ位置のＤＮＵビットを設定することを試みるとき、それはＣＨ_ＣＵＲ_ＳＱの値が連合ＶＣＧの並べ替えブッファーのサイズより大きいことを見るかもしれない。そのような場合、ＤＳＱは静かに要求を無視する。もしこれが受理チャンネルに対して起きれば、これはプロトコル・エラーである。プロトコル・エラー取り扱いに対しては８．７．４章参照。
受理チャンネルが有効データを持たない又はデータがＨ４／Ｋ４バイトであるタイムスロットの間、ＬＶＣはＤＮＵビットをＤＳＱに設定する。ＬＣＡＳ制御パケットが始まるフレームの最初のペイロードバイトを除いて、受理チャンネルのペイロード・タイムスロットの間、ＬＶＣは、ＤＮＵに設定されるチャンネルがそのＣＨ_ＣＵＲ_ＣＴＲＬステータス変数を持つときのみＤＮＵビットを設定する、ＬＶＣはそのチャンネル用にＤＮＵビットを設定する。
尚、ＬＶＣは受理構成とチャンネル失敗状態の両方をＤＳＱに渡す。もしチャンネルが受理されないならば、そのときＤＳＱは失敗状態を無視する。また、それはそのタイムスロット内のデータ・バッファを更新しない。これは、非受理チャンネルが受理チャンネルのそれと衝突する連鎖番号を持てば、これはＶＣＧデータフローを失敗させないことを確実にする。上記状態がＬＣＡＳプロトコルで合法的でない間、そうすることは不必要なデータの破壊を防ぐ。尚、非受理チャンネルに対して、ＤＳＱはカレンダ及びチャンネルのシンクポートをＡＮＡに渡す。
８．７．４ ＬＣＡＳプロトコル・エラー取り扱い
全ＬＣＡＳプロトコル・エラーその上ＣＲＣとＧＩＤエラーはソフトウェアにより検出される。次が可能なＬＣＡＳプロトコル・エラーの一覧である。
・ 無効制御ワード(例えば、非合法又は期待されない値)
・ 連鎖番号の範囲外（例えば、ＶＣＧサイズより大きい受理チャンネル）
・ 受理メンバの連鎖番号及び／又は制御ワードの無効な組み合わせ（例えば、連鎖番号の抜け又は重複、制御ワードと互換性のない連鎖番号、など）
全ＬＣＡＳプロトコル・エラーその上ＣＲＣとＧＩＤエラーはソフトウェアにより検出される。次が可能なＬＣＡＳプロトコル・エラーの一覧である。
・ 無効制御ワード(例えば、非合法又は期待されない値)
・ 連鎖番号の範囲外（例えば、ＶＣＧサイズより大きい受理チャンネル）
・ 受理メンバの連鎖番号及び／又は制御ワードの無効な組み合わせ（例えば、連鎖番号の抜け又は重複、制御ワードと互換性のない連鎖番号、など）
８．８ 非・ＬＣＡＳ操作
８．８．１ 状態及びステータス更新
非・ＬＣＡＳ操作、つまりチャンネルが非・ＬＣＡＳシンクポートに地図化されることをＬＶＣが決定するときには、ＬＶＣはＨ４／Ｋ４バイトで受信される制御ワード、ＧＢＤ、ＭＳＴ及びＲＳ_ＡＣＫフィールドを抽出し、処理する、それはいかなるＣＲＣ検査も実行しない。
８．８．１ 状態及びステータス更新
非・ＬＣＡＳ操作、つまりチャンネルが非・ＬＣＡＳシンクポートに地図化されることをＬＶＣが決定するときには、ＬＶＣはＨ４／Ｋ４バイトで受信される制御ワード、ＧＢＤ、ＭＳＴ及びＲＳ_ＡＣＫフィールドを抽出し、処理する、それはいかなるＣＲＣ検査も実行しない。
ＬＶＣは、非・ＬＣＡＳチャンネル用のＳＱフィールドのみを抽出し、処理する。ＬＶＣはＣＨ_PＲＥＶ_ＳＱ状態変数に抽出済みＳＱを記憶する。新しいＳＱ値が受信される時それを更新する前に、ＬＶＣは受信済み値とそれを比較するためにその状態変数の前の値を読み出す。
もし２個が同じであれば、ＬＶＣはそのチャンネル用のＣＨ_ＮＬ_ＶＣＡＴ_ＰＲＥＶ_ＳＱ_ＲＰＴ＿ＣＮＴ状態変数を増やす。もしカウンタ値が３に達すれば、そのとき受信済み値はＣＨ_ＶＣ_ＡＣＣ_ＳＱステータス・パラメータに複写される。尚、そのカウンタは３から転がらない。ＣＨ_ＶＣ_ＡＣＣ_ＳＱステータス・パラメータが同じ又はこのチャンネル用の期待連鎖より異なるかどうかに基づいて、そのときＬＶＣはＣＨ_ＶＣ_ＳＱＭステータス変数を設定又はクリアする。もし状態変数が変化したならば、そのときＬＶＣはこのチャンネル用のＣＨ_ＶＣ＿ＳＱＭ_ＣＨＧ割り込みを生成する。
もし２個が異なれば、そのときＬＶＣはＣＨ_ＮＬ_ＶＣＡＴ_ＰＲＥＶ＿ＳＱ＿ＲＰＴ＿ＣＮＴをゼロに設定する。このカウンタは、またチャンネルがリセット／失敗状態にある時リセットされる。
尚、メモリアクセス要求は非・ＬＣＡＳチャンネルに同じではないが、同じパイプラインはＬＣＡＳと非・ＬＣＡＳチャンネルに対して用いられる。非・ＬＣＡＳケースはＬＣＡＳケースのサブセットである。それはそれほどメモリアクセスを要求しない（例えば、チャンネル・ステータス・メモリを読み出す必要はない）。
８．８．１．１ 高位
以下の表は、高位チャンネル用ＬＶＣにより実行される非・ＬＣＡＳ状態及びステータス更新操作を指定する。
表４０−４２：高位チャンネルの非・ＬＣＡＳ ＶＣＡＴ状態／ステータス更新操作
「以下表において、read:読み出し、write:書き込み、if:もし…であれば、and:及び、を意味する」
以下の表は、高位チャンネル用ＬＶＣにより実行される非・ＬＣＡＳ状態及びステータス更新操作を指定する。
表４０−４２：高位チャンネルの非・ＬＣＡＳ ＶＣＡＴ状態／ステータス更新操作
「以下表において、read:読み出し、write:書き込み、if:もし…であれば、and:及び、を意味する」
表４０−４２の更新操作仕様に基づいて、以下の表４３−４４は高位チャンネル用の非・ＬＣＡＳ ＶＣＡＴ操作のために状態及びステータス・メモリを更新するためのメモリアクセス要求を要約する。
表４３−４４：非・ＬＣＡＳ ＶＣＡＴ ＨＯチャンネルの状態／ステータス更新用のメモリアクセスパターン
８．８．１．２ 低位
以下の表は、低位チャンネル用ＬＶＣにより実行される非・ＬＣＡＳ ＶＣＡＴ状態及びステータス更新操作を指定する。
表４５−４７：低位チャンネルの非・ＬＣＡＳ ＶＣＡＴ状態／ステータス更新操作
「以下表において、read:読み出し、write:書き込み、if:もし…であれば、and:及び、を意味する」
以下の表は、低位チャンネル用ＬＶＣにより実行される非・ＬＣＡＳ ＶＣＡＴ状態及びステータス更新操作を指定する。
表４５−４７：低位チャンネルの非・ＬＣＡＳ ＶＣＡＴ状態／ステータス更新操作
「以下表において、read:読み出し、write:書き込み、if:もし…であれば、and:及び、を意味する」
８．８．２ 制御及びデータをＤＳＱに渡す
非・ＬＣＡＳに対して、ＬＶＣはデータバイトをＤＳＱに渡すとき構成期待連鎖番号を用いる。その様なチャンネルの期待連鎖番号はＣＦＧブロックに保持され、そのチャンネルと連合する各クロック周期のＬＶＣに送られる。
非・ＬＣＡＳに対して、ＬＶＣはデータバイトをＤＳＱに渡すとき構成期待連鎖番号を用いる。その様なチャンネルの期待連鎖番号はＣＦＧブロックに保持され、そのチャンネルと連合する各クロック周期のＬＶＣに送られる。
ＬＣＡＳと非・ＬＣＡＳ ＶＣＧs間のできる限り似せてデータ渡し設計を保つために、ＬＶＣは次の相違を除いて制御データとデータをＤＳＱに渡すことに関して同じ方法で行動する。
・ ＡＬＩＧ_ＲＤから受信される期待連鎖番号は、全ペイロードバイト用の連鎖番号としてＤＳＱに渡される
・ ＤＮＵは非ペイロード・タイムスロット用のみに設定される、決してペイロード・タイムスロットの為ではない
・ 全チャンネルは受理メンバとして取り扱われる（つまり、ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＡＣＣＥＰＴＥＤ信号は無視される）
・ ＡＬＩＧ_ＲＤから受信される期待連鎖番号は、全ペイロードバイト用の連鎖番号としてＤＳＱに渡される
・ ＤＮＵは非ペイロード・タイムスロット用のみに設定される、決してペイロード・タイムスロットの為ではない
・ 全チャンネルは受理メンバとして取り扱われる（つまり、ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＡＣＣＥＰＴＥＤ信号は無視される）
次の擬似コードは正式にＬＶＣが制御及びペイロードデータをＤＳＱに渡す。
Ｉｆ(〜ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＲＳＴ){
Ｉｆ(〜ＡＬＩＧ_ＲＤ_ＬＶＣ_ＤＡＴＡ_ＶＬＤ||ＡＬＩＧ_ＲＤ_ＬＶＣ_Ｈ４_Ｋ４){
ＬＶＣ_ＤＳＱ_ＤＮＵ＝１}
その他{
ＬＶＣ_ＤＳＱ_ＤＮＵ＝０}
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ＝ＣＨ_ＮＬ_ＶＣＡＴ_ＥＸＰ_ＳＱ ＬＶＣ_ＤＳＱ_ＣＨ_ＡＣＣＥＰＴＥＤ＝1}
その他{
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ＝０／／ダミー リセット中チャンネル故
ＬＶＣ_ＤＳＱ_ＤＮＵ＝１／／ダミー リセット中チャンネル故
ＬＶＣ_ＤＳＱ_ＣＨ_ＡＣＣＥＰＴＥＤ＝０／／ダミー リセット中チャンネル故}
ＬＶＣ_ＤＳＱ_ＣＨ_ＦＡＩＬ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＦＡＩＬ
ＬＶＣ_ＤＳＱ_ＣＨ_ＲＳＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＲＳＴ
ＬＶＣ_ＤＳＱ_ＳＫ_ＲＳＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＫ_ＲＳＴ
ＬＶＣ_ＤＳＱ_ＣＨ_ＤＡＴＡ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＤＡＴＡ
ＬＶＣ_ＤＳＱ_ＳＫ_ＬＰＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＫ_ＬＰＩＤ
ＬＶＣ_ＤＳＱ_ＷＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＷＩＤ
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＴ
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＣ４＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＣ４
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ
Ｉｆ(〜ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＲＳＴ){
Ｉｆ(〜ＡＬＩＧ_ＲＤ_ＬＶＣ_ＤＡＴＡ_ＶＬＤ||ＡＬＩＧ_ＲＤ_ＬＶＣ_Ｈ４_Ｋ４){
ＬＶＣ_ＤＳＱ_ＤＮＵ＝１}
その他{
ＬＶＣ_ＤＳＱ_ＤＮＵ＝０}
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ＝ＣＨ_ＮＬ_ＶＣＡＴ_ＥＸＰ_ＳＱ ＬＶＣ_ＤＳＱ_ＣＨ_ＡＣＣＥＰＴＥＤ＝1}
その他{
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ＝０／／ダミー リセット中チャンネル故
ＬＶＣ_ＤＳＱ_ＤＮＵ＝１／／ダミー リセット中チャンネル故
ＬＶＣ_ＤＳＱ_ＣＨ_ＡＣＣＥＰＴＥＤ＝０／／ダミー リセット中チャンネル故}
ＬＶＣ_ＤＳＱ_ＣＨ_ＦＡＩＬ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＦＡＩＬ
ＬＶＣ_ＤＳＱ_ＣＨ_ＲＳＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＲＳＴ
ＬＶＣ_ＤＳＱ_ＳＫ_ＲＳＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＫ_ＲＳＴ
ＬＶＣ_ＤＳＱ_ＣＨ_ＤＡＴＡ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＤＡＴＡ
ＬＶＣ_ＤＳＱ_ＳＫ_ＬＰＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＳＫ_ＬＰＩＤ
ＬＶＣ_ＤＳＱ_ＷＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＷＩＤ
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＴ
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＣ４＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＣ４
ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ
８．９ 非・ＬＣＡＳソースと相互動作するＬＣＡＳとしてのシンク構成
ＬＣＡＳチャンネルがＣＲＣと制御ワードがゼロであることを検出するとき、それはＲＸ_ＣＨ_ＬＣＡＳ_ＮＬ_ＳＲＣステータス・ビットを設定する。これは非・ＬＣＡＳソースがＬＣＡＳシンクと連合するネットワーク管理構成エラーにより起きることが見込まれる。この場合、ソフトウェアはＶＣＧの全チャンネルでこのステータス・ビットセットを見るべきである。尚、これはいかなる他のＬＣＡＳ操作も変更しない。
ＬＣＡＳチャンネルがＣＲＣと制御ワードがゼロであることを検出するとき、それはＲＸ_ＣＨ_ＬＣＡＳ_ＮＬ_ＳＲＣステータス・ビットを設定する。これは非・ＬＣＡＳソースがＬＣＡＳシンクと連合するネットワーク管理構成エラーにより起きることが見込まれる。この場合、ソフトウェアはＶＣＧの全チャンネルでこのステータス・ビットセットを見るべきである。尚、これはいかなる他のＬＣＡＳ操作も変更しない。
そして、ソフトウェアは非・ＬＣＡＳとしてそれらを再構成するためにチャンネルとシンクポートをリセットする。通常、非・ＬＣＡＳ ＶＣＧの各メンバに対して、期待連鎖番号はＮＭＳにより構成される必要がある。しかしながら、この場合、それは受信済み連鎖番号を用いるためにソフトウェアに望まれる。そうするために、ソフトウェアは最初にメンバチャンネルに割り当てられるダミー期待連鎖番号を持つＶＣＧを可能にする。そして、ソフトウェアは、ソフトウェアが受理連鎖番号ステータス・パラメータを介して用いている実際の連鎖番号を決定する。この時間の間、チャンネルの受理ビットはＯＦＦすることができる(又は、連合ＩＥＲポートを不能にする)。最後に、ソフトウェアは、前のステップの受理ステータス変数に基づいてチャンネルの期待連鎖番号を再構成する。
９ 連鎖解除器(ＤＳＱ)
その入力データ経路で、ＤＳＱモジュールはＬＶＣにインターフェースする。並べ替え後のＤＳＱから出るペイロードデータバイトは、それらをＩＦＲに渡す前に非・ＶＣチャンネルからのペイロードデータで多重される。
その入力データ経路で、ＤＳＱモジュールはＬＶＣにインターフェースする。並べ替え後のＤＳＱから出るペイロードデータバイトは、それらをＩＦＲに渡す前に非・ＶＣチャンネルからのペイロードデータで多重される。
ＤＳＱの機能は、それらのチャンネルのＶＣ連鎖順序と一致するためにそのメンバチャンネルの受信スロット順序に従ってＶＣＧ用のネットワークから到着するペイロードバイトを並び替えることである。ＬＣＡＳ ＶＣＧsの場合では、並べ替えに使うＶＣ連鎖番号がＨ４／Ｋ４オーバーヘッド・バイトから抽出される。非・ＬＣＡＳ ＶＣＧＳの場合では、構成済み期待連鎖番号が用いられる。尚、ＤＳＱモジュールそれ自身は、ＶＣＧがＬＣＡＳか非・ＬＣＡＳモードかどうか知らない。
ＶＣＧのメンバであるチャンネルで受信されるデータ（ペイロードとＨ４／Ｋ４の両方）バイトは、共通構成及びカレンダ発生器ブロックの固定１３４４ｘ１カレンダを用いてＤＳＱに押し込まれる。同じカレンダがまたそれから並べ替え済みデータを引き出すために用いられる。
ＶＣＧのメンバである与えられたチャンネルに割り当てられる全てのタイムスロットでは、引き出し要求が、バイトが押し込まれるかどうかにかかわらず常になされる。ペイロードバイトがＤＳＱに押し込まれるとき、ＤＳＱはパケット側に渡す利用可能なバイトを持っていない。逆も同様に真である。
図２２はＤＳＱモジュールのインターフェースとその中に含まれるメモリを示す。連鎖解除器７０２は、ＬＶＣ７０４、ＡＮＡ多重装置７０６(入力フレーム（ＩＦＲ）７０８を出力する)及びＣＦＲ７１０とインターフェースする。ＤＳＱは、並べ替えデータ・バッファメモリ、並べ替え状態メモリ及び並べ替えバッファ選択構成メモリを含む。
９．１ ＬＶＣへのインターフェース
ＤＳＱは、もしあれば、ペイロードバイトと共に各クロック周期のＬＶＣから次のカレンダ、構成及び制御情報を受信する。
ＤＳＱは、もしあれば、ペイロードバイトと共に各クロック周期のＬＶＣから次のカレンダ、構成及び制御情報を受信する。
９．１．１ カレンダ及び構成情報
・ ＲＸ_ＣＨ_ＳＴＳ_ＶＴ
・ _ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ
・ ＲＸ ＣＨ ＶＣ４
・ ＲＸ_ＷＩＤ
・ ＲＸ_ＣＨ_ＳＫ_ＬＰＩＤ
・ ＲＸ_ＣＨ_ＳＴＳ_ＶＴ
・ _ＣＨ_ＳＴＳ_ＶＴＧ＿ＴＹＰＥ
・ ＲＸ ＣＨ ＶＣ４
・ ＲＸ_ＷＩＤ
・ ＲＸ_ＣＨ_ＳＫ_ＬＰＩＤ
９．１．２ 制御情報
・ ペイロードデータ有効
・ チャンネル失敗状態
・ チャンネル・リセット状態
・ ＤＮＵ
・ ＳＱ
・ ペイロードデータ有効
・ チャンネル失敗状態
・ チャンネル・リセット状態
・ ＤＮＵ
・ ＳＱ
９．２ ＡＮＡへのインターフェース
ＤＳＱは、もしあれば、ペイロードバイトと共に各クロック周期のＡＮＡに次の構成及び制御情報を提供する。
・ ＲＸ_ＣＨ_ＬＰＩＤ
・ ＲＸ_ＣＨ_ＤＡＴＡ_ＶＬＤ
ＤＳＱは、もしあれば、ペイロードバイトと共に各クロック周期のＡＮＡに次の構成及び制御情報を提供する。
・ ＲＸ_ＣＨ_ＬＰＩＤ
・ ＲＸ_ＣＨ_ＤＡＴＡ_ＶＬＤ
９．３ ＣＰＲへのインターフェース
ＤＳＱは、次のイベントのためにＣＦＲに割り込みステータス設定要求を生成する。
・ ＲＸ_ＳＫ_ＲＢＩＤ_ＣＨＧ_ＤＯＮＥ
ＤＳＱは、次のイベントのためにＣＦＲに割り込みステータス設定要求を生成する。
・ ＲＸ_ＳＫ_ＲＢＩＤ_ＣＨＧ_ＤＯＮＥ
ＤＳＱに保持されるステータス変数はない。
９．４ ＣＦＧへのインターフェース
ＤＳＱは、各ＶＣＧ用の次の構成パラメータを維持する。
・ ＲＸ_ＳＫ_ＲＢＢＤ＿０
・ ＲＸ_ＳＫ_ＲＢＩＤ＿１
ＤＳＱは、各ＶＣＧ用の次の構成パラメータを維持する。
・ ＲＸ_ＳＫ_ＲＢＢＤ＿０
・ ＲＸ_ＳＫ_ＲＢＩＤ＿１
ＣＦＧモジュールは、ＤＳＱモジュールへのこれらパラメータ用の読み出しと書き込み要求を指揮する。
ＤＳＱは、いかなるステータス・パラメータも持っていない。
ＤＳＱは、それが割り込みをそれに生成する時はいつでも、それがＬＶＣから受信するシンクポートリセット信号をＣＧＦに渡す。尚、ＤＳＱはそれ自身の操作のためにシンクポートリセットを利用しない。
９．４．１ 割り込みイベント
ＤＳＱは、ＣＦＧに次の割り込みイベントを生成する。
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＳＫ_ＲＢＩＤ_ＣＨＧ_ＤＯＮＥ
ＤＳＱは、ＣＦＧに次の割り込みイベントを生成する。
・ ＲＸ_ＣＨ_ＶＣＡＴ_ＳＫ_ＲＢＩＤ_ＣＨＧ_ＤＯＮＥ
９．５ 構成
次の構成パラメータが１２８ｘ２０フロップを用いて実行される。
ＲＸ_ＶＣＡＴ_ＳＫ_ＲＢＩＤ_ＳＥＬパラメータ。
次の構成パラメータが１２８ｘ２０フロップを用いて実行される。
ＲＸ_ＶＣＡＴ_ＳＫ_ＲＢＩＤ_ＳＥＬパラメータ。
尚、ＶＣ可能シンクポートに地図化されるあらゆるチャンネルがリセットから出る前に、そのポート用の並べ替えバッファ構成パラメータは適切に構成される。
尚、ＤＳＱモジュールは、ＶＣＴ_ＴＸ構築と互換性を持って留まるために、これらパラメータに対して能動的／シャドウ・アクセス・スキームを実行する。伴われる保留中の変更がない間、ＲＸ_ＶＣＡＴ_ＳＫ_ＲＢＩＤ_ＳＥＬパラメータは能動的コピーを確認する。ソフトウェアは能動的コピーのみを読み出すことができるべきである。ソフトウェアはシャドウ・コピーから読み出すことができ、又はシャドウ・コピーに書き込むことができる。変更がなされたとき、ＤＳＱモジュールは変更完了割り込みを生成する。
９．６ 状態
次のシンクポート・レベル・パラメーターが１２８ｘ１１プロップを用いて実行される。
次のシンクポート・レベル・パラメーターが１２８ｘ１１プロップを用いて実行される。
９．７ 並べ替えバッファ・データ・メモリ
並べ替えバッファメモリの構造は、データ幅が9ビットであるものを除いてＶＣＴ_ＴＸブロックの並べ替えバッファメモリと同じである。1ビットはＤＮＵビットとして用いられる。
並べ替えバッファメモリの構造は、データ幅が9ビットであるものを除いてＶＣＴ_ＴＸブロックの並べ替えバッファメモリと同じである。1ビットはＤＮＵビットとして用いられる。
９．８ ペイロード連鎖解除アルゴリズム
ＤＳＱにより用いられるアルゴリズムは、並べ替えバッファとカレンダ回転に基づくバッファ・フリッピングを含む、多局面のＶＣＴ_ＴＸブロックに用いられるペイロード連鎖化アルゴリズムに似ている。しかしながら、同様にいくかの重要な相違がある。ペイロード連鎖化アルゴリズムは、並べ替えバッファへの書き込む及び各ＶＣＧ用の次の読み出し位置の道筋を保持するとき、チャンネル連鎖番号を用いる。更に、ＤＳＱは、停滞(stall)、チャンネル障害及びＤＮＵ状態を取り扱う必要がある。
ＤＳＱにより用いられるアルゴリズムは、並べ替えバッファとカレンダ回転に基づくバッファ・フリッピングを含む、多局面のＶＣＴ_ＴＸブロックに用いられるペイロード連鎖化アルゴリズムに似ている。しかしながら、同様にいくかの重要な相違がある。ペイロード連鎖化アルゴリズムは、並べ替えバッファへの書き込む及び各ＶＣＧ用の次の読み出し位置の道筋を保持するとき、チャンネル連鎖番号を用いる。更に、ＤＳＱは、停滞(stall)、チャンネル障害及びＤＮＵ状態を取り扱う必要がある。
ＡＬＩＧ_ＲＤは、データが到着するより早く読み込まれる理由だけでなく、存在するメンバより長い遅れを有する新規メンバを加える時存在するＬＣＡＳ ＶＣＧのメンバからのデータフローが停滞させられる理由で停滞する。しかしながら、ＡＬＩＧ_ＲＤ設計はＶＣＧが半ばで停滞しないことを保証する。言い換えれば、対応する形式（及びメンバチャンネル障害の不在の）のカレンダ回転の間、全てのＶＣＧのメンバはデータをＬＶＣ／ＤＳＱを渡し、又は誰もデータを渡さない。これは、各ＶＣＧに書き込まれる多くのバイトの道筋を維持する必要性を軽減し、カレンダ回転がバッファ・フリッピングに用いられることを可能にする。
受理チャンネルの障害はＤＳＱにより取り扱われる必要がある。そのような場合、ＤＳＱは、現在の書き込みバッファを無効化する。ＬＶＣは、非受理チャンネルの障害を隠すが、ＤＮＵビットを設定する。
８．７．３章で論議したように、ＬＶＣは、利用可能データがあるか、ペイロード又はＨ４／Ｋ４があるか又はチャンネルが失敗／リセット状態にあるかないかによらず全てのクロックのＤＳＱにデータを渡す。しかしながら、その現在制御ワードがＤＮＵに設定されない受理チャンネルからの有効ペイロードバイトである１つを除いて、ＬＶＣは全ての場合でＤＮＵビットを設定する。この方法では、ＤＳＱはそれに書き込まれるバイトが本当に有効ペイロードバイトか否かを気に留める必要はない。
ＤＳＱはデータを処理しない又はリセット中又は非受理のいずれかであるチャンネル用のクロック周期のその状態を更新しない。尚、非・ＶＣＡＴチャンネルは、通常ゼロに設定されたそれらの受理構成ビットを有する。
９．９ 並べ替えバッファ
各ＶＣＧは、ＶＣＧの現在サイズに基づいて４個のプールの１つから並べ替えバッファを割り当てられる。論理的に、並べ替えバッファは２個のバッファを含み、両方は各可能なＶＣＧ数用の１バイトスペースを有する。ペイロードバイトが１つのバッファに書き込まれる間、ペイロードバイト、もしどれか利用可能なら、他のバッファから読み出される。与えられたＶＣＧのバッファはそのＶＣＧの形式に対応するカレンダ回転ポイントで交換される。
各ＶＣＧは、ＶＣＧの現在サイズに基づいて４個のプールの１つから並べ替えバッファを割り当てられる。論理的に、並べ替えバッファは２個のバッファを含み、両方は各可能なＶＣＧ数用の１バイトスペースを有する。ペイロードバイトが１つのバッファに書き込まれる間、ペイロードバイト、もしどれか利用可能なら、他のバッファから読み出される。与えられたＶＣＧのバッファはそのＶＣＧの形式に対応するカレンダ回転ポイントで交換される。
ＶＣＴ_ＴＸブロックに用いられる同じ並べ替えデータバッファコアは、データ幅がＤＮＵビットを収容するために9ビットであることを除いてＤＳＱで使われることができる。このコアは、並べ替えバッファidと指定済み並べ替えバッファ内の相対位置を用いてアドレスされることができる論理2重ポートメモリとして4個の単一ポートメモリを提供する。
ＶＣＧのサイズがそれに割り当てられる現在の並べ替えバッファの容量を超えて増やす必要があるとき、ＶＣＧはより大きな並べ替えバッファに割り当てられる必要がある。ＶＣＴ_ＴＸ構築の論議のように、プール容量はＶＣＧsのあらゆる組み合わせを収容できるように必要な大きさにされる。
ペイロード連鎖解除アルゴリズムは、ＶＣＴ_ＴＸブロックで用いられるペイロード連鎖アルゴリズムであるように並べ替えバッファ変更を取り扱う。最初に、書き込みプロセスは、次の回の読み出しプロセスにより続く、ＶＣＧ用の次のカレンダ回転の最初で新しい並べ替えバッファに切り替わる。
ＤＳＱブロックはそれ自身により並べ替えバッファ変更に同期する。ソフトウェアは並べ替えバッファｉｄｓを構成し、それらの1つをＤＳＱは与えられたＶＣＧ用に用いる。ＶＣＧのどのメンバチャンネルのタイムスロットにおいても、それが利用されている現在の1つがソフトウェアにより構成される新しい値より異なることをＤＳＱが見るとき、それは次の回のはじめで変更を開始する。その回の最後で、切換えがなされ、ＤＳＱは並べ替えバッファ完了変更シグナルをＣＦＲブロックに提供する。
９．１０ カレンダ回転に基づくバッファ・フリッピング
ＲＸ_ＷＩＤ信号のカレンダ発生器状態符号化は明示的にＤＳＱに提供される、ＤＳＱは、それが対応する形式用のホイール位置がゼロになるのを見るとき、与えられた形式のＶＣＧsのバッファをフリップする。
ＲＸ_ＷＩＤ信号のカレンダ発生器状態符号化は明示的にＤＳＱに提供される、ＤＳＱは、それが対応する形式用のホイール位置がゼロになるのを見るとき、与えられた形式のＶＣＧsのバッファをフリップする。
次の表は、異なるＶＣＧ形式用の総括バッファ・フリッピング状態を示す。
各ＶＣＧ形式に対して、ＤＳＱは総括ＷＲ＿ＢＵＦ_ＳＥＬ状態変数を維持する。これら変数は上記状態に従ってフリップされる。
更に、各ＶＣＧはそれ自身のＷＲ＿ＢＵＦ＿ＳＥＬ状態変数を維持する。ＶＣＧの最初のメンバチャンネルそれが対応する総括状態変数より異なるそのＶＣＧのＷＲ＿ＢＵＦ＿ＳＥＬ変数を見るとき、ＶＣＧ状態変数がトグル切換えされる。これは、ＶＣＧ状態変数が対応カレンダ回転間に１度のみトグル切換えされることを確実にする。
９．１１ ＡＮＡ用のＴＢＤ
ＤＳＱモジュールはＤＳＱ_ＡＮＡ_ＴＩＤ信号を生成する、それはカレンダ及びチャンネル形式情報に基づいてＡＮＡに供給する、それは次のようにＬＶＣモジュールから受信する。
Ｉｆ (ＬＶＣ_ＤＳＱ_ＳＴＳ_ＶＣ４){
ＬＶＣ_ＤＳＱ_ＴＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ｗｉｄ[１２：９]＊８４｝
その他 Ｉｆ (〜ＬＶＣ_ＤＳＱ__ＳＴＳ_vt){
ＤＳＱ_ＡＮＡ_ＴＩＤ＝１ ｖｃ_ＤＳＱ_ｗｉｄ［１２：９］＊８４＋ＬＶＣ_ＤＳＱ_ｗｉｄ［８：７］＊２８｝
その他 Ｉｆ (ＬＶＣ_ＤＳＱ_ＳＴＳ_ｖｔｇ＿ｔｙｐｅ){／／ｖｃ−１１
ＤＳＱ_ＡＮＡ_ｒｉｄ＝ＬＶＣ_ＤＳＱ_ｗｉｄ［１２：９］＊８４＋ＬＶＣ_ＤＳＱ_ｗｉｄ［８：７］＊２８＋
ＬＶＣ_ＤＳＱ_ｗｉｄ［６：４］＊４＋ＬＶＣ＿ＤＳＱ＿ｗｉｄ［ｌ：０］｝
その他 {／／ＶＣ−１２
ＤＳＱ_ＡＮＡ_ＴＩＤ＝ＬＶＣ_ＤＳＱ_ｗｉｄ［１２：９］＊８４＋ＬＶＣ＿ＤＳＱ＿ｗｉｄ［８：７］＊２８＋
ＬＶＣ_ＤＳＱ_ｗｉｄ［６：４］＊４ ＋１ｖｃ＿ＤＳＱ＿ｗｉｄ［３：２］｝
ＤＳＱ_ＡＮＡ_ＴＩＤ＝ＬＶＣ_ＤＳＱ_ｗｉｄ［１２：９］＊８４＋ＬＶＣ＿ＤＳＱ＿ｗｉｄ［８：７］＊２８＋ＬＶＣ＿ＤＳＱ＿ｗｉｄ［６：４］＊４＋１ｖｃ＿ＤＳＱ＿ｗｉｄ［３：２］｝
ＤＳＱモジュールはＤＳＱ_ＡＮＡ_ＴＩＤ信号を生成する、それはカレンダ及びチャンネル形式情報に基づいてＡＮＡに供給する、それは次のようにＬＶＣモジュールから受信する。
Ｉｆ (ＬＶＣ_ＤＳＱ_ＳＴＳ_ＶＣ４){
ＬＶＣ_ＤＳＱ_ＴＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ｗｉｄ[１２：９]＊８４｝
その他 Ｉｆ (〜ＬＶＣ_ＤＳＱ__ＳＴＳ_vt){
ＤＳＱ_ＡＮＡ_ＴＩＤ＝１ ｖｃ_ＤＳＱ_ｗｉｄ［１２：９］＊８４＋ＬＶＣ_ＤＳＱ_ｗｉｄ［８：７］＊２８｝
その他 Ｉｆ (ＬＶＣ_ＤＳＱ_ＳＴＳ_ｖｔｇ＿ｔｙｐｅ){／／ｖｃ−１１
ＤＳＱ_ＡＮＡ_ｒｉｄ＝ＬＶＣ_ＤＳＱ_ｗｉｄ［１２：９］＊８４＋ＬＶＣ_ＤＳＱ_ｗｉｄ［８：７］＊２８＋
ＬＶＣ_ＤＳＱ_ｗｉｄ［６：４］＊４＋ＬＶＣ＿ＤＳＱ＿ｗｉｄ［ｌ：０］｝
その他 {／／ＶＣ−１２
ＤＳＱ_ＡＮＡ_ＴＩＤ＝ＬＶＣ_ＤＳＱ_ｗｉｄ［１２：９］＊８４＋ＬＶＣ＿ＤＳＱ＿ｗｉｄ［８：７］＊２８＋
ＬＶＣ_ＤＳＱ_ｗｉｄ［６：４］＊４ ＋１ｖｃ＿ＤＳＱ＿ｗｉｄ［３：２］｝
ＤＳＱ_ＡＮＡ_ＴＩＤ＝ＬＶＣ_ＤＳＱ_ｗｉｄ［１２：９］＊８４＋ＬＶＣ＿ＤＳＱ＿ｗｉｄ［８：７］＊２８＋ＬＶＣ＿ＤＳＱ＿ｗｉｄ［６：４］＊４＋１ｖｃ＿ＤＳＱ＿ｗｉｄ［３：２］｝
「ｖｃｔ＿ｒｘ＿ｕａｒｃｈ」文章は、これら式の最適化された実施を有する。
そのタイムスロットと連合するチャンネルがＶＣＡＴシンクポートと連合するかどうか、及びチャンネルが失敗／リセット状態にあるかどうかによらずＴＥＤ生成は全てのクロック周期でなされる。
尚、チャンネルが失敗／リセット状態にあるかどうかはチャンネル構造に影響を与えない。チャンネル構造情報は別々のＳＴＳレベルレジスタ内に保持される。
９．１２ 擬似コード
／／ 総括書き込みバッファ選択更新検査
Ｉｆ (〜ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴ){
Ｉｆ (ＬＶＣ_ＤＳＱ_ＣＨ_ＶＣ４){
Ｉｆ (ＬＶＣ_ＤＳＱ_ｗｉｄ［１３：１０］＝＝０)｛
ＲＸ_ＶＣＡＴ_ＶＣ４_ＷＲ＿ＢＵＦ_ＳＥＬ＝〜ＲＸ_ＶＣＡＴ_ＶＣ４_ＷＲ＿ＢＵＦ_ＳＥＬ}}
その他{
Ｉｆ (ＬＶＣ_ＤＳＱ_ｗｉｄ［１３：１０］＝＝−０){
ＲＸ_ＶＣＡＴ_ＶＣ３＿ＷＲ＿ＢＵＦ_ＳＥＬ＝〜ＲＸ_ＶＣＡＴ_ＶＣ３＿ＷＲ＿ＢＵＦ＿ＳＥＬ}}}
その他 {
Ｉｆ (ＬＶＣ_ＤＳＱ_ＣＨ_vtg_type＝０){／／ＶＴ１２
Ｉｆ （ＬＶＣ_ＤＳＱ_ｗｉｄ［１３：２］＝＝０){
ＲＸ_ＶＣＡＴ_ＶＣ１２＿ＷＲ＿ＢＵＦ_ＳＥＬ＝〜ＲＸ_ＶＣＡＴ_ＶＣｌ２＿ＷＲ＿ＢＵＦ_ＳＥＬ}}
その他{
Ｉｆ ((ＬＶＣ_ＤＳＱ_ｗｉｄ［１３：４］＝＝０)&&(ＬＶＣ_ＤＳＱ_ｗｉｄ［ｌ：０］＝＝０)){
_ＶＣＡＴ_ＶＣｌｌ＿ＷＲ＿ＢＵＦ_ＳＥＬ＝〜ＲＸ_ＶＣＡＴ_ＶＣｌｌ＿ＷＲ＿ＢＵＦ_ＳＥＬ}}}
／／ リセット・チャンネルに対して又は受理されないものは
／／ データ及び更新状態を処理しない
Ｉｆ (~ＬＶＣ_ＤＳＱ_ＣＨ_ＲＳt&&ＬＶＣ_ＣＨ_ＡＣＣＥＰＴＥＤ) {
／／ このＶＣＧ用の構成メモリ参入を読み出す
{ＲｂｉｄＯ，Ｒｂｉｄｌ，Ｒｂｉｄ_ＳＥＬ}＝ＤＳＱ_ＣＦＧ_ＭＥＭ[ＬＶＣ_ＤＳＱ_ＣＨ_ＳＫ_ＬＰＩＤ]
／／ このＶＣＧ用の構成メモリ参入を読み出す
{Ｗｒ＿Ｂｕｆ_ＳＥＬ
Ｂｕｆ０＿ＶＬＤ,
Ｂｕｆ１＿ＶＬＤ,
ＮＥＸＴ_ＲＤ_Ｐｏｓ,
Ｒｂｉｄ＿Ｗｒ＿ｃｏｐｙ,
Ｒｂｉｄ＿ＲＤ＿Ｃｏｐｙ}＝ＤＳＱ_ＳＴＡＴＥ_ＭＥＭ[ＬＶＣ_ＤＳＱ_ＣＨ_ＳＫ_ＬＰＩＤ]
／／我々がこのチャンネルのＶＣＧをフリッピングしているかどうかを判定
フリップ＝０
Ｉｆ (〜ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴ){
Ｉｆ (ＬＶＣ_ＤＳＱ_ＣＨ_ＶＣ４){
Ｉｆ (ＬＶＣ_ＤＳＱ_ｗｉｄ[１３：１０]＝＝０) {
フリップ＝(ＲＸ_ＶＣＡＴ__ＶＣ４_ＷＲ＿ＢＵＦ_ＳＥＬ!＝Ｗｒ＿Ｂｕｆ_ＳＥＬ)}}
その他 {
Ｉｆ (ＬＶＣ_ＤＳＱ_ｗｉｄ[１３：１０]＝＝０){
フリップ＝(ＲＸ_ＶＣＡＴ_ＶＣ３＿ＷＲ＿ＢＵＦ_ＳＥＬ !＝Ｗｒ＿Ｂｕｆ_ＳＥＬ)}}}
その他{
Ｉｆ (ＬＶＣ_.ＤＳＱ_ＣＨ_ｖｔｇ＿ｔｙｐｅ＝＝０){／／ＶＴ１２
Ｉｆ ＣＬＶＣ_ＤＳＱ_ｗｉｄ［１３：２］＝＝０){
＝ (ＲＸ_ＶＣＡＴ_ＶＣ１２＿ＷＲ＿ＢＵＦ_ＳＥＬ!＝Ｗｒ＿Ｂｕｆ_ＳＥＬ)}}
その他 {
Ｉｆ ((ＬＶＣ_ＤＳＱ_ｗｉｄ［１３：４］＝＝０)&&(ＬＶＣ_ＤＳＱ_ｗｉｄ［ｌ：０］＝＝０)){
フリップ＝(ＲＸ_ＶＣＡＴ_ＶＣ１Ｌ＿ＷＲ＿ＢＵＦ_ＳＥＬ!＝Ｗｒ＿Ｂｕｆ_ＳＥＬ)}}}
Ｉｆ (フリップ){
／／バッファをフリップ
ｗｒ＿Ｂｕｆ_ＳＥＬ＝〜ｗｒ＿Ｂｕｆ_ＳＥＬ
／／最初バッファは有効
Ｗｒ＿Ｂｕｆ_ＶＬＤ＝１
／／次の読み出し位置はカレンダ回転の最初のゼロで
／／ 開始する
ＮＥＸＴ_ＲＤ_Ｐｏｓ＝０
／／書き込みと読み出し側により使用されるバッファコピーを更新
／／もし変更が要求され割り込みが発生すれば、変更が
／／なされるとき
Ｉｆ (Ｒｂｉｄ_ＳＥＬ!＝Ｒｂｉｄ＿Ｗｒ＿Ｃｏｐｙ){
Ｒｂｉｄ＿Ｗｒ＿Ｃｏｐｙ＝Ｒｂｉｄ＿ＳＥＬ}
その他 Ｉｆ (Ｒｂｉｄ＿ＳＥＬ！＝Ｒｂｉｄ＿ＲＤ＿ｃｏｐｙ){
Ｒｂｉｄ＿ＲＤ＿Ｃｏｐｙ＝Ｒｂｉｄ＿ＳＥＬ
ＲＸ_ＳＫ_ＲＢＩＤ_ＣＨＧ_ＤＯＮＥ割り込み生成
1ｖｃ_ＤＳＱ_ＣＨ_ＳＫ_ＬＰＩＤ用に}}
／／この周期で用いるために読み出しと書き込みバッファｉｄｓを決定
Ｉｆ （Ｒｂｉｄ＿ｗｒ＿ｃｏｐｙ){
ｗｒ＿Ｒｂｉｄ＝Ｒｂｉｄｌ｝
その他 {
ｗｒ＿Ｒｂｉｄ＝Ｒｂｉｄ０}
Ｉｆ(Ｒｂｉｄ＿ＲＤ＿ｃｏｐｙ)｛
ＲＤ＿Ｒｂｉｄ＝Ｒｂｉｄｌ｝
その他{
ＲＤ_Ｒｂｉｄ＝ＲｂｉｄＯ｝
／／受理チャンネルの失敗状態は現在の
／／書き込みバッファを無効にさせる
Ｉｆ (ＬＶＣ_ＤＳＱ_ＣＨ_ＦＡＩＬ){
ｗｒ＿Ｂｕｆ_ＶＬＤ−０}
／／書き込みせよ
Ｉｆ (ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ<＝ＧＥＴ＿ＲＢ＿ＣＡＰＡＣＩＴＹ（Ｗｒ＿Ｒｂｉｄ）)｛
ＷＲＩＴＥ＿ＴＯ＿ＲＢ（Ｗｒ＿Ｒｂｉｄ，
ｗｒ＿Ｂｕｆ＿ＳＥＬ，
ＬＶＣ_ＤＳＱ__ＣＨ_ＳＱ,
ＬＶＣ_ＤＳＱ_ＣＨ_ＤＮＵ,
ＬＶＣ_ＤＳＱ_ＣＨ_ｄａｔａ)}
／／読み出し
{ＲＤ_Data,ＲＤ__ＤＮＵ}＝ＲＥＡＤ＿ＦＲＯＭ＿＿ＲＢ（ＲＤ＿Ｒｂｉｄ，
〜Ｗｒ＿Ｂｕｆ_ＳＥＬ,
ＮＥＸＴ＿ＲＤ＿Ｐｏｓ)
ＮＥＸＴ＿ＲＤ＿Ｐｏｓ++
／／ＡＮＡへデータ及びデータ有効信号を生成
Ｉｆ (ＲＤ_Ｂｕｆ_ＶＬＤ&&〜ＲＤ_ＤＮＵ){
／／送り出すために有効ペイロードデータを獲得
ＤＳＱ_ＡＮＡ_ｄａｔａ_ＶＬＤ＝１
ＤＳＱ_ＡＮＡ_ｄａｔａ＝ＲＤ_Ｄａｔａ}
その他{
ＤＳＱ_ＡＮＡ_ｄａｔａ_ＶＬＤ＝０}
／／ＶＣＧ状態を更新
Ｉｆ (Ｗｒ＿Ｂｕｆ_ＳＥＬ){
Ｂｕｆ１_ＶＬＤ＝Ｗｒ＿Ｂｕｆ_ＶＬＤ}
その他{
Ｂｕｆ０_ＶＬＤ＝Ｗｒ＿Ｂｕｆ＿ＶＬＤ}
ＤＳＱ_ＳＴＡＴＥ_ＭＥＭ[ＬＶＣ_ＤＳＱ_ＣＨ-_ＳＫ_ＬＰＩＤ]＝{Ｗｒ＿Ｂｕｆ＿ＳＥＬ,
Ｂｕｆ０_ＶＬＤ,
Ｂｕｆ１＿ＶＬＤ,
ＮＥＸＴ_ＲＤ_Ｐｏｓ，
Ｒｂｉｄ＿ｗｒ＿ｃｏｐｙ，
Ｒｂｉｄ_ＲＤ_ｃｏｐｙ}}
その他{／／チャンネル、リセット又は受理されていない
ＤＳＱ_ＡＮＡ_ｄａｔａ_ＶＬＤ＝０
ＤＳＱ_ＡＮＡ_ｄａｔａ＝０／／ダミー}
／／非・ＶＣＡＴチャンネルに対してＬＰＩＤは渡される
ＤＳＱ_ＡＮＡ_ＬＰＩＤ＝ＬＶＣ__ＤＳＱ_ＣＨ_ＳＫ_ＬＰＩＤ
／／非・ＶＣＡＴチャンネル用のＡＮＡに対してＴＩＤを生成
Ｉｆ (ＬＶＣ_ＤＳＱ_ＳＴＳ_ＶＴ){
Ｉｆ (ＬＶＣ_ＤＳＱ_ＳＴＳ_ｖｔｇ＿ｔｙｐｅ){／／ＶＣ−Ｉｌ
ＤＳＱ_ＡＮＡ_ＴＩＤ＝ＬＶＣ_ＤＳＱ_ｗｉｄ［１２：９］＊８４＋
ＬＶＣ_ＤＳＱ_ｗｉｄ［８：７］＊２８＋
ＬＶＣ_ＤＳＱ_ｗｉｄ［６：４］＊４＋
ＬＶＣ_ＤＳＱ_ｗｉｄ［ｌ：０］｝
その他｛／／ＶＣ−１２
ＳＱ_ＡＮＡ_ＴＩＤ＝１ｖｃ＿ＤＳＱ_ｗｉｄ［１２：９］＊８４＋
１ｖｃ＿ＤＳＱ_ｗｉｄ［８：７］＊２８＋
１ｖｃ＿ＤＳＱ_ｗｉｄ［６：４］＊４＋
１ｖｃ＿ＤＳＱ_ｗｉｄ［３：２］｝｝
その他 Ｉｆ (１ｖｃ＿ＤＳＱ_ＳＴＳ_ＶＣ４){
ＬＶＣ_ＤＳＱ_ＴＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ｗｉｄ［１２：９］＊８４｝
その他{ＤＳＱ_ＡＮＡ_ＴＩＤ＝ＬＶＣ_ＤＳＱ_ｗｉｄ［１２：９］＊８４+ＬＶＣ_ＤＳＱ_ｗｉｄ［８：７］＊２８}
／／ 総括書き込みバッファ選択更新検査
Ｉｆ (〜ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴ){
Ｉｆ (ＬＶＣ_ＤＳＱ_ＣＨ_ＶＣ４){
Ｉｆ (ＬＶＣ_ＤＳＱ_ｗｉｄ［１３：１０］＝＝０)｛
ＲＸ_ＶＣＡＴ_ＶＣ４_ＷＲ＿ＢＵＦ_ＳＥＬ＝〜ＲＸ_ＶＣＡＴ_ＶＣ４_ＷＲ＿ＢＵＦ_ＳＥＬ}}
その他{
Ｉｆ (ＬＶＣ_ＤＳＱ_ｗｉｄ［１３：１０］＝＝−０){
ＲＸ_ＶＣＡＴ_ＶＣ３＿ＷＲ＿ＢＵＦ_ＳＥＬ＝〜ＲＸ_ＶＣＡＴ_ＶＣ３＿ＷＲ＿ＢＵＦ＿ＳＥＬ}}}
その他 {
Ｉｆ (ＬＶＣ_ＤＳＱ_ＣＨ_vtg_type＝０){／／ＶＴ１２
Ｉｆ （ＬＶＣ_ＤＳＱ_ｗｉｄ［１３：２］＝＝０){
ＲＸ_ＶＣＡＴ_ＶＣ１２＿ＷＲ＿ＢＵＦ_ＳＥＬ＝〜ＲＸ_ＶＣＡＴ_ＶＣｌ２＿ＷＲ＿ＢＵＦ_ＳＥＬ}}
その他{
Ｉｆ ((ＬＶＣ_ＤＳＱ_ｗｉｄ［１３：４］＝＝０)&&(ＬＶＣ_ＤＳＱ_ｗｉｄ［ｌ：０］＝＝０)){
_ＶＣＡＴ_ＶＣｌｌ＿ＷＲ＿ＢＵＦ_ＳＥＬ＝〜ＲＸ_ＶＣＡＴ_ＶＣｌｌ＿ＷＲ＿ＢＵＦ_ＳＥＬ}}}
／／ リセット・チャンネルに対して又は受理されないものは
／／ データ及び更新状態を処理しない
Ｉｆ (~ＬＶＣ_ＤＳＱ_ＣＨ_ＲＳt&&ＬＶＣ_ＣＨ_ＡＣＣＥＰＴＥＤ) {
／／ このＶＣＧ用の構成メモリ参入を読み出す
{ＲｂｉｄＯ，Ｒｂｉｄｌ，Ｒｂｉｄ_ＳＥＬ}＝ＤＳＱ_ＣＦＧ_ＭＥＭ[ＬＶＣ_ＤＳＱ_ＣＨ_ＳＫ_ＬＰＩＤ]
／／ このＶＣＧ用の構成メモリ参入を読み出す
{Ｗｒ＿Ｂｕｆ_ＳＥＬ
Ｂｕｆ０＿ＶＬＤ,
Ｂｕｆ１＿ＶＬＤ,
ＮＥＸＴ_ＲＤ_Ｐｏｓ,
Ｒｂｉｄ＿Ｗｒ＿ｃｏｐｙ,
Ｒｂｉｄ＿ＲＤ＿Ｃｏｐｙ}＝ＤＳＱ_ＳＴＡＴＥ_ＭＥＭ[ＬＶＣ_ＤＳＱ_ＣＨ_ＳＫ_ＬＰＩＤ]
／／我々がこのチャンネルのＶＣＧをフリッピングしているかどうかを判定
フリップ＝０
Ｉｆ (〜ＬＶＣ_ＤＳＱ_ＣＨ_ＳＴＳ_ＶＴ){
Ｉｆ (ＬＶＣ_ＤＳＱ_ＣＨ_ＶＣ４){
Ｉｆ (ＬＶＣ_ＤＳＱ_ｗｉｄ[１３：１０]＝＝０) {
フリップ＝(ＲＸ_ＶＣＡＴ__ＶＣ４_ＷＲ＿ＢＵＦ_ＳＥＬ!＝Ｗｒ＿Ｂｕｆ_ＳＥＬ)}}
その他 {
Ｉｆ (ＬＶＣ_ＤＳＱ_ｗｉｄ[１３：１０]＝＝０){
フリップ＝(ＲＸ_ＶＣＡＴ_ＶＣ３＿ＷＲ＿ＢＵＦ_ＳＥＬ !＝Ｗｒ＿Ｂｕｆ_ＳＥＬ)}}}
その他{
Ｉｆ (ＬＶＣ_.ＤＳＱ_ＣＨ_ｖｔｇ＿ｔｙｐｅ＝＝０){／／ＶＴ１２
Ｉｆ ＣＬＶＣ_ＤＳＱ_ｗｉｄ［１３：２］＝＝０){
＝ (ＲＸ_ＶＣＡＴ_ＶＣ１２＿ＷＲ＿ＢＵＦ_ＳＥＬ!＝Ｗｒ＿Ｂｕｆ_ＳＥＬ)}}
その他 {
Ｉｆ ((ＬＶＣ_ＤＳＱ_ｗｉｄ［１３：４］＝＝０)&&(ＬＶＣ_ＤＳＱ_ｗｉｄ［ｌ：０］＝＝０)){
フリップ＝(ＲＸ_ＶＣＡＴ_ＶＣ１Ｌ＿ＷＲ＿ＢＵＦ_ＳＥＬ!＝Ｗｒ＿Ｂｕｆ_ＳＥＬ)}}}
Ｉｆ (フリップ){
／／バッファをフリップ
ｗｒ＿Ｂｕｆ_ＳＥＬ＝〜ｗｒ＿Ｂｕｆ_ＳＥＬ
／／最初バッファは有効
Ｗｒ＿Ｂｕｆ_ＶＬＤ＝１
／／次の読み出し位置はカレンダ回転の最初のゼロで
／／ 開始する
ＮＥＸＴ_ＲＤ_Ｐｏｓ＝０
／／書き込みと読み出し側により使用されるバッファコピーを更新
／／もし変更が要求され割り込みが発生すれば、変更が
／／なされるとき
Ｉｆ (Ｒｂｉｄ_ＳＥＬ!＝Ｒｂｉｄ＿Ｗｒ＿Ｃｏｐｙ){
Ｒｂｉｄ＿Ｗｒ＿Ｃｏｐｙ＝Ｒｂｉｄ＿ＳＥＬ}
その他 Ｉｆ (Ｒｂｉｄ＿ＳＥＬ！＝Ｒｂｉｄ＿ＲＤ＿ｃｏｐｙ){
Ｒｂｉｄ＿ＲＤ＿Ｃｏｐｙ＝Ｒｂｉｄ＿ＳＥＬ
ＲＸ_ＳＫ_ＲＢＩＤ_ＣＨＧ_ＤＯＮＥ割り込み生成
1ｖｃ_ＤＳＱ_ＣＨ_ＳＫ_ＬＰＩＤ用に}}
／／この周期で用いるために読み出しと書き込みバッファｉｄｓを決定
Ｉｆ （Ｒｂｉｄ＿ｗｒ＿ｃｏｐｙ){
ｗｒ＿Ｒｂｉｄ＝Ｒｂｉｄｌ｝
その他 {
ｗｒ＿Ｒｂｉｄ＝Ｒｂｉｄ０}
Ｉｆ(Ｒｂｉｄ＿ＲＤ＿ｃｏｐｙ)｛
ＲＤ＿Ｒｂｉｄ＝Ｒｂｉｄｌ｝
その他{
ＲＤ_Ｒｂｉｄ＝ＲｂｉｄＯ｝
／／受理チャンネルの失敗状態は現在の
／／書き込みバッファを無効にさせる
Ｉｆ (ＬＶＣ_ＤＳＱ_ＣＨ_ＦＡＩＬ){
ｗｒ＿Ｂｕｆ_ＶＬＤ−０}
／／書き込みせよ
Ｉｆ (ＬＶＣ_ＤＳＱ_ＣＨ_ＳＱ<＝ＧＥＴ＿ＲＢ＿ＣＡＰＡＣＩＴＹ（Ｗｒ＿Ｒｂｉｄ）)｛
ＷＲＩＴＥ＿ＴＯ＿ＲＢ（Ｗｒ＿Ｒｂｉｄ，
ｗｒ＿Ｂｕｆ＿ＳＥＬ，
ＬＶＣ_ＤＳＱ__ＣＨ_ＳＱ,
ＬＶＣ_ＤＳＱ_ＣＨ_ＤＮＵ,
ＬＶＣ_ＤＳＱ_ＣＨ_ｄａｔａ)}
／／読み出し
{ＲＤ_Data,ＲＤ__ＤＮＵ}＝ＲＥＡＤ＿ＦＲＯＭ＿＿ＲＢ（ＲＤ＿Ｒｂｉｄ，
〜Ｗｒ＿Ｂｕｆ_ＳＥＬ,
ＮＥＸＴ＿ＲＤ＿Ｐｏｓ)
ＮＥＸＴ＿ＲＤ＿Ｐｏｓ++
／／ＡＮＡへデータ及びデータ有効信号を生成
Ｉｆ (ＲＤ_Ｂｕｆ_ＶＬＤ&&〜ＲＤ_ＤＮＵ){
／／送り出すために有効ペイロードデータを獲得
ＤＳＱ_ＡＮＡ_ｄａｔａ_ＶＬＤ＝１
ＤＳＱ_ＡＮＡ_ｄａｔａ＝ＲＤ_Ｄａｔａ}
その他{
ＤＳＱ_ＡＮＡ_ｄａｔａ_ＶＬＤ＝０}
／／ＶＣＧ状態を更新
Ｉｆ (Ｗｒ＿Ｂｕｆ_ＳＥＬ){
Ｂｕｆ１_ＶＬＤ＝Ｗｒ＿Ｂｕｆ_ＶＬＤ}
その他{
Ｂｕｆ０_ＶＬＤ＝Ｗｒ＿Ｂｕｆ＿ＶＬＤ}
ＤＳＱ_ＳＴＡＴＥ_ＭＥＭ[ＬＶＣ_ＤＳＱ_ＣＨ-_ＳＫ_ＬＰＩＤ]＝{Ｗｒ＿Ｂｕｆ＿ＳＥＬ,
Ｂｕｆ０_ＶＬＤ,
Ｂｕｆ１＿ＶＬＤ,
ＮＥＸＴ_ＲＤ_Ｐｏｓ，
Ｒｂｉｄ＿ｗｒ＿ｃｏｐｙ，
Ｒｂｉｄ_ＲＤ_ｃｏｐｙ}}
その他{／／チャンネル、リセット又は受理されていない
ＤＳＱ_ＡＮＡ_ｄａｔａ_ＶＬＤ＝０
ＤＳＱ_ＡＮＡ_ｄａｔａ＝０／／ダミー}
／／非・ＶＣＡＴチャンネルに対してＬＰＩＤは渡される
ＤＳＱ_ＡＮＡ_ＬＰＩＤ＝ＬＶＣ__ＤＳＱ_ＣＨ_ＳＫ_ＬＰＩＤ
／／非・ＶＣＡＴチャンネル用のＡＮＡに対してＴＩＤを生成
Ｉｆ (ＬＶＣ_ＤＳＱ_ＳＴＳ_ＶＴ){
Ｉｆ (ＬＶＣ_ＤＳＱ_ＳＴＳ_ｖｔｇ＿ｔｙｐｅ){／／ＶＣ−Ｉｌ
ＤＳＱ_ＡＮＡ_ＴＩＤ＝ＬＶＣ_ＤＳＱ_ｗｉｄ［１２：９］＊８４＋
ＬＶＣ_ＤＳＱ_ｗｉｄ［８：７］＊２８＋
ＬＶＣ_ＤＳＱ_ｗｉｄ［６：４］＊４＋
ＬＶＣ_ＤＳＱ_ｗｉｄ［ｌ：０］｝
その他｛／／ＶＣ−１２
ＳＱ_ＡＮＡ_ＴＩＤ＝１ｖｃ＿ＤＳＱ_ｗｉｄ［１２：９］＊８４＋
１ｖｃ＿ＤＳＱ_ｗｉｄ［８：７］＊２８＋
１ｖｃ＿ＤＳＱ_ｗｉｄ［６：４］＊４＋
１ｖｃ＿ＤＳＱ_ｗｉｄ［３：２］｝｝
その他 Ｉｆ (１ｖｃ＿ＤＳＱ_ＳＴＳ_ＶＣ４){
ＬＶＣ_ＤＳＱ_ＴＩＤ＝ＡＬＩＧ_ＲＤ_ＬＶＣ_ｗｉｄ［１２：９］＊８４｝
その他{ＤＳＱ_ＡＮＡ_ＴＩＤ＝ＬＶＣ_ＤＳＱ_ｗｉｄ［１２：９］＊８４+ＬＶＣ_ＤＳＱ_ｗｉｄ［８：７］＊２８}
概要
１．１ 機能分解モデル
図２３は、仮想連結送信（ＶＣＴ_ＴＸ）ブロックの高レベル構成要素を示す。ＶＣＴ_ＴＸ８００はＣＰＵ８０２とインターフェースする、そしてＣＰＵと通信するために構成モジュール８０４を含む。構成モジュールはまたペイロード連鎖器８０６（これは出力ＯＦＲ８０８とインターフェースする）と通信する、そしてまた経路オーバーヘッド発生器810と通信する。構成モジュールと経路オーバーヘッド発生器の両方が総括マルチ・フレーム表示器（ＭＦＩ）とグループ識別（ＧＩＤ）発生器モジュール８１２からの入力を受信する。ペイロード連鎖器と経路オーバーヘッド発生器は多重され、ＳＰＥバイト及び制御データの双方、そして出力は交差接続（ＣＸＣ）に送られる。ＶＣＴ_ＴＸブロックのデータ経路は、ＣＸＣからの要求によって完全に駆動され、それはフレームカレンダーを発生する(ＶＴスーパーフレーム周期を含む)。
１．１ 機能分解モデル
図２３は、仮想連結送信（ＶＣＴ_ＴＸ）ブロックの高レベル構成要素を示す。ＶＣＴ_ＴＸ８００はＣＰＵ８０２とインターフェースする、そしてＣＰＵと通信するために構成モジュール８０４を含む。構成モジュールはまたペイロード連鎖器８０６（これは出力ＯＦＲ８０８とインターフェースする）と通信する、そしてまた経路オーバーヘッド発生器810と通信する。構成モジュールと経路オーバーヘッド発生器の両方が総括マルチ・フレーム表示器（ＭＦＩ）とグループ識別（ＧＩＤ）発生器モジュール８１２からの入力を受信する。ペイロード連鎖器と経路オーバーヘッド発生器は多重され、ＳＰＥバイト及び制御データの双方、そして出力は交差接続（ＣＸＣ）に送られる。ＶＣＴ_ＴＸブロックのデータ経路は、ＣＸＣからの要求によって完全に駆動され、それはフレームカレンダーを発生する(ＶＴスーパーフレーム周期を含む)。
ＣＸＣが与えられたクロック周期で有効な要求を作るとき、それは、行と列数のようなフレーム位置と同じくチャンネルidを指定する。この情報に基づいて、ＴＸ_ＶＣＡＴブロックは、ＣＸＣからの要求がペイロードバイト又はオーバーヘッド・バイトに対するかどうかを判断する、そして後の場合、特別なオーバーヘッド・バイトが生成される。ペイロード要求は経路オーバーヘッド発生器ブロックに送られる。これらのブロックからのデータ出力は、ＣＸＣのデータ入力に同期され、多重される。
ＶＣＡＴ機能をサポートするために、ＯＦＲから引き抜かれるペイロードバイトはペイロード連鎖器を介して通される。ＶＣＧのメンバチャンネルに割り当てられる連鎖番号が、チャンネルの伝送スロット順序と異なる順序を表すことができるので、ＯＥＲから引き抜かれるペイロードデータバイトは、ＣＸＣに送る前に、バッファされる必要がある。選ばれる特別なペイロード連鎖化アルゴリズムは、ここに記述される。
経路オーバーヘッド発生器は、全の経路オーバーヘッド・バイトに対して応答を提供する。しかしながら、Ｈ４／Ｚ７バイトを除いて、ゼロを発生する。経路オーバーヘッド発生器は、Ｈ４／Ｚ７オーバーヘッド・バイトを発生するために総括ＭＦＩ及びＧＩＤカウンタ及びチャンネルごとの内部状態を用いる。
ＬＣＡＳをサポートするために、ＶＣＡＴ順方向制御情報及びＬＣＡＳ逆方向制御情報を蓄積するメモリの２コピーが維持される。そのメンバ資格を修正する又はＬＣＡＳ逆方向制御情報を更新するためにソフトウェアが特別のＬＣＡＳ ＶＣＧの構成を変更する要求を作ったとき、総括ＭＦＩカウンタは、構成変更をＬＣＡＳ制御パケットの開始に対応しているフレーム境界に同期させるために用いられる。
エラー！基準ソース発見されず、はパケット・データを運ぶが仮想連結されていないチャンネル用データ経路を示さない。しかしながら、そのようなチャンネルのデータ・フロー・プロセスは、行動仕様に記述される。
２ ペイロード連鎖化及び連鎖解除化アルゴリズム
本発明の実施の形態の例によれば、ペイロード連鎖化アルゴリズムの実行のためのシステムと方法は、ＶＣＧのメンバチャンネルの伝送スロット順序に従ってパケット側から引き抜かれたバイトの再並び替えをすることである。また、それは動的ＶＣＧメンバ資格変更を取り扱うために構成される。ＶＣＴ_ＴＸブロックにより使用されるペイロード連鎖化アルゴリズム異なるレベルで記述される。1つのレベルで、単一ＶＣＧ用の基本基本並び替えアルゴリズムが記述される。並び替えアルゴリズムはＬＣＡＳサポートのためにＶＣＧメンバ資格変更を取り扱うためにダブル・バッファを用いる。
基本基本並び替えアルゴリズムは、ＶＣＴ_ＲＸブロックの連鎖解除器モジュールの設計に再利用でき、それはこれらの２ブロックの同じ並び替えコア論理に用いることが可能であることを指摘しておく。
次に、我々は、アルゴリズムがＶＣＴ_ＴＸブロックの背景の複数ＶＣＧsに対していかに働くかを記述する。ここで、重要な観察は、異なる形式（つまり、メンバチャンネルの形式）のＶＣＧsが異なるカレンダ回転周期を持つことである。例えば、無効クロック周期を無視すること、ＳＴＳ-１形式ＶＣＧが４８クロックの回転カレンダを持つているのに対してＶＴ−１．５／ＴＵ−１１形式ＶＣＧは１３４４クロックの回転カレンダを持つている。ＶＣＧの並び替えバッファが読み出しと書き込みプロセスで取り替えられるとき、ペイロード連鎖化アルゴリズムが制御のためにカレンダ回転を用いるので、ＶＣＧのカレンダ回転周期の概念はＶＣＴ_ＴＸブロック内で重要である。
最後に、我々は、与えられたバッファ対（ペア）をサポートする最大ＶＣＧサイズを基にするＶＣＧバッファ対プールの概念を導入する。これは、バッファメモリの量を減らすための最適化技術である。それは、ＶＣＧメンバ資格変更により異なるプールからバッファ対の間を切り替えるために、並び替えアルゴリズムへの拡張を必要とする。
２．１ 仮想連結グループ（ＶＣＧ）用の並べ替えアルゴリズム
エラー！基準ソース発見されず。図２４は、並び替えアルゴリズムがどのように各ＶＣＧに対してバッファ対を用いるかを示す。バッファのそれぞれのバイト容量は、ＶＣＧのメンバ数に等しいか又は大きい。読み出しと書き込みプロセスは、これら２個のバッファで交互に入れ替わる。書き込みプロセスが１個のバッファに書き込んでいる間、読み出しプロセスは他のバッファから読み出している。尚、両プロセッスはＣＸＣ要求により駆動される。
エラー！基準ソース発見されず。図２４は、並び替えアルゴリズムがどのように各ＶＣＧに対してバッファ対を用いるかを示す。バッファのそれぞれのバイト容量は、ＶＣＧのメンバ数に等しいか又は大きい。読み出しと書き込みプロセスは、これら２個のバッファで交互に入れ替わる。書き込みプロセスが１個のバッファに書き込んでいる間、読み出しプロセスは他のバッファから読み出している。尚、両プロセッスはＣＸＣ要求により駆動される。
書き込みプロセスは、各ＶＣＧのためにＮＥＸＴ＿ＷＲ＿ＰＯＳ状態変数を維持する。最初に、この変数はゼロに設定される。ＣＸＣが与えられたチャンネルに対してペイロードバイトを要求するとき、書き込みプロセスは、チャンネルのＴＸ_ＰＬ_ＬＰＩＤパラメータを用いるＯＦＲからバイトを抜き出し、それを、ＮＥＸＴ＿ＷＲ＿ＰＯＳ状態変数を利用する索引をつけた場所でそのＶＣＧの現在の書き込みバッファに記憶する。
ＶＣＧの次のＮＥＸＴ＿ＷＲ＿ＰＯＳ状態変数は、バイトがＶＣＧの現在の書き込みバッファに書き込まれるごとに１増加する。ＶＣＧに書き込まれたバイト数がＶＣＧのサイズと同じになった後、この変数は再びゼロに設定され、そしてバッファが交換された後これへの次の書き込みが起きる。
ＣＸＣが与えられたチャンネルにペイロードバイトを要求するとき、読み出しプロセスは、そのチャンネルの構成済みＶＣＡＴ連鎖番号に対応する場所でＶＣＧの現在の読み出しバッファからバイトを荷積みする。書き込みと大いに異なり、連続読み出しは現在の読み出しバッファ内の連続した場所をアクセスしない。
並べ替えアルゴリズムはＮＣＧのサイズを知らない、それゆえ読み出し及び書き込みプロセス間のＶＣＧバッファを交換するときそれ自身によって判断できない。これは別々に追跡され、そしてバッファは交換され、そしてＮＥＸＴ＿ＷＲ＿ＰＯＳ変数は外部エージェントの制御下でリセットされると仮定する。ＶＣＴ_ＴＸブロックの場合、与えられた形式のＶＣＧの全メンバがその形式用に1カレンダ回転に1バイトを書き込むので、バッファは交換でき、そして全ＶＣＧsのＮＥＸＴ＿ＷＲ＿ＰＯＳ状態変数は、その形式のためにカレンダ回転の最初か最後のいずれかでリセットできる。
尚、並べ替えアルゴリズムは、書き込みが終了した時間によって、前の回からの読み出しが同様に終わると仮定する。読み出しと書き込みの双方が同じカレンダから駆動されるので、これはＶＣＴ_ＴＸブロックに対して明らかに真である。尚、ＩＥＲは止まらずにクロック毎に新しい要求を受け取るので、この仮定はＶＣＴ_ＲＸブロックに対してもまた保持される。ＶＣＴ_ＲＸブロックは、書き込みの停止の扱いを必要とするが、これは並べ替えアルゴリズムの外で取り扱われる。
２．１．１ 動的メンバ資格変更
動的ＶＣＧメンバ資格変更を取り扱うために、それが使用する構成値に関する書き込みプロセスの後ろで、読み出しプロセスは1回転カレンダを動かす。構成変更は、ＬＣＡＳ制御パケットの始まりに対応するフレーム境界でただ影響を取ることができる。それで、与えられた形式のＶＣＧに対して、その形式用のＬＣＡＳ制御パケットの始めと一致するフレーム内で一致するその形式の最初の回転カレンダないで、書き込みプロセスは新しい構成を使用し得る（どのチャンネルがこのＶＣＧのメンバであるか、そして要求しているデータであるかに関して；つまりチャンネルの制御ワードがＮＯＲＭ／ＥＯＳである）それに反して、読み出しプロセスは前の構成を使用する（どのチャンネルがこのＶＣＧのメンバであるか、そして要求しているデータであるか、そしてそれらの連鎖番号）。次のカレンダ回転で、読み出しプロセスは同様に新しい構成を使用する。
動的ＶＣＧメンバ資格変更を取り扱うために、それが使用する構成値に関する書き込みプロセスの後ろで、読み出しプロセスは1回転カレンダを動かす。構成変更は、ＬＣＡＳ制御パケットの始まりに対応するフレーム境界でただ影響を取ることができる。それで、与えられた形式のＶＣＧに対して、その形式用のＬＣＡＳ制御パケットの始めと一致するフレーム内で一致するその形式の最初の回転カレンダないで、書き込みプロセスは新しい構成を使用し得る（どのチャンネルがこのＶＣＧのメンバであるか、そして要求しているデータであるかに関して；つまりチャンネルの制御ワードがＮＯＲＭ／ＥＯＳである）それに反して、読み出しプロセスは前の構成を使用する（どのチャンネルがこのＶＣＧのメンバであるか、そして要求しているデータであるか、そしてそれらの連鎖番号）。次のカレンダ回転で、読み出しプロセスは同様に新しい構成を使用する。
ＶＣＧの初期化の間、メンバチャンネルがリセットから持ち出される前に、我々はソフトウェアがそのチャンネル用の制御ワードの両方のコピーをＩＤＬＥに設定すると仮定する。従って、初期化の間読み出し及び書き込みプロセスのいずれも並べ替えバッファをアクセスしない。その後、いくつか又は全のメンバチャンネルの制御ワード構成がＮＯＲＭ／ＥＯＳに設定されるとき、書き込みプロセスは最初に構成変更を見て書き込み始める、1回前に読み出しプロセスは構成変更を見て読み出しを始める。
次の章で提供される例が、動的構成変更下でのアルゴリズム操作を例示する。簡略化のために、我々は、例中のＳＴＳ-３フレーム内の単一高位ＶＣＧを考察する。
２．１．２ 並べ替えアルゴリズム操作例
この章で提供される例では、我々は最初２メンバを有する単一ＶＣＧを考慮する。例は、各タイムスロットで、データバイトＯＥＲから抜き出しバッファに書き込む、データバイトはバッファから読み出しＣＸＣに送る、及びバッファの内容を示す。
この章で提供される例では、我々は最初２メンバを有する単一ＶＣＧを考慮する。例は、各タイムスロットで、データバイトＯＥＲから抜き出しバッファに書き込む、データバイトはバッファから読み出しＣＸＣに送る、及びバッファの内容を示す。
表５１−５２:初期メンバ例
表５２:メンバ追加例
エラー！基準ソース発見されず、にて例示される最初の例は高位マルチ・フレーム（つまり、ＳＴＳ-１ ０の最初のペイロードバイト）の始まりに対応するために予想される０回から始まるアルゴリズム操作を示す。尚、ＶＣＧ構成は、−１と数字が付けられる前の回（つまり、ＳＴＳ-１ ２の最後のペイロードバイト）に能動的メンバがいないところから２人の能動的メンバを持つように修正される。
表５３で提供される次の例は、新規メンバがカレンダ回転１２，３８４で始まる次のマルチ・フレームでＶＣＧに加算されるときのアルゴリズム操作を示す。尚、読み出しプロセスは書き込みプロセスの後ろで1回遅れるので、構成はマルチ・フレーム境界（つまり、カレンダー回転１２，３８４）の終わりで変更される。我々は、新しいメンバ追加を収容するためにＶＣＧバッファのサイズが少なくとも3バイトであると仮定する。
表５３で提供する最後の例は、連鎖番号0のメンバがカレンダ回転２４，７６８で始まる次のマルチ・フレームでＶＣＧから取り除かれる時のアルゴリズム操作を示す。
表５３:メンバ除去例
２．１．３ ＬＣＡＳ一時メンバ除去取り扱い
ＬＣＡＳプロトコルは、メンバが一時的に取り除かれることを示すためにＤＮＵ制御ワードを用いる。チャンネルがＤＳＵ状態にあるとき、それはペイロードデータを運送しない。書き込み側で、従ってハードウェアはそのチャンネルに対するＯＦＲからペイロードデータを抜き取らない。読み出し側で、それはゼロを送る。
ＬＣＡＳプロトコルは、メンバが一時的に取り除かれることを示すためにＤＮＵ制御ワードを用いる。チャンネルがＤＳＵ状態にあるとき、それはペイロードデータを運送しない。書き込み側で、従ってハードウェアはそのチャンネルに対するＯＦＲからペイロードデータを抜き取らない。読み出し側で、それはゼロを送る。
しかしながら、１又は複数のメンバがＤＮＵ状態にある時ＬＣＡＳ制御パケットで運ばれる連鎖番号は変わらない。もし、我々が読み出しプロセスを制御するためにＬＣＡＳ制御パケット内に送られるべき連鎖番号を用いたとすれば、ＶＣＧの１又は複数のメンバがＤＮＵ状態にある時、並べ替えアルゴリズムは正しく動作しない。従って、ハードウェアは、一時メンバ削除を取り扱うためにペイロード及びオーバーヘッド用の別の連鎖番号を用いる。
表５４は、永久に削除する代わりに連鎖１のメンバがＤＮＵに行くとき、アルゴリズムがどのように操作するかを示す。１２，３８４回が、このメンバ用のＤＮＵを示す最初のＬＣＡＳ制御パケットをそのＨ４バイトが始めるフレーム内の最初のカレンダ回転に対応することを仮定する。１カレンダ少ない１６フレームに対して、つまり、２４，７６７回まで、ペイロード構成は変化しない。そのカレンダ回転で、ペイロード構成は変化する。
表５４:一時メンバ除去例
尚、ペイロード並べ替えに用いる連鎖番号、ＴＸ_ＶＣＡＴ_ＰＬ_ＳＱと呼ぶ、はあたかもメンバが取り除かれたように構成される、それに対してオーバーヘッド内で用いる連鎖番号、ＴＸ_ＬＣＡＳ_ＯＨ_ＳＱと呼ぶ、は変化しない。
２．２ 複数ＶＣＧsを考慮するペイロード連鎖アルゴリズム
エラー！基準ソース発見されず、は、どのようにペイロード連鎖アルゴリズムが異なる形式の４ＶＣＧsで動作するかを示す。バッファＡとＢは並べ替えアルゴリズムのダブル・バッファ化スキームをサポートするために用いる２コピーデータ・バッファメモリを表現する。それは、全てのチャンネル形式に対するカレンダ発生はクロック０で始まったと仮定する。
エラー！基準ソース発見されず、は、どのようにペイロード連鎖アルゴリズムが異なる形式の４ＶＣＧsで動作するかを示す。バッファＡとＢは並べ替えアルゴリズムのダブル・バッファ化スキームをサポートするために用いる２コピーデータ・バッファメモリを表現する。それは、全てのチャンネル形式に対するカレンダ発生はクロック０で始まったと仮定する。
クロック周期の数(有効)に関してこれらＶＣＧsのカレンダ回転周期は、以下の表に示される。
異なるチャンネル形式のカレンダ回転周期間の差異のために、各ＶＣＧ形式に対して我々は、どの並び替えバッファメモリが書き込みに使われるべきか及びどのコピーが読み出し用か、の跡をつける必要がある。カレンダが与えられたチャンネル形式に対して回転する時、その形式の全てのＶＣＧsはそれらの並び替えバッファメモリの書き込み／読み出し図を切り替える。図２５は、異なる形式のＶＣＧsを有するペイロード連鎖アルゴリズムを例示する。
尚、１個のＶＣＧのみが与えられたクロック内でバッファメモリから読み出し及び書き込みするように読み出し及び書き込みプロセス・パイプラインを配列することによって、データ・バッファ用の単一ポートメモリを使うことが可能である。
２．３ 並び替えバッファ・プール
並び替えバッファは、それらの容量に基づいた次のプールにグループ化される。
６４バイト・プール
３２バイト・プール
１６バイト・プール
８バイト・プール
並び替えバッファは、それらの容量に基づいた次のプールにグループ化される。
６４バイト・プール
３２バイト・プール
１６バイト・プール
８バイト・プール
ソフトウェアによってＶＣＧをそのＶＣＧのサイズに基づいた特別のプールから並べ替えバッファに割り当てる。例えば、もし後でこのＶＣＧのサイズが１６メンバ以上増やす必要があれば、そのとき、ＶＣＧは、ＶＣＧはより大きなバッファに地図化する必要がある。そのうえ、もしＶＣＧのサイズが将来８以下に減じられるならば、ＶＣＧは、それを必要とする他のＶＣＧに利用可能な１６バイトバッファ対を作るために８バイトバッファ対に切り替えられる。バッファ対の間の切換え機構は次の章で議論される。
仮想連結する必要のあるチャンネルの総数を与えれば、我々は、各プールがＶＣＧ組み合わせに制限を与えないために持つ必要があるバッファ対の数を決定できる。１３４４チャンネルに対して、我々がこれをする方法は次のようである。
１． ３３メンバＶＣＧsの最大数は４０である。これらＶＣＧsに利用できるプールは６４バイトプールであるので、６４バイトバッファ・プールの容量は４０でなければならない。
２． １７メンバＶＣＧsの最大数は７９である。我々は、それらに対して６４バイト又は３２バイトプールのいずれかを使うことができる。もし、我々がそれらに対して６４バイトプール内で全てのバッファ対を使ったとすれば、我々は６４バイトプール内で７９−４０＝３９バッファ対を必要とする。
３． ９メンバＶＣＧsの最大数は１４９である。それらに対して６４バイト、３２バイト又は１６バイトプールを使うことができる。もし、我々がそれらに対して６４バイト、３２バイト又は１６バイトプール内で全てのバッファ対を使ったとすれば、我々は１６バイトプール内で１４９−３９＝７０バッファ対を必要とする。
４． ８メンバＶＣＧsの最大数は１６８である。それらに対して６４バイト、３２バイト又は１６バイトプールを使うことができる。もし、我々がそれらに対して６４バイト、３２バイト又は１６バイトプール内で全てのバッファ対を使ったとすれば、我々は１６バイトプール内で１６８−７０−３９−４０＝１９バッファ対を必要とする。
１． ３３メンバＶＣＧsの最大数は４０である。これらＶＣＧsに利用できるプールは６４バイトプールであるので、６４バイトバッファ・プールの容量は４０でなければならない。
２． １７メンバＶＣＧsの最大数は７９である。我々は、それらに対して６４バイト又は３２バイトプールのいずれかを使うことができる。もし、我々がそれらに対して６４バイトプール内で全てのバッファ対を使ったとすれば、我々は６４バイトプール内で７９−４０＝３９バッファ対を必要とする。
３． ９メンバＶＣＧsの最大数は１４９である。それらに対して６４バイト、３２バイト又は１６バイトプールを使うことができる。もし、我々がそれらに対して６４バイト、３２バイト又は１６バイトプール内で全てのバッファ対を使ったとすれば、我々は１６バイトプール内で１４９−３９＝７０バッファ対を必要とする。
４． ８メンバＶＣＧsの最大数は１６８である。それらに対して６４バイト、３２バイト又は１６バイトプールを使うことができる。もし、我々がそれらに対して６４バイト、３２バイト又は１６バイトプール内で全てのバッファ対を使ったとすれば、我々は１６バイトプール内で１６８−７０−３９−４０＝１９バッファ対を必要とする。
要約、１３４４チャンネルをサポートするための各プールの要求容量は次のようである。
バッファ・プール最適化で要求されるバッファバイトの総数は、１０１６０バイトである。この最適化なしで、つまり、各ＶＣＧが６４メンバを有することができると仮定すると、要求バイトは３２７６８バイトである。バッファプールサポートに含まれるメモリ構造的非能率を無視して、これは約６９％の節約を表現する。
尚、並べ替えバッファ（１６８）の総数は、サポートするに必要である（１２８）ＶＣＧsの数より大きい、全てのＶＣＧsが利用され、それらの１つも８メンバ以上を持たない場合に対しては関係がない。
２．３．１ 並べ替えバッファ切換え
並べ替えバッファの１形式から他への切換えは、カレンダ境界で発生する。読み出しと書き込みプロセスは、とにかくフレーム境界で並べ替えバッファの２個のバッファ間で交互に切り替わるので、並べ替えバッファの１形式から他への切換えは、動的メンバ変更が取り扱われると同じ方法で取り扱われることができる；つまり、読み出しを見ることにより、書き込みプロセス後構成が１カレンダ変更。並べ替えバッファ切換えに対して、変更するものはバッファ地図化構成を並べ替えるためのＶＣＧである。
並べ替えバッファの１形式から他への切換えは、カレンダ境界で発生する。読み出しと書き込みプロセスは、とにかくフレーム境界で並べ替えバッファの２個のバッファ間で交互に切り替わるので、並べ替えバッファの１形式から他への切換えは、動的メンバ変更が取り扱われると同じ方法で取り扱われることができる；つまり、読み出しを見ることにより、書き込みプロセス後構成が１カレンダ変更。並べ替えバッファ切換えに対して、変更するものはバッファ地図化構成を並べ替えるためのＶＣＧである。
エラー！基準ソース発見されず、は、並べ替えバッファ切換えがどのように達成されるかを示す。カレンダＮ回のより小さいバッファ対はＶＣＧによって用いられる現在並べ替えバッファである。Ｎ＋１回で、書き込みプロセスは新しいバッファ対を用いるが、読み出しプロセスは旧バッファ対から読み出す。Ｎ＋２回から始まって、ＶＣＧは、読み出し及び書き込みプロセス双方に対して新しいより大きいバッファ対に切り替える、そして旧バッファ対はプールに戻されることができる。
ソフトウェアは、ＶＣＧによって利用されるべき並べ替えバッファを指定する必要がある、そして影響を受けたＶＣＧに対する要求された変更のハードウェアへの表示を提供する。一度ハードウェアが表示を見ると、それは、最初に次のカレンダ境界でＶＣＧ用の書き込みプロセスを新バッファに切り替える。次のカレンダ境界で、同様に読み出しプロセスは新バッファに切り替える。
図２６は、バッファ対間の切換えの例を例示する。尚、並べ替えバッファ切換えは全てのカレンダ境界で生じることができる、それゆえそれはマルチ・フレーム境界で生じるメンバ資格構成変更から分離することができる。例えば、ＶＣＧに新メンバを追加する前に、ソフトウェアは最初にＶＣＧを新しいバッファ又はより大きい容量に切り替えることができ、そして新メンバをＶＣＧに加えることができる。メンバが取り除かれる時、取り除き操作が完了した後、ソフトウェアはＶＣＧをより小さなバッファ対に切換え得る。
一方、メンバ資格変更がなされるのと同じ時間で、並べ替えバッファ切換えがＶＣＴ_ＴＸブロックでなされないという理由はない。それらを組み合わせることにより、ＶＣＡＴ順方向構成を作るために用いられる同じソフトウェア構成変更機構が変化する。我々は、これは３章に記述する構成モデルの場合であると予想する。
２．３．２ 並べ替えバッファ切換え例
表５７は、バッファ切り替え中に２個の並べ替えバッファがどのように使われるかの例を提供する。この例では、ＶＣＧは２バイト容量を持つ並べ替えバッファ１でカレンダ０回内で初期化される。２回目の開始で、ＶＣＧは３バイト容量を持つ並べ替えバッファ２に切り替わる。４回目の終わりで、切換え操作は完了し、並べ替えバッファ１は別のＶＣＧによって利用可能になる。
表５７は、バッファ切り替え中に２個の並べ替えバッファがどのように使われるかの例を提供する。この例では、ＶＣＧは２バイト容量を持つ並べ替えバッファ１でカレンダ０回内で初期化される。２回目の開始で、ＶＣＧは３バイト容量を持つ並べ替えバッファ２に切り替わる。４回目の終わりで、切換え操作は完了し、並べ替えバッファ１は別のＶＣＧによって利用可能になる。
表５７:より大きいバッファ対に切り替える例
３ 構成モデル
いくつかの構成パラメータはチャンネル・レベルで指定される、それに対して他はＶＣＧレベルで指定される。チャンネル・レベル・パラメータはＴＸ_ＣＨを前に付ける、そしてＶＣＧレベル・パラメーターは、それらが順方向又は逆方向を参照するかに依存してそれぞれＴＸ_ＳＯ又はＴＸ_ＳＫを前に付ける。
いくつかの構成パラメータはチャンネル・レベルで指定される、それに対して他はＶＣＧレベルで指定される。チャンネル・レベル・パラメータはＴＸ_ＣＨを前に付ける、そしてＶＣＧレベル・パラメーターは、それらが順方向又は逆方向を参照するかに依存してそれぞれＴＸ_ＳＯ又はＴＸ_ＳＫを前に付ける。
ＴＸ_ＣＨ_ＳＯ_ＬＰＩＤパラメータを除いて、全ての構成パラメータはＶＣＧのメンバであるチャンネルに応用可能である。これらパラメータのいくつかはＬＣＡＳ ＶＣＧsにのみ適用される、それに対して他のパラメータは非・ＬＣＡＳ及びＬＣＡＳ ＶＣＧsの双方に適用する。ＬＣＡＳ ＶＣＧsにのみ適用されるパラメータは、パラメータ名のＬＣＡＳを用いることにより区別される。ＬＣＡＳ及び非・ＬＣＡＳ ＶＣＧsの双方に適用するパラメータは、パラメータ名のＶＣＡＴを用いることにより区別される。
送信論理ポートのペイロード形式を制御する構成パラメータ、つまりＴＸ_ＳＯ_ＶＣＡＴ_ＥＮとＴＸ_ＳＯ_ＬＣＡＳ_ＥＮパラメータは、与えられた論理ポートに地図化される全ての自動リセットの送信チャンネルがある間その論理ポート用のこれらパラメータ値は変えるべきでないという意味において静的である。
他の全てのパラメータは、それらがチャンネルをリセットせずに変更されることができるという意味で動的である。しかしながら、ＴＸ_ＣＨ_ＳＯ_ＬＰＩＤパラメータの場合で、もしチャンネルが現在ＶＣＧに割り当てられていなければ（つまり、ＳＯ_ＶＣＡＴ_ＥＮが設定される）、そのチャンネルのＴＸ_ＣＨ_ＳＯ_ＬＰＩＤパラメータを変更する前に、そのチャンネルのＴＸ_ＣＨ_ＶＣＡＴ_ＣＴＲＬパラメータが最初にＩＤＬＥに変更されるべきである（そして変更は完了）。
ソフトウェアは、独自に４レベルの１つで構成変更を引き起こすことができる。
・ ＶＣＧレベルＶＣＡＴ／ＬＣＡＳ順方向構成
・ ＶＣＧレベルＬＣＡＳ逆方向ＭＳＴ及びＲＳ_ＡＣＫ構成
・ チャンネル・レベルＬＣＡＳ逆方向挿入シンクポート及び挿入可能構成
・ チャンネル・レベルソースポート地図化構成
・ ＶＣＧレベルＶＣＡＴ／ＬＣＡＳ順方向構成
・ ＶＣＧレベルＬＣＡＳ逆方向ＭＳＴ及びＲＳ_ＡＣＫ構成
・ チャンネル・レベルＬＣＡＳ逆方向挿入シンクポート及び挿入可能構成
・ チャンネル・レベルソースポート地図化構成
ＶＣＧ順方向又は逆方向レベルでの構成パラメータ・マット変更は、ＬＣＡＳをサポートするために動的ＶＣＧ構成をサポートしそしてまた非・ＬＣＡＳ ＶＣＧsの場合に順序良くＶＣＧを持ち上げ及びシャットダウンするために、２個のコピーを必要とする。
尚、たとえいつかの動的構成パラメータ(例えば、ＴＸ_ＶＣＡＴ_ＣＴＲＬ)がチャンネル・レベルで指定されるとしても、それらはＶＣＧレベルで変更される。これは、複数メンバチャンネルに伴う構成変更が同時に影響を取ることを可能にする。
次の表は、構成パラメータの一覧、それらの静的／動的特性及びどのレベルでそれらが変更されるかを提供する。
註１：順序良くＶＣＧ構成変更を保証するために、たとえＴＸ_ＣＨ_ＳＯ_ＬＰＩＤパラメータが動的である場合でも、もし現在、チャンネルがＶＣＧに割り当てられているならば、そのとき、そのチャンネルのＴＸ_ＣＨ_ＶＣＡＴ_ＣＴＲＬパラメータは最初にＩＤＬＥに変更され、そして順方向変更はそのＴＸ_ＣＨ_ＳＯ_ＬＰＩＤパラメータを変更する前に完了する。
２個のコピーを有する構成パラメータに対して、同じ形式の構成変更制御機構が、順方向又は逆方向ＶＣＧレベル変更のいずれかに用いられる。ソフトウェアは、ハードウェアが利用する構成のコピーが選択ビットを用いるかどうかを指定する。ハードウェアは、変更を適切なフレーム境界に同期し、割り込みにより変更が完了した時ソフトウェアに通知することができる。
前の構成から新しい構成に切り替わる間、ソフトウェアは、ハードウェアが前の構成を使っているとして、ＶＣＧの前の構成を変更すべきでない。逆方向又は順方向構成が変更されているか及びＶＣＧが可能にされるＬＣＡＳかどうかであるかどうかに切換え時間量は依存する。
３．１ 構成メモリ
静的構成パラメータ及び動的構成変更制御パラメータを記憶するメモリは、同時にハードウェアとソフトウェア・アクセスをサポートするために２重ポートでなければならない。
静的構成パラメータ及び動的構成変更制御パラメータを記憶するメモリは、同時にハードウェアとソフトウェア・アクセスをサポートするために２重ポートでなければならない。
また、動的構成パラメータを記憶するメモリは、ソフトウェアが前の変更が進行中である間に新しい変更を作るために待機すべき時間量を減らすために２重ポートでなければならない。これは、構成切換えプロセスの期間、構成情報の両コピーが低位ＬＣＡＳ ＶＣＧに対して３２ｍｓまで利用可能である必要がある理由からである。
チャンネル形式構成は、ＣＸＣが各要求を有するこの情報を提供するので、ＶＣＴ_ＴＸブロックで要求されない。
構成メモリのエラー検出に用いられるパリティ・ビットは示されていない。
尚、ＶＣＴ_ＴＸブロック用の総括リセット・ビットは、ＶＣＴ_ＴＸブロックの外側で保持される。
３．１．１ 総括構成
ＦＡＳＴ＿Ｌｏｃｋ_ＥＮはＶＣＴ_ＴＸとＶＣＴ_ＲＸの双方に適用する。それゆえ、それはＶＣＴ_ＴＸブロックの外側で保持される。ＴＸ_ＭＦＩ_ＥＮとＴＸ_ＳＨＯＲＴ＿ＦＲＡＭＥ_ＥＮパラメータは、ＶＣＴ_ＴＸブロックのみに適用するが、またそれらは同様に外側で保持される。
尚、これら総括構成パラメータは、認証を速めるために設計される。それらはデータ・シートに含まれない。
３．１．２ チャンネル毎の構成
３．１．２．１ ＴＸ_ＬＰＩＤ_ＣＦＧ_ＭＥＭ
次の構成パラメータが、高及び低位チャンネルによって共有される1344ｘ９ ２重ポートメモリにグループ化される。
３．１．２．１ ＴＸ_ＬＰＩＤ_ＣＦＧ_ＭＥＭ
次の構成パラメータが、高及び低位チャンネルによって共有される1344ｘ９ ２重ポートメモリにグループ化される。
３．１．２．２ ＴＸ_ＣＨ_ＶＣＡＴ_ＦＷＤ_ＣＦＧ_ＭＥＭ＿０／１
次の構成パラメータが、高及び低位チャンネルによって共有される１３４４ｘ１６ ２重ポートメモリにグループ化される。
次の構成パラメータが、高及び低位チャンネルによって共有される１３４４ｘ１６ ２重ポートメモリにグループ化される。
動的ＶＣＧ構成変更をサポートするためにこのメモリの２個のコピーがある。ソフトウェアは、ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬ構成パラメータを用いるＶＣＧ毎の切換え要求を作る。ハードウェアは、ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬ構成パラメータと内部ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＯＰＹ状態変数と比較する。もしそれらが異なれば、これは、ソフトウェアが変更を要求したことを意味する。切換えが済んだとき、ハードウェアは、ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥ割り込みステータス・ビットを設定する。
３．１．３ ＶＣＧ毎の構成メモリ
３．１．３．１ ＴＸ_ＳＯ_ＰＬ_ＴＹＰＥ＿ＣＦＧ＿ＭＥＭ
次の構成パラメータが、２重ポート128x2メモリにグループ化される。
３．１．３．１ ＴＸ_ＳＯ_ＰＬ_ＴＹＰＥ＿ＣＦＧ＿ＭＥＭ
次の構成パラメータが、２重ポート128x2メモリにグループ化される。
このポートに地図化されるリセット外のチャンネルがある間、これらパラメータは変更されない。
３．１．３．２ ＴＸ_ＳＯ_ＶＣＡＴ_ＲＢＩＤ_ＣＦＧ_ＭＥＭ_０／１
次の構成パラメータが、２重ポート１２８ｘ１０メモリにグループ化される。
次の構成パラメータが、２重ポート１２８ｘ１０メモリにグループ化される。
動的ＶＣＧ構成変更をサポートするためにこのメモリの２個のコピーがある。ソフトウェアは、ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬ構成パラメータを用いるＶＣＧ毎の切換え要求を作る。ハードウェアは、ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬ構成パラメータと内部ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＯＰＹ状態変数と比較する。もしそれらが異なれば、これは、ソフトウェアが変更を要求したことを意味する。切換えが済んだとき、ハードウェアは、ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥ割り込みステータス・ビットを設定する。
３．１．３．３ ＳＯ_ＶＣＡＴ_ＦＷＤ_ＳＥＬ_ＣＦＧ_ＭＥＭ
次の構成パラメータが、２重ポート１２８ｘ２メモリにグループ化される。
次の構成パラメータが、２重ポート１２８ｘ２メモリにグループ化される。
３．１．３．３ ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ _ＣＦＧ_ＭＥＭ
次の構成パラメータ、２重ポート１２８ｘ２メモリにグループ化される。
次の構成パラメータ、２重ポート１２８ｘ２メモリにグループ化される。
３．１．３．３ ＳＫ_ＬＣＡＳ_ＲＥＶ_ＣＦＧ_ＭＥＭ＿０／１
次の構成パラメータが、２重ポート１２８ｘ６５メモリにグループ化される。
次の構成パラメータが、２重ポート１２８ｘ６５メモリにグループ化される。
動的ＶＣＧ構成変更をサポートするためにこのメモリの２個のコピーがある。ソフトウェアは、ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ構成パラメータを用いるＶＣＧ毎の切換え要求を作る。ハードウェアは、ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＳＥＬ構成パラメータと内部ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＣＯＰＹ状態変数と比較する。もしそれらが異なれば、これは、ソフトウェアが変更を要求したことを意味する。切換えが済んだとき、ハードウェアは、ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＣＨＧ_ＤＯＮＥ割り込みステータス・ビットを設定する。
４ 割り込みステータスモデル
４．１ 割り込みステータメモリ
ソフトウェアは、割り込みステータス・ビットを読み出し及びクリアするために割り込みステータス・メモリへの読み出し及び書き込みアクセスの両方を有する。ハードウェアは、割り込みステータス・ビットを設定するために書き込みアクセスのみを必要とする。
４．１ 割り込みステータメモリ
ソフトウェアは、割り込みステータス・ビットを読み出し及びクリアするために割り込みステータス・メモリへの読み出し及び書き込みアクセスの両方を有する。ハードウェアは、割り込みステータス・ビットを設定するために書き込みアクセスのみを必要とする。
もしソフトウェアからの割り込みステータス読み出し要求がハードウェアからの書き込み（つまり、設定）要求と衝突すれば、書き込み要求からの新しい値が読み出し結果として送られる。
もしソフトウェアからの割り込みステータス・クリア要求がハードウェアからの設定要求と衝突すれば、割り込みステータスが設定される。
４．１．１ ＶＣＧ毎の割り込みステータス・メモリ
４．１．１．１ ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥ_ＭＥＭ
次の構成パラメータが、２重ポート１２８ｘ１メモリにグループ化される。
４．１．１．１ ＴＸ_ＳＯ_ＶＣＡＴ_ＦＷＤ_ＣＨＧ_ＤＯＮＥ_ＭＥＭ
次の構成パラメータが、２重ポート１２８ｘ１メモリにグループ化される。
４．１．１．２ ＴＸ_ＳＫ_ＬＣＡＳ_ＲＥＶ_ＣＨＧ_ＤＯＮＥ_ＭＥＭ
次の構成パラメータが、２重ポート１２８ｘ１メモリにグループ化される。
次の構成パラメータが、２重ポート１２８ｘ１メモリにグループ化される。
５ 状態モデル
診断モードの可能性を除外すると、ステータス・メモリはソフトウェアによってアクセスできることを必要としない。
診断モードの可能性を除外すると、ステータス・メモリはソフトウェアによってアクセスできることを必要としない。
ペイロード連鎖バッファを除く全てのステートメモリのエラー検出用のパリティ・ビットは、この章においては示されない。
５．１ 状態メモリ
５．１．１ チャンネル毎の状態メモリ
５．１．１．１ ＴＸ_ＣＨ_ＬＣＡＳ_ＳＴＡＴＥ_ＭＥＭ
次の構成パラメータが、高位及び低位チャンネルによって共有される２重ポート１３４４ｘ１２メモリにグループ化される
５．１．１ チャンネル毎の状態メモリ
５．１．１．１ ＴＸ_ＣＨ_ＬＣＡＳ_ＳＴＡＴＥ_ＭＥＭ
次の構成パラメータが、高位及び低位チャンネルによって共有される２重ポート１３４４ｘ１２メモリにグループ化される
５．１．２ ＶＣＧ毎の状態メモリ
５．１．２．１ ＴＸ_ＳＯ_ＶＣＡＴ_ＳＴＡＴＥ_ＭＥＭ
次の構成パラメータが、２重ポート１２８ｘ１０メモリにグループ化される。
５．１．２．１ ＴＸ_ＳＯ_ＶＣＡＴ_ＳＴＡＴＥ_ＭＥＭ
次の構成パラメータが、２重ポート１２８ｘ１０メモリにグループ化される。
上述のメモリはＶＣＧ毎の書き込みバッファメモリ選択状態がＶＣＧ毎に保持されると仮定するが、この目的に対して各ＶＣＧ形式用の総括変数を用いることが可能である。
５．１．２．２ ＴＸ_ＳＫ_ＬＣＡＳ_ＳＴＡＴＥ_ＭＥＭ
次の構成パラメータが、２重ポート１２８ｘ３メモリにグループ化される。
次の構成パラメータが、２重ポート１２８ｘ３メモリにグループ化される。
５．２ 総括状態変数
５．３ ペイロード並べ替えバッファメモリ
５．３．１ ＰＬ_ＲＥＯＲＤＥＲ＿ＢＵＦ＿ＭＥＭ＿０／１
並べ替えアルゴリズムにより用いられるダブルバッファリングスキームを実行するためにペイロード並べ替えバッファメモリ（又は複数メモリ）の２個のコピーがある。１個だけのＶＣが１クロック内のバッファメモリから読み出し及び書き込みするように読み出しと書き込みプロセス・パイプラインを配列することにより、単一ポートメモリを利用することが可能である。
５．３．１ ＰＬ_ＲＥＯＲＤＥＲ＿ＢＵＦ＿ＭＥＭ＿０／１
並べ替えアルゴリズムにより用いられるダブルバッファリングスキームを実行するためにペイロード並べ替えバッファメモリ（又は複数メモリ）の２個のコピーがある。１個だけのＶＣが１クロック内のバッファメモリから読み出し及び書き込みするように読み出しと書き込みプロセス・パイプラインを配列することにより、単一ポートメモリを利用することが可能である。
配列器用仕様
６ 導入
オリオンのＶＣ／ＬＣＡＳ配列ブロックは、同じ仮想連結グループ（ＶＣＧ）に属するメンバチャンネルを復元又は連鎖解除するために責任がある。復元は、異なるチャンネルによって外部ＤＲＡＭで累積されるネットワーク差分遅延を補償することにより実行される。
６ 導入
オリオンのＶＣ／ＬＣＡＳ配列ブロックは、同じ仮想連結グループ（ＶＣＧ）に属するメンバチャンネルを復元又は連鎖解除するために責任がある。復元は、異なるチャンネルによって外部ＤＲＡＭで累積されるネットワーク差分遅延を補償することにより実行される。
ＶＣＴ配列器は、そのバイト用の制御情報と共にＶＣＴ分析器からクロック周期毎に１バイトデータを受信する。異なるＳＰＥｓ間にフレーム、マルチ・フレーム配列はない。それらの間の差分遅延は、外部ネットワークトポロジー上で任意で、独立していない。
ＶＣＴ配列器を通過した後、同じＶＣＧsに所属する全てのチャンネルのＳＰＥｓはマルチ・フレーム配列される。ＶＣＴ配列器の出力で、各ＶＣＧ（異なる）用の連続ペイロードバイトが利用可能にされます。これは、バイトを並び替え、ＶＣＧペイロードを再生するためにＶＣＴ連鎖解除器に対して十分である。
図２７はＶＣＴ配列ブロック内の様々なモジュールを示す。ＶＣＴ配列器は、書き込み管理手段モジュール及び読み出し管理者モジュールから成る。それはまた、構成、カレンダ発生及び障害取り扱い論理によって発生される情報を用いる。書き込み管理手段は、チャンネル毎のＦＩＦＯsに１度に１バイト到来するデータを一時的に記憶する。与えられたチャンネル用に十分なバイトが累積された後、それらはバーストでＤＲＡＭに送られる。読み出し管理手段は逆方向プロセスを実行する。それは、バーストでＤＲＡＭからデータを読み出し、１度に１バイトを送出する前にチャンネル毎のＦＩＦＯsにデータを記憶する。
配列プロセスそれ自身は、読み出し管理手段により実行される。これは、与えられたＶＣＧに対して全ＦＩＦＯデータが1列になるように、チャンネルＦＩＦＯsを選択的に排出することによりなされる。
全てのＶＣＴ配列器は、データを１段階から次に移動するために自由動作ＴＤＭカレンダの過酷な使用をする。全てのカレンダはチャンネルの同じ順序（構成を介して決定される）に続くが、各カレンダは、動かす必要があるデータ量に依存して異なる速度で回転し得る。
また、障害取り扱いユニットはチャンネルとＶＣＧsが与えられた時間で能動的かどうかを判断する、図２７のシステムはＭＦＩ分析器のような分析器１２０２を有するシステム１２００、書き込み管理手段１２０６及び読み出し管理手段１２０８を含むＶＣＴ配列器１２０４を例示する。更に、システムは、システムへの内部又は外部であり得るＭＣＴ１２１０を含む。出力は連鎖解除器１２１２に送られる。
７ カレンダ
どのチャンネルが次にサービスされるかを決定するために自由動作カレンダが用いられるＶＣＴ配列ブロック内に５段階ある。この目的で利用される４個の異なるカレンダがある（段階の２つは同じカレンダを共有する）。各カレンダは、構成を介して決定される同じ順序に続く。しかしながら、各異なるカレンダは異なる速度を用いるこの順序で進む、結果として異なる周期をもたらす。ＶＣＴ配列ブロックの４個のカレンダは、次のクロック周期を有する：1ｘ１３４４、２ｘ１３４４、５６ｘ１３４４及び６２ｘ１３４４。
どのチャンネルが次にサービスされるかを決定するために自由動作カレンダが用いられるＶＣＴ配列ブロック内に５段階ある。この目的で利用される４個の異なるカレンダがある（段階の２つは同じカレンダを共有する）。各カレンダは、構成を介して決定される同じ順序に続く。しかしながら、各異なるカレンダは異なる速度を用いるこの順序で進む、結果として異なる周期をもたらす。ＶＣＴ配列ブロックの４個のカレンダは、次のクロック周期を有する：1ｘ１３４４、２ｘ１３４４、５６ｘ１３４４及び６２ｘ１３４４。
図２８は、どのようにＶＣＴ配列器によりカレンダが発生するかを示す。カレンダＡ(サイズＸの、ここで、Ｘは、1、２、５６又は６２)は、５個のホイールＶＣ４、ＶＣ−３、ＶＣ−２、ＶＣ−１２及びＶＣ−１１のそれぞれに対してカウンタを有する。ＶＣ４ホイールはサイズ１６；ＶＣ−３ホイールはサイズ３；ＶＣ−２ホイールはサイズ７；ＶＣ−１２ホイールはサイズ３及びＶＣ−１１ホイールはサイズ４である。
Ｘコアクロック周期毎に、ＶＣ４カウンタは１増加する。１５で、カウンタは０に戻る。ＶＣ４の回転毎に、ＶＣ−３カウンタは１増加する。同じように、ＶＣ−３の回転毎に、ＶＣ−２カウンタは１増加する。最後に、ＶＣ−２の回転毎に、ＶＣ−１１及びＶＣ−１２カウンタは１増加する。
最初のホイール（ＶＣ４）を更新するための期間が変化し得ることを除いて、同じ機構が他のカレンダ毎に実行される。
このやり方で、ＶＣＴ配列ブロックにより異なる速度の４個のカレンダを発生させる。いつでも、各カレンダは、現在のＶＣ４、ＶＣ−３、ＶＣ−２、ＶＣ−１２及びＶＣ−１１カウンタを提供する。チャンネル化構成と共にこの情報は、次に処理されるチャンネル番号を決定するに十分である。
チャンネル化構成は、表７４に示すように４８ｘ９ビットを要求する。この情報は、読み出し対立を避けるために各カレンダに対して複製されなければならない。
表７３：ＶＣＴ配列ブロックに要求されるチャンネル化情報
８ ＤＲＡＭ編成及び共有状態
ＶＣＴ配列ブロックは、データを６４バイト伝送で外部ＤＲＡＭに／から書き込み及び読み出す。外部ＤＲＡＭはＶＣＡＴデータの６４ＭＢまで保持できる。もし、より少ない記憶が必要であれば、外部ＤＲＡＭはまたメモリの１６、３２又は４８ＭＢのみまで保持するために構成されることができる。尚、これは全ＶＣＴブロック用の総括構成設定である。
ＶＣＴ配列ブロックは、データを６４バイト伝送で外部ＤＲＡＭに／から書き込み及び読み出す。外部ＤＲＡＭはＶＣＡＴデータの６４ＭＢまで保持できる。もし、より少ない記憶が必要であれば、外部ＤＲＡＭはまたメモリの１６、３２又は４８ＭＢのみまで保持するために構成されることができる。尚、これは全ＶＣＴブロック用の総括構成設定である。
表７４：ＤＲＡＭサイズ構成
ＤＲＡＭ内のＶＣＡＴデータは、チャンネル毎のＦＩＦＯsで編成される。１３４４までのそのようなＦＩＦＯがある。各ＦＩＦＯの最大サイズは、ＶＣＡＴ ＤＲＡＭ(１６ＭＢ−６４ＭＢ)の総括サイズと同様にチャンネルのサイズに依存する。各ＦＩＦＯは、ＶＣＴブロックがリセットから出た後に固定されるＤＲＡＭ内の固定位置を用いる。
各ＦＩＦＯによって利用されるＤＲＡＭの場所は、連続読み出しと書き込みが異なるＤＲＡＭバンクに発行されるような方法で決定される。表７６は、ＶＣ４sへの連続アクセスがバンク０から３までの連続周期インターリーブをもたらすように、異なるＶＣ４s(ＳＴＳ-３s)がどのようにＤＲＡＭで編成されるかを示す。
表７５:ＶＣＡＴ ＦＩＦＯsのＤＲＡＭバンク・インターリーブ
各ＦＩＦＯのサイズはチャンネル形式と合計ＶＣＡＴ ＤＲＡＭサイズに依存する。 最小ＦＩＦＯはサイズ１６ＭＢのＶＣＡＴ ＤＲＡＭのｖｔ１．５チャンネルに対応する、一方最大ＦＩＦＯはサイズ６４ＭＢのＶＣＡＴ ＤＲＡＭのＳＴＳ-３cに対応する。これら可変ＦＩＦＯサイズを収容するために、我々は、異なるＦＩＦＯsに再割り当てできる基本メモリ・サイズであるＶＣＡＴメモリ・ユニット（ＶＭＵ）を定義する。
ＶＭＵは、４０９６又は４ＫＢのサイズである。ＶＭＵは６４まで保持できる、ＶＣＴブロックからの６４バイト伝送。１６ＭＢモードの時、ｖｔ１．５チャンネルはＤＲＡＭの３ＶＭＵs記憶を割り当てられる、ｖｔ２チャンネルは４ＶＭＵsを割り当てられる、ＳＴＳ-１は８４ＶＭＵsを割り当てられる及びＳＴＳ-３cは２５６ＶＭＵsを割り当てられる。ＶＣＡＴ ＤＲＡＭが１６ＭＢ以上を持てば、チャンネル毎の記憶は比例して増やされる。
固定の式が、与えられたＦＩＦＯによって用いられるＤＲＡＭの位置を計算するために用いられる。そのチャンネルのカレンダ指標は、チャンネル形式と同様に、ＦＩＦＯの開始アドレスを計算するための式に対する入力として用いられる。ＦＩＦＯの最大サイズはチャンネル形式のみに依存する。次の変数Ａ、Ｂ、Ｃ、Ｄ及びＥを与えられたチャンネル用のカレンダ指標としよう。
表７６：与えられたチャンネルのためのカレンダ指標
カレンダ指標及びチャンネル形式を用いることにより、表７７は、バンク番号、開始アドレス及びＤＲＡＭの各チャンネルＦＩＦＯの最大サイズを計算するための式を指定する。尚、これら式では、ＶＭＵは４Ｋであり、「Ｓ」はＶＣＡＴ(０−１６ＭＢ、１−３２ＭＢ、２−４８ＭＢ、３−６４ＭＢ)により用いられる合計スペースを指定する統合構成レジスタである。
表７７：ＶＣＡＴ用ＤＲＡＭの配分
尚、そのスペースがＳＴＳ-３cに用いられないときいつでも、上記メモリ配分スキームは１ＭＢごとに１６ＫＢの穴を残す。
上記計算結果は、１８ビットメモリ・アドレス(６４バイトユニットで)と同様に２ビットバンク番号をもたらす。
各チャンネルＦＩＦＯに対して、配列ブロックは次の状態情報を運ぶ必要がある。
表７８：ＤＲＡＭＦＩＦＯsのための共有状態
ポインタは６４バイトユニットに記憶され、実際のＤＲＡＭメモリ配分を得るためにチャンネルＦＩＦＯ基盤のアドレスに加えられる。書き込みポインタは、新６４バイトの塊をＤＲＡＭに記憶するように書き込み管理手段により更新される。読み出しポインタは、それがＤＲＡＭからの新６４バイト伝送を得るように読み出し管理手段により更新される。
読み出しポインタは、ＦＩＦＯが満杯でないことを確認するために書き込み管理手段により読み出される。また、書き込みポインタは、ＦＩＦＯが空でないことを確認するために読み出し管理手段により読み出される。
ＦＩＦＯは書き込み管理手段によりリセットされ、それは最初に無効ＦＩＦＯビットを１に設定する、そして書き込みと読み出しポインタの双方に０を書き込む。ＦＩＦＯがリセットから出る時はいつでも、書き込み管理手段は最初に新有効データのＭＦＩ番号を「ヘッドＭＦＩ」フィールドに書き込む。そして、それはＤＲＡＭに新６４バイト伝送を書き込み、書き込みポインタを更新しそして無効ＦＩＦＯビットを設定解除する。
９ リセット、障害及び警報
配列ブロックは、ＶＣＧ毎のリセットと同様にチャンネル毎をサポートする。両リセットは適切なＲＸ構成レジスタに書き込むことによりソフトウェアにより可能にされる。チャンネルがリセットにある時、配列ブロックはそのチャンネルを処理しないそしてそのＦＩＦＯに所属する全てのＦＩＦＯｓを一度に消す。全てのＶＣＧがリセットにある時、それは全てのメンバチャンネルをリセットにあるようにする。
配列ブロックは、ＶＣＧ毎のリセットと同様にチャンネル毎をサポートする。両リセットは適切なＲＸ構成レジスタに書き込むことによりソフトウェアにより可能にされる。チャンネルがリセットにある時、配列ブロックはそのチャンネルを処理しないそしてそのＦＩＦＯに所属する全てのＦＩＦＯｓを一度に消す。全てのＶＣＧがリセットにある時、それは全てのメンバチャンネルをリセットにあるようにする。
また、配列ブロックはチャンネル毎及びＶＣＧ毎の障害モードをサポートする。障害モードは、モードがソフトウェアよりむしろハードウェアにより直接引き起こすことができることを除いて、リセット・モードに非常に類似している。障害モードのチャンネルは処理されない、そしてそのＦＩＦＯsは一度に消される。障害モードのＶＣＧは、そのメンバの全てを強制的に障害モードにする。全てのＲＸブロックのチャンネルとＶＣＧsに影響するソフトウェアリセットと異なり、障害モードは配列ブロックのチャンネル及ぶＶＣＧsに影響するだけである。
配列ブロックに２形式のチャンネル毎の警報がある。書き込み管理手段は、それが分析器からの警報を受信する時、チャンネル毎の警報状態を有する。同様に、読み出し管理手段は、それがＭＣＴからの警報を受信する時、チャンネル毎の警報状態を有する。次の章は、どのようにこれら警報が検出されるかを記述する。
障害シナリオは、与えられたチャンネルがソフトウェアによって受理されたかどうかに依存して異なる。受理メンバは有効なデータを運ぶか運ぶと期待するものである。非受理メンバは有効なデータを運ばないものであるが（ＬＣＡＳアイドル状態にある）、そのＬＣＡＳを処理するためにＶＣＧの残りを配列する必要がある。それらを持つ問題がＶＣＧの他の受理メンバに影響を及ぼさないので、非受理メンバは異なって扱われる。
エラー！基準ソース発見されず。図２９は、どのようにリセット及び受理と非受理メンバに対して障害モードが一緒に動作するかを示す。ＶＣＧリセットとチャンネル・リセットは、ソフトウェアにより書き込まれる構成状態である。一方、チャンネル毎の読み出し及び書き込み警報は、ハードウェアにより維持される内部状態である。同様に、ＶＣＧ障害とチャンネル障害はまたハードウェアにより維持される内部状態である。
利用可能なカレンダのいずれかを利用する１個の論理は、障害状態を判断するためのリセと及び警報状態を利用する。
もしＶＣＧの受理メンバのいずれかがその読み出し警報セットを持つならば、そのときＶＣＧ障害ビットは設定される。一方、もしチャンネルのいずれもその書き込み警報設定を持たないならば、そのときＶＣＧ障害ビットはクリアされる。ＦＩＦＯsを一度に消すための十分な時間を確実にするために、ＶＣＧ障害状態は、１３４４ｘ６４コアクロック周期の最小時間量に対して主張する必要がある。
ＶＣＧが障害又はリセット・モードにある時、そのメンバ(受理及び非受理)の全てがそれらの障害ビットセットを有する。チャンネル障害ビットはまた、チャンネルがリセット・モードにある時、設定される。もしチャンネル・リセット、対応するＶＣＧリセット及び対応するＶＣＧ障害ビットがクリアされれば、受理チャンネル障害ビットはただクリアされるだけである。到来データはまたフレームの開始でなければいけない。
非受理メンバに対して、警報はＶＣＧ障害を引き起こさない。代わりに、チャンネル読み出し警報（非受理メンバの）がメンバを障害モードに入らせる。もしそれがリセットにある場合、チャンネルはまた障害モードに入る。いったん障害モードにあれば、非受理チャンネルは厄介な故障ビットを設定する。
障害モードから出るために非受理メンバに対して、それは書き込み警報、リセットを持つべきではない、厄介なビットはソフトウェアによりクリアされなければならない、そしてそれはフレームの開始を受信しなければならない。
次の表は、警報、リセット及び障害状態を維持するために要求されるビットを要約する。尚、リセット状態、リセット状態、受理ビット及び障害厄介ビットに専念するスペースは、ＲＸ構成内にある。
表７９：配列ブロック警報、リセット及び障害状態
１０ 書き込み管理手段
図３０は、オーバーフロー段の別の図を示す。
図３０は、オーバーフロー段の別の図を示す。
書き込み管理手段は、各チャンネルに１個の１３４４主ＦＩＦＯsを有する。各ＦＩＦＯに先行して、２バイトの段階化ＲＡＭがある。全ての主ＦＩＦＯs後、それらがＭＣＴへの単一伝送として送られる前にバイトを記憶するために用いられる単一６２バイトＲＡＭがある。
ＣＸＣから到着するバイトは、そのチャンネルに対応する２バイトメモリに記憶される。自由動作カレンダは周期的に、対応する主ＦＩＦＯの中への２バイトのメモリのコンテンツを吐き出す。尚、ほとんどの時間、我々は２バイト価値データ書き込むが、しばしば１バイトのみか又は無いこともある。
主ＦＩＦＯは単一のポートメモリで作られる。従って、これらＦＩＦＯsの内外での読み出しと書き込みはインターリーブされる。２回書き込み周期毎の間の読み出し周期である、逆も同様。データを２バイトＲＡＭからその対応ＦＩＦＯに伝送する自由動作カレンダは全速（アイドル無し）で動作する。新ＦＩＦＯは２クロック周期毎に訪問し、そしてそのクロック周期中２バイトまで挿入される。期間は１３４４ｘ２周期毎に繰り返す。
同様に、自由動作カレンダは６２クロック周期毎に主ＦＩＦＯを選択し、そのコンテンツ（６２バイト又は以下）ＲＡＭに排出する。送られるデータ量はカウントされる。このカウントとヌルバイトは、６４バイト伝送を形成するために６２バイトデータの前に付加される。またオーバーヘッドは、１バイト・ヘッダーを保護するパリティ・ビット同様に到来チャンネルの障害(ＡＩＳ)を信号化するビットを含む。表８０は、ＭＣＴに送られる６４バイト伝送を例示する。期間は、１３４４ｘ６２周期毎に繰り返される。これは、図３１に例示される。
１０．１ 警報及び障害状態
もし与えられたチャンネルが分析器ブロックから警報信号を持つデータを受信すれば、それはいつもチャンネル書き込み警報状態を設定する。それが警報データ受信を止めるとき、それは書き込み警報状態をクリアする。
もし与えられたチャンネルが分析器ブロックから警報信号を持つデータを受信すれば、それはいつもチャンネル書き込み警報状態を設定する。それが警報データ受信を止めるとき、それは書き込み警報状態をクリアする。
もしチャンネルが書き込み警報状態にあるが障害状態でないならば、書き込み管理手段はＭＣＴにデータを書き続けるが、能動的である６４バイト伝送ユニットの警報ビットと共にこのデータは全てものから成る。２バイトと主ＦＩＦＯsは使用されないが、消す必要はない（チャンネルが障害モードにない限り）。失敗のないチャンネルが書き込み警報を出す時、書き込み管理手段はＭＣＴに書き込み続ける。たとえこのデータが失効であっても、それはＭＣＴにそれを書き込むことに害はない。
次の章で見られるように、６４バイト伝送ユニットに警報ビットを設定することは、結局読み出し警報をそして結果的にＶＣＧ障害を引き起こす。ＶＣＧ障害はまた、ＶＣＧリセット又は全部のＦＩＦＯに書き込みを試みるＶＣＧのメンバにより引き起こされることができる。そして、ＶＣＧ障害はそのメンバ全てにチャンネル障害を作る。
もし与えられたチャンネルが障害状態にあれば、書き込み管理手段はもはやデータをＭＣＴに書き込まない。代わりに、そのチャネルに専念する時間間隔は、ＤＲＡＭＦＩＦＯ同様に、２バイトＦＩＦＯ、主ＦＩＦＯを消すために用いられる。そのチャネル用のＣＸＣによって押し込まれるデータが捨てられる。２バイトＦＩＦＯ及び主ＦＩＦＯは、それを次のステージに渡さずにいつものようにデータを読み出すことによって消される。ＤＲＡＭＦＩＦＯsは、無効ＦＩＦＯビットの設定により及び読み出しと書き込みポインタを再設定することにより消される。
メンバが障害状態から出た時（それはフレームの始まりでなければならない）、新フレーム用のＭＦＩはヘッドＭＦＩフィールドに書き込まれる。新データ伝送はＭＣＴに送られ、書き込みポインタは更新される。最後に、ＦＩＦＯ無効ビットは設定解除される。
１１ 読み出し管理手段
図３２は、読み出し管理手段のブロック図を示す。読み出し管理手段は各チャンネルに１個１３４４主ＦＩＦＯsを有する。各ＦＩＦＯは１２０バイトのサイズを有する。各ＦＩＦＯの後に２バイト段階化ＲＡＭがある。主ＦＩＦＯsの前に、これらバイトが主ＦＩＦＯsに書き込む間に単一ＭＣＴ伝送から受信したバイトを記憶するために用いられる単一６２バイトＲＡＭがある。
図３２は、読み出し管理手段のブロック図を示す。読み出し管理手段は各チャンネルに１個１３４４主ＦＩＦＯsを有する。各ＦＩＦＯは１２０バイトのサイズを有する。各ＦＩＦＯの後に２バイト段階化ＲＡＭがある。主ＦＩＦＯsの前に、これらバイトが主ＦＩＦＯsに書き込む間に単一ＭＣＴ伝送から受信したバイトを記憶するために用いられる単一６２バイトＲＡＭがある。
自由動作カレンダは５６クロック周期毎に主ＦＩＦＯを選択する。もしＦＩＦＯレベルが５８バイト以下であれば、そのとき、読み出し要求はそのＦＩＦＯ用のＭＣＴに作られる。読み出し要求が作られるとき、６２バイト(又は以下)は結局そのＦＩＦＯに書き込まれる。読み出し要求期間は、５６ｘ１３４４クロック周期毎に繰り返される。各ＭＣＴ伝送が少なくとも５６バイトを運ぶので、これはデータがＤＲＡＭにある限りＦＩＦＯは完全に空でないことを保証する。
読み出し管理手段は、それがデータをいまだ受信していないＭＣＴにした要求のＦＩＦＯを維持する。新要求が作られる時、新規参入がこの動作中の要求ＦＩＦＯのテール(一番後ろ)に置かれる。参入は要求のチャンネルＩＤを含む。新しい1個のデータをＭＣＴから受信する時、動作中の要求ＦＩＦＯのヘッドで参入が検索される。その参入のチャンネルＩＤは、そのデータが属するＦＩＦＯ示す。
この動作中の要求ＦＩＦＯの最大サイズは１６参入である。もしこのＦＩＦＯが常に一杯であれば、それはＤＲＡＭ帯域幅問題を表す。これは破滅的なイベント事件ではない。読み出し管理手段は簡単に現在のタイムスロットを飛ばし(そのタイムスロットに新しい要求を作らない)、そして操作を正常に保つ。もしこのオーバーフロー状態が単に一時的であれば、読み出し管理手段は結局失った帯域幅を埋め合わせる。
もし要求ＦＩＦＯオーバーフロー状態があまり頻繁に起きるならば、ＤＲＡＭＦＩＦＯsは結局オーバーフローし、そして配列プロセスは失敗する。これはＤＲＡＭ帯域幅が不十分であることを表す。この状態を検出することができるために、読み出し管理手段は、オーバーフロー状態が検出されたか又はＭＣＴの準備ができていないことの検出の回数を記録する総括３２ビットステータス・カウンタを保持する。ＣＰＵは、カウンタ値が変わるたびに（マスク可能な）割り込みを介して通知される。
読み出し管理手段は、ＭＣＴから来るバーストデータを記憶するために、また１６ ６２バイトバッファまで必要とする。もし主ＦＴＦＯに書き込むことが２周期に２バイトより早ければ、このバッファリングは潜在的に減少されることができる。
主ＦＴＦＯが単一のポートメモリで作られる。従って、これらＦＩＦＯsの内外で読み出し及び書き込みはインターリーブされる。２回書き込み周期毎の間の読み出し周期である、逆も同様。
別の自由動作カレンダは、対応する主ＦＩＦＯからデータを転送することにより２バイトメモリのコンテンツを周期的に満たす。これは、２周期毎の時間（読み出し周期中のみ）で、２バイトで構成される。期間は、それ自身１３４４ｘ２周期毎に繰り返す。
別の自由動作カレンダは、連鎖解除器に送るために２バイト段階化RAMからデータを引く。1バイトは、異なるRAMからクロック周期毎に読み出され得る。周期はそれ自身1344周期毎に繰り返す。11.2章は、書き込み状態機械がバイトを読み出すかどうかを決定する方法を記述する。
１１．１ 警報及び障害状態
読み出し管理手段は、ＭＣＴから読み出される６４バイト伝送ユニットの警報ビットを観察することにより読み出し警報を検出する。
読み出し管理手段は、ＭＣＴから読み出される６４バイト伝送ユニットの警報ビットを観察することにより読み出し警報を検出する。
もし、読み出し警報が受理チャンネルで検出されるならば、それは全てのＶＣＧを障害状態に入らせる。そして、これはマットＶＣＧの全てのメンバを障害モードに入らせる。もし、読み出し警報が非受理チャンネルで検出されるならば、それはそのチャンネルのみを障害状態に入らせる。
チャンネルが障害モードにある間、読み出し管理手段はＭＣＴからデータを読み出さない。そのチャネルに専念する時間間隔の間に、読み出し管理手段は簡単に対応する主ＦＩＦＯ及び２バイトＦＩＦＯを消す。連鎖解除へのインターフェースで、それは警報表示と共にオールワン・バイトを送る。
チャンネルが障害モードから出るとき、それはＤＲＡＭＦＩＦＯ無効ビットがクリアされたかを見るための検査をする。一度このビットがクリアされると、それは、そのチャンネル用のヘッドＭＦＩ値を読み出す。今、それはＭＣＴから連続して読み続けることができる、そして通常の操作を続ける。
１１．２ 読み出し状態機械
次の状態機械は、ＶＣＧの全メンバの配列を達成するために読み出し管理手段によって実行される操作を記述する。状態機械は、各チャンネルに対して、２バイトＦＩＦＯのヘッドにいるバイトがそこで保持されるべきかどうか、読み出し及び捨てるかどうか、又は読み出し及び連鎖解除器に送るかどうかを決定する。これら３操作の適切な組み合わせは、同じＶＣＧの全メンバをバイト・配列する。
次の状態機械は、ＶＣＧの全メンバの配列を達成するために読み出し管理手段によって実行される操作を記述する。状態機械は、各チャンネルに対して、２バイトＦＩＦＯのヘッドにいるバイトがそこで保持されるべきかどうか、読み出し及び捨てるかどうか、又は読み出し及び連鎖解除器に送るかどうかを決定する。これら３操作の適切な組み合わせは、同じＶＣＧの全メンバをバイト・配列する。
表８１は、各ＶＣＧに要求される追加の状態を示す。ＶＣＧ毎の状態は、それ自身を配列しようとするように与えられたＶＣＧの状態を記述する情報を含む。配列ＭＦＩ(ＡＭＦＩ)は、全ＶＣＧがそれ自身を配列しようとする目標ＭＦＩである。配列済みメンバは、ＶＣＧのＡＭＦＩに固定される彼ら自身のＭＦＩを有する。ＳＯＦビットは、ＶＣＧの配列されたメンバがフレームの開始に遭遇していることを表す。ＤＲＡＩＮビットは、配列済みメンバへ行き着こうとしているグループの少なくとも1メンバがいることを表す（後で、これは排出状態にあるとして定義される）。最後に、ＳＴＡＬＬビットは、ＶＣＧの少なくとも１の配列済みメンバが空のＦＩＦＯを持っていることを表す。これは、全ＶＣＧがこの１メンバを待つ必要があることを意味する。
表８０：読み出し管理手段状態による追加のＶＣＧ毎の状態要求
ＶＣＧ毎の状態ＮＳＯＦ、ＤＲＡＩＮ(排出)及びＳＴＡＬＬ(又は待機)の３コピーがある。図３３は３コピーの利用方法を例示する。１カレンダ回転期間中、状態機械はコピーの1つに書き込む、他の1つから読み出すそして３番目のコピーをクリアする。カレンダか移転後、書き込みコピーは読み出しコピーになる、読み出しコピーはクリアコピーになる、そしてクリアコピーは書き込みコピーになる。
尚、ＶＣＧ(ＶＣ４、ＶＣ−３、ＶＣ−１２及びＶＣ−１１)の各形式は異なるカレンダー回転期間を有する。ＶＣ４カレンダは１６コアクロック周期毎に回転する、ＶＣ−３カレンダーは４８コアクロック周期毎に回転する、ＶＣ−１２カレンダーは１００８周期毎に回転する、そしてＶＣ−１１カレンダーは１３４４周期毎に回転する。従って、４個のＶＣＧ形式のそれぞれに対して、我々は３個のコピーのいずれかが書き込み、読み出し又はクリアであることを表す１組のポインタを必要とする。
表８１は、この状態機械によって要求するチャンネルごとの加算を示す。
表８１：読み出し管理手段状態機械によるチャンネルごとの加算
表８１：読み出し管理手段状態機械によるチャンネルごとの加算
図３４は配列を実行するための読み出し管理手段によって用いられるアルゴリズムの高レベル状態図を示す。チャンネル障害モードでない時、各チャンネルは４状態：ＩＮＩＴ(初期)、ＷＡＩＴ(待機)、ＤＲＡＩＮ(排出)、及びＧＯの1つにあることができる。
初期（ＩＮＩＴ）状態では、チャンネルはヘッドＭＦＩフィールドからＭＦＩ値を得るために待機している。一度現在のＭＦＩ値が得られたら、チャンネルは配列ＭＦＩのはるか前方であるかどうか（待機状態）、又は配列ＭＦＩのはるか後方であるかどうかを判断する（排出状態）。待機状態ではＦＩＦＯは決して排出されない、一方排出状態ではＦＩＦＯが常時排出されそしてデータが廃棄される。チャンネルＭＦＩが配列ＭＦＩと同じであるとき、それはＧＯ状態のＶＣＧの他のメンバと共にＦＩＦＯからデータを読み出しているＧＯ状態に入る。ＧＯ状態の全メンバは配列される。チャンネルごとのステータス・ビット(及び割り込み)は与えられたチャンネルが配列されているかどうかをソフトウェアに通知する。
次の擬似コードはより詳細に読み出し管理手段アルゴリズムを説明する。下付の_write(書き込み)、_read(読み出し)及び_clear(クリア)が表示に使用され、ＶＣＧ状態ごとに３コピーのいずれかが使われている。
１． チャンネル障害用の検査
もしチャンネル障害ビットが設定されれば
ステップ７へ
もしチャンネル障害ビットが放出されれば、
状態をＩＮＩＴに設定する
２． 初期化と読み出し動作
もし（状態＝＝ＩＮＩＴ)であれば
もし(ＤＲＡＭＦＩＦＯ 無効＝＝１)又は(ＳＲＡＭＦＩＦＯが空である)であれば
ＩＮＩＴに留まる
ほか
Ｈｅａｄ ＭＦＩフィールドからＣＭＦＩ獲得
もし(ＡＭＦＩ＿ＶＡＬＩＤ＝＝０)であれば
ＩＮＩＴに留まる
ほか もし(ＣＭＦＩ<＝ＡＭＦＩ)であれば
状態をＤＲＡＩＮに設定
ほか もし(ＣＭＦＩ>ＡＭＦＩ)であれば
状態をＷＡＩＴに設定
もし（状態＝＝ＤＲＡＩＮ)であれば
もし(ＣＭＦＩ＝＝ＡＭＦＩ)及び(ＶＣＧ_ＮＳＯＦ_read＝＝０)及び(チャンネルがＳＯＦにある)であれば
状態をＧＯに設定
ほか もし(ＳＲＡＭＦＩＦＯが空でない)及び(ＶＣＧ_ＳＴＡＬＬ＿ｒｅａｄ＝＝０)であれば
読み出しＦＩＦＯからバイトを読み出しそしてそれを捨てる
もし(状態＝＝ＷＡＩＴ)であれば
もし(ＣＭＦＩ＝＝ＡＭＦＩ)及び(ＶＣＧ_ＮＳＯＦ_ｒｅａｄ＝＝０)であれば
もし(ＶＣＧ_ＳＴＡＬＬ＿ｒｅａｄ＝＝０)及び(ＶＣＧ_ＤＲＡＩＮ＿ｒｅａｄ＝＝０)であれば
読み出しＦＩＦＯからバイトを読み出しそしてそれを連鎖解除器に送る
状態をＧＯに設定
もし(状態＝＝ＧＯ)であれば
もし(ＶＣＧ_ＳＴＡＬＬ＿ｒｅａｄ＝＝０)及び[(ＶＣＧ_ＮＳＯＦ＿ｒｅａｄ＝＝１)又は(ＶＣＧ_ＤＲＡＩＮ＿ｒｅａｄ＝＝Ｏ)]であれば
読み出しＦＩＦＯからバイトを読み出しそしてそれを連鎖解除器に送る
もし(状態＝＝ＩＤＬＥ)であれば
“失敗／リセット”を連鎖解除器に送信する
４． 書き込み動作（ＦＩＦＯレベルを用い、ステップ3の後更新されるバイトカウント）
もし(状態＝＝ＤＲＡＩＮ)であれば
ＶＣＧ_ＤＲＡＩＮ＿ｗｒｉｔｅ＝１
もし(状態＝＝ＧＯ)及び(ＳＲＡＭＦＩＦＯが空である)であれば
ＶＣＧ_ＳＴＡＬＬ＿ｗｒｉｔｅ＝１
もし(状態＝＝ＧＯ)及び(ＳＲＡＭＦＩＦＯヘッドがＮＯＴ ＳＯＦである)であれば
ＶＣＧ_ＮＳＯＦ＿ｗｒｉｔｅ＝１
５． ＣＷｌＦＩ更新（ＦＩＦＯレベルを用い、ステップ３の後更新されるバイトカウント）
６． ＡＷＩＦＩ更新（ステップ5で計算されるCＭＦＩ値を用いる）
もし(状態＝＝Ｉｎｉｔ)及び(ＤＲＡＭＦＩＦＯ無効＝０)及び(ＡＭＦＩ＿ＶＡＬｌＤ＝＝０)及び(ＳＲＡＭＦＩＦＯが空でない)であれば
ＡＭＦＩ＝ＣＭＦＩ
ＡＭＦＩ＿ＶＡＬＩＤ＝１
もし状態＝ＧＯであれば
ＡＭＦＩ＝最大(ＣＭＦＩ、ＡＭＦＩ)
ＡＭＦＩ＿ＶＡＬＩＤ＝１
７． クリア動作
ＶＣＧ_ＤＲＡＩＮ＿ｃｌｅａｒ＝０
ＶＣＧ_ＳＴＡＬＬ＿ｃｌｅａｒ＝０
ＶＣＧ_ＮＳＯＦ＿ｃｌｅａｒ＝０
もしチャンネル障害ビットが設定されれば
ステップ７へ
もしチャンネル障害ビットが放出されれば、
状態をＩＮＩＴに設定する
２． 初期化と読み出し動作
もし（状態＝＝ＩＮＩＴ)であれば
もし(ＤＲＡＭＦＩＦＯ 無効＝＝１)又は(ＳＲＡＭＦＩＦＯが空である)であれば
ＩＮＩＴに留まる
ほか
Ｈｅａｄ ＭＦＩフィールドからＣＭＦＩ獲得
もし(ＡＭＦＩ＿ＶＡＬＩＤ＝＝０)であれば
ＩＮＩＴに留まる
ほか もし(ＣＭＦＩ<＝ＡＭＦＩ)であれば
状態をＤＲＡＩＮに設定
ほか もし(ＣＭＦＩ>ＡＭＦＩ)であれば
状態をＷＡＩＴに設定
もし（状態＝＝ＤＲＡＩＮ)であれば
もし(ＣＭＦＩ＝＝ＡＭＦＩ)及び(ＶＣＧ_ＮＳＯＦ_read＝＝０)及び(チャンネルがＳＯＦにある)であれば
状態をＧＯに設定
ほか もし(ＳＲＡＭＦＩＦＯが空でない)及び(ＶＣＧ_ＳＴＡＬＬ＿ｒｅａｄ＝＝０)であれば
読み出しＦＩＦＯからバイトを読み出しそしてそれを捨てる
もし(状態＝＝ＷＡＩＴ)であれば
もし(ＣＭＦＩ＝＝ＡＭＦＩ)及び(ＶＣＧ_ＮＳＯＦ_ｒｅａｄ＝＝０)であれば
もし(ＶＣＧ_ＳＴＡＬＬ＿ｒｅａｄ＝＝０)及び(ＶＣＧ_ＤＲＡＩＮ＿ｒｅａｄ＝＝０)であれば
読み出しＦＩＦＯからバイトを読み出しそしてそれを連鎖解除器に送る
状態をＧＯに設定
もし(状態＝＝ＧＯ)であれば
もし(ＶＣＧ_ＳＴＡＬＬ＿ｒｅａｄ＝＝０)及び[(ＶＣＧ_ＮＳＯＦ＿ｒｅａｄ＝＝１)又は(ＶＣＧ_ＤＲＡＩＮ＿ｒｅａｄ＝＝Ｏ)]であれば
読み出しＦＩＦＯからバイトを読み出しそしてそれを連鎖解除器に送る
もし(状態＝＝ＩＤＬＥ)であれば
“失敗／リセット”を連鎖解除器に送信する
４． 書き込み動作（ＦＩＦＯレベルを用い、ステップ3の後更新されるバイトカウント）
もし(状態＝＝ＤＲＡＩＮ)であれば
ＶＣＧ_ＤＲＡＩＮ＿ｗｒｉｔｅ＝１
もし(状態＝＝ＧＯ)及び(ＳＲＡＭＦＩＦＯが空である)であれば
ＶＣＧ_ＳＴＡＬＬ＿ｗｒｉｔｅ＝１
もし(状態＝＝ＧＯ)及び(ＳＲＡＭＦＩＦＯヘッドがＮＯＴ ＳＯＦである)であれば
ＶＣＧ_ＮＳＯＦ＿ｗｒｉｔｅ＝１
５． ＣＷｌＦＩ更新（ＦＩＦＯレベルを用い、ステップ３の後更新されるバイトカウント）
６． ＡＷＩＦＩ更新（ステップ5で計算されるCＭＦＩ値を用いる）
もし(状態＝＝Ｉｎｉｔ)及び(ＤＲＡＭＦＩＦＯ無効＝０)及び(ＡＭＦＩ＿ＶＡＬｌＤ＝＝０)及び(ＳＲＡＭＦＩＦＯが空でない)であれば
ＡＭＦＩ＝ＣＭＦＩ
ＡＭＦＩ＿ＶＡＬＩＤ＝１
もし状態＝ＧＯであれば
ＡＭＦＩ＝最大(ＣＭＦＩ、ＡＭＦＩ)
ＡＭＦＩ＿ＶＡＬＩＤ＝１
７． クリア動作
ＶＣＧ_ＤＲＡＩＮ＿ｃｌｅａｒ＝０
ＶＣＧ_ＳＴＡＬＬ＿ｃｌｅａｒ＝０
ＶＣＧ_ＮＳＯＦ＿ｃｌｅａｒ＝０
１２ 最適化
１２．１ 主ＦＩＦＯsに書き込み
図３５はいかに主ＦＩＦＯsが分配されるかを例示する。
１２．１ 主ＦＩＦＯsに書き込み
図３５はいかに主ＦＩＦＯsが分配されるかを例示する。
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
３０２…ソースドライバ、３０４…ソースハードウェア、３０６…シンクハードウェア、３０８…シンクドライバ、３２４、３５０…制御ワード発生器／抽出器、３３９、３６１…ペイロード連鎖解除機、４００…システム、４０５…書き込み管理手段、４１２…マルチ／チャンネル投下、８０２…ＣＰＵ、８０４…構成、８０６…ペイロード連鎖解除機、８１０…経路オーバーヘッド発生器、８１２…総括ＭＦＩ＆ＧＤＩ発生器、１２００…システム、１２０２…分析機、１２０４…ＶＣＴ配列器、１２０６…書き込み管理手段、１２０８…読み出し管理手段、１２０４…ＶＣＴ配列器、１２１０…ＭＣＴ、１２１２…連鎖解除器
Claims (20)
- 中央認証サービスを実行するためのネットワークシステムであって、
前記ネットワークのグループのメンバに基いて入力データのバイトを配列するデータ配列手段と、
前記データ配列手段からの入力データに応答して連鎖解除制御命令を発生する中央認証サービスコントロールマネージャと、
前記中央認証サービスコントロールマネージャから受信される連鎖解除制御命令によって前記データ配列手段から入力される前記入力データを連鎖解除するために構成される連鎖解除手段と
から成ることを特徴とするネットワークシステム。 - 前記データ配列手段は入力データのチャンネルを配列するために構成され、
前記データ配列手段は、
第一メモリに入力データを受信するために構成される書き込み管理手段と、
第二メモリに前記入力データを書き込む前記書き込み管理手段から受信される入力データを記憶するために構成される第二メモリを有するマルチ・チャンネル透過モジュールと、
１列の配列方法で前記第二メモリに記憶される入力データを第三メモリに読み出す読み出し管理手段と、
前記読み出し管理手段からの入力に応答して連鎖解除制御命令を生成する中央認証サービス制御管理手段と
前記中央認証サービス制御管理手段から受信する連鎖解除制御命令に従って前記データを連鎖解除する連鎖解除手段と
から成ることを特徴とする請求項１に記載のネットワークシステム。 - 前記第一及び第三のメモリは静的ランダムアクセスメモリモジュールであり、第二メモリは動的ランダムアクセスメモリモジュールである
ことを特徴とする請求項１に記載のネットワークシステム。 - 中央認証サービスを実行するためのネットワークシステムであって、
入力データのバイトを配列する配列手段から成り、
前記配列手段は、
第一メモリに入力データを受信する書き込み管理手段と、
第二メモリに前記入力データを書き込む前記書き込み管理手段から受信される入力データを記憶する第二メモリと、
１列の配列で前記第二メモリに記憶される入力データを第三メモリに読み出す読み出し管理手段と、
前記読み出し管理手段からの入力に応答して連鎖解除制御命令を生成する中央認証サービス制御管理手段と、
前記中央認証サービス制御管理手段から受信される連鎖解除制御命令に従って前記データを連鎖解除する連鎖解除手段から成る、
ことを特徴とする中央認証サービスを実行するためのネットワークシステム。 - ネットワーク上で中央認証サービスを実行する中央認証サービスの実行方法であって、
ネットワーク上のグループの複数のメンバからメンバデータを受信するステップと、
前記ネットワーク上の各メンバにＩＤを割り当てるステップと、
第一の記憶場所にメンバデータを書き込むステップと、
第二の記憶場所にメンバデータを読み出すステップと、
メンバデータを連鎖解除するステップと
から成ることを特徴とする中央認証サービスの実行方法。 - 更に、中央認証サービスを実行するハードウェアの状態に関して状態データを記憶し管理する中央認証サービス状態管理部と、
仮想及び標準連結プロセスを実行する仮想連結モジュールとを備え、
前記仮想連結モジュールは、所定のロジック・ポートを介してパケット・エンジンでパケット・データを交換するパケット・エンジン・インターフェースと、内部の交差接続に関して地図化されたデータを有するトラフィックを交換又は送信する交差接続インターフェースから成る
ことを特徴とする請求項１に記載のネットワークシステム。 - 更に、中央認証サービスを実行するハードウェアの状態に関する状態データを記憶し管理する中央認証サービス状態管理部と、
仮想及び標準連結プロセスを実行する仮想連結モジュールであるキー・モジュールとを備え、
前記仮想連結モジュールは、所定の論理ポートを介してパケット・エンジンでパケット・データを交換するパケット・エンジン・インターフェースと、内部の交差接続に関して地図化されたデータを有するトラフィックを交換又は送信する交差接続インターフェースから成る、
ことを特徴とする請求項１に記載のネットワークシステム。 - 前記仮想連結モジュールは、内部インターフェースを介して内部接続に関して地図化されたデータを有するトラフィックを交換又は送信するために構成される
ことを特徴とする請求項６に記載のネットワークシステム。 - ハードウェアは各アトミック操作を実行するために構成され、そこでソフトウェアは各業務用の適切なアトミック操作を発行することに責任がある、中央認証サービス業務をアトミック操作の連鎖に分解するためのネットワークシステムであって、
順方向・逆方向制御情報構成のシャドウ・コピーを維持するために構成されるシャドウ・コピー・モジュールから成り、
アトミック操作が開始されるとき新制御情報がシャドウ・コピーに書かれ、全ての書き込みが完了したとき仮想連結グループ毎の構成ビットは、同時にハードウェアで実行されるアトミック操作内で全て変化させるために、その仮想連結グループの全てのメンバに構成メモリ・データを切り替えさせるために、トグル切換えされる
ことを特徴とする中央認証サービス業務をアトミック操作の連鎖に分解するためのネットワークシステム。 - 全ての順方向制御情報は、チャンネル毎の基準で構成され、仮想連結グループ毎の基準で切り替えられると共に、
全ての逆方向制御情報は、仮想連結グループ毎の基準で構成され、仮想連結グループ毎の基準で切り替えられる
ことを特徴とする請求項９に記載のネットワークシステム。 - 所定の方式のネットワークを基盤とするネットワークシステムであって、
更に、同じ仮想連結グループに所属するメンバチャンネルを斜め補正するための異なるチャンネルによって累積されるネットワーク差分遅延に対する補正のために構成される中央認証サービス配列ブロックを備え、
前記中央認証サービス配列ブロックは、
一時的にデータを記憶するための書き込み管理手段と、
その後与えられたチャンネル用に所定の量のデータを累積し、バースト処理で前記データを記憶装置に送信する手段と、
バースト処理で前記記憶装置からデータを読み出し、チャンネルＦＩＦＯ毎にデータを記憶するために構成される読み出し管理手段と、
与えられた仮想連結グループ用にＦＩＦＯデータを配列して、チャンネルＦＩＦＯを選択的に排出する手段とから成る
ことを特徴とする請求項１に記載のネットワークシステム。 - 前記記憶装置は外部ＤＲＡＭであることを特徴とする請求項１１に記載のネットワークシステム。
- 各ＦＩＦＯのコンテンツを検査し、ＦＩＦＯデータ・コンテンツが閾値より低い場合、読み出し要求を開始する自由動作カレンダから成ることを特徴とする請求項１１に記載のネットワークシステム。
- 全てのカレンダは、チャンネルの同じ順序で作動すると共に、各カレンダは移動させる必要があるデータ量に依存して異なる速度で回転できることを特徴とする請求項１３に記載のネットワークシステム。
- 前記読み出し管理手段の各チャンネルは、個々のＦＩＦＯを有し、そして前記データは各チャンネル毎のＦＩＦＯの時間で１バイト到着することを特徴とする請求項１１に記載のネットワークシステム。
- 外部メモリから記憶又は取り出す前記書き込み及び読み出し管理手段において仮想連結グループの各メンバのためにフレームを処理し、
前記書き込み管理手段は各チャンネルに対して１個のＦＩＦＯを有し、
自由動作カレンダは周期的に前記ＦＩＦＯのコンテンツを前記ＲＡＭに転送し、
前記読み出し管理手段は各チャンネルに対して１個のＦＩＦＯを有し、
自由動作カレンダは前記ＦＩＦＯのコンテンツを検査し、前記ＦＩＦＯのコンテンツが固定の閾値より低い場合、読み出し要求を開始することを特徴とする請求項１３に記載のネットワークシステム。 - 連鎖モジュールを処理するためのネットワークシステムであって、
仮想連結グループのメンバチャンネルの所定伝送スロット順序によってデータ・バイトを再要求し、動的仮想連結グループメンバ変更を処理するために構成され、
中央認証サービスをサポートするために仮想連結グループメンバ資格変更を実行するためにダブルバッファリングを利用する少なくとも２個のバッファと、
１個のバッファから仮想連結グループメンバ資格変更データを読み出す読み出し管理手段及び他の１個のバッファから仮想連結グループメンバ資格変更データを書き込むために構成される書き込み管理手段とから成り、
前記書き込み管理手段及び読み出し管理手段の読み出し及び書き込み機能は前記２個のバッファ間で交互に起きる
ことを特徴とする連鎖モジュールを処理するためのネットワークシステム。 - 前記バッファのそれぞれのバイト容量は前記仮想連結グループのメンバ数と同じ又は大であることを特徴とする請求項１７に記載のネットワークシステム。
- 前記読み出し及び書き込み機能はＣＸＣ要求に従って実行されることを特徴とする請求項１７に記載のネットワークシステム。
- 前記再要求は再要求アルゴリズムに従って実行されることを特徴とする請求項１７に記載のネットワークシステム。
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