JP2008500689A

JP2008500689A - 直接電子検出器

Info

Publication number: JP2008500689A
Application number: JP2007514083A
Authority: JP
Inventors: ルディガー，レインハードメイヤー，; アンガス，イアンカークランド，
Original assignee: Oxford University Innovation Ltd
Current assignee: Oxford University Innovation Ltd
Priority date: 2004-05-27
Filing date: 2005-05-24
Publication date: 2008-01-10
Anticipated expiration: 2025-05-24
Also published as: US20090206428A1; US20070262404A1; WO2005117145A1; EP1756874B1; ATE451721T1; JP4815434B2; US7888761B2; DE602005018206D1; GB0411926D0; EP1756874A1

Abstract

本発明の電子検出器３０は半導体ウェハ１１を備えている。この半導体ウェハは、厚いウェハの一領域をエッチングすることによって形成された最大で１５０μｍ、好ましくは最大で１００μｍの厚さの中央部１２を有する。中央部１２の両面に、ｎ型およびｐ型のコンタクト１６、３１がある。動作の際に、各コンタクトの間に逆バイアスが加えられ、各コンタクトの間の真性半導体材料の層１５に入射する電子が電子−正孔対を発生し、この電子および正孔は、各コンタクトに向かって加速し、そこで信号として検出することができる。導電端子２４、３２がコンタクトと接触し、また、本検出器の活性領域外の半導体ウェハに実装されたＩＣチップ２８、３７内の信号処理回路に接続される。コンタクトは、２次元空間分解能を実現するために、真性層１５の２つの面で直角に延びる条片のアレイの形状をしている。
【選択図】図４

Description

本発明は、１００ｅＶ〜５ＭｅＶの範囲のエネルギーをもつ電子を検出することができる検出器に関する。

１００ｅＶ〜５ＭｅＶの範囲のエネルギーをもつ電子の検出がいくつかの用途、特に、電子顕微鏡において例えば透過型電子顕微鏡（ＴＥＭ）で、あるいは電子エネルギー損失分光計（ＥＥＬＳ）で必要とされる。その用途に応じて、高い空間分解能を実現することが、また場合により、時間積分を必要とせずに個々の電子の計数を実現することが望ましい。

現在、ＴＥＭなどの用途に通常使用される検出器は、光ファイバ結合またはレンズ結合によって電荷結合デバイス（ＣＣＤ）検出器に結合されたシンチレータから成る、間接検出器である。このような間接検出器の例は、de Ruijter, W.J.の「電子顕微鏡に適したスロースキャン電荷結合デバイスカメラの画像化特性および応用（Imaging properties and application of slow-scan charge-coupleddevice cameras suitable for electron microscopy）」、Micron、１９９５年、２６、ページ２４７〜２７５に開示されている。シンチレータに入射する電子が光子を発生させ、この光子はＣＣＤ検出器によって検出される。このような間接検出には、特に２００ｋｅＶ以上の電子エネルギーにおいて、分解能に関する重大な欠点がある。これは、電子および光子の散乱のために、鋭い電子ビームによる光子の広範な分散が発生するからである。特に有害な影響は、光ファイバ支持板からシンチレータに入る電子の後方散乱である。このタイプの事象は、１次電子の入射点から遠く離れた明るい光のスポットを発生させ、それによって高周波信号を減衰させる一方で高周波ノイズの大きな原因となり、したがって高周波検出量子効率（信号対雑音比を理想検出器と比較する目安）を減衰させる。

ＣＣＤ検出器内のさらなるノイズ源は、暗電流ノイズおよび読出しノイズであり、これらはそれぞれ、低照射光量および短露出時間のときに顕著になる。スロースキャンＣＣＤ検出器の場合、ビームは、画像が読み出される間ブランキングされなければならず、この読出しには２ｋ×２ｋカメラの場合で通常１秒を要する。フレーム転送ＣＣＤ検出器を用いて連続取得および連続読出しが可能であるが、その代償として、（活性ＣＣＤアレイが小さいために）分解能が著しく低下し、また（読出しが速いために）読出しノイズが大きくなる。

シンチレータ結合ＣＣＤチップを用いた間接電子検出が定着する前に、Roberts、P.T.E.、J.N. Chapman、およびA.M. Macleodの「ＣＴＢＭ用ＣＣＤベース画像記録システム（A CCD-based image recording-system for the CTBM）、Ultramicroscopy」、１９８２年、８（４）、ページ３８５〜３９６に開示されているように、ＣＣＤチップを電子で直接照射する実験が行われた。しかし、各電子が非常に多くの電子−正孔対を発生させるので、そのウェル容量は、ピクセル当たり４０個の電子の照射量に達しただけである。さらに、ＣＣＤチップ上のＭＯＳ構造は、酸化物層内の電荷トラッピングによるビーム損傷を非常に受けやすい。最後に、中間エネルギーおよび高エネルギーにおいて、電子の横方向の散乱が空間分解能を著しく低下させる。

直接電子検出に関する最近の提案は、Fan, G.Y.らの「ＴＥＭ画像化用ＡＳＩＣベース事象駆動２Ｄデジタル電子カウンタ（ASIC-based event-driven 2D digital electron counter for TEM imaging）」、Ultramicroscopy、１９９８年、７０（３）、ページ１０７〜１１３に開示された試作ピクセル検出器である。この検出器は、ＣＭＯＳＡＳＩＣにバンプボンディングされた高抵抗率検出器チップを備え、このＣＭＯＳＡＳＩＣは、検出器チップの活性領域と整合され、各ピクセル用の増幅器およびカウンタを含む。この設計では、検出器チップは、その下の損傷しやすいＣＭＯＳ回路を入射電子が損傷しないようにするために、入射電子を完全に阻止するのに十分なだけ厚い。これもやはり、著しい横方向の散乱および低品位の空間分解能を意味する。

上記で要約したが、現在の検出器に伴う問題のいくつかまたはすべてを軽減する検出器を製作することが望ましい。

本発明によれば、活性領域を有する半導体ウェハを備え、活性領域の第１の面にｎ型またはｐ型の一方であるコンタクトのアレイがあり、活性領域の反対側の第２の面に少なくとも１つの、ｎ型またはｐ型の他方であるコンタクトがあり、この半導体ウェハの活性領域の厚さが最大で１５０μｍである、電子の検出用の電子検出器が提供される。

作用については、半導体ウェハの各面のコンタクト間に逆バイアスが加えられ、半導体ウェハの活性領域上に入射する電子がコンタクトで信号を発生する。具体的には、入射電子がウェハの半導体材料と相互作用して電子−正孔対を発生する。電子はｎ型コンタクトに向かって加速され、正孔はｐ型コンタクトに向かって加速され、それによって各コンタクトのどちらかまたは両方で検出できる信号が生成される。すなわち、この検出器は入射電子の直接検出を実現する。

複数コンタクトのアレイを使用すると、空間的に分解された検出が実現する。入射電子によって半導体ウェハ内に発生された電子または正孔は、隣接のコンタクトまで加速され、それによってそのコンタクトで信号が生成される。したがって、異なるコンタクトの信号を識別すると入射電子の位置が分解される。好都合には、アレイ内の各コンタクトは条片の形状とされて、条片に垂直の方向の位置を分解する。

１００ｅＶ〜５ＭｅＶの範囲のエネルギーをもつ電子の検出の場合、この検出器は、上記で説明したＣＣＤ検出器を使用する間接型の電子検出器に勝るいくつかの利点をもたらす。本発明の検出器は、著しく高い検出量子効率を有し、時間積分を必要とせずに個々の入射電子を直接検出し、カウントするのに十分なだけ感度がよい。これは、時間分解検出ができ、また付加的な読出しノイズを伴わずに任意の高いフレーム率で画像を得ることができることを意味する。

この検出器は、その活性領域内で、活性領域の第１の面のコンタクトのアレイと、活性領域の第２の面の少なくとも１つのコンタクトとの間に、真性材料の層を含むことがある。この場合、本発明による検出器は、素粒子物理学の実験でＸ線および高エネルギー荷電粒子を検出するのに使用される、周知のＰＩＮダイオード検出器のタイプに類似の構造および動作を有することができる。しかし、本発明による検出器は、このような周知のＰＩＮダイオード検出器よりも薄く、したがって、１００ｅＶ〜５ＭｅＶの範囲のエネルギーをもつ電子の検出において高い空間分解能という顕著な利点をもたらす。その理由を以下で詳細に説明する。

好ましくは、半導体ウェハの活性層は、半導体ウェハの一部分に形成され、この部分は半導体ウェハの残りの部分よりも薄い。

この半導体ウェハの構成は、製造上の便宜をもたらす。厚さが通常３００μｍ〜６００μｍになる、従来の技法によって製作される半導体ウェハを使用することが可能である。半導体ウェハの、活性領域を含むことになる部分は、例えばエッチングによって薄くすることができる。加えて、この半導体ウェハの構成は、薄いために必然的に脆くなる薄い活性領域を半導体ウェハの残りの厚い部分が強化することによって、検出器の全体的な強度を増す。

入射電子によって発生された信号を受け取ることが目的のコンタクトに電気的接続を行うために、検出器は、アレイをなすコンタクトのそれぞれのコンタクトに接触する導電性端子を備えることができる。

第１の構成では、活性領域の第２の面の前記少なくとも１つのコンタクトは、半導体ウェハの活性領域を覆って延びる単一のコンタクトを備える。

この第１の構成では、検出器は、アレイのそれぞれのコンタクトからの各信号の識別によって１次元分解を可能にする。このような１次元検出器は、例えばＥＥＬＳに使用することができる。単一のコンタクトからの信号は監視する必要がなく、したがって、信号を半導体ウェハの両面から送る必要がないので、構造および製造を簡単にするという顕著な利点がもたらされる。

第２の、代替構成では、活性領域の第２の面の前記少なくとも１つのコンタクトは、アレイをなすコンタクトからなり、活性領域の第１および第２の面の各アレイをなすコンタクトは、互いに異なる配列になっている。

この第２の構成は、さらに高度の分解を実現し、２次元分解を可能にする。これは、入射電子によって半導体ウェハ内に発生された各対の電子と正孔が、半導体ウェハの両面の両アレイの各隣接コンタクトまで加速され、それによってその各隣接コンタクトのそれぞれで同時信号を生成するからである。したがって、両面の各コンタクトからの同時発生信号を検出することによって、高度の分解が実現される。コンタクトの形状および配列によって、分解を２次元とすることができる。このような２次元検出器は、例えば、ＴＥＭなどの電子顕微鏡で画像および回析パターンを記録するために使用することができる。

好都合には、各アレイ内のコンタクトは、半導体ウェハの活性領域の各面で異なる方向、好ましくは直交方向に延びる条片の形状をしている。このような配列は、半導体ウェハの片面の、第１の次元の位置を分解する条片と、真性の他の面の、第２の次元の位置を分解する条片とを用いて、２次元の分解を実現する。

有利には、この半導体ウェハはビアを有し、半導体ウェハの活性領域の第２の面でアレイをなすコンタクトに接触する導電端子がそのビアを貫通して、半導体ウェハの第１の面の全導電端子への接続が行われるようにする。この構成は、導電端子の配線を著しく簡単にして、コンタクトからの信号を監視できるようにする。

好ましくは、半導体ウェハの活性領域に入射する電子の検出を行うために、検出器は信号処理回路を含み、この回路は導電端子に接続され、その導電端子が接触するコンタクトからの信号を処理するように構成されている。

有利には、この信号処理回路は、半導体ウェハの活性領域外の表面に実装される少なくとも１つの集積回路チップ内に形成される。

この信号処理回路の、検出器の活性領域外の位置は、半導体ウェハの活性領域での入射電極の検出を妨害せずに、信号処理回路が形成される集積回路チップに入射電子が達しないようにすることが可能であるという顕著な利点を有する。例えば、集積回路チップを、入射電子が向けられる活性領域から十分に離れたところに配置することができ、あるいは集積回路チップを適切な遮蔽によって保護することができる。そうしなければ、１００ｅＶ〜５ＭｅＶの範囲のエネルギーをもつ電子が、特にこの範囲の上端において、集積回路チップを損傷するはずである。

よりよく理解できるようにするために、本発明の実施形態を次に、添付の図面を参照して非限定的な例によって説明する。

本発明による第１の電子検出器１０が、図１〜４に示されている。第１の検出器１０は、１次元検出を行うためのコンタクトの配列を有する。

第１の検出器１０は、高抵抗率を有する真性半導体材料の半導体ウェハ１１を備える。製造の都合上、半導体ウェハ１１はシリコンからなる。代わりに、その他の任意の半導体材料を使用することもできる。シリコン以外の半導体材料がより優れた検出特性をもたらすこともある。

半導体ウェハ１１のほぼ中央の中央部１２は、残りの部分（半導体ウェハ１１の周辺部１３）よりも薄い。周辺部１３は、相対的に脆い中央部１２を強化する。

半導体ウェハ１１は、その最初の厚さが３００μｍから６００μｍの範囲になるように従来の技法を使用して形成することができ、これは周辺部１３の厚さになる。中央部１２は、半導体ウェハ１１の一部を除去することによって形成される。好ましくは、中央部１２はエッチングによって形成され、このエッチングは、エッチング時間を選択することによって中央部１２の厚さの精密な制御を可能にするという利点を有する。このようなエッチングは、中央部１２の縁部１４をしだいに薄くする。中央部１２の厚さは最大で１５０μｍであり、最大で１００μｍが好ましい。この厚さ限度の検出プロセスおよび理由は、後でさらに論じる。

半導体ウェハ１１の第１の面（図３および図４の最上部）で、第１の検出器１０にコンタクト１６のアレイが中央部１２内に配列されて設けられる。各コンタクト１６は、互いに平行に延びる条片の形状をしている。コンタクト１６は、半導体ウェハ１１の中央部１２の両側に２つの群として配列され、各群は、コンタクト１６が延びる方向に直角に走る間隙２３によって分離されている。

コンタクト１６は、半導体ウェハ１１の第１の面１７に注入され、絶縁のために半導体ウェハ１１の第１の面１７に形成される酸化物層１８の下に配置される。酸化物層１８は、半導体ウェハ１１全体にわたって広がり、これは中央部１２および周辺部１３の両方を覆っている。酸化物層１８は、半導体ウェハ１１の材料の酸化物、例えばシリコン酸化物である。代わりに、酸化物層１８を任意の絶縁層、例えば窒化物、あるいは実際のところ他のどんな絶縁誘電体によっても置き換えることができる。

第１の検出器１０には、コンタクト１６のアレイの反対側の、半導体ウェハ１１の第２の面（図３および図４の最下部）にさらなる単一コンタクト１９が設けられ、この単一コンタクトは、コンタクト１６のアレイと向かい合い、少なくともコンタクト１６のアレイの領域にわたって延びている。製造の容易化のために、単一コンタクト１９は、中央部１２および周辺部１３の両方を含めて半導体ウェハ１１全体にわたって延びる。さらなるコンタクト１９は、第１の面１７の反対側の、半導体ウェハ１１の第２の面２０に注入される。

コンタクト１６および１９は両方とも、ドープ半導体材料で形成される。コンタクト１６および１９は、互いに逆の型からなり、すなわち、（１）アレイをなす第１のコンタクト１６がｎ型、コンタクト１９がｐ型、または（２）アレイをなすコンタクト１６がｐ型、コンタクト１９がｎ型、のどちらかである。コンタクト１６とコンタクト１９の間の半導体ウェハ１１の材料は、真性半導体材料の層１５であり、これは使用の際に、検出の電子と相互に作用する。

第１の検出器１０にはさらに、導電端子２４のアレイが設けられ、その各端子は、アレイをなすコンタクト１６のそれぞれのコンタクト１６と接触する。導電端子２４は酸化物層１８上に配置され、エッチングによって酸化物層１８に形成されたウィンドウを貫通してそれぞれのコンタクト１６と接触する。各導電端子２４は、それぞれのコンタクト１６の全長に沿って延び、また、それぞれのコンタクトから中央部１２の縁部を横切って半導体ウェハ１１の周辺部１３まで延びる。また、コンタクト１９の最も外側の面にも、導電端子２９が設けられる。

半導体ウェハ１１の第１の面にはまた、それぞれがリングの形状の一組のガード（guard）コンタクト２１が、中央部１２でコンタクト１６に隣接する半導体ウェハ１１の活性領域と、後でさらに説明する集積回路チップ２８との両方を囲んで設けられる。ガードコンタクト２１は、半導体ウェハ１１の第１の面１７に注入され、酸化物層１８の下に配置される。それぞれのガードコンタクト２１に各端子が接触する、一組のガード端子２２。ガード端子２２は、酸化物層１８上に堆積され、エッチングによって酸化物層１８に形成されたウィンドウを貫通して、それぞれのコンタクト２１と接触する。各ガード端子２１は、それぞれのコンタクト２１の全体を覆って延びる。一般に、２つ以上のガードコンタクト２１があり得る。個々のガードコンタクト２１およびガード端子２２は、下付の文字ａ、ｂ、およびｃによって区分されている。最も内側のガードコンタクト２１ａは、導電端子２４の端部とインターデジタル形になっているフィンガー２５を含み、フィンガー２５は、コンタクト１６のアレイまで延びるが、オーバラップはしない。

導電端子２４は、周辺部１３で半導体ウェハ１１の表面に実装された１群の集積回路チップ２８に接続される。集積回路チップ２８は、従来のバンプボンディング技術によって端子２４に接続される。集積回路チップ２８は、ＣＭＯＳＡＳＩＣが望ましい。集積回路チップ２８は、後で詳しく説明するように、入射電子の検出を行うコンタクト１６のアレイからの信号を処理するための信号処理回路のいくつかの要素を提供する。集積回路チップ２８が、第１の検出器１０の中央部１２内の活性領域外に配置される結果、集積回路チップ２８は、入射電子のビームを制限すること、および／または集積回路チップ２８に適切な遮蔽を設けることのどちらかによって、第１の検出器１０の活性領域に入射する電子から保護することができる。

半導体ウェハ１１の第１の面で、酸化物層１８上に堆積されたコンタクト端子２７が集積回路チップ２８に接続され、そこから外側に延びる。コンタクト端子２７、ガード端子２２、および半導体ウェハ１１の第２の面でコンタクト１９と接触する導電端子２９は、すべて外部回路２６に接続される。外部回路２６は、いくつかのコンタクト端子２７を介してコンタクト１６のアレイにバイアス電圧を与え、また、その他のコンタクト端子２７を介して集積回路チップ２８からデジタル出力信号を受け取る。加えて、外部回路２６は、さらなるコンタクト１９およびガードコンタクト２１に、それぞれ導電端子２９およびガード端子２２を介して、バイアス電圧を与える。

第１の検出器１０では、半導体ウェハ１１の第２の面のコンタクト１９によって受け取られた信号は、監視されない。したがって、コンタクト１９と信号処理回路の間のいかなる電気的接続も行う必要がない。これは検出器１０の構造を、したがってその製造を大幅に簡略化する。

図５〜９に、本発明による第２の検出器３０が示されている。第２の検出器３０は、コンタクトの配置のいくつかの変更を除き、基本的に第１の検出器１０と同じ構造を有して２次元検出を行う。簡潔にするために、第１の検出器１０と第２の検出器３０で共通の要素に関しては、同じ参照数字を使用し、その説明を繰り返さない。

第２の検出器３０は、第１の検出器１０におけるのと同じ構造をもつ半導体ウェハ１１を有する。

第２の検出器３０はまた、半導体ウェハ１１の第１の面に、第１の検出器１０におけるのと同じ構造および配列になっているコンタクト１６のアレイを有する。しかし、第２の検出器３０は、第１の検出器１０のコンタクト１９とは異なるコンタクト３１を半導体ウェハ１１の第２の面に有する。具体的には、第２の検出器３０に、半導体ウェハ１１の第２の面で互いに平行に延びる条片の形状をした複数のコンタクト３１からなる、さらなるアレイが設けられる。このさらなるアレイをなすコンタクト３１は、コンタクト１６のアレイとの関係を示すために図５に示されているが、実際には、さらなるアレイをなすコンタクト３１は、図７〜９で最もよく分かるように半導体ウェハ１１の第２の面に形成されている。さらなるアレイのコンタクト３１は、半導体ウェハ１１の第２の面２０に注入され、半導体ウェハ１１の第２の面２０に形成された酸化物層３８の下に配置される。酸化物層３８は半導体ウェハ１１全体にわたって延び、これは中央部１２および周辺部１３の両方を覆う。酸化物層３８は、半導体ウェハ１１の材料の酸化物、例えばシリコン酸化物である。

さらなるアレイをなすコンタクト３１は、半導体ウェハ１１の第１の面にアレイをなすコンタクト１６と同じ構成になっているが、アレイをなすコンタクト１６が延びる方向に直角の方向に延びる。コンタクト１６のアレイとコンタクト３１のさらなるアレイは、対面し、半導体ウェハ１１のほぼ同じ領域にわたって延び、この領域は、使用の際に第２の検出器３０の活性領域として働く。

同様に、第２の検出器３０は、さらなる導電端子３２を有し、その各端子は、さらなるアレイのそれぞれのコンタクト３１と接触する。さらなる導電端子３２は、酸化物層３８上に堆積され、エッチングによって酸化物層３８内に形成されたウィンドウを貫通して、それぞれのコンタクト３１と接触する。各さらなる導電端子３３は、それぞれのコンタクト３１の全長に沿い、それぞれのコンタクト３１を超えて、活性領域外の、中央部１２の領域に延びる。加えて、さらなる導電端子３２は、すべての導電端子２４および３２に至る接続が半導体ウェハ１１の同じ面で行われるようにするために、以下のように配置される。

半導体ウェハ１１はビア３３を用いて形成され、このビアは、中央部１２内ではあるが第２の検出器３０の活性領域外で、かつガードコンタクト２１の外側で半導体ウェハ１１を貫通する。別個のビア３３は、さらなるコンタクト３３のそれぞれ１つと整合される。製造中、ビア３３はエッチングによって形成され、したがって先細状の内面３４を有する。半導体ウェハ１１の各面の酸化物層１８および３８は、ビア３３の先細状の内面３４を取り囲んで延びることによって、相互接続される。

さらなる導電端子３２はそれぞれ、酸化物層１８または３８上に堆積された接続部３５を有する。接続部３５は、それぞれの導電端子３２からビア３３を貫通し、さらなるアレイをなすコンタクト１６が形成されている半導体ウェハ１１の第１の面まで延びる。さらに、さらなる導電端子３２はそれぞれアーム３６を含み、このアームは、それぞれの接続部３５から半導体ウェハ１１の中央部１２を超え、半導体ウェハ１１の周辺部１３まで延びる。

さらなる導電端子３２のアーム３６は、半導体ウェハ１１の第１の面１７の周辺部１３に実装されたさらなる集積回路チップ３７に接続される。集積回路チップ３７は、従来のバンプボンディング技術によって端子２４に接続される。集積回路チップ３７は、ＣＭＯＳＡＳＩＣが望ましい。したがって、ビア３３を介するさらなる導電端子３２を形成すると、半導体ウェハ１１の同じ面、すなわち第１の面１７で、コンタクト１６および３１の両方のアレイに至る接続を行うことが可能になる。第２の検出器３０では、信号処理回路の諸要素は、さらなる導電端子３２に接続されたさらなる集積回路チップ３７内、ならびに第１の導電端子２４に接続された集積回路チップ２８内に形成される。

半導体ウェハ１１の第２の面で、酸化物層１８上に堆積されたさらなるコンタクト端子３９が、さらなる集積回路チップ３７に接続され、そこから外側に延びる。さらなるコンタクト端子３９は、さらに外部回路２６に接続される。

次に、２つの検出器１０および３０の動作を説明する。

検出器１０および３０を使用するために、逆バイアスが供給源（図示せず）によって、半導体ウェハ１１の両面のコンタクト１６と１９の間、またはコンタクト１６と３１の間に加えられる。逆バイアスのもとで、検出器１０または３０の活性領域内の真性材料の層１５では、電荷キャリアが欠乏する。

バイアス電圧はまた、ガードコンタクト２１ａ、２１ｂ、および２１ｃにも以下のように加えられる。最も内側のガードコンタクト２１ａは、半導体ウェハ１１の第１の面のコンタクト１６と同じ電位に保持される。これは、半導体ウェハ１１の活性領域外で発生した漏洩電流がコンタクト１６に達しないようにするためである。最も外側のガードコンタクト２１ｃは、半導体ウェハ１１の第２の面のコンタクト１９または３１と同じ電位に保持される。これは、半導体ウェハ１１の切断ダイの各縁部間の漏洩電流を防止するためである。中間のガードコンタクト２１ｂは、最も内側のコンタクト２１ａと最も外側のコンタクト２１ｃの中間の電位に保持される。望ましい場合には、さらなる中間ガードコンタクト２１ｂを使用することができる。

（少なくとも）１００ｅＶ〜５ＭｅＶの範囲のエネルギーをもつ電子が検出器１０または３０の活性領域に入射したとき、電子は真性材料の層１５と相互作用し、電子が（シリコン中で）失う３．６５ｅＶのエネルギー当たり１対の割合で、電子−正孔対を発生する。したがって、多数の電子−正孔対が発生される。例えば、半導体ウェハの中央部１２内の厚さが５０μｍの活性領域の場合、電子は約１５ｋｅＶのエネルギーを失うことがあり、これは約４０００の電子−正孔対の発生に相当する。

逆バイアスを加えられた電界内で、正孔は隣接するｐ型コンタクト（具体的な構造に応じて、コンタクト１６、１９、または３１のいずれかであり得る）に向かって加速され、同様に、電子は隣接するｎ型コンタクト（やはりコンタクト１６、１９、または３３のいずれかであり得る）に向かって加速される。コンタクト１６および３１の各アレイの、それぞれの隣接するコンタクト１６または３１に達する電子および正孔は信号を発生し、この信号は、それぞれの導電端子２４または３２を通過して信号処理回路に至る。これらの信号は、信号処理回路によって処理されて、検出器１０または３０に入射する電子の検出が行われる。したがって、第１の検出器１０の活性領域は、真性材料の層１５の、コンタクト１６に隣接する領域であり、同様に、第２の検出器３０の活性領域は、真性材料の層１５の、コンタクト１６および１９に隣接する領域である。

入射電子が、コンタクト１６および３１の隣接する各コンタクトで信号を生成するので、コンタクト１６のアレイ内の異なるコンタクト１６からの各信号、およびコンタクト３１のさらなるアレイ内の異なるコンタクト３１からの各信号を識別すると、検出結果において空間分解能が実現する。

第１の検出器１０の場合には、アレイをなすコンタクト１６は、コンタクト１６が延びる方向に垂直の１次元の空間分解能を実現する。２つの別個の群としたコンタクト１６の配列は、垂直の方向に限定された空間分解能を実現し、第１の検出器１０と入射電子のビームとの整合を容易にするという利点を有する。

第２の検出器３０の場合には、コンタクト１６のアレイは１方向の空間分解能を実現し、コンタクト３１のさらなるアレイは直角方向の分解能を実現し、それによって２次元空間分解能を実現する。もちろん、コンタクト１６とコンタクト３１の他の配列も同様に空間分解能を実現することができるが、説明した実施形態でのコンタクト１６とコンタクト３１の特定の配列は特に、実施するのに都合よく、また簡単である。

中央部１２内の活性領域で半導体ウェハ１１が相対的に薄いことは、従来の技法を使用して３００μｍ〜６００μｍの範囲で製造される半導体ウェハの典型的な厚さを有する同等の構造の使用と比べて、顕著な利点をもたらすことが認められた。具体的には、電子の軌跡が受ける空間拡散が著しく少なく、ほとんどの電子の軌跡が比較的まっすぐであるために、空間分解能は著しく向上する。このことは、検出器の動作を予測するための詳細なモンテカルロシミュレーションを使用して示された。このようなシミュレーションの結果は、図１０および図１１に示されている。図１０および図１１どちらも、シリコン中での３００ｋｅＶの電子の、５０の軌跡のモンテカルロシミュレーションを示す。図１０は、真性層の厚さが３００μｍの場合を示し、この厚さは、本発明によるものではないが、従来の技法を使用して製造されるシリコンウェハの典型的な厚さの範囲のほぼ最小限である。図１１は、半導体ウェハ１１が活性領域で５０μｍの厚さであり、したがって本発明による場合を示す。

図１０および図１１から、図１０に示された厚い半導体ウェハ１１の軌跡が大きな横方向の拡散を受けるのに対して、図１１に示された本発明の例の場合には、拡散はずっと少なく、ほとんどの電子が比較的まっすぐの経路で検出器を通過することが明らかである。電子−正孔対がほぼ軌跡全体に沿って発生されるので、図１０に示された厚い場合での横方向の大きな拡散は、約１００〜２００μｍよりも良好な分解能を不可能にするはずである。対称的に、図１１に示された本発明の例では、ずっと改善された分解能が得られる。

したがって、本発明は、活性領域で厚さが最大で１５０μｍの半導体ウェハ１１の使用を要する。最も有用なデバイスは、厚さが最大で１００μｍであることが予想される。驚くべきことに、このような厚さの検出器は、時間積分を必要とせずに個々の電子の検出を可能にするのに十分な信号を生成する。

半導体ウェハ１１の活性領域の厚さを低減して、分解能を向上させることができる。原理上は半導体ウェハ１１の活性領域の厚さを望ましいだけ低減することができるが、最小厚さに関して、考慮すべき２つの実用上の事項がある。第１の事項は、薄い半導体層は非常に脆くなるので、半導体ウェハ１１の活性領域での十分な強度を保持することである。しかし周辺部１３を厚くすると中央部１２が強化される。第２の事項は、発生される電子−正孔対の数が半導体ウェハ１１の活性領域を薄くするにつれて減少するので、十分な大きさの信号を得ることである。これらの事項に基づき、ほとんどの検出器は厚さが少なくとも２０μｍになると予想されるが、それでもなお、増大される脆弱性が容認されるならば、また十分に感度のよい信号処理回路が使用されるならば、より薄いものを使用することもできる。

コンタクト１６およびさらなるコンタクト３１の寸法に関して、アレイをなすコンタクト１６、およびさらなるアレイをなすコンタクト３１の各ピッチは、半導体ウェハ１１内の電子軌跡の拡散によりもたらされる分解能と一致するように、またはそれよりわずかに大きくなるように選択することができる。この拡散は、半導体ウェハ１１の活性領域の厚さ、および選択される半導体材料によって決まる。拡散は、図１１に示されたタイプのモンテカルロシミュレーションなどシミュレーションを使用して予測することができ、あるいは実験的に求めることもできる。ほとんどの実用的なデバイスの場合、そのピッチは最大で１００μｍ、通常では最大で５０μｍになり、典型的な値は約２０μｍである。このピッチは最小で１０μｍになると予想される。

コンタクト１６および３１の幅に関して、アレイをなすコンタクト１６または３１の所与のピッチに対して、（ａ）静電容量を低減するために望ましい、コンタクト１６または３１の幅の低減と、（ｂ）コンタクト１６または３１の抵抗を低減するために望ましい、コンタクト１６または３１の幅の増大とのバランスがある。実際には、コンタクト１６または３１の幅と、コンタクト１６または３１の間隙との最適な比は、約１：１になると予想される。

検出器１０および３０では、コンタクト１６、１９および３１は、半導体ウェハ１１のそれぞれの面１７および２０に注入される。しかし、代わりに、基本的に同じ配列で同じ効果を有するコンタクトを従来技法によって堆積させることができ、あるいは半導体ウェハの一体部分として形成することもできる。同様に、検出器１０の単一ＰＩＮ（ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ）ダイオード構造に代わるものとして、より複雑な構造を用いて同じように検出を実現することもできる。１つの可能性は、アバランシェダイオード構造を用いることであり、これは、検出器の後面のコンタクト１９または３１に隣接する追加のアバランシェ層以外は、検出器１０と類似の構造を有する。このアバランシェ層は、隣接コンタクトと逆の型である。

第１の検出器１０および第２の検出器３０は、次に説明する従来の半導体技法を使用して製造することができる。

第１の検出器１０を製造するために、まず半導体ウェハ１１が従来技法を使用して製作される。半導体ウェハ１１は最初、その領域全体にわたって厚さが同じで、通常３００μｍ〜６００μｍである。半導体ウェハ１１の両面が研磨され、酸化されて酸化物層１８を生成し、また半導体ウェハの第２の面にも酸化物層を生成し、両方が厚さ約１〜２μｍである。半導体ウェハ１１の第２の面の、中央部１２の所望の領域内の酸化物層は、エッチバックマスクおよびプラズマエッチングを行うリソグラフィによって除去される。続いて中央部１２は、半導体ウェハ１１の露出材料をＴＭＡＨエッチングすることによって形成される。エッチング時間を精密に制御すると、中央部１２の厚さの制御が可能になる。例えば、半導体ウェハ１１の最初の厚さが３５０μｍで、中央部１２の所望の厚さが５０μｍの場合は、０．３８μｍ／分のエッチング速度で、約１１時間を要する。

次いで、マスクが半導体ウェハ１１の第１の面の酸化物層１８上にリソグラフィで形成されて、その面に所望の形状の全コンタクトを露出し、すなわちコンタクト１６のアレイ、およびガードコンタクト２１を形成する。次いで、酸化物層１８の露出部分を除去するためのプラズマエッチングが実施されて、ウィンドウが残る。半導体ウェハ１１の第２の面に残っている酸化物もまた、プラズマエッチングによって除去される。

次いで、コンタクト１６および１９は、適正なドーパントを注入することによって形成される。この注入は、半導体ウェハ１１の第１の面で、酸化物層１８内に形成されたウィンドウを通して行われて、コンタクト１６のアレイおよびガードコンタクト２１を形成する。

急速熱アニーリングを実施した後、半導体ウェハ１１の両側の面全体が、通常第１の面で約２μｍの厚さ、第２の面で１μｍの厚さの金属で被覆される。第２の面に堆積された金属層は、導電端子２９を構成する。この堆積された金属層は、種々の端子を所望の形状にして半導体ウェハの第１の面に設けるために、半導体ウェハ１１の第１の面でリソグラフィによりプラズマエッチングされる。

要約すると、第１の検出器１０の製造は、以下のプロセスフローによって要約することができる。
０ＦＺＨｉｇｈ−Ｒｅｓｎ型４インチ（１０．２ｃｍ）ウェハ、両面研磨済み
１湿式酸化、１〜２μｍ、両面
２エッチバックマスクを用いたリソグラフィ（後面）
３後面の露出酸化物層をプラズマエッチング
４活性領域の所望の厚さまでのＴＭＡＨエッチバック
５酸化物マスクを用いたリソグラフィ（前面）
６前面の露出酸化物層をプラズマエッチング
７後面の残留酸化物層をプラズマエッチング
８レジストを剥離
９両面に薄い保護酸化物層を成長させる
１０前面コンタクト注入（前面）
１１後面コンタクト注入
１２高速熱アニーリング
１３短酸化物エッチング（５０〜１００ｎｍ）
１４前面に金属堆積（２μｍ）
１５後面に金属堆積（１μｍ）
１６前面にレジスト
１７メタルマスクを用いたリソグラフィ（前面）
１８前面の露出アルミニウムをプラズマエッチングし、レジストを除去

第２の検出器３０は、同等のプロセスを使用して製造することができ、ビア３３を形成する追加のエッチングステップを伴い、また、半導体ウェハ１１の第１の面にコンタクト１６のアレイを形成するのと同じ方法で、半導体ウェハ１１の第２の面にコンタクト３１のさらなるアレイを形成する追加のステップを伴う。この場合、半導体ウェハ１１の第２の面のリソグラフィステップに関して、フォトレジストマスクは、中央部１２と周辺部１３の異なる高さを覆う適正な被覆性を確保するために、スピンオン（spin-on）技法によってではなく噴霧によって施される。したがって、第２の検出器３０のプロセスフローは、以下のように要約することができる。
１熱酸化（両面）
２レジストを前面にスピンオン
３レジストを後面にスピンオン
４ビアマスクを前面にリソグラフィ
５空洞マスクを後面にリソグラフィ
６レジストを生成
７露出酸化物をエッチング
８ＴＭＡＨエッチングして後面から中央部１２を形成し、前面からビア３３を形成
９後面にｐ型逆ドーパントのイオン注入
１０残留酸化物をエッチング
１１熱酸化（両面）
１２レジストを前面にスピンオン
１３レジストを後面に噴霧
１４前面条片マスクをリソグラフィ（前面）
１５後面条片マスクをリソグラフィ（後面）
１６レジストを生成
１７露出酸化物をエッチングしてウィンドウを形成
１８イオン注入、ｐ型、前面
１９イオン注入、ｎ型、後面
２０すべての注入物をドライブインするための熱アニーリング
２１金属を前面に堆積
２２金属を後面に堆積
２３レジストを前面にスピンオン
２４レジストを後面に噴霧
２５前面金属マスクをリソグラフィ
２６後面金属マスクをリソグラフィ
２７レジストを生成
２８露出金属をエッチング（両面）
２９不活性化（両面）
３０レジストを前面にスピンオン
３１ウィンドウマスクを前面にフォトリソグラフィ
３２レジストを生成
３３前面をウィンドウエッチング

ステップ９で注入される逆ドーパントは、第２の面のさらなる各コンタクト３１間の導電表面チャネルを防ぐ。これは、ＣＭＯＳ技術におけるチャネルストップ注入と同様である。ステップ１９でｎ条片注入に使用される注入量は、中程度のｐ型の材料に取り囲まれて形成される条片が確実にｎ型になるようにするために、ステップ９よりも多い。

次に、検出器１０および３０の信号処理回路を説明する。まず図１２に示された第２の検出器３０の信号処理回路を説明することが最も都合がよい。この信号処理回路は、図１２で破線の外郭線内に示されている集積回路チップ２８、さらなる集積回路チップ３７、および外部回路２６の中に形成される。

図１２で、半導体ウェハ１１は、ダイオード４１のアレイとして概略的に示されている。各ダイオード４１は、それぞれのコンタクト１６とそれぞれのコンタクト３１の間の半導体材料からなる連続層１５の、実質上１つのダイオードを構成する部分を表す。コンタクト１６に接触する導電端子２４、およびコンタクト３１に接触するさらなる導電端子３２もまた、図１２に示されている。図１２の半導体ウェハ１１の外部の要素は、信号処理回路を構成する。信号処理回路のすべての要素を集積回路チップ２８および３７の中に形成することができ、あるいは、その要素の一部を、出力端子５８を介して集積回路チップ２８および３７に接続された別の部品内に形成することもできる。

導電端子２４および３２は、それぞれの増幅回路４２および４３に接続される。各増幅回路４２および４３は、複数の増幅器４４を含み、その各増幅器はそれぞれの導電端子２４または３２に接続される。増幅器４４は、それぞれのコンタクト１６または３１からの信号を増幅し、ある閾値を超える受信電荷パルスをデジタル出力信号に変換するように構成されている。例えば、各増幅器４４は、受信信号を増幅する増幅器段と、受信信号が閾値を超えているか未満であるかを表すデジタル出力信号を出力する閾値検出段とによって形成することができる。

増幅器回路４２および４３から出力される信号は、それぞれの分裂事象識別回路４５および４６に供給され、この識別回路は、（１）それぞれのコンタクト１６または３１と整合された半導体材料の層１５の一部分に電子の検出によってもたらされる、単一のコンタクト１６または３１からの信号と、（２）隣接する２つのコンタクト１６または３１の中間にある半導体材料の層１５の一部分に入射する電子によってもたらされる、隣接する２つの両コンタクト１６または３１からの信号とを識別するように構成される。

具体的には、分裂事象識別回路４５および４６は、主ＡＮＤゲート４７、および中間ＡＮＤゲート４８によって構成される。

各コンタクト１６または３１からの信号は、そのコンタクト１６または３１と結合するそれぞれの主ＡＮＤゲート４７の入力端子に供給される。加えて、それぞれの所与の主ＡＮＤゲート４７の反転入力端子には、この所与の主ＡＮＤゲート４７と結合するコンタクト１６または３１（もちろん、アレイの縁部のコンタクト１６または３１を除く）に隣接する２つのコンタクト１６または３１からの信号が供給される。したがって、主ＡＮＤゲート４７は、関連付けられたコンタクト１６または３１が検出事象を示す信号を出力するが、その隣接する両コンタクト１６または３１はどちらも検出事象を示すそのような信号を出力しない場合に、信号を出力する。

加えて、対をなす各隣接コンタクト１６または３１からの信号は、それぞれの中間ＡＮＤゲート４８の入力端子に供給される。したがって、中間ＡＮＤゲート４８は、隣接する２つの両コンタクト１６または３１が検出事象を示す信号を出力したときに信号を出力する。

したがって、分裂事象識別回路４５および４６の全体的な効果は、（１）関連付けられた主ＡＮＤゲート４７から出力される信号として検出される、単一のコンタクト１６または１９からの信号と、（２）中間ＡＮＤゲート４８から出力される信号として検出される、隣接する２つのコンタクト１６または３１からの信号とを識別することである。したがって、分裂事象識別回路４５および４６を使用すると、隣接コンタクト１６または３１からの情報を組み合わせることによって空間分解能が向上する。電子が、隣接するコンタクト１６または３１の中間にある半導体材料の層１５のある部分に入射したときに、その電荷は、これら隣接する２つのコンタクト１６または３１の間で分配される。分裂事象識別回路は、余分の分解能を得るためにこれを利用する。この余分の分解能は、検出器１０が電荷を集めるのではなく電子をカウントするように構成されているからこそ可能になる。

加えて、分裂事象識別回路４５および４６は、感度が改善するという利点を有する。この利点は図１３および図１４に示されており、各図は、濃い黒線で示されたピクセル境界線を基準とする入射位置の関数としての、電子の検出の確率の３次元表面プロットである。図１３には４本の曲線があり、１本が単一ピクセル内のみの検出の確率、１本が単一ピクセルとｚ方向の隣接ピクセルとによる共同検出の確率、１本が単一ピクセルとｙ方向の隣接ピクセルとによる共同検出の確率、１本が単一ピクセルと斜めに隣接するピクセルとによる共同検出の確率である。分裂事象識別回路が設けられていない場合には、実質上単一ピクセルだけが使用される。したがってその点広がり関数は、単一ピクセルのみの場合の曲線によって示されているように相対的に広く、他の曲線の情報は実質上失われる。対照的に図１４は、分裂事象識別回路４５および４６が存在する場合を示す。ある部分の入射位置について、隣接する２つのピクセル上でのある確率の検出があることが図１３から分かり、したがって図１４に示されているように、分裂事象識別回路が使用される場合には、点広がり関数は、図１４で水平面によって示されている理想的な単独ピクセルよりも鋭い。実際のところ、この点広がり関数は、コンタクト１６および３１のピッチによって画定される物理的なピクセルサイズよりも鋭い。ピクセルの数は実質的に、コンタクト１６または３１の特定のアレイ内のコンタクト１６または３１の数の２倍であるので、その結果得られる画像は、通常のナイキスト限度を超える情報を含む。

上記で説明した分裂事象識別回路４５および４６の具体的な論理回路は、簡単にするために好ましいが、同様な効果は他の論理回路によっても実現することができる。

分裂事象識別回路４５および４６からの信号は、それぞれの２進エンコーダ４９および５０に供給され、このエンコーダは、分裂事象識別回路４５および４６によって出力された論理信号を、それぞれのアレイをなすコンタクト１６または３１に沿った、検出事象の１次元位置を表すアドレスに変換する。加えて、各２進エンコーダ４９または５０は、どの検出事象が検出されたときにも事象信号を発生し、複数の検出事象が同時に検出されたときには禁止信号を発生する。

２進デコーダ４９および５０の両方からの信号は、一致検出器５１に供給される。一方の２進デコーダ５０からの信号は、２つの２進デコーダ４９および５０の絶対電位を分離する結合回路５２を介して、一致検出器５１に供給され、この絶対電位は、コンタクト１６と３１の間に加えられる逆バイアスのために異なっている。

一致検出器５１は、コンタクト１６のアレイからの信号がコンタクト３１のアレイからの信号と時間的に一致するときを検出する。このような一致は、２つの２進デコーダ４９および５０からの２つの事象信号を監視することによって検出される。このような一致信号を検出したときに、一致検出器５１は、コンタクト１６および３１の両方のアレイ内での位置を表す、ピクセルのアドレスを２次元で表したピクセルのピクセル番号と一緒に事象信号を出力する。

しかし、一致検出器５１は、２進エンコーダ４９または５０のどちらか一方から、複数の事象信号が同時に検出されたことを示す禁止信号を受け取ったときには、出力を生成しない。その理由は、２つの電子の同時検出の場合には、コンタクト１６および３１の各コンタクトの異なる組合せに対応するそれぞれ異なる可能な位置があるために、その位置を分解することが困難なことである。このような除外は、検出効率を低下させるという犠牲を払って検出位置の誤りの発生を防止する。

一致検出器５１からの信号は、ＦＩＦＯ（先入れ先出し）バッファ５３に供給される。ＦＩＦＯバッファ５３に格納されたピクセルアドレスは、フレームメモリ５４のアドレス入力端子に供給される。このフレームメモリは、１秒当たり最大１００×１０^６事象の事象率に対応できる高速（例えば２００ＭＨｚ）のパイプラインＺｅｒｏＢｕｓＴｕｒｎａｒｏｕｎｄＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙが好ましい。インクリメンタ５５が、フレームメモリ５４のデータ入出力端子に接続されて、検出事象に対応するフレームメモリ５４内の各ピクセルがインクリメントされるようにする。その結果、フレームメモリ５４は、ピクセルアドレスによって同定されるそれぞれのピクセルに、検出された電子の個数を記憶する。

フレームメモリ５４は、後のフレームが蓄積されている間に前のフレームを読み出すことができるように、いくつかの画像バンクを含む。

記憶された画像の読出しを行うために、信号処理回路は、１つのフレームの各アドレスをインクリメントして読み出す読出しアドレス発生器５６を有する。読出し発生器５６およびＦＩＦＯバッファ５３からの各アドレスは、フレームメモリ５４のアドレス入力部に供給される前に、アドレスマルチプレクサ５７で一緒に多重化される。フレームメモリ５４から読み出された信号は、半導体ウェハ１１の表面に形成することができる出力端子５８に供給される。

図１２に示された信号処理回路は、次のような構成である。増幅器回路４２、分裂事象識別回路４５、および２進バイナリエンコーダ４９は、集積回路チップ２８内に構成される。増幅器回路４３、分裂事象識別回路４６、２進バイナリエンコーダ５０、および結合回路５２は、さらなる集積回路チップ３７内に構成される。一致検出器５１、およびその後段の各要素は、好ましくは利用者書込み可能（field programmable）ゲートアレイ内の、外部回路２６に構成される。一代替形態として、すべての信号処理回路を、半導体ウェハ１１上に実装される集積回路チップ２８および３７の中に形成することもできる。

第１の検出器１０の信号処理回路は、半導体ウェハ１１の第２の面の単一コンタクト１９からの信号が監視されないために増幅器回路４３、分裂事象識別回路４６、結合回路５２、および一致検出器が省かれていることを除いて、図１２に示され、上記で説明した第２の検出器３０と同じである。この場合、もう１つの代替形態は、各コンタクト１６で検出された事象を直接カウントするためのカウンタ回路を接続することであり、この代替形態は、大きいカウント速度を実現するという利点を有する。

上記で説明した検出器１０および３０は主として、透過型電子顕微鏡（ＴＥＭ）で検出される電子の典型的なエネルギーである１０ｋｅＶよりも大きいエネルギーをもつ電子を検出することを意図したものである。その他の用途では、１０ｋｅＶ未満の電子、例えば後方散乱される電子を検出することが望ましい。この１０ｋｅＶ未満の低い範囲の部分、特に１００ｅＶに近付く部分では、検出の感度が不十分なことがある。しかし感度は、（ａ）前に述べたアバランシェダイオード構造など代替の半導体構造を使用する、（ｂ）増幅器４４の感度を調整する、および／または（ｃ）低温で動作させてバックグラウンドノイズを低減する、などの方策を取ることによって十分な感度を実現するように改善できることが予期される。検出範囲の低い部分についてのこの条件を受けて、検出器１０および３０は、１００ｅＶ〜５ＭｅＶの範囲のエネルギーをもつ電子を検出することができる。これらの検出器は、時間積分を必要とせずに入射電子を直接検出しカウントするのに十分なだけ感度がよい。したがって検出器１０、３０は、このような電子の検出を必要とするどんな用途にも使用することができる。１つの具体的な用途は電子顕微鏡、特に透過型電子顕微鏡（ＴＥＭ）にある。しかし、検出器１０、３０は、電子エネルギー損失分光計（ＥＥＬＳ）など、電子の検出を必要とするその他の用途にも同様に適用可能である。

検出器１０および３０は、相対的に高い空間分解能、および相対的に高い量子効率を実現する能力がある。相対的に高い空間分解能を実現する理由は、図１０および図１１を参照して前に説明している。相対的に高い量子効率は図１５に示されており、この図は、ピクセルサイズが１５μｍの検出器１０または３０が実線で示され、ピクセルサイズが３０μｍのＣＣＤカメラが破線で示された両方の、３００ｋｅＶの電子の検出における検出量子効果（ＤＱＥ）を空間周波数の関数として示している。各ナイキスト限度は垂直線で示されている。分裂事象識別回路によって、検出器１０または３０は、そのナイキスト周波数を超える情報をもたらすことができる。図１５から、検出器１０または３０のＤＱＥは、現在のＣＣＤカメラよりも著しく高いと予想されることが明らかである。ＣＣＤカメラについては、示されたグラフは照射量の上限であることに留意されたい。低照射量の場合、および短露光時間の場合には、そのＤＱＥは、暗電流および読出しノイズによってさらに悪化する。検出器１０または３０については、示されたグラフは低照射率の限界であり、非常に高い照射率では、重なり合う事象の数が増加するためにそのＤＱＥは減少する。ＣＣＤカメラとは違って、検出器１０または３０は、画像取得と同時にフレーム速度で読み出すことができ、この速度はコンピュータへの転送速度によってのみ制限される。この大きなフレーム速度は、ＥＥＬＳへの一次元検出器１０の適用の場合に特に重要である。また、各事象の記録は、１０ｎｓまたはそれより速いタイミング分解能で保存することができ、したがって電子顕微鏡によって実施されるべき新規の実験が可能になるかもしれない。

本発明による検出器１０および３０は、１００ｅＶ〜５ＭｅＶの範囲のエネルギーをもつ電子を検出するように設計されたが、これらの検出器は、この範囲外のエネルギーをもつ電子を検出するのにも、また、相当するエネルギーをもつその他の荷電粒子を検出するのにも適すると予期される。他の荷電粒子の半導体との相互作用は同様であり、電子の検出の場合と同じ利点がもたらされる。

第１の電子検出器の概略平面図である。図１の破線の外郭線内の、第１の電子検出器の一部の詳細平面図である。図２の線III−IIIに沿った、第１の電子検出器の断面図である。図２の線IV−IVに沿った、第１の電子検出器の断面図である。第２の電子検出器の概略平面図である。図５の破線の外郭線内の、第２の電子検出器の一部の詳細平面図である。図５および図６の反対側から見た、図５の破線の外郭線内の、第２の電子検出器の一部の詳細平面図である。図６の線ＶＩＩＩ−ＶＩＩＩに沿った、第２の電子検出器の断面図である。図６の線ＩＸ−ＩＸに沿った、第２の電子検出器の断面図である。厚さ３００μｍの半導体ウェハに入射する３００ｋｅＶの電子のモンテカルロシミュレーションの画像である。厚さ５０μｍの半導体ウェハに入射する３００ｋｅＶの電子のモンテカルロシミュレーションの画像である。第２の電子検出器の信号処理回路の図である。単一ピクセル、ならびに単一ピクセルと隣接ピクセルとの共同による、電子の検出の確率の３次元表面プロット図である。分裂事象識別が用いられた場合の、電子の検出の有効確率の３次元表面プロット図である。空間周波数に対する、第１および第２の検出器の検出量子効率と、ＣＣＤカメラの検出量子効率のグラフである。

Claims

電子の検出用の電子検出器であって、
活性領域を有する半導体ウェハを備え、
前記活性領域の第１面にｎ型またはｐ型の一方であるコンタクトのアレイがあり、前記活性領域の反対側の第２の面に少なくとも１つの、ｎ型またはｐ型の他方であるコンタクトがあり、
前記半導体ウェハの前記活性領域の厚さが最大で１５０μｍである、電子検出器。
前記半導体ウェハの前記活性領域が、前記半導体ウェハの一部分で、その残りの前記半導体ウェハよりも薄い部分に形成されている、請求項１に記載の電子検出器。
前記半導体ウェハの前記一部分がエッチングされる、請求項２に記載の電子検出器。
前記活性領域の第２の面の前記少なくとも１つのコンタクトが、前記半導体ウェハの前記活性領域を覆って延びる単一コンタクトを備える、請求項１〜３のいずれか一項に記載の電子検出器。
前記コンタクトのアレイ内のコンタクトが条片の形状をしている、請求項４に記載の電子検出器。
前記コンタクトのアレイのそれぞれのコンタクトと接触する導電端子をさらに備える、請求項１〜５のいずれか一項に記載の電子検出器。
前記活性領域の第２の面の前記少なくとも１つのコンタクトが、コンタクトのアレイを備え、前記活性領域の第１および第２の面で各アレイをなすコンタクトが互いに異なる配列になっている、請求項１〜３のいずれか一項に記載の電子検出器。
前記コンタクトが、前記半導体ウェハの前記活性領域の第１および第２の面で異なる方向に延びる条片の形状をしている、請求項７に記載の電子検出器。
各コンタクトが、前記半導体ウェハの前記活性領域の第１および第２の面で直角の方向に延びる条片の形状をしている、請求項８に記載の電子検出器。
コンタクトの両アレイのそれぞれのコンタクトに接触する導電端子をさらに備える、請求項７〜９のいずれか一項に記載の電子検出器。
前記半導体ウェハがビアを有し、前記半導体ウェハの前記活性領域の第２の面で前記アレイをなす各コンタクトに接触する前記導電端子が、前記ビアを貫通して前記半導体ウェハの第１の面の全導電端子への接続が行われるようにする、請求項１０に記載の電子検出器。
前記半導体ウェハの前記活性領域に入射する電子の検出を行うために、前記導電端子に接続され、前記導電端子が接触する前記コンタクトからの信号を処理するように構成された信号処理回路をさらに備える、請求項６、１０または１１のいずれか一項に記載の電子検出器。
前記信号処理回路の少なくとも一部が、前記半導体ウェハの前記活性領域外の半導体ウェハ上に実装された少なくとも１つの集積回路チップ内に形成される、請求項１２に記載の電子検出器。
前記信号処理回路が、前記導電端子が接触する前記コンタクトからの信号を増幅するための増幅器を含む、請求項１２または１３に記載の電子検出器。
前記信号処理回路が、単一のコンタクトからの信号と、隣接する２つのコンタクトからの信号とを識別するように構成された分裂事象識別回路を含む、請求項１２〜１４のいずれか一項に記載の電子検出器。
前記信号処理回路が、前記半導体ウェハの前記活性領域の両面で重なり合う各コンタクトからの一致信号を検出するように構成された一致検出器を含む、請求項１２〜１５のいずれか一項に記載の電子検出器。
前記信号処理回路が、前記電子検出器全体にわたり異なる位置で検出された電子の個数を記憶するように構成されたメモリを含む、請求項１２〜１６のいずれか一項に記載の電子検出器。
前記半導体ウェハの前記活性領域の厚さが最大で１００μｍである、請求項１〜１７のいずれか一項に記載の電子検出器。
前記半導体ウェハが、少なくとも前記活性領域内に、前記活性領域の第１の面のコンタクトのアレイと、前記活性領域の第２の面の前記少なくとも１つのコンタクトとの間に真性材料の層を含む、請求項１〜１８のいずれか一項に記載の電子検出器。
前記コンタクトが前記半導体ウェハの表面に堆積される、請求項１〜１９のいずれか一項に記載の電子検出器。
前記半導体ウェハがシリコンからなる、請求項１〜２０のいずれか一項に記載の電子検出器。
請求項１〜２１のいずれか一項に記載の電子検出器の動作の方法であって、前記半導体ウェハの各面の少なくとも１つのコンタクトとの間に逆バイアスを加えることを含む方法。