JP2008300835A - 垂直型cmosイメージセンサ及びその製造方法 - Google Patents

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Abstract

【課題】垂直型CMOSイメージセンサ及びその製造方法を提供する。
【解決手段】基板内の所定の深さに垂直に形成された複数のフォトダイオードと、複数のフォトダイオードに対応して形成され、フォトダイオードから発生する信号を伝送する複数の信号処理素子と、を備え、信号処理素子は、対応するフォトダイオードと実質的に同じ平面に形成されたことを特徴とする垂直型CMOSイメージセンサである。
【選択図】図2

Description

本発明は、垂直に形成されたCMOS(Complimentary MetalOxide Semiconductor)イメージセンサ及びその製造方法に関する。
イメージセンサは、光を感知して電気的な信号に変換する光電変換素子である。一般的なイメージセンサは、半導体基板上にアレイ状に配置される複数個の単位画素を備える。それぞれの単位画素は、フォトダイオード及びトランジスタを備える。前記フォトダイオードは、外部から光を感知して光電荷を生成して保存する。前記トランジスタは、生成された光電荷の電荷量に応じた電気的な信号を出力する。
CMOSイメージセンサは、光信号を受信して保存できるフォトダイオードを備え、また、光信号を制御または処理できる制御素子を使用してイメージを作り出すことができる。制御素子は、CMOS製造技術を利用して製造できるので、CMOSイメージセンサは、その製造工程が単純であるという長所を有し、さらに、色々な信号処理素子と共に一つのチップに製造できるという長所を有している。
従来のCMOSイメージセンサは、フォトダイオード上に特定の波長を選択するカラーフィルタを備える。このカラーフィルタは、フォトダイオードに入射される光の約2/3を吸収するので、前記フォトダイオードに伝達される光の量が減少し、したがって、イメージセンサの感度が低下する。
特許文献1には、カラーフィルタを使用しないCMOSイメージセンサが開示されている。この特許文献1に開示されたCMOSイメージセンサは、垂直に形成されたフォトダイオードから電気的信号を出力する信号処理配線が複雑であり、製造工程が複雑でありうる。
米国特許出願第2005/0194653号
本発明の目的は、前記従来技術の問題点を改善するためのものであって、垂直に形成されたフォトダイオードと連結される信号処理制御素子を単純化したCMOSイメージセンサを提供するところにある。
本発明の他の目的は、前記CMOSイメージセンサを製造する方法を提供するところにある。
前記目的を達成するために、本発明による垂直型CMOSイメージセンサは、基板内の所定の深さに垂直に形成された複数のフォトダイオードと、前記複数のフォトダイオードに対応して形成され、前記フォトダイオードから発生する信号を伝送する複数の信号処理素子と、を備え、前記信号処理素子は、対応する前記フォトダイオードと実質的に同じ平面に形成されたことを特徴とする。
本発明によれば、前記信号処理素子は、前記フォトダイオードからの電荷を伝送するフローティング拡散領域を備え、前記フォトダイオードのn型ドーピング領域と前記フローティング拡散領域とは、それらの間の上方に配置されるトランスファゲートと共にトランスファトランジスタを形成する。
本発明の一例によれば、前記複数のフォトダイオードは、3個のフォトダイオードである。
前記3個のフォトダイオードは、それぞれブルー、グリーン、レッド色度を検出する領域でありうる。
本発明によれば、前記フォトダイオードは、前記n型ドーピング領域とその周囲のp型領域とで構成され、前記フローティング拡散領域は、n+型ドーピング領域である。
本発明によれば、前記複数のフォトダイオードの各n型ドーピング領域は、前記基板の同じ領域に垂直に形成される。
前記他の目的を達成するために、本発明による垂直型CMOSイメージセンサの製造方法は、基板上にp型ドーピング層とn型ドーピング層とが交互に形成されたエピタキシー層を形成する第1工程と、前記エピタキシー層の上方からp型不純物を注入して垂直に形成された複数のフォトダイオード領域、及び前記複数のフォトダイオード領域とそれぞれ連結される複数の信号処理素子領域を画定する第2工程と、前記エピタキシー層の第1表面から最初のフォトダイオード領域を備える第1フォトダイオードと連結される信号処理素子領域をn+ドーピングする第3工程と、前記エピタキシー層の第1表面から二番目のフォトダイオード領域を備える第2フォトダイオードと連結される信号処理領域をエッチングして、前記二番目のn型ドーピング層の一部を露出させる第2表面を形成する第4工程と、前記第2表面で前記信号処理素子領域をn+ドーピングする第5工程と、を含むことを特徴とする。
前記エピタキシー層は、シリコン層でありうる。
本発明によれば、前記基板の第1表面から三番目のフォトダイオード領域を備える第3フォトダイオードと連結される信号処理領域をエッチングして、前記三番目のn型ドーピング層の一部を露出させる第3表面を形成する工程と、前記第3表面で前記信号処理素子領域をn+ドーピングする工程と、をさらに含む。
本発明によれば、前記第2工程は、前記第1表面に形成される信号処理素子領域と、前記第2表面に形成される信号処理素子領域と、前記第3表面に形成される信号処理素子領域とを画定する。
本発明による垂直型CMOSイメージセンサは、一つのフォトダイオード領域に3個のピクセルの光を検出するので、単位面積当たり光検出効率が高い。また、カラーフィルタを使用しないので、光感度が向上し、ダイナミックレンジが広い。また、信号処理領域とフォトダイオード領域とが同じ平面に形成されるので、それらの信号処理領域とフォトダイオード領域とを連結するための配線が不要であるので、コンパクトなCMOSイメージセンサの製造が可能になる。
本発明の垂直型CMOSイメージセンサは、一回のエピタキシャル工程とp型注入とで素子領域を形成するので、工程が簡単である。
以下、添付された図面を参照して、本発明の望ましい実施形態による垂直型CMOSイメージセンサ及びその製造方法を詳細に説明する。
図1は、本発明の一実施形態による垂直型CMOSイメージセンサの平面図であり、説明のために、マイクロレンズ及び前記マイクロレンズと基板との間の配線は省略した。
図1に示すように、シリコン基板10には、フォトダイオードが形成されるフォトダイオード領域Pと、前記フォトダイオード領域Pと連結される信号処理領域S1ないしS3とがある。信号処理領域S1ないしS3は、基板10の表面に形成された第1領域S1と、前記基板10の表面から所定の深さで形成された第2領域S2と、前記基板10の表面から所定の深さで形成された第3領域S3と、を備える。
図2及び図3は、それぞれ図1のII−II、III−III線の断面図である。
図1及び図2に示すように、基板10は、p型不純物でドーピングされたシリコン基板10であり、フォトダイオード領域Pには、基板10の第1表面11からそれぞれ第1ないし第3深さd1ないしd3で形成され、n型不純物でドーピングされた3個の領域P1ないしP3が形成されている。前記n型ドーピング領域P1ないしP3は、基板10の第1表面11からそれぞれ約0.2μm、0.6μm、2μmの深さで形成される。この深さは、それぞれ基板10の第1表面11からブルー波長、グリーン波長、レッド波長が多く吸収される領域である。
前記n型ドーピング領域P1ないしP3は、それぞれその周囲のp型領域と共に第1ないし第3フォトダイオード21,31,41を形成する。第1フォトダイオード21は、ブルーフォトダイオードであり、第2フォトダイオード31は、グリーンフォトダイオードであり、第3フォトダイオード41は、レッドフォトダイオードでありうる。したがって、フォトダイオード21,31,41は、それぞれn型ドーピング領域P1ないしP3とp型基板とが結合されたpn接合ダイオードでありうる。
第1フォトダイオード21のn型ドーピング領域P1の片側には、フローティング拡散領域23が形成されており、フローティング拡散領域23の側面には、リセット領域25が形成されている。フローティング拡散領域23とリセット領域25とは、n+型ドーピングされた領域である。第1フォトダイオード21のn型ドーピング領域P1とフローティング拡散領域23との間の上方には、トランスファゲート24が形成されており、領域P1、フローティング拡散領域23及びトランスファゲート24は、トランスファトランジスタを形成する。
フローティング拡散領域23とリセット領域25との間の上方には、リセットゲート26が形成されており、フローティング拡散領域23、リセット領域25及びリセットゲート26は、リセットトランジスタを形成する。図2には示していないが、第1フォトダイオード21のn型ドーピング領域P1の片側には、信号処理制御素子としてドライブトランジスタと選択トランジスタとをさらに備える。
図4は、単位ピクセルの等価回路図であり、かかる等価回路図は、CMOSイメージセンサの単位ピクセルであるブルーピクセル、グリーンピクセル及びレッドピクセルに適用される。図4に示すように、CMOSイメージセンサのブルーピクセルは、フォトダイオードPD、トランスファトランジスタTx、リセットトランジスタTx、ドライブトランジスタDx及び選択トランジスタSxを備える。
フォトダイオードPDは、光エネルギーが提供されると、それによって電荷を生成する。トランスファトランジスタTxは、生成された電荷のフローティング拡散領域FDへの伝送をトランスファゲートラインTGにより制御できる。リセットトランジスタRxは、入力電源VddをリセットゲートラインRGにより制御してフローティング拡散領域FDの電位をリセットさせる。ドライブトランジスタDxは、ソースフォロワ増幅器の役割を行える。選択トランジスタSxは、選択ゲートラインSGにより単位ピクセルを選択できるスイッチング素子である。入力電源Vddは、ドライブトランジスタDxと選択トランジスタSxとを経て出力ラインOUTに出力される。
再び図1及び図2に示すように、基板10の第1表面11から第2深さd2までエッチングされた第2表面12で第2フォトダイオード31のn型ドーピング領域P2の片側には、フローティング拡散領域33が形成されており、フローティング拡散領域33の側面には、リセット領域35が形成されている。フローティング拡散領域33とリセット領域35とは、n+型ドーピングされた領域である。第2フォトダイオード31のn型ドーピング領域P2とフローティング拡散領域33との間の上方には、トランスファゲート34が形成されており、領域P2、フローティング拡散領域33及びトランスファゲート34は、トランスファトランジスタを形成する。
フローティング拡散領域33とリセット領域35との間の上方には、リセットゲート36が形成されており、フローティング拡散領域33、リセット領域35及びリセットゲート36は、リセットトランジスタを形成する。図2には示していないが、第2フォトダイオード31のn型ドーピング領域P2の片側には、信号処理制御素子としてドライブトランジスタと選択トランジスタとをさらに備える。
図1及び図3に示すように、第2深さd2までエッチングされた基板10の第2表面12よりさらに深い第3深さd3までエッチングされた基板10の第3表面13に、n型不純物でドーピングされた領域P3が形成されている。領域P3とその周囲のp型領域とは、第3フォトダイオード41を構成する。第3フォトダイオード41のn型ドーピング領域P3の片側には、フローティング拡散領域43が形成されており、フローティング拡散領域43の側面には、リセット領域45が形成されている。フローティング拡散領域43とリセット領域45とは、n+型ドーピングされた領域である。第3フォトダイオード41とフローティング拡散領域43との間の上方には、トランスファゲート44が形成されており、領域P3、フローティング拡散領域43及びトランスファゲート44は、トランスファトランジスタを形成する。
フローティング拡散領域43とリセット領域45との間の上方には、リセットゲート46が形成されており、フローティング拡散領域43、リセット領域45及びリセットゲート46は、リセットトランジスタを形成する。図3には示していないが、第3フォトダイオード41のn型ドーピング領域P3の片側には、信号処理制御素子としてドライブトランジスタと選択トランジスタとをさらに備える。
第1ないし第3フォトダイオード21,31,41は、基板10のほぼ同じ領域において垂直方向に並んで配置するように形成されている。各フォトダイオードに連結される信号処理素子は、実質的に対応するフォトダイオードと同じ平面にあり、それらの信号処理素子は、それぞれ露出された表面に形成されるので、従来のように外部連結のための垂直配線を必要としない。
図5Aないし図5Dは、本発明の他の実施形態による垂直型CMOSイメージセンサの製造方法を段階別に示す図面である。前記実施形態と実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。
図5Aに示すように、基板110上にシリコン層をエピタキシャル成長させつつ、pドーピングとnドーピングとを交互にしたエピタキシー層116を形成する。これにより、基板110上には、第1ないし第4pドーピング層111ないし114と、pドーピング層111ないし114の間に形成された第1ないし第3nドーピング層121ないし123とを備えるエピタキシー層116が形成される。第1ないし第3nドーピング層121ないし123は、第4pドーピング層114の第1表面11からそれぞれ2μm、0.6μm、0.2μmの深さで形成できる。前記深さは、エピタキシャル物質及びピクセルのカラーによって変わりうる。前記基板110は、前記エピタキシー層116と同じ格子定数を有する物質、例えば、シリコン基板でありうる。
かかるシリコンドーピング層は、ドーピング物質を交換しつつ一回のシリコンエピタキシャル工程で製造できるという長所がある。また、エピタキシー成長中にドーピング濃度の調節によりポテンシャルプロファイルを調節できるので、従来の注入及び熱処理によるドーピング層の形成よりさらに精密かつ再現性よくドーピング層を形成できる。
図5Bに示すように、フォトダイオード領域P、信号処理領域S1ないしS3の信号処理素子領域であるフローティング拡散領域23,33,43(図5Dを参照)、及びリセット領域25,35,45(図5Dを参照)を画定するために、それらの領域を除いたエピタキシー層116にp型導電性イオンを注入する。図5Bには信号処理領域S1,S2のみを示し、信号処理領域S3は図5Dを参照する。
前記フォトダイオード領域Pに画定されるn型ドーピング層P1,P2,P3は、エピタキシー層116の実質的に同じ領域に形成される。
次いで、信号処理領域S1のフローティング拡散領域23とリセット領域25とを第1表面11からn+イオン注入する。図5Bには示していないが、ドライブトランジスタと選択トランジスタとの電極領域も同じ方式でp型注入工程及びn+イオン注入工程を行える。かかるn+ドーピングは、フローティング拡散領域23とリセット領域25とのnドーピングイオンの濃度を高めて、第1フォトダイオード21で集まった電荷を電位差によりフローティング拡散領域23とリセット領域25とに移動させる。
フォトダイオード領域Pにおいて、第3nドーピング領域P1とその周囲のp型領域とは、第1フォトダイオード21を形成し、第2nドーピング領域P2とその周囲のp型領域とは、第2フォトダイオード31を形成し、第1nドーピング領域P3とその周囲のp型領域とは、第3フォトダイオード41を形成する。それらの第1ないし第3フォトダイオード21,31,41は、pn接合ダイオードとなりうる。
図5Cに示すように、フォトダイオード領域P、第1信号処理領域S1及び第3信号処理領域S3上に感光剤130を形成する。次いで、感光剤130で覆われていない第2信号処理領域S2をエッチングして、第2nドーピング層122の一部である第2表面12が露出されるようにエピタキシー層116をエッチングする。次いで、第2信号処理領域S2のフローティング拡散領域33とリセット領域35とをn+ドーピングする。図5Cには示していないが、第2信号処理領域S2のドライブトランジスタと選択トランジスタとの電極領域も同じ方式でn+ドーピングを行える。
図5Dに示すように、フォトダイオード領域P、第1信号処理領域S1及び第2信号処理領域S2上に感光剤140を形成する。次いで、感光剤140で覆われていない領域である第3信号処理領域S3をエッチングして、第1nドーピング層121の一部である第3表面13が露出されるようにエピタキシー層116をエッチングする。次いで、第3信号処理領域S3のフローティング拡散領域43とリセット領域45とをn+ドーピングする。図5Dには示していないが、第3信号処理領域S3のドライブトランジスタと選択トランジスタとの電極領域も同じ方式でn+ドーピングを行える。
次いで、エピタキシー層116上に誘電層と配線とを形成するのは、周知のCMOS工程で行い、詳細な説明は省略する。
前記製造方法では、n+ドーピング工程とエッチング工程とを第1表面から順次に行ったが、必ずしもこれに限定するものではない。すなわち、第3信号処理領域のためのエッチング工程を第2信号処理領域のためのエッチング工程より先に行える。そして、n+ドーピング工程もエッチング工程をいずれも終えた後に行ってもよい。
本発明は、図面を参照して実施形態を参考にして説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び同様な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲により決まらねばならない。
本発明は、イメージセンサ関連の技術分野に適用可能である。
本発明の一実施形態による垂直型CMOSイメージセンサの平面図である。 図1のII−II線の断面図である。 図1のIII−III線の断面図である。 単位ピクセルの等価回路図である。 本発明の他の実施形態による垂直型CMOSイメージセンサの製造方法を段階別に示す図面である。 本発明の他の実施形態による垂直型CMOSイメージセンサの製造方法を段階別に示す図面である。 本発明の他の実施形態による垂直型CMOSイメージセンサの製造方法を段階別に示す図面である。 本発明の他の実施形態による垂直型CMOSイメージセンサの製造方法を段階別に示す図面である。
符号の説明
10 基板
11 第1表面
12 第2表面
21 第1フォトダイオード
23,33 フローティング拡散領域
24,34 トランスファゲート
25,35 リセット領域
26,36 リセットゲート
31 第2フォトダイオード
41 第3フォトダイオード
d1 第1深さ
d2 第2深さ
d3 第3深さ
S1 第1信号処理領域
S2 第2信号処理領域
P フォトダイオード領域
P1,P2,P3 n型ドーピング領域

Claims (10)

  1. 基板内の所定の深さに垂直に形成された複数のフォトダイオードと、
    前記複数のフォトダイオードに対応して形成され、前記フォトダイオードから発生する信号を伝送する複数の信号処理素子と、を備え、
    前記信号処理素子は、対応する前記フォトダイオードと実質的に同じ平面に形成されたことを特徴とする垂直型CMOSイメージセンサ。
  2. 前記信号処理素子は、前記フォトダイオードからの電荷を伝送するフローティング拡散領域を備え、
    前記フォトダイオードのn型ドーピング領域と前記フローティング拡散領域とは、それらの間の上方に配置されるトランスファゲートと共にトランスファトランジスタを形成することを特徴とする請求項1に記載のイメージセンサ。
  3. 前記複数のフォトダイオードは、3個のフォトダイオードであることを特徴とする請求項1または2に記載のイメージセンサ。
  4. 前記3個のフォトダイオードは、それぞれブルー、グリーン、レッド色度を検出する領域であることを特徴とする請求項3に記載のイメージセンサ。
  5. 前記フォトダイオードは、前記n型ドーピング領域とその周囲のp型領域とで構成され、前記フローティング拡散領域は、n+型ドーピング領域であることを特徴とする請求項2ないし4のうちいずれか一項に記載のイメージセンサ。
  6. 前記複数のフォトダイオードの各n型ドーピング領域は、前記基板の同じ領域に垂直に形成されたことを特徴とする請求項2ないし5のうちいずれか一項に記載のイメージセンサ。
  7. 基板上にp型ドーピング層とn型ドーピング層とが交互に形成されたエピタキシー層を形成する第1工程と、
    前記エピタキシー層の上方からp型不純物を注入して垂直に形成された複数のフォトダイオード領域、及び前記複数のフォトダイオード領域とそれぞれ連結される複数の信号処理素子領域を画定する第2工程と、
    前記エピタキシー層の第1表面から最初のフォトダイオード領域を備える第1フォトダイオードと連結される信号処理素子領域をn+ドーピングする第3工程と、
    前記エピタキシー層の第1表面から二番目のフォトダイオード領域を備える第2フォトダイオードと連結される信号処理領域をエッチングして、前記二番目のn型ドーピング層の一部を露出させる第2表面を形成する第4工程と、
    前記第2表面で前記信号処理素子領域をn+ドーピングする第5工程と、を含むことを特徴とする垂直型CMOSイメージセンサの製造方法。
  8. 前記エピタキシー層は、シリコン層であることを特徴とする請求項7に記載の垂直型CMOSイメージセンサの製造方法。
  9. 前記基板の第1表面から三番目のフォトダイオード領域を備える第3フォトダイオードと連結される信号処理領域をエッチングして、前記三番目のn型ドーピング層の一部を露出させる第3表面を形成する工程と、
    前記第3表面で前記信号処理素子領域をn+ドーピングする工程と、をさらに含むことを特徴とする請求項7または8に記載の垂直型CMOSイメージセンサの製造方法。
  10. 前記第2工程は、前記第1表面に形成される信号処理素子領域と、前記第2表面に形成される信号処理素子領域と、前記第3表面に形成される信号処理素子領域とを画定することを特徴とする請求項9に記載の垂直型CMOSイメージセンサの製造方法。
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