JP2008294070A - マスクｒｏｍ及びその製造方法 - Google Patents

Abstract

【課題】マスクＲＯＭの製造において、ＴＡＴを短縮する。
【解決手段】マスクＲＯＭは、基板１０１上に形成された複数の第１導電体１０５と、複数の第１導電体１０５上に形成された層間絶縁膜１０６と、層間絶縁膜１０６を貫通し、第１導電体１０５に接続する複数のホール１０７と、ホール１０７に埋め込まれた複数のプラグと、層間絶縁膜１０６上に形成され、複数のホール１０７のそれぞれの開口面を部分的に覆う複数の第２導電体１０８と、第２導電体１０８上に形成された保護膜１０９とを備える。保護膜１０９は、複数のホール１０７のうち少なくとも１つのホールの開口面における複数の第２導電体１０８によって覆われていない領域に通じる開口部１１を有する。複数のプラグのうちの少なくとも１つのホールを埋め込むプラグ１１３は、複数の第２導電体１０８のうち当該プラグ１１３の上側に形成された第２導電体と電気的に絶縁されている。
【選択図】図１

Description

本発明は、製造工程中にプログラムを行うマスクＲＯＭ及びその製造方法に関するものである。

マスクＲＯＭ（read only memory）のプログラム方法には幾つかの方法があり、そのうちの一つとして、配線を接続するべき接続孔を開口するか否かによって「１」又は「０」を書き分ける方法が広く用いられている。以下、従来のマスクＲＯＭとその製造方法の一例について、図面を参照しながら説明する。ここで説明する従来例は、２層配線品種である（例えば、特許文献１参照）。

図７（ａ）及び（ｂ）は、順に従来のマスクＲＯＭの断面図及び平面図であり、図７（ｂ）におけるVIIa−VIIa'線における断面が図７（ａ）に示されている（互いにスケールは異なる）。但し、図７（ｂ）では一部の構成要素の図示を省略している。

図７（ａ）及び（ｂ）に示す通り、マスクＲＯＭはＳｉ基板３００を用いて形成されている。Ｓｉ基板３００上はＳｉＯ₂ 膜からなる素子分離３０１により区画され、それぞれトランジスタのソース又はドレインとなる拡散層３０２が設けられている。更に、拡散層３０２上にゲート絶縁膜（図示省略）を介してゲート電極３２１が設けられ、拡散層３０２と共にＲＯＭのビットであるトランジスタを構成している。ここで、ゲート電極３２１は、ＲＯＭのワード線としても機能する。

Ｓｉ基板３００上に第１の層間絶縁膜３０３が形成され、第１の層間絶縁膜３０３には、ＲＯＭの全ビットの拡散層３０２上に位置するように、Ｗ（タングステン）プラグにより埋め込まれた第１の接続孔３０４が設けられている。接続孔３０４上は、ＡｌＳｉＣｕにより形成された第１の電極３０５によって覆われている。

第１の層間絶縁膜３０３上には、第１の電極３０５を覆うように更に第２の層間絶縁膜３０６が形成されている。第２の層間絶縁膜３０６上にはＲＯＭのビットラインである第２の電極３０８が設けられ、これを覆うように保護膜３０９が形成されている。

マスクＲＯＭに対するプログラムは、第２の層間絶縁膜３０６に埋め込まれ、第１の電極３０５と第２の電極３０８とを接続する第２の接続孔３０７によって行われている。つまり、データ「０」をプログラムする「０」所望ビット３３０における拡散層３０２上方には、Ｗプラグ３１２により充填された第２の接続孔３０７が設けられ、第１の電極３０５と第２の電極３０８とが電気的に接続されている。これに対し、データ「１」をプログラムする「１」所望ビット３３１における拡散層３０２上方は、第２の接続孔３０７が形成されない構造７０７となっており、第１の電極３０５と第２の電極３０８とは電気的に絶縁されている。

次に、このような従来のマスクＲＯＭの製造方法を説明する。図８（ａ）〜（ｃ）と、図９（ａ）〜（ｃ）とは、該マスクＲＯＭの製造方法を示す断面図である。これらの図では、図７（ａ）の範囲に加え、ＰＡＤ部３６０を設けることについても示している。

まず、図８（ａ）に示すように、プログラムする前の工程として、各ビットとなるトランジスタと、その上に設けられるＷプラグ、電極等を形成する。

具体的には、初めに、Ｐ型のシリコン基板３００上にＳｉＯ₂ を選択的に形成して素子分離領域３０１とする。次に、素子分離領域３０１により区画された素子領域に、ゲート酸化膜としてのＳｉＯ₂ 膜を形成する（図示省略）。また、多結晶シリコンから成り且つ行方向に延びるゲート電極３２１を形成する（図７（ｂ）を参照）。

その後、ゲート電極３２１、素子分離領域３０１等をマスクとして用いてＮ型の不純物であるＡｓ等をイオン注入し、Ｎ型の拡散層３０２を形成する。これは、トランジスタのソース・ドレイン領域として働く。

次に、基板３００上に第１の層間絶縁膜３０３となるＢＰＳＧ（Borophosphosilicate glass）膜をＣＶＤ（chemical vapor deposition）法により堆積する。続いて拡散層３０２上方において第１の層間絶縁膜３０３を開口し、第１の接続孔３０４を形成する。これには、フォトリソグラフィ技術及びドライエッチング技術を用いる。次に、ＣＶＤ法によるＷ膜の堆積とＣＭＰ（chemical mechanical polishing）法により、第１の接続孔３０４内をＷによって埋め込む。

本従来例は２層配線品種であり、第１の電極３０５（第１層目配線）と第２の電極３０８（第２層目配線）とを接続する第２の接続孔３０７（及びそれを埋め込むＷプラグ３１２）の有無によってプログラムするマスクＲＯＭである。このため、第１の接続孔３０４については、ＲＯＭを構成する全てのトランジスタにおけるドレイン部上に開口し、Ｗプラグを埋め込む。その後、ＡｌＳｉＣｕをスパッタ法により堆積し、これをフォトリソグラフィ技術及びドライエッチング技術によってパターニングすることにより、第１の接続孔３０４を覆うように第１の電極３０５を形成する。更に、ＴＥＯＳ（Tetraethyl orthosilicate）膜である第２の層間絶縁膜３０６をＣＶＤ法により形成する。

以上によりプログラム前の工程が終了し、図８（ａ）の構造が得られる。この後の工程は、ユーザーからＲＯＭコードデータを受け取ってから行う工程である。

ユーザーから受け取ったＲＯＭコードデータは、図７（ａ）に示した通り、第２の層間絶縁膜３０６に選択的に開口される第２の接続孔３０７の有無によってプログラムされる。

これを実現するために、図８（ｂ）に示す通り、第２の層間絶縁膜３０６上に形成したレジスト３９０をパターニングする。この際、「０」をデータとすべき「０」所望ビット３３０上方に開口を有し且つ「１」をデータとすべき「１」所望ビット３３１上方には開口を有しないマスクを用いる。

この後、図８（ｃ）に示すように、レジスト３９０をマスクとするドライエッチング技術により、第２の層間絶縁膜３０６に第２の接続孔３０７を形成する。更に、ＣＶＤ法によるＷ膜の堆積とＣＭＰ法により、第２の接続孔３０７を埋め込むＷプラグを形成する。

次に、第２の層間絶縁膜３０６上に、スパッタ法によりＡｌＳｉＣｕ膜３０８ａを形成する。続いて、ＡｌＳｉＣｕ膜３０８ａ上に、第２の電極３０８及びＰＡＤ部３６０上方における電極３６０ｂ（図９（ａ）等を参照）を形成するためのレジスト３９１を設ける。

この後、レジスト３９１をマスクとして用いるエッチングにより、ＡｌＳｉＣｕ膜３０８ａをパターニングし、縦方向に延伸するビット線となる第２の電極３０８を第２の接続孔３０７と導通するように形成する。

次に、図９（ａ）に示すように、表面保護膜３０９としてｐ−ＳＩＮ（プラズマ窒化珪素）膜をＣＶＤ法により形成する。更に、ＰＡＤ開口するために表面保護膜３０９の所望の箇所を露出するレジスト３９２を形成する。

次に、図９（ｂ）に示すように、レジスト３９２の開口部に露出した部分の表面保護膜３０９をドライエッチング技術により開口し、ＰＡＤ開口部３８１とする。この際、ＰＡＤ開口部３８１内にはドライエッチングによってポリマー３４１が付着する。

次に、図９（ｃ）に示すように、ドライエッチングによって付着したポリマー３４１を除去するため、アルカリ溶液３２０によりポリマー除去エッチングを行う。

以上により、ＲＯＭコードデータがプログラムされた従来のマスクＲＯＭが製造される。
特開平９−２８３４６１号公報

しかしながら、以上に説明した従来のマスクＲＯＭ及びその製造方法によると、ユーザーからＲＯＭコードデータを受け取った後にプログラム工程、配線形成工程及びＰＡＤ開口等の多数の工程を実施する必要がある。このため、製品を納入するまでの期日であるＴＡＴ（ターンアラウンドタイム）が長く、この解決が課題となっていた。

このような課題に鑑み、本発明は、ＴＡＴを短縮することができるマスクＲＯＭ及びその製造方法を提供することを目的とする。

前記の目的を達成するため、本発明に係るマスクＲＯＭは、基板上に形成された複数の第１導電体と、複数の第１導電体上を含む基板上に形成された層間絶縁膜と、層間絶縁膜を貫通し、複数の第１導電体のそれぞれに接続する複数のホールと、複数のホールのそれぞれに埋め込まれた複数のプラグと、層間絶縁膜上に形成され、複数のホールのそれぞれの開口面を部分的に覆う複数の第２導電体と、複数の第２導電体上を含む層間絶縁膜上に形成された保護膜とを備え、保護膜は、複数のホールのうち少なくとも１つのホールの開口面における複数の第２導電体によって覆われていない領域に通じる開口部を有し、複数のプラグのうち少なくとも１つのホールを埋め込むプラグは、複数の第２導電体のうち当該プラグの上側に形成された第２導電体と電気的に絶縁されている。

本発明のマスクＲＯＭによると、少なくとも１つのホールにおいてはプラグと第２導電体とが電気的に絶縁されている。このようなホールは、プラグと第２導電体とが電気的に接続されているホールとは区別することができる。この違いにより、各ホールに対応するそれぞれのビットに「０」又は「１」をプログラムすることができ、マスクＲＯＭとして機能する。

また、後に製造方法を説明する通り、このようなプログラムの後に行うべき工程は従来構造の場合に比べて少ない。このため、ＲＯＭコードデータを受け取ってからマスクＲＯＭが製造されるまでの期間、更にはＴＡＴを短縮することができる。

尚、プラグとその上に設けられている第２導電体とを絶縁するためには、例えば、プラグの上部一部分が除去されて第２導電体とは接していない構造とすればよい。

また、複数の第２導電体は、複数のホールのそれぞれに達する複数のスリットを備え、複数のホールの開口面のうち複数のスリットの部分が複数の第２導電体に覆われていない領域となっていることが好ましい。

また、複数の第２導電体は、それぞれの下方の複数のホールの開口面に対してずれをもって重なるように形成され、複数のホールの開口面のうちずれの部分が複数の第２導電体に覆われていない領域となっていることが好ましい。

ホールの開口面の一部を第２導電体に覆われない領域として残す具体的な方法として、このようにすることができる。

また、保護膜は、表面保護膜であることが好ましい。

このようにするとプログラムに用いるプラグを形成する層よりも上には、第２導電体と表面保護膜のみが形成されていることになる。この場合、更に他の層も形成されている場合に比べ、プログラムを行う工程よりも後に行う工程がすくなくなり、よりＴＡＴを短縮することができる。

また、プラグはＷを含み、第２導電体はＡｌＳｉＣｕ合金を含むことが好ましい。

プラグと第２導電体とは十分異なるエッチングレートをもってエッチング可能であることが望まれる。これは、例えばそれぞれ前記の材料を用いて形成されていれば実現する。

前記の目的を達成するため、本発明に係るマスクＲＯＭの製造方法は、基板上に複数の第１導電体を形成する工程（ａ）と、複数の第１導電体上を含む基板上に層間絶縁膜を形成する工程（ｂ）と、層間絶縁膜を貫通し、複数の第１導電体にそれぞれ接続する複数のプラグを形成する工程（ｃ）と、複数のプラグ上をそれぞれ部分的に覆うように複数の第２導電体を形成する工程（ｄ）と、複数の第２導電体上及び複数のプラグ上を含む層間絶縁膜上に保護膜を形成する工程（ｅ）と、複数のプラグのうちの少なくとも１つのプラグの第２導電体に覆われていない部分を露出させるように、保護膜に開口を設ける工程（ｆ）と、複数のプラグのうち開口に露出したプラグをエッチングする工程（ｇ）とを備える。

本発明のマスクＲＯＭの製造方法によると、少なくとも１つのプラグをエッチングすることにより、当該プラグと、その上に設けられている第２導電体とを絶縁することができる。他のプラグについては、それぞれの上に設けられた第２導電体と電気的に接続されている。この違いにより、各プラグに対応するそれぞれのビットに「０」又は「１」をプログラムすることができ、マスクＲＯＭとして機能する。

また、本発明のマスクＲＯＭの製造方法によると、従来よりもＴＡＴを短縮することができる。

一般にマスクＲＯＭを製造するには、プログラムを行う前の工程まで製造工程を進めたものを多数準備しておく。そして、ＲＯＭコードデータをユーザーから受け取った後にプログラム工程を含む残りの製造工程を行う。そのため、プログラムを行った後の工程が少ないほど、ユーザーからＲＯＭコードデータを受け取った後に製品を納入するまでに期日（ＴＡＴ）を短くすることができる。

従来のマスクＲＯＭの製造方法の場合には、プラグを形成するか否かによりプログラムを行っており、その後に第２導電体の形成等を行う必要があった。これに対し、本発明のマスクＲＯＭの製造方法によると、プログラムを行う工程（工程（ｇ））の前に第２導電体の形成工程（工程（ｄ））が終了している等、従来のマスクＲＯＭの製造方法に比べてプログラム工程の後に行う工程が少ない。更には、プログラム工程の後にはフォトリソグラフィ工程を不要とすることもできる。このようなことから、本発明のマスクＲＯＭの製造方法を用いるとＴＡＴを短縮することができる。

尚、工程（ｇ）において、アルカリ溶液を用いたエッチングを行うことが好ましい。

少なくとも１つのプラグとその上の第２導電体とを絶縁する方法として、このようにしても良い。

また、工程（ｄ）において、前記複数のプラグのそれぞれに達する複数のスリットを有する前記複数の第２導電体を形成することが好ましい。

複数のプラグ上面を部分的に覆うように第２導電体を形成する方法として、このようにすることができる。

また、このときスリットをプラグ上面の中心に配置するのが良い。これにより、マスク合わせズレ等の工程バラツキに対し、スリットがプラグ上を外れるのを避けるためのマージンを得ることができる。

また、本発明のマスクＲＯＭの製造方法の工程（ｄ）において、複数のプラグに対してずれをもって重なるように複数の第２導電体を形成することも好ましい。

このようにすることによっても、複数のプラグ上面を部分的に覆うように第２導電体を形成することができる。更に、単に第２導電体の形成位置を設定するだけであるから、何ら特別な工程を必要とせず容易に実現することができる。

また、保護膜は、表面保護膜であることが好ましい。

このようにすると、装置について説明した通り、プログラムを行う工程に後に行う工程がより少なくなり、ＴＡＴの短縮に貢献する。

また、工程（ｃ）において、Ｗを含むプラグを形成すると共に、工程（ｄ）において、ＡｌＳｉＣｕ合金を含む第２導電体を形成することができる。

このような材料を用いると、プラグと第２導電体とは十分に異なるエッチングレートを有するようになり、プラグに対する選択的なエッチングが可能となる。

前記の目的を達成するため、本発明に係るマスクＲＯＭ製造用ウエハは、基板上に形成された複数の第１導電体と、複数の第１導電体上を含む基板上に形成された層間絶縁膜と、層間絶縁膜を貫通し、複数の第１導電体のそれぞれに接続する複数のホールと、複数のプラグ上をそれぞれ部分的に覆うように形成された複数の第２導電体と、複数のホールのそれぞれに埋め込まれた複数のプラグと、層間絶縁膜上に形成され、複数のホールのそれぞれの開口面を部分的に覆う複数の第２導電体と、複数の第２導電体上を含む層間絶縁膜上に形成された保護膜とを備える。

このようなマスクＲＯＭ製造用ウエハを製造して用意しておくことにより、ユーザからＲＯＭコードデータを受け取った後には短いＴＡＴによりマスクＲＯＭを納品することができる。

また、このようなマスクＲＯＭ製造用ウエハを用いた本発明のマスクＲＯＭの製造方法は、複数のプラグのうちの少なくとも１つのプラグの第２導電体に覆われていない部分を露出させるように、保護膜に開口を設ける工程と、複数のプラグのうち前記開口に露出したプラグをエッチングする工程とを備える。

このようにして、マスクＲＯＭ製造用ウエハに対してプログラムを行い、マスクＲＯＭを得ることができる。

本発明に係るマスクＲＯＭ及びその製造方法によると、ＲＯＭコードデータを受注してから製品納入までの期間（ＴＡＴ）を短縮することができる。また、その製造方法は多数の工程を必要としない量産性に優れたものである。

（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。図１（ａ）及び（ｂ）は本実施形態におけるマスクＲＯＭの構成を示し、順に断面図及び平面図である（互いにスケールは異なる）。図１（ａ）は図１（ｂ）のIa-Ia'線における断面を示す。図１（ｂ）において、一部の構成要素は図示を省略している。

図１（ａ）に示す通り、本実施形態のマスクＲＯＭは、Ｓｉ基板１００を用いて形成されている。Ｓｉ基板１００上にはＳｉＯ₂ 膜からなる素子分離１０１が形成されて区画されている。素子分離１０１の間において、Ｓｉ基板１００上に拡散層１０２が形成されている。拡散層１０２は、ＲＯＭのビットを形成するソース領域とドレイン領域として機能する。また、拡散層１０２上のソース領域とドレイン領域とに挟まれる位置に、ゲート絶縁膜（図示省略）を介してゲート電極１２１が形成され、拡散層１０２と共にＲＯＭのビットであるトランジスタを構成している。

Ｓｉ基板１００上には、前記トランジスタ、素子分離１０１等を覆うように第１の絶縁膜１０３が形成されている。第１の絶縁膜１０３は、全てのＲＯＭビットの拡散層１０２上に第１の接続孔１０４を備える。第１の接続孔１０４には、Ｗ（タングステン）により埋め込まれている。第１の絶縁膜１０３上に、第１の接続孔１０４上を覆うように、ＡｌＳｉＣｕからなる第１の電極１０５が形成されている。このため、拡散層１０２と第１の電極１０５とはＷにより埋め込まれた第１の接続孔１０４を介して電気的に接続されている。

第１の絶縁膜１０３上に、第１の電極１０５を覆って第２の絶縁膜１０６が形成されている。第２の絶縁膜１０６においては、第１の接続孔１０４と同様に、全てのＲＯＭビットに対して（つまり、ＲＯＭビットを構成する全ての第１の電極１０５の上に）第２の接続孔１０７が形成されている。第２の絶縁膜１０６上に、第２の接続孔１０７上を覆うように、ＲＯＭのビット線である第２の電極１０８が形成されている。

そして、データ「０」をプログラムする「０」所望ビット１３０に対応する第２の接続孔１０７については、その上端までコンタクトプラグとしてＷプラグ１１２が埋め込まれている。このため、「０」所望ビット１３０においては第２の電極１０８とＷプラグ１１２とが電気的に接続されており、結果として、拡散層１０２から第２の電極１０８まで電気的に接続されている。

これに対し、データ「１」をプログラムする「１」所望ビット１３１に対応する第２の接続孔１０７については、その上端まで完全にはＷが埋め込まれていない非接続Ｗプラグ１１３となっている。このため、「１」所望ビット１３１において、第２の電極１０８と非接続Ｗプラグ１１３とは電気的に絶縁されており、結果として、拡散層１０２と第２の接続孔１０７とは電気的に絶縁されている。

ここで、ビット線である第２の電極１０８は、第２の接続孔１０７上に配線層スリット１１０を有している。このため、第２の接続孔１０７は、その上面の一部（配線層スリット１１０内の部分）が第２の電極１０８に覆われることなく残されている。

また、第２の絶縁膜１０６上に、第２の絶縁膜１０６上を覆うように表面保護膜１０９が形成されている。但し、表面保護膜１０９は、「１」所望ビット１３１に対応する第２の接続孔１０７上と、ＰＡＤ部（図１（ａ）では図示省略、図３（ｃ）等を参照）上とにおいて選択的に開口されている。

以上のように構成された本実施形態のマスクＲＯＭは、それぞれのビットにおいて、第２の接続孔１０７がＷによって上部まで充填されているか否かによって「０」又は「１」がプログラムされる。以下には、このようなマスクＲＯＭの製造方法について説明する。

図２（ａ）〜（ｄ）と、図３（ａ）〜（ｃ）とは、本実施形態のマスクＲＯＭの製造方法を説明するための図である。但し、図１（ａ）及び（ｂ）に示す範囲に加え、ＰＡＤ部１６０を形成する範囲についても示している。

初めに、図２（ａ）に示す工程を行う。このためには、まずＰ型のＳｉ基板１００上に、ＳｉＯ₂ 膜からなる素子分離１０１を形成する。次に、素子分離１０１によって区画された素子領域に、ＳｉＯ₂ 膜から成るゲート酸化膜（図示省略）を形成した後、多結晶シリコンから成り且つ行方向に延伸するゲート電極１２１（図２（ａ）の断面には現れない、図１（ｂ）を参照）を形成する。

次に、ゲート電極１２１及び素子分離１０１をマスクとして、Ｎ型の不純物であるＡｓ等をイオン注入法により注入してＮ型の拡散層１０２を形成する。該拡散層１０２は、トランジスタのソース領域、ドレイン領域として機能する。

次に、Ｓｉ基板１００上に、素子分離１０１、拡散層１０２等を覆うように、第１の絶縁膜１０３を形成する。これは、例えば、ＣＶＤ法によりＢＰＳＧ膜を堆積することにより形成する。更に、フォトリソグラフィ技術及びエッチング技術を用い、第１の絶縁膜１０３における拡散層１０２上の部分に第１の接続孔１０４を開口する。

次に、ＣＶＤ法によるＷ膜の堆積とＣＭＰ法とを利用して、第１の接続孔１０４を埋め込むＷプラグを形成する。本実施形態のマスクＲＯＭは２層配線品種であり、第１層目配線（第１の電極１０５）と第２層目配線（第２の電極１０８）との間に位置する第２の接続孔１０７においてプログラムを行う。このため、第１の接続孔１０４については、ＲＯＭビットを構成する全てのドレイン領域に対応して開口し、更にＷプラグによって埋め込む。

次に、第１の絶縁膜１０３上にＡｌＳｉＣｕをスパッタ法により堆積して膜を形成し、フォトリソグラフィ技術及びエッチング技術を用いてパターニングする。これにより、第１の接続孔１０４上を覆うように第１の電極１０５を形成する。

この後、第１の絶縁膜１０３上に、第１の電極１０５を覆うように、第２の絶縁膜１０６を形成する。これには、例えば、ＣＶＤ法を用いてＴＥＯＳ膜を形成する。

次に、図２（ｂ）に示す工程を行う。つまり、プログラムに用いる第２の接続孔１０７を開口するため、第２の絶縁膜１０６上にレジスト１９０を形成する。このとき、各ＲＯＭビットに応じて設けられている第１の電極１０５上方に開口を有し、当該部分の第２の絶縁膜１０６の上面が露出するようにレジスト１９０を形成する。

次に、図２（ｃ）に示す工程を行う。まず、ドライエッチング技術を用いて、レジスト１９０の開口部に露出した部分において第２の絶縁膜１０６を除去し、第２の接続孔１０７を開口する。次に、ＣＶＤ法によるタングステン膜の堆積とＣＭＰ法とを利用して、全ての第２の接続孔１０７を埋め込むようにＷプラグ１１２を形成する。

次に、第２の接続孔１０７を埋め込むＷとは異なる材料であるＡｌＳｉＣｕを用いるスパッタ法により、第２の絶縁膜１０６上に導電体膜１０８ａを堆積する。

この後、該導電体膜１０８ａをパターニングするためのレジスト１９１を、リソグラフィ技術により形成する。このとき、ＰＡＤ部１６０にも電極１６０ｂを形成するためにレジスト１９１を残す。

次に、図２（ｄ）の工程を行う。まず、レジスト１９１をマスクとして導電体膜１０８ａをエッチングし、第２の接続孔１０７上を覆う所定の形状を有する第２の電極１０８を形成する。第２の電極１０８は、ＲＯＭのビットラインとしても機能する。同時に、ＰＡＤ部１６０においても電極１６０ｂを形成する。

この際、レジスト１９１にスリット１９１ａを設けている（図２（ｃ）を参照）ことにより、第２の接続孔１０７上において、第２の電極１０８に配線層スリット１１０を設ける。これは、例えば幅が０．１０μｍ程度のスリットである。この結果、配線層スリット１１０の部分において、第２の接続孔１０７（及び、そこに埋め込まれているＷプラグ）の上面は第２の電極１０８によって覆われずに残され、その領域が露出した構造となる。

次に、第２の絶縁膜１０６上に、第２の電極１０８を覆うように腐食防止用の表面保護膜１０９を形成する。例えば、ｐ−ＳｉＮ膜をＣＶＤ法により形成する。

以上の工程がプログラム前に行う工程であり、これ以降の工程はユーザーからＲＯＭコードデータを受け取った後に行う工程である。よって、この工程まで進行して図２（ｄ）に示す構造となったウエハを準備しておく。そして、ＲＯＭコードデータを受け取った後に、以下に説明する図３（ａ）〜（ｃ）の工程を行う。

次の工程として、図３（ａ）に示されている通り、表面保護膜１０９に対してＰＡＤ部１６０上に開口部１８１を形成すると共に、「１」所望ビット１３１における拡散層１０２に接続されている第２の接続孔１０７上に開口部１１１を形成する。このためには、開口部１８１及び開口部１１１を形成する部分に開口を有するレジスト１９２をフォトリソグラフィ技術により形成した後、ドライエッチングを行って開口部１８１及び開口部１１１に相当する部分の表面保護膜１０９を選択的に除去する。

このとき、ドライエッチングに伴って、ＰＡＤ部１６０上の開口部１８１内にはポリマー１４１が付着する。

次に、レジスト１９２を除去した後、図３（ｂ）に示す工程を行う。つまり、アルカリ溶液１２０を用いるポリマー洗浄を行うことにより、ＰＡＤ部１６０に付着したポリマー１４１を除去する。この際、アルカリ溶液１２０が配線層スリット１１０から入り込み、「１」所望ビット１３１における第２の接続孔１０７を充填しているＷプラグ１１２をエッチングする。この結果、該Ｗプラグの少なくとも上部が除去されて非接続Ｗプラグ１１３となり、「１」所望ビット１３１に対応する第２の電極１０８と第２の接続孔１０７に残った部分の非接続Ｗプラグ１１３とは電気的に絶縁される。このようにして、プログラム「１」が書き込まれる。ポリマー１４１の除去とプログラムの完了した構造が、図３（ｃ）に示されている。

以上に説明した本実施形態におけるマスクＲＯＭの製造方法によると、短ＴＡＴ化が実現する。

まず、比較例としての従来のマスクＲＯＭの製造方法の場合、図８（ｂ）に示すように第２の接続孔３０７の有無によりプログラムを行っていた。これには、レジスト３９０の形成、第２の絶縁膜３０６のエッチング、レジスト３９０の除去、タングステンによる埋め込みとＣＭＰ等の工程が必要である。

更に、プログラムをした後に、第２の電極３０８の形成（ＡｌＳｉＣｕ膜３０８ａの形成、レジスト３９１の形成、ＡｌＳｉＣｕ膜３０８ａに対するエッチング及びレジスト３９１の除去）、表面保護膜３０９の形成及びＰＡＤ部１６０上の開口部１８１の形成等（レジスト３９２の形成、表面保護膜３０９に対するエッチング、レジスト３９２の除去及びポリマー３４１の除去）が行われることになり、二回のフォトリソグラフィ工程が必要であった。

これに対し、本実施形態のマスクＲＯＭの製造方法によると、プログラムは、表面保護膜１０９にＰＡＤ部１６０上方の開口部１８１を形成する工程と共に行われることになる。このため、プログラムを行った後にはフォトリソグラフィ工程は不要である。

また、ＲＯＭコードデータを受け取った後に行う工程は、レジスト１９２の形成、表面保護膜１０９のエッチング、レジスト１９２の除去及びポリマー洗浄等であって、従来に比べて遙かに少ない工程数である。このため、短ＴＡＴにて製造を終了することができる。

また、プログラム後の工程は、マスクＲＯＭの有無にかかわらずＬＳＩ等の半導体装置を製造する際には必要な工程である。このため、本実施形態のマスクＲＯＭを製造するための特別な追加工程は不要である。この点も、短ＴＡＴ化とコストの削減に有効である。

また、配線層スリット１１０を第２の接続孔１０７の中心に配置することにより、マスク合わせズレ等の工程バラツキが発生した場合にも配線層スリット１１０が第２の接続孔１０７上を外れるのを避けることができる。この際、ビット線である第２の電極１０８と接続孔１０７（の開口面）との接触面積は工程バラツキに影響されることなく一定であり、良好な特性が得られる。

尚、本実施形態における第２の電極１０８に設けられる配線層スリット１１０は、アルカリ溶液１２０が入り込める程度には開口する。この一方、第２の電極１０８とＷプラグ１１２との接触抵抗が回路設計上問題にならない範囲に収まるように配線層スリット１１０の開口の大きさ（幅など）を決定する必要もある。

（第２の実施形態）
以下、本発明の第２の実施形態に関して図面を参照しながら説明する。図４（ａ）及び（ｂ）は本実施形態におけるマスクＲＯＭの構成を示し、順に断面図及び平面図である（互いにスケールは異なる）。図４（ａ）は図４（ｂ）のIVa-IVa'線における断面を示す。図４（ｂ）において、一部構成要素は図示を省略している。

図４（ａ）及び（ｂ）に示すマスクＲＯＭは、図１（ａ）及び（ｂ）に示した第１の実施形態におけるマスクＲＯＭと同様の構成要素を含むため、そのような構成要素については同じ符号を用いることにより詳しい説明を省略する。以下には、主に第１の実施形態にかかるマスクＲＯＭとの違いを説明する。

違いの一つは、第２の絶縁膜１０６上に形成される第２の電極の構成である。第１の実施形態のマスクＲＯＭの場合、配線層スリット１１０を備え、その内側の部分を残して第２の接続孔１０７上を覆うように第２の電極１０８が形成されていた。これに対し、本実施形態のマスクＲＯＭの場合、第２の接続孔１０７に対してずれた位置に形成されることにより、該接続孔ずれ２１０の部分を残して第２の接続孔１０７上を覆うように第２の電極２０８が形成されている。このため、第２の電極２０８の配線層スリット１１０に相当するものを備えていない。

第２の絶縁膜１０６上には、第１の実施形態のマスクＲＯＭと同様、第２の電極２０８を覆うように形成された表面保護膜１０９に対して開口２１１が設けられ、少なくとも、「１」所望ビット１３１に対応する第２の接続孔１０７の上面のうち第２の電極２０８によって覆われていない部分と、ＰＡＤ部（図示省略）上とが露出するようになっている。

各ビットに対する「０」又は「１」のプログラムについても第１の実施形態の場合と同様であり、第２の接続孔１０７の内部を上端までＷプラグ１１２により埋め込まれた構造となっているか、又は、上端までは埋め込まれていない非接続Ｗプラグ１１３が設けられているかの違いによって行われている。つまり、Ｗプラグ１１２と第２の電極２０８とが電気的に接続されていれば「０」がプログラムされており、非接続Ｗプラグ１１３と第２の電極２０８とが電気的に絶縁されていれば「１」がプログラムされていることになる。

次に、以上に説明した本実施形態のマスクＲＯＭについて、その製造方法を説明する。図５（ａ）〜（ｄ）と、図６（ａ）〜（ｃ）とは、本実施形態のマスクＲＯＭの製造方法を説明するための図である。但し、図４（ａ）及び（ｂ）に示す範囲に加え、ＰＡＤ部１６０を形成する範囲についても示している。

まず、図５（ａ）及び（ｂ）に示す工程については、第１の実施形態において図２（ａ）及び（ｂ）を用いて説明したのと同様である。よって、ここでは説明を省略する。

次に、図５（ｃ）の工程についても、第２の絶縁膜１０６に対して第２の接続孔１０７を形成し、Ｗプラグによって埋め込むこと、第２の絶縁膜１０６上に第２の接続孔１０７上を覆うように導電体膜２０８ａ（図２（ｃ）の導電体膜１０８ａに相当）を形成することについて、第１の実施形態と同様である。

次に、導電体膜２０８ａ上に、レジスト２９１を形成する。レジスト２９１、図２（ｃ）に示すレジスト１９１と比較すると、スリット１９１ａに相当するものを有していないこと、第２の接続孔１０７に対してずれた位置に形成されることにおいて異なっている。但し、ＰＡＤ部１６０におけるレジスト２９１についてはレジスト１９１と同様である。

次に、図５（ｄ）に示すように、導電体膜２０８ａに対してレジスト２９１をマスクとするエッチングを行い、上部電極でありＲＯＭのビットラインとなる第２の電極２０８を形成する。同時に、ＰＡＤ部１６０にも電極１６０ｂを形成する。

このとき、第２の電極２０８は、第２の接続孔１０７に対して例えば０．１０μｍ程度一方にずれて配置し、このような接続孔ずれ２１０（図４（ａ）を参照）の部分を残して第２の接続孔１０７の上面を覆うように形成する。つまり、プログラム用の接続孔である第２の接続孔１０７（及び、そこに埋め込まれているＷプラグ）は、接続孔ずれ２１０の部分において、第２の電極２０８によって覆われずに残され、一部が露出した構造となる。

次に、第２の絶縁膜１０６上に、第２の電極２０８を覆うように腐食防止用の表面保護膜１０９を形成する。例えば、ｐ−ＳｉＮ膜をＣＶＤ法により形成する。

以上の工程がプログラム前に行う工程であり、これ以降の工程はユーザーからＲＯＭコードデータを受け取った後に行う工程である。よって、この工程まで進行して図５（ｄ）に示す構造となったものを準備しておく。そして、ＲＯＭコードデータを受け取った後に、以下に説明する図６（ａ）〜（ｃ）の工程を行う。これらの工程において行うことは、第１の実施形態に説明した図３（ａ）〜（ｃ）の工程と同様である。

つまり、図６（ａ）に示す工程では、レジスト２９２を設けて「１」所望ビット１３１上及びＰＡＤ部１６０上の部分の表面保護膜１０９をエッチングし、開口部１８１及び開口部２１１を形成する。

次に、図６（ｂ）に示す工程では、アルカリ溶液１２０を用いるエッチングにより、ＰＡＤ部１６０上の開口部１８１内に生じているポリマー１４１を除去する。これと共に、「１」所望ビット１３１に対応する第２の接続孔１０７内におけるＷプラグ１１２の少なくとも上部を除去し、非接続Ｗプラグ１１３とする。この際、第１の実施形態の場合には配線層スリット１１０を通してエッチングが行われたのに対し、本実施形態の場合には接続孔ずれ２１０の部分からＷプラグのエッチングが行われる。

この工程により、「１」所望ビット１３１については第２の電極２０８とその下方の非接続Ｗプラグ１１３とが電気的に絶縁され、「０」所望ビット１３０ではＷプラグ１１２と第２の電極１０８とが電気的に接続されたままとなる。これにより、「１」又は「０」のプログラムが行われる。

以上のようにしてポリマー１４１の除去とプログラムの完了した構造が図６（ｃ）に示されている。

本実施形態のマスクＲＯＭの製造方法においても、第１の実施形態の場合と同様に、ＴＡＴの短縮が実現する。特別な工程を追加することなく製造できる点についても同様である。

更に、第１の実施形態の場合には配線層スリット１１０を有するように第２の電極１０８を形成することが必要であったが、本実施形態の場合には、従来同様の形状である第２の電極２０８を第２の接続孔１０７に対してずれた位置に形成するだけである。このため、第２の電極２０８は形状、寸法等についても従来と同様に形成することができ、容易に微細なＲＯＭにも対応することができる。

尚、接続孔ずれ２１０は、アルカリ溶液１２０が入り込める程度の幅は必要であり、この一方、第２の電極２０８とＷプラグ１１２との接触抵抗が回路設計上問題にならない範囲に収まるような幅に設定する必要がある。

また、以下に説明することは、第１の実施形態及び第２の実施形態のいずれにも該当する。

「１」所望ビット１３１において、第２の接続孔１０７のＷプラグ１１２が完全にエッチング除去されている必要は無く、Ｗプラグ１１２の上部がエッチングされた非接続Ｗプラグ１１３と第１の電極１０５との間の抵抗値が十分に大きくなって実質的に絶縁されていると判断されるようになっていればよい。非接続Ｗプラグ１１３の図示は、このような実質的な絶縁を模式的に示すものである。

言い換えると、「０」所望ビット１３０において第２の電極１０８（又は２０８）がＷプラグ１１２と電気的に接続されていることにより「０」がプログラムされているのに対し、「１」所望ビット１３１において、「１」がプログラムされていることが明瞭に判断できるようになっていればよい。このような「０」と「１」との区別には、例えば、抵抗に２倍程度の違いがあれば可能である。より明瞭な区別のためには、１０倍以上の違いのあることが望ましい。

但し、「１」所望ビット１３１においてＷプラグが完全に除去され、第１の電極１０５と第２の電極１０８との間の第２の接続孔１０７が空洞になっている構造とすることも可能である。この場合、当然ながら、第１の電極１０５と第２の電極１０８とは電気的に絶縁されている。

また、実施形態において２層配線の例を示しているが、これには限らず、何層配線の半導体装置であっても良い。

また、プログラム用の接続孔である第２の接続孔１０７をＷによって埋め込む例を説明したが、他の金属を用いても良い。更に、プログラム用の接続孔を埋め込む金属を除去するため、アルカリ溶液によるエッチングを行う例を説明したが、他の種類の薬液を用いることもできる。該金属のエッチングレートが、第２の電極１０８（又は２０８）及び第２の絶縁膜１０６のエッチングレートよりも十分に大きいような薬液であれば使用可能である。

また、ｐ型のＳｉ基板１００にｎ型の拡散層１０２を形成してＮチャネルトランジスタを構成する例を説明したが、これには限らず、ｎ型のＳｉ基板にｐ型の拡散層を形成してＰチャネルトランジスタを構成するようにしても良い。

以上説明したように、本発明のマスクＲＯＭ及びその製造方法は、ＲＯＭコードデータ受注から製品納入までの期間を短縮することができると共に量産性に優れるため、製造工程中にプログラムを行うマスクＲＯＭ及びその製造方法として有用である。

図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係るマスクＲＯＭの断面図及び平面図である。 図２（ａ）〜（ｄ）は、本発明の第１の実施形態に係るマスクＲＯＭの製造工程を示す図である。 図３（ａ）〜（ｃ）は、図２（ａ）〜（ｄ）に続いて本発明の第１の実施形態に係るマスクＲＯＭの製造工程を示す図である。 図４（ａ）及び（ｂ）は、本発明の第２の実施形態に係るマスクＲＯＭの断面図及び平面図である。 図５（ａ）〜（ｄ）は、本発明の第２の実施形態に係るマスクＲＯＭの製造工程を示す図である。 図６（ａ）〜（ｃ）は、図５（ａ）〜（ｄ）に続いて本発明の第２の実施形態に係るマスクＲＯＭの製造工程を示す図である。 図７（ａ）及び（ｂ）は、従来のマスクＲＯＭの断面図及び平面図である。 図８（ａ）〜（ｃ）は、従来のマスクＲＯＭの製造工程を示す図である。 図９（ａ）〜（ｃ）は、図８（ａ）〜（ｃ）に続いて従来のマスクＲＯＭの製造工程を示す図である。

符号の説明

１００ Ｓｉ基板
１０１ 素子分離
１０２ 拡散層
１０３ 第１の絶縁膜
１０４ 第１の接続孔
１０５ 第１の電極
１０６ 第２の絶縁膜
１０７ 第２の接続孔
１０８ 第２の電極
１０８ａ 導電体膜
１０９ 表面保護膜
１１０ 配線層スリット
１１１ 開口部
１１２ Ｗプラグ
１１３ 非接続Ｗプラグ
１２０ アルカリ溶液
１２１ ゲート電極
１３０ 「０」所望ビット
１３１ 「１」所望ビット
１４１ ポリマー
１６０ ＰＡＤ部
１６０ｂ 電極
１８１ 開口部
１９０ レジスト
１９１ レジスト
１９１ａ スリット
１９２ レジスト
２０８ 第２の電極
２０８ａ 導電体膜
２１０ 接続孔ずれ
２１１ 開口
２９１ レジスト
２９２ レジスト

Claims (13)

1. 基板上に形成された複数の第１導電体と、
   前記複数の第１導電体上を含む前記基板上に形成された層間絶縁膜と、
   前記層間絶縁膜を貫通し、前記複数の第１導電体のそれぞれに接続する複数のホールと、
   前記複数のホールのそれぞれに埋め込まれた複数のプラグと、
   前記層間絶縁膜上に形成され、前記複数のホールのそれぞれの開口面を部分的に覆う複数の第２導電体と、
   前記複数の第２導電体上を含む前記層間絶縁膜上に形成された保護膜とを備え、
   前記保護膜は、前記複数のホールのうち少なくとも１つのホールの開口面における前記複数の第２導電体によって覆われていない領域に通じる開口部を有し、
   前記複数のプラグのうち前記少なくとも１つのホールを埋め込むプラグは、前記複数の第２導電体のうち当該プラグの上側に形成された第２導電体と電気的に絶縁されていることを特徴とするマスクＲＯＭ。
2. 請求項１において、
   前記複数の第２導電体は、前記複数のホールのそれぞれに達する複数のスリットを備え、
   前記複数のホールの開口面のうち前記複数のスリットの部分が前記複数の第２導電体に覆われていない前記領域となっていることを特徴とするマスクＲＯＭ。
3. 請求項１において、
   前記複数の第２導電体は、それぞれの下方の前記複数のホールの開口面に対してずれをもって重なるように形成され、
   前記複数のホールの開口面のうち前記ずれの部分が前記複数の第２導電体に覆われていない前記領域となっていることを特徴とするマスクＲＯＭ。
4. 請求項１〜３のいずれか一つにおいて、
   前記保護膜は、表面保護膜であることを特徴とするマスクＲＯＭ。
5. 請求項１〜４のいずれか一つにおいて、
   前記複数のプラグはＷを含み、
   前記複数の第２導電体はＡｌＳｉＣｕ合金を含むことを特徴とするマスクＲＯＭ。
6. 基板上に複数の第１導電体を形成する工程（ａ）と、
   前記複数の第１導電体上を含む前記基板上に層間絶縁膜を形成する工程（ｂ）と、
   前記層間絶縁膜を貫通し、前記複数の第１導電体にそれぞれ接続する複数のプラグを形成する工程（ｃ）と、
   前記複数のプラグ上をそれぞれ部分的に覆うように複数の第２導電体を形成する工程（ｄ）と、
   前記複数の第２導電体上及び前記複数のプラグ上を含む前記層間絶縁膜上に保護膜を形成する工程（ｅ）と、
   前記複数のプラグのうちの少なくとも１つのプラグの前記第２導電体に覆われていない部分を露出させるように、前記保護膜に開口を設ける工程（ｆ）と、
   前記複数のプラグのうち前記開口に露出したプラグをエッチングする工程（ｇ）とを備えることを特徴とするマスクＲＯＭの製造方法。
7. 請求項６において、
   前記工程（ｇ）において、アルカリ溶液を用いたエッチングを行うことを特徴とするマスクＲＯＭの製造方法。
8. 請求項６又は７において、
   前記工程（ｄ）において、前記複数のプラグのそれぞれに達する複数のスリットを有する前記複数の第２導電体を形成することを特徴とするマスクＲＯＭの製造方法。
9. 請求項６又は７において、
   前記工程（ｄ）において、前記複数のプラグに対してずれをもって重なるように前記複数の第２導電体を形成することを特徴とするマスクＲＯＭの製造方法。
10. 請求項６〜９のいずれか一つにおいて、
    前記保護膜は、表面保護膜であることを特徴とするマスクＲＯＭの製造方法。
11. 請求項６〜１０のいずれか一つにおいて、
    前記工程（ｃ）において、Ｗを含む前記プラグを形成すると共に、
    前記工程（ｄ）において、ＡｌＳｉＣｕ合金を含む前記第２導電体を形成することを特徴とするマスクＲＯＭの製造方法。
12. 基板上に形成された複数の第１導電体と、
    前記複数の第１導電体上を含む前記基板上に形成された層間絶縁膜と、
    前記層間絶縁膜を貫通し、前記複数の第１導電体のそれぞれに接続する複数のホールと、
    前記複数のプラグ上をそれぞれ部分的に覆うように形成された複数の第２導電体と、
    前記複数のホールのそれぞれに埋め込まれた複数のプラグと、
    前記層間絶縁膜上に形成され、前記複数のホールのそれぞれの開口面を部分的に覆う複数の第２導電体と、
    前記複数の第２導電体上を含む前記層間絶縁膜上に形成された保護膜とを備えることを特徴とするマスクＲＯＭ製造用ウエハ。
13. 請求項１２のマスクＲＯＭ製造用ウエハを用いるマスクＲＯＭの製造方法であって、
    前記複数のプラグのうちの少なくとも１つのプラグの前記第２導電体に覆われていない部分を露出させるように、前記保護膜に開口を設ける工程と、
    前記複数のプラグのうち前記開口に露出したプラグをエッチングする工程とを備えることを特徴とするマスクＲＯＭの製造方法。

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