JP2008289155A - 受信機回路、電子機器および変調電波信号を回復する方法 - Google Patents
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Abstract
【解決手段】直接変換電波受信機における位相調節に遅延ロック・ループ(DLL)を用いる。受信機回路は、(1)基準クロックを提供する電圧制御発振器(VCO)と、(2)基準クロックを受信し遅延調節信号を提供することができる遅延要素と、(3)電波信号を受信し電波信号および遅延調節信号から回復電波信号を提供する第1チャンネルで、第1ミキサおよび第1フィルタを含む第1チャンネルと、(4)電波信号および遅延調節信号から引き出される位相調節信号を受信し、電波信号および位相調節信号から遅延制御信号を遅延要素に提供する第2チャンネルで、第2ミキサおよび第2フィルタを含む第2チャンネルと、を含む。
【選択図】図1
Description
直接変換電波受信機において位相調節および/あるいは信号回復用に遅延ロック・ループ
(DLL)を用いる方法、アルゴリズム、アーキテクチャ、回路、および/あるいはシス
テムに関する。
1周波数より高い第2周波数を有する電波信号)から復調するために電波受信機を用いる
ことができる。場合により、ベースバンド信号は0Hzに近い周波数(例えば1Hz)を
含む。無線通信信号システムでは、伝送信号が伝送用に元の低周波数無線信号部分をより
高い伝送キャリア周波数(例えば無線周波数[RF]信号)に変調したものを含む。この
ような低周波数成分(すなわちベースバンド電波信号)は、その後、電波受信機を用いて
高周波成分へ変換したり再生したりすることができる。
伝送周波数または放送チャンネル(例えば通常約40〜約60kHz)からベースバンド
周波数(例えば約1Hz)に直接変換される「ダイレクト・ダウン(direct down)」変
換する方法として、1つ又は2つのミキサまたは乗算器回路を用いる。しかし、この方法
の欠点の一つは、伝送周波数と受信機の基準周波数との間に不一致が生じる可能性がある
ことである。これらの周波数が同一でない場合、回復電波信号用に「デルタ」周波数また
は周波数差が受信機出力波形で信号部分または成分に変換される。
、伝送信号がAM正弦波形を有し(例えば一般的にA(t)cos(ωct)の形をする
。A(t)は時間的に変化する任意の信号であり、コサインは正弦波形を示し、ωは角周
波数を表し、ω=2πfであり、「f」は正弦波形の周波数を表し、「t」は時間を表す
)、受信機は正弦波、または理想的には方形波信号(例えば一般的にBcos(ω1t+
φ)に臨時の高調波を加えた形を有する。ただし、本明細書では、基本周波数に簡略化し
て記載する)を提供する基準発振器を有する場合、ミキサ出力はA(t)Bcos(ωc
t)cos(ω1t+φ)と定義され、これは1/2A(t)B[cos((ω1+ωc)
t+φ)+cos((ω1−ωc)t+φ)]に等しい。また合計周波数項がローパス・フ
ィルタで除去される場合、このミキサ出力は下記の式(1)で示すようにさらに簡略化す
ることができる。
する信号である。第1の課題は、このcos(Δωt+φ)部分の信号A(t)に対する
周波数と強さによっては、cos(Δωt+φ)部分が検出すべき信号と間違えられる可
能性がある。第2の課題は位相エラーに関わる。例えば基準信号および受信信号の周波数
が同一で位相差が90°の場合、ミキサ出力はゼロになる可能性がある。この課題の解決
方法として、従来は図6に示すようにコスタス受信機(Costas receiver)100を使用
していた。この方法では、電圧制御発振器(以降、VCOという)108の出力がミキサ
または乗積変調器102−Iに供給され、VCO108の出力は、さらに90°移相器1
06経由で乗積変調器102−Qにも供給される。I−チャンネルでは乗積変調器102
−Iの出力がローパス・フィルタ104−Iに接続され、その出力は位相検波器110に
供給される。同様に、Q−チャンネルでは、乗積変調器102−Qの出力がローパス・フ
ィルタ104−Qに接続され、その出力は位相検波器110に供給される。さらに位相検
波器110の出力は制御電圧としてVCO108に供給され、位相ロック・ループ(PL
L)を形成する。
る。このようなアーキテクチャにおいて、位相ロックのためにはVCO出力周波数がキャ
リア周波数に比較的近いことが必要な場合がある。通常、このように適当なVCO出力周
波数を提供するために水晶を用いる。しかし水晶発振器は伝送周波数等の理由によって実
用的でない場合もある。従って図7のレプリカVCO200で2つ目のPLLを用いるこ
ともできる。図7において、基準202がPLL204に基準クロックを提供し、PLL
204はVCO208−1からの出力も受信する。PLL204の出力はVCO208−
1および加算回路210に入力し、加算回路210はさらに位相検波器206からの出力
も受信する。加算回路210からの出力はVCO208−0に供給され、その出力はミキ
サ(例えば図6の乗積変調器102−Iおよび乗積変調器102−Q)に供給される。こ
こで、2つのVCO制御電圧の合計を用いて発振器(例えばVCO208−0)の周波数
を調節することができ、PLL204からの制御電圧は周波数の粗調整をし、位相検波器
206は位相補正とともに周波数の微調整をすることができる。
同期化範囲が限られていることである。従ってベースバンド周波数回復の際、電波信号に
対して、より広範囲な周波数差にわたり基準クロックを同期化する方法が望まれる。
する確実な方法を有利に提供できる。本発明のこれらおよび他の利点は以下の好ましい実
施形態の詳細な説明から容易に明らかになろう。
、前記基準クロックを遅延した遅延調節信号を供給する遅延要素と、第1ミキサおよび第
1フィルタを含み、変調信号を受信し、前記変調信号および前記遅延調節信号から復調電
波信号を生成する、第1チャンネルと、第2ミキサを含み、前記変調信号および前記遅延
調節信号から生成された位相調節信号を受信し、前記変調信号および前記位相調節信号か
ら遅延制御信号を前記遅延要素に供給する第2チャンネルと、を有する。
発明は好ましい実施形態と併せて説明されるが、これらは発明をこれらの実施形態に限定
する意図ではないことが理解されよう。逆に、発明は添付の特許請求の範囲で定義される
精神および範囲に含まれる代替、修正、および同等のものを対象とすることを意図してい
る。さらに、本発明の以下の詳細な説明において、本発明の充分な理解を提供するために
多数の具体的な詳細が述べられる。しかし当業者であれば本発明がこれらの具体的な詳細
なしでも実施され得ることが直ちに明らかであろう。それ以外で、周知の方法、手順、部
品、および回路は本発明の態様を不必要に分かりにくくしないよう詳細に説明していない
。
よびコンピュータ、プロセッサ、コントローラ、および/あるいはメモリ内のコード、デ
ータ・ビット、データ・ストリーム、または波形に対する操作の、他の象徴的表現の形で
提示される。これらの説明および表現は一般的にデータ処理技術の当業者が他の当業者に
自己の仕事の実態を有効に説明するために使用される。プロセス、手順、論理ブロック、
機能、プロセス、等々は本明細書において、また一般的に、望ましいおよび/あるいは期
待される結果につながる工程または命令の筋の通ったシーケンスとみなされる。工程は一
般的に物理量の物理的操作を含む。必ずしもではないが、通常これらの量はコンピュータ
またはデータ処理システムにおいて格納、移転、組み合わせ、比較、および別途操作が可
能な電気的、磁気的、光学的、または量子的信号の形を取る。主に一般的な用法から、こ
れらの信号をビット、波、波形、ストリーム、値、要素、符号、文字、用語、数字等々、
およびコンピュータ・プログラムまたはソフトウェアにおけるこれらの表現をコード(オ
ブジェクト・コード、ソース・コード、またはバイナリ・コードであり得る)と時に呼ぶ
ことが便利であることが分かっている。
れ、単にこれらの量および/あるいは信号に適用される便利なラベルであることを忘れな
いことが必要である。具体的に別途述べられず、および/あるいは以下の考察で明らかで
ない限り、本明細書を通じ、「操作」、「計算」、「決定」等々の用語を利用している考
察は物理(例えば電子)量を操作または返還するコンピュータもしくはデータ処理システ
ム、または類似した処理装置(例えば電気、光、または量子演算または処理装置または回
路)の行為およびプロセスを指す。これらの用語は回路、システム、またはアーキテクチ
ャ(例えばレジスタ、メモリ、他の類似した情報記憶、伝送、または表示装置、等々)内
の物理量を同じまたは別のシステムまたはアーキテクチャの、他のコンポーネント内の物
理量として同様に表される他のデータに操作または変換する行為およびプロセスを指す。
ける1点から別の点に物理的に移転させる任意の既知の構造、構成、配置、手法、方法、
および/あるいはプロセスを指す。また、本明細書の使用文脈から別途示されない限り、
「既知の」、「固定の」、「一定の」、「ある」、および「所定の」といった用語は、理
論的には可変であるが、通常前以て設定され、その後使用中に変わらない値、量、パラメ
ータ、制限、条件、状態、プロセス、手順、方法、実施、またはその組み合わせを一般的
に指す。
率」、「期間」、および「周波数」の用語は一般的に互換性があり、本明細書においても
互換的に使用できるが、概してそれらの技術的に認められる意味を与えられている。さら
に便宜上および簡素化の点から、「データ」、「データ・ストリーム」、「波形」、およ
び「情報」は互換的に使用でき、「接続される」、「と連結される」、「に連結される」
、および「と通信する」(これは直接的または間接的な接続、連結または通信を指し得る
)の用語も同様であるが、本明細書においてこれらの用語は概して技術的に認められる意
味を与えられている。
同期化する確実な方法を有利に提供する。発明はその各種態様において、代表的な実施形
態について以下により詳細に説明される。
て来る信号(例えば電波信号)に同期化するためのアーキテクチャまたは回路は遅延ロッ
ク・ループ(DLL)の遅延要素および/あるいは回路を含むことができる。この遅延要
素からの遅延調節信号は第1チャンネルに提供される一方、位相調節信号が第2チャンネ
ルに提供されることが良い。第2チャンネルは遅延要素の制御用の遅延調節信号を提供す
る一方、第1チャンネルは遅延調節信号を用いて回復電波信号を提供することができる。
さらに遅延制御信号を適当にリセットするためにリセット制御回路を含むことができる。
スタス受信機を用いることができる。この種の受信機の従来の変形において、受信機の基
準クロック生成パスの電圧制御発振器(VCO)に加え、第2のVCOを用いることがで
きる。しかし本発明の実施形態によれば、これら2つのVCOの内1つを遅延要素で置き
換えることができる。特に、コスタス受信機の移相出力および基準クロックを受信できる
DLLを含むことができる。この方法によりベースバンド周波数の回復の際、基準クロッ
クを受信電波信号に同期化することを向上させることができる。
本発明による代表的な受信機回路は、(1)基準クロックを供給する基準クロック供給
回路と、(2)基準クロックを受信し、基準クロックを遅延した遅延クロック信号を供給
する遅延回路と、(3)電波信号を電気信号に変換したデータ信号を受信し、データ信号
および遅延クロック信号から回復電波信号を提供する第1チャンネルで、第1ミキサおよ
び第1フィルタを含む第1チャンネルと、(4)電波信号および遅延調節信号から引き出
される位相調節信号を受信し、電波信号および位相調節信号から遅延制御信号を遅延要素
に提供する第2チャンネルで、第2ミキサおよび第2フィルタを含む第2チャンネルと、
を含むことができる。
は、Q−チャンネルを含むDLL、I−チャンネル、基準クロック生成回路を有する。
例えば遅延制御信号x)が供給されるアナログ遅延線を含む。アナログ遅延線は、例えば
、バイアスで制御されるインバータ・チェーン又はデジタル的に選択可能なインバータ・
チェーンである。前者のバイアスで制御されるインバータ・チェーンの場合は、インバー
タ・チェーンは複数の直列に接続されたインバータを含み、インバータによって遅延され
る遅延量は、複数のインバータの各々に供給されるバイアスに依存する。
ンバータの遅延量は、各々のインバータに供給される電流の大きさまたはインバータから
排出される電流の大きさに依存する。遅延線の遅延量は、複数のインバータの遅延量に依
存する。すなわち、遅延線の遅延量は、インバータに供給される電流の大きさを調整する
トランジスタまたはインバータから流れ出る電流の大きさを調整するトランジスタに印加
されるバイアス電圧の値に依存する。バイアス電圧の値は、後述の遅延制御信号xに依存
する。後者のデジタル的に選択可能なインバータ・チェーンの場合は、遅延線310はさ
らにアナログ−デジタル変換器(ADC)を含む。遅延制御信号xは、ADCによりマル
チビットのデジタル信号に変換され、マルチビットのデジタル信号によって遅延量が制御
される。遅延ロック・ループ(DLL)は、遅延線310、90°移相器306、ミキサ
302−Q、およびローパス・フィルタ304−Qを含む。
検波器110の後段に設けられたVCO108の代わりに用いることができる。さらに、
遅延線310は遅延量の遅延量増幅率(ゲイン)cを有し、例えば遅延制御信号xに基づ
いて入力信号をcx遅延して出力する。いずれにせよ、遅延制御信号xは遅延線310、
または制御可能な遅延パスを提供するのに別の遅延回路、の調節可能な遅延要素または類
似した回路要素を用いて信号の遅延を制御するのに用いることができる。
2−Iおよびミキサ302−Qはそれぞれ、周期的および/あるいは正弦波形を有する入
力信号を受信する。ミキサ302−Iは後述するように、変調信号A(t)cos(ωc
t)と遅延調節信号Bcos(ω1t+cx)とを受信して掛けるのでI−チャンネルを
構成し、ミキサ302−Qは後述するように、変調信号A(t)cos(ωct)と遅延
調節信号を90°移相した位相調節信号Bsin(ω1t+cx)を受信して掛けるので
Q−チャンネルを構成する。
調信号であって、A(t)cos(ωct)の波形を有する。所定の処理は、本発明の受
信機回路が、アンテナ、増幅器およびハイパス・フィルタを有する電子機器に実装される
場合、例えば、電波信号がアンテナにより受信されて電波信号から電気信号に変換された
後、その電気信号を増幅器により増幅され、ハイパス・フィルタによって増幅器の出力の
うち所定の周波数より低い成分を減衰させ所定の周波数より高い成分を通過させた変調信
号を生成することができる。増幅器の増幅率は、I−チャンネルのローパス・フィルタ3
04−Iの出力に基づいて調整される。前述の電子機器として、例えば電波時計に本発明
の受信機回路が実装される。
線310とカップリングされている。ミキサ302−Iおよびミキサ302−Qが受信す
る信号は、ほぼ等しい周波数を有する。しかし、ミキサ302−Qと遅延線310との間
に90°移相器306が設けられているため、ミキサ302−Iおよびミキサ302−Q
が受信する遅延線310が生成した信号は、90度の位相差を有する。例えば、遅延線3
10が出力する遅延信号(例えばBcos(ω1t+cx))は、ミキサ302−Iと9
0°移相器306とに供給される。
°移相器306で90度位相がシフトされて移相信号(位相信号)(例えばBsin(ω
1t+cx))に変換される。ミキサ302−Iが、90°移相器306から出力される
移相信号を受信する。ここでは、遅延信号を90度移相した移相信号(例えばBsin(
ω1t+cx))を例示したが、90°移相器306で遅延制御信号xに基づいた他の移
相量を用いてもよい。
−I,304−Qに通して高周波総和項(higher frequency summation term)を除去し
ても良い。すなわち、ローパス・フィルタ304−I,304−Qでは、所定の値より大
きい周波数成分は減衰させ、所定の値以下の周波数成分は通過させることができる。また
、I−チャンネルのミキサ302−Iの出力のみローパス・フィルタ304−Iを通して
、Q−チャンネルの出力にはローパス・フィルタ304−Qを通さずに遅延線310に供
給してもよい。
ct)を有する。A(t)は任時間的に変化する信号で、信号振幅が時間の関数になる。
「cos」(コサイン)は正弦および/あるいは周期的波形であり、ωは角周波数を表し
、ω=2πf(「f」は正弦波形の周波数)である。「t」は時間を表している。B(t
)も任時間的に変化する信号で、信号振幅が時間の関数になる。B(t)は理想的に方形
波であるが、正弦または他の規則的な周期形を有する任意の振動信号であってもよい。
CO308を含む。基準クロック・ジェネレータ314(例えば水晶振動子)を用いて振
動信号を生成し、その振動信号をPLL312に供給する。PLL312の出力信号が、
VCO308に供給される。VCO308は、PLL312の出力信号から基準クロック
信号(例えばBcos(ω1t))を生成し、遅延線310に供給する。遅延線310は
、ミキサ302−Iに遅延調節信号(例えばBcos(ω1t+cx))を供給し、また
/あるいはミキサ302−Qに90°移相器306経由で位相調節信号(例えばBsin
(ω1t+cx))を供給することができる。
o signal))を供給し、Q−チャンネルは、補正項または遅延制御信号xを供給する。遅
延制御信号xは、遅延線310又はそれに類する遅延要素に供給する信号である。遅延線
310に入力する遅延制御信号xは所定の周波数を取ることができ、遅延線310は、そ
の所定の周波数の遅延制御信号xに基づいてVCO308からの基準クロック信号を所定
時間遅延した遅延調節信号を生成する。
から遅延調節信号Bcos(ω1t+cx)を生成することができる。遅延制御信号xは
遅延線310により提供される遅延時間で、遅延量増幅率(ゲイン)cは遅延線310の
ゲインである。従って、マルチプレクサまたはミキサ302−Iの出力はA(t)cos
(ωct)Bcos(ω1t+cx)=1/2A(t)B{cos((ω1−ωc)t+cx
)+cos((ω1+ωc)t−cx)}である。さらに、ミキサ302−Iの出力信号の
合計(またはミックス)周波数項の周波数が高い成分に対応する1/2A(t)Bcos
((ω1+ωc)t−cx)は、ローパス・フィルタ304−Iの使用により除去される。
除去された場合、下記の式(2)で示すように、I−チャンネルの出力はさらに簡略化さ
れる。ここでΔω=ω1−ωcである。
t)Bsin(ω1t+cx)=1/2A(t)B{sin((ω1−ωc)t+cx)+
sin((ω1+ωc)t−cx)}で表される。またその合計周波数項sin((ω1+
ωc)t−cx)がローパス・フィルタ304−Qにより除去されると、下記の式(3)
で示すように、Q−チャンネルの出力はさらに簡略化できる。
ができる。従って、式(3)のsin(Δωt+cx)は、(Δωt+cx)と見なすこ
とができ、式(3)は下記の式(4)で示すように、さらに簡略化することができる。
の遅延量増幅率(ゲイン)cは2/A(t)Bよりはるかに大きい場合もある。その場合
、下記の式(6)で示すように、式(5)はさらに簡略化できる。
上記の線形近似は有効とみなすことができる。従って、受信機300は、遅延制御信号が
0に対応する出力1/2BA(t)を生成する。
DLLの代表的な遅延リセット回路は、(1)電波信号を受信し電波信号および移送調
節信号から遅延制御信号を提供するよう構成されるチャンネルで、チャンネルはミキサお
よびフィルタを含み、DLLは各々基準クロックから引き出される遅延調節信号および位
相調節信号を含む、チャンネルと、(2)遅延制御信号を所定時にリセットするよう構成
されるリセット回路と、を含むことができる。
延制御信号xは時間に基づくデルタに対しマイナスに比例する(例えばcx=−Δωt)
。従って比較的長時間の後、遅延制御信号x、従って制御電圧または遅延線310のDC
オフセットも規模がますます大きくなり得る。電源および/あるいは使用可能な電源電圧
が制限されるようなシステムおよび/あるいは用途に対応するために、遅延制御信号は本
発明の実施形態に従い、(1)共通の入力信号(例えば基準クロック信号)を受信する類
似または同一の並列回路(例えばレプリカ遅延線)および正弦波形(例えばコサイン関数
)の反復性または周期的な性質を利用することと、および/あるいは(2)周期的に遅延
制御信号をリセットすることによりリセットされることができる。さらに、このような信
号リセット操作に「自動リセット」機能を用いることができる。
2(a)は本発明の一実施形態で、正弦波形の反復性を活用するレプリカ回路を利用した
リセット回路で、図2(b)は本発明の別の実施形態で、周期的にリセットするリセット
回路である。
時間と共に増加するためリセットを行い所定の値に初期化する。DLLリセット回路40
0は、サイン/コサイン関数の反復性を利用するDLLリセット回路である。DLLリセ
ット回路400は、遅延線402と略同一の構成を有するレプリカ遅延線404およびレ
プリカ遅延線406を有する。遅延線402、レプリカ遅延線404,406は正弦波形
の基準クロック信号Bcos(ω1t)を受信し、遅延線402、レプリカ遅延線404
,406はそれぞれ遅延制御信号x,xa,xbを受信している。遅延線402はBcos
(ω1t+cx)を出力する。レプリカ遅延線404,406は、遅延線402のレプリ
カ回路で遅延線402と同じ遅延量増幅率(ゲイン)cを有するので、遅延線402の出
力信号であるBcos(ω1t+cx)の特定の値に対応した信号を出力する。例えば、
レプリカ遅延線404は、Bcos(ω1t+cxa)を出力し、レプリカ遅延線406は
、Bcos(ω1t+cxb)を出力する。レプリカ遅延線404およびレプリカ遅延線4
06の出力は、遅延線402と遅延時間は異なるものの同じ周波数を有し、2πラジアン
または360°周期のサインおよび/またはコサイン関数の周期的な信号を出力するので
、遅延線402の出力をレプリカ遅延線404およびレプリカ遅延線406の出力と比較
することで、遅延線を制御する制御電圧または遅延制御信号xが有効な2π移相が起こる
ようにリセットすることができる。
部分は2π閾値を検出するのに用いることができる。図2(a)の遅延線回路は図1の遅
延線310に対応する。遅延制御信号xaは、遅延制御信号xの最小値に等しく、遅延制
御信号xbは遅延制御信号xの最大値に等しいような固定または所定の値を有する。その
ため、レプリカ遅延線408の出力はレプリカ遅延線404(遅延制御信号xaにより制
御)の出力がBcos(0)に等しくなり(レプリカ遅延線404の出力が1回目の最大
値を迎えるまで)、レプリカ遅延線406(遅延制御信号xbにより制御)がBcos(
2π)に等しくなる期間(レプリカ遅延線406の出力が2回目の最大値を迎えるまで)
、遅延線402の出力およびレプリカ遅延線404およびレプリカ遅延線406の出力並
びに遅延制御信号x,xa,xbをモニタする。
回路はローパス・フィルタ410とコンパレータ412を有する。ローパス・フィルタ4
10は、抵抗器R1、コンデンサC1、および演算増幅器414、スイッチSW1を有す
る。ローパス・フィルタ410は、図1のローパス・フィルタ304−Qに対応し、アナ
ログ・インテグレータ含むことができる。抵抗器R1は、ミキサ(図1のミキサ302−
Qに対応する)からの出力を受信する。抵抗器R1の出力に、コンデンサC1、および演
算増幅器414、スイッチSW1に接続され、コンデンサC1、および演算増幅器414
、スイッチSW1は、遅延制御信号xを出力する出力端子に接続されている。演算増幅器
414には、遅延制御信号xaも入力している。遅延制御信号xは、コンパレータ412
にも供給されている。コンパレータ412は、遅延制御信号xおよび遅延制御信号xbを
受信し、遅延制御信号xと遅延制御信号xbの大きさを比較する。遅延制御信号xが遅延
制御信号xbよりも大きくなると、すなわち、遅延制御信号xが上限値の遅延制御信号xb
を超えるとスイッチSW1を閉じるためのパルスをスイッチSW1に供給する。スイッチ
SW1が閉じられると、演算増幅器414は遅延制御信号xが入力の遅延制御信号xaの
値にリセットされるような単位ゲイン・フィードバックを形成する。これにより、遅延制
御信号xを最小値の遅延制御信号xaにリセットすることができる。
切り替えてマイナス傾斜の遅延制御信号xを得ることもできる。例えば、遅延制御信号x
が時間とともに減少する信号の場合は、遅延制御信号xaおよび遅延制御信号xbの入力を
それぞれ遅延制御信号xの最大値および最小値に設定し、遅延制御信号xが遅延制御信号
xbを下回ったのをコンパレータ412が検出したときにスイッチSW1を閉じ、遅延制
御信号xを最大値の遅延制御信号xaにリセットしてもよい。あるいは、第3の固定/所
定値の遅延制御信号xcを第2コンパレータ(遅延制御信号xも受信する)に提供し、2
つのコンパレータの出力を論理的なORにかけ、スイッチSW1を閉じるための制御信号
を提供することができる。
または所定時間に1度周期的にリセットすることができる。本実施形態で、リセットを行
う率が受信機が受信する信号の率よりはるかに高い場合、(たとえば10倍、20倍、4
0倍、またはそれ以上の倍数)、ミキサ出力(例えばミキサ302−Q)を受信するロー
パス・フィルタ(例えばローパス・フィルタ304−Q)はリセット操作の結果生じるノ
イズまたは「非理想的なもの」をフィルタして除去することができる。この実施例におい
て、ミキサ出力はリセット・スイッチを含むアナログ・インテグレータまたはローパス・
フィルタに提供することができ、これは後述の図3を用いて詳細に説明する。リセット・
スイッチは次に周期的にパルスを与えローパス・フィルタをリセットすることができる。
さらに、リセット・パルスの持続時間はローパス・フィルタ内のコンデンサを実質的に放
電させるだけ十分に長くあり得る。従って、比較的小さいコンデンサ値および比較的低抵
抗のリセット・スイッチであればリセット・パルスの持続時間は比較的短くて良い。ある
いは、リセット・パルス幅がベースバンド周波数と比較して有意であるほど十分に広くな
ると、このリセット・パルスからの影響をローパス・フィルタでフィルタして除去しない
とデータが破壊される可能性がある。
去するノイズ除去回路500のについて説明する。ノイズ除去回路500は、ローパス・
フィルタ510に設けられている。ローパス・フィルタ510は、図1のローパス・フィ
ルタ304−Qに対応し、アナログ・インテグレータ含むことができる。ローパス・フィ
ルタ510は、抵抗器R1、コンデンサC1、演算増幅器504およびスイッチSW1を
含む。ローパス・フィルタ510は、ミキサ502(図1のミキサ302−Qに対応する
)の出力を受信する。受信したミキサ502からの出力は、抵抗器R1に入力される。抵
抗器R1を経た信号は、コンデンサC1、演算増幅器504およびスイッチSW1に入力
される。演算増幅器504は、RCでフィルタされたミキサ502の出力と基準電圧の双
方を受信する。スイッチSW1を短絡させることで、コンデンサC1に蓄積された電荷が
放電され、コンデンサC1の電位差は0となる。これにより、ローパス・フィルタ510
をリセットすることができる。
電荷を実質的にすべて放電させる時間、スイッチSW1が短絡させているのが好ましい。
さらに、ローパス・フィルタ510からの遅延制御信号出力(遅延制御信号x)は遅延線
506(図1の遅延線310に対応し得る)に入力され、遅延線506は基準パス508
経由で基準クロックも受信する。例えば、基準パス508は図1に示す配置における基準
クロック・ジェネレータ314、PLL312、およびVCO308を含む。もちろん、
本発明の実施形態により他の基準クロックの配置および/あるいは生成回路も用いること
ができる。
変調電波信号を回復する代表的な方法は、(1)基準クロックを設定可能な遅延分遅延
して遅延調節信号を生成することと、(2)遅延調節信号を移相して位相調節信号を提供
することと、(3)受信電波信号および位相調節信号から遅延制御信号を生成することと
、および(4)受信電波信号および遅延調節信号から変調電波信号を回復することと、の
工程を含むことができる。
る。変調電波信号を回復する方法のフロー600は工程S602で開始する。まず、工程
S604において、基準クロックを遅延線によって遅延することで遅延調節信号を生成す
る。遅延調節信号の基準クロックに対する遅延量は可変である。次いで、工程S606に
おいて、遅延調節信号が移相され(例えば約90°)、位相調節信号を生成する。移相は
、遅延調節信号および遅延要素(例えば図1の遅延線310)による遅延量との間で所定
の関係を有する別の量であっても良い。工程S608において、図1のミキサ302−Q
では、位相調節信号と受信機が受信した変調信号から遅延制御信号が生成される。一方、
工程S610において、図1のミキサ302−Iでは、遅延調節信号を用いて受信機が受
信した変調信号を復調する。以上で、工程S612としてフロー600が終了する。方法
は図1に関し上述の受信機300の操作、図2および図3に関し上述のリセット回路、お
よび/あるいは図5に関し後述する方法により修正および/あるいは補完されることがで
きる。
基準クロックを電波信号に同期化する代表的な方法は、(1)電波信号を第1および第
2チャンネルで受信することで、第1チャンネルは遅延調節信号を用いて回復電波信号を
提供し、第2チャンネルは遅延調節信号から引き出される位相調節信号を用いて遅延制御
信号を提供することと、(2)遅延制御信号を用いて遅延要素を制御することで、遅延要
素は基準クロックを受信し遅延調節信号を提供することと、(3)遅延制御信号を所定時
間にリセットすることと、の工程を含む。リセットは一定間隔で、または例えばcos(
0)またはcos(2π)値を有する遅延調節信号に対応する時間の長さで起こることが
できる。
法の一例を説明する。工程S702で基準クロックを電波信号に同期化する方法のフロー
700が開始する。次いで、工程S704において変調信号を第1チャンネルおよび第2
チャンネルで受信される。例えば、第1チャンネルは図1のI−チャンネルで、第2チャ
ンネルは図1のQ−チャンネルであり、各チャンネルは、図1に示すように、ミキサ30
2−Iおよびミキサ302−Qを含む。また、各チャンネルは、ローパス・フィルタ30
4−Iおよびローパス・フィルタ304−Qが含んでいてもよいし、I−チャンネルのロ
ーパス・フィルタ304−Iのみが設けられていてもよい。また、ローパス・フィルタ3
04−Iが、複数のローパス・フィルタによって形成されていても良い。
号が生成され、遅延要素(例えばDLL)を遅延制御信号によって制御する。図1におい
て、第2チャンネルはQ−チャンネルであり、遅延制御信号はQ−チャンネルによって生
成される。次に、工程S708において、遅延制御信号が所定の時間にリセットされる。
工程S710で、フロー700が終了する。
定間隔(例えば周期的)にリセットする方法を図2(b)で説明した。詳述すると、図2
(a)の遅延リセット方法では、コサイン関数などの正弦波形(例えばcos(0)およ
びcos(2π)において)の反復性を活用するレプリカ回路を利用し、図2(b)の遅
延リセット方法では、リセット・スイッチを用いて周期的にリセットすることができる。
に変化する信号の特定の形を含むが、当業者であれば他の技術および/あるいは信号の種
類または形も実施形態に従い用いることができることを理解しよう。さらに当業者であれ
ば実施形態に従い電流に基づく差分信号送信も用いることができる。
は網羅的または発明を開示の正確な形態に限定する意図はなく、上記の教示に照らし多数
の修正および変形が可能であることが明らかである。実施形態は発明の原理およびその実
際的な適用を最も良く説明し、それにより他の当業者が検討する特定用途に適するような
修正を加えて発明および各種実施形態を最も良く利用できるように選ばれ説明された。発
明の範囲は本明細書に添付される特許請求の範囲およびこれらの均等物により定義される
ことが意図される。
,410,510…ローパス・フィルタ、306…90°移相器、308…VCO、31
0,402,506…遅延線、312…PLL、314…基準クロック・ジェネレータ、
400…DLLリセット回路、404,406,408…レプリカ遅延線、412…コン
パレータ、414,504…演算増幅器、500…ノイズ除去回路、508…基準パス、
600,700…フロー、A(t)cos(ωct)…変調信号、Bcos(ω1t)…基
準クロック信号、Bcos(ω1t+cx)…遅延調節信号、Bsin(ω1t+cx)…
位相調節信号、c…遅延量増幅率(ゲイン)、C1…コンデンサ、R1…抵抗器、SW1
…スイッチ、x,xa,xb,xc…遅延制御信号。
Claims (8)
- 基準クロックを供給する発振器と、
前記基準クロックを受信し、前記基準クロックを遅延した遅延調節信号を供給する遅延
要素と、
第1ミキサおよび第1フィルタを含み、変調信号を受信し、前記変調信号および前記遅
延調節信号から復調電波信号を生成する、第1チャンネルと、
第2ミキサを含み、前記変調信号および前記遅延調節信号から生成された位相調節信号
を受信し、前記変調信号および前記位相調節信号から遅延制御信号を前記遅延要素に供給
する第2チャンネルと、
を含むことを特徴とする受信機回路。 - 基準クロックを生成する基準クロック生成回路と、
前記基準クロックを受信し、前記発振器に接続された位相ロック・ループ(PLL)と
、
前記遅延調節信号を前記遅延要素から受信し、前記第2チャンネルに位相調節信号を送
信する位相器と、をさらに含むことを特徴とする請求項1に記載の受信機回路。 - 前記変調信号がA(t)cos(ωct)である場合、前記回復電波信号は1/2BA
(t)であり、前記基準クロックはBcos(ω1t)であることを特徴とする請求項1
または請求項2に記載の受信機回路。 - 前記遅延制御信号を所定時間にリセットするリセット回路を含むことを特徴とする請求
項1乃至請求項3のいずれか一項に記載の受信機回路。 - 前記リセット回路は、前記遅延要素と略同一の遅延量増幅率を有する第1レプリカ回路
および第2レプリカ回路を有し、
前記第1レプリカ回路には、前記基準クロックと、前記遅延制御信号の最小値に相当す
る制御信号と、が入力され、
前記第2レプリカ回路には、前記基準クロックと、前記遅延制御信号の最大値に相当す
る制御信号と、が入力され、
前記第1レプリカ回路と前記第2レプリカ回路の出力に基づいて、前記遅延量制御信号
をモニタする期間を設定することを特徴とする請求項4に記載の受信機回路。 - 前記リセット回路は、
前記第2チャンネルからの出力に一端が接続された抵抗と、
前記抵抗の他端に一端が接続されたスイッチと、
前記抵抗の他端に一端が接続されたコンデンサと、
前記抵抗の他端に第1入力端子が接続され、前記遅延制御信号の最小値に相当する第1
制御信号が第2入力端子に接続され、前記遅延制御信号を出力する増幅器と、
前記遅延制御信号と前記遅延制御信号の最大値に相当する第2制御信号とを受信し、前
記遅延制御信号が前記第2制御信号より大きくなると、前記スイッチを短絡させる制御信
号を発生する比較器と、を含むことを特徴とする請求項4に記載の受信機回路。 - 電波信号を受信し電気信号に変換するアンテナと、
前記電気信号を増幅して変調信号を生成する増幅器と、
請求項1乃至請求項6のいずれか一項に記載の受信機回路と、
を含むことを特徴とする電子機器。 - 変調電波信号を回復する方法であって、
設定可能な遅延で基準クロックを遅延することにより遅延調節信号を生成することと、
前記遅延調節信号を移相して位相調節信号を提供することと、
受信電波信号および前記位相調節信号から遅延制御信号を生成することと、
前記受信電波信号および前記遅延調節信号から前記変調電波信号を回復することと、の
工程を含むことを特徴とする変調電波信号を回復する方法。
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