JP2008283033A

JP2008283033A - 駆動回路及びその駆動回路を有する電子機器

Info

Publication number: JP2008283033A
Application number: JP2007126612A
Authority: JP
Inventors: Tomohiko Kamaya; 智彦釜谷
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-05-11
Filing date: 2007-05-11
Publication date: 2008-11-20
Also published as: CN101304625A; CN101304625B; US20080278098A1; US7679296B2; KR20080100140A; KR101020023B1

Abstract

【課題】製造バラツキによるＬＥＤ等からなる負荷の端子電圧上昇を抑えることができ消費電力の低減を図ることができる駆動回路及びその駆動回路を有する電子機器を得る。
【解決手段】定電圧回路２から電源供給されたＬＥＤ１０に、外部から入力されたパルス信号Ｓｐｗｍに応じて定電流回路３から定電流の供給制御が行われ、定電圧回路２が、ＬＥＤ１０に出力する電圧Ｖｏｕｔを分圧した分圧電圧が、定電流回路３とＬＥＤ１０との接続部の電圧に応じて変わる第１基準電圧Ｖｒｅｆ１になるように出力電圧Ｖｏｕｔを生成しＬＥＤ１０に出力するようにした。
【選択図】図１

Description

本発明は、ＰＷＭ制御を用いて発光ダイオード等の負荷を駆動させる駆動回路及びその駆動回路を有する電子機器に関し、特に該負荷の端子電圧を低下させることができる駆動回路及びその駆動回路を有する携帯機器等の電子機器に関する。

従来、発光ダイオード（以下、ＬＥＤと呼ぶ）駆動回路において、ＬＥＤの端子電圧と基準電圧との電圧比較結果に応じて、ＬＥＤに電源供給を行う定電圧回路をなすスイッチングレギュレータの制御を行うＬＥＤ端子電圧比較方式が、製造時におけるＬＥＤの順方向電圧のバラツキを考慮した上で最も駆動回路全体の消費電流を低減させることができた。しかし、このような回路では、ＰＷＭ変調させたパルス信号に応じてＬＥＤを点灯させる場合、ＬＥＤの端子電圧が安定しないため、ＬＥＤがオンしたときの該ＬＥＤの端子電圧を制御することが不可能であった。このため、スイッチングレギュレータの出力電圧を分圧させた分圧電圧と所定の基準電圧との電圧比較結果に応じて、スイッチングレギュレータの出力電圧を制御する出力電圧比較方式を行うしかなかった。

図７は、このような従来のＬＥＤ駆動回路の構成例を示した概略のブロック図である。
図７のＬＥＤ駆動回路１００において、定電圧回路１０１は、ＬＥＤ１１０に所定の定電圧を出力し、定電流回路１０２は、ＬＥＤ１１０に定電流を供給する。定電圧回路１０１は、スイッチングレギュレータをなしており、定電圧回路１０１の出力電圧Ｖｏｕｔを分圧した分圧電圧が基準電圧発生回路１０３から入力される所定の基準電圧Ｖｒｅｆになるようにスイッチングトランジスタ（図示せず）のスイッチング制御を行って、ＬＥＤ１１０に所定の定電圧を供給する。定電流回路１０２は、ＰＷＭ変調されたパルス信号Ｓｐｗｍが外部から入力されており、該パルス信号Ｓｐｗｍに応じてＬＥＤ１１０に定電流を供給する。

なお、本発明とは異なるが、各チップ間のＬＥＤの輝度のばらつきを調整する場合において、少ない回路の追加でＬＥＤに供給する電流の変化量を均等にする発光ダイオード駆動回路装置があった（例えば、特許文献１参照。）。
特開平１１−４２８０９号公報

しかし、図７のようなＬＥＤ駆動回路の場合、製造時におけるＬＥＤ１１０の順方向電圧のバラツキを考慮した上で、基準電圧Ｖｒｅｆを設定する必要があることから、ＬＥＤ駆動回路全体の消費電流が前記ＬＥＤ端子電圧比較方式よりも増大する。携帯機器の表示装置等に使用されるホワイトＬＥＤの順方向電圧は、ＭＩＮ（最小値）：３.０Ｖ、ＴＹＰ（標準値）：３.２Ｖ及びＭＡＸ（最大値）：３.９Ｖ程度である。したがって、出力電圧比較方式においては、製造バラツキによるＬＥＤ順方向電圧のＭＡＸである３.９Ｖを考慮した基準電圧Ｖｒｅｆを設定しなければならなかった。ＬＥＤ順方向電圧のＴＹＰは３.２Ｖであることから、大部分のもので０.７Ｖ程度余分に大きい電圧を出力するようにしなければならなかった。また、ＬＥＤの端子電圧が大きくなると駆動回路自体の消費電力が増大し、例えば駆動回路が半導体集積回路で構成されている場合にはパッケージの発熱が問題になっていた。

本発明は、このような問題を解決するためになされたものであり、ＰＷＭ変調されたパルス信号に応じてＬＥＤ等の負荷を駆動させる駆動回路において、製造バラツキによる該負荷の端子電圧上昇を抑えることができ消費電力の低減を図ることができる、定電圧回路の出力電圧と基準電圧との電圧比較結果に応じて出力電圧を制御する駆動回路及びその駆動回路を有する電子機器を得ることを目的とする。

この発明に係る駆動回路は、１つ以上の発光ダイオード等からなる負荷に電流を供給して駆動する駆動回路において、
前記負荷の一端に定電圧を供給する定電圧回路部と、
外部から入力されたパルス信号に応じて前記負荷の他端に所定の定電流を供給する定電流回路部と、
該定電流回路部の出力端の電圧に応じた第１基準電圧を生成して出力する第１基準電圧発生回路部と、
を備え、
前記定電圧回路部は、前記負荷に出力する出力電圧に比例した電圧が前記第１基準電圧になるように該出力電圧の制御を行うものである。

具体的には、前記第１基準電圧発生回路部は、前記定電流回路部の出力端の電圧が所定の第２基準電圧以下である場合は第１基準電圧の電圧を上昇させ、前記定電流回路部の出力端の電圧が該第２基準電圧よりも大きい所定の第３基準電圧以上である場合は第１基準電圧の電圧を低下させ、前記定電流回路部の出力端の電圧が前記第２基準電圧を超え前記第３基準電圧未満である場合は第１基準電圧の電圧を保持するようにした。

また、前記第１基準電圧発生回路部は、
前記定電流回路部の出力端の電圧と、前記第２基準電圧及び前記第３基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路部と、
該電圧比較結果に応じてカウントアップ、カウントダウン又はカウント数を保持するカウント回路部と、
該カウント回路部のカウント数を示すデジタル信号をＤ／Ａ変換して前記第１基準電圧を生成し出力するＤ／Ａ変換回路部と、
を備えるようにした。

また、前記Ｄ／Ａ変換回路部は、所定のクロック信号に同期して前記カウント回路部のカウント数のサンプリングを行うようにした。

また、前記第１基準電圧発生回路部は、電源電圧を分圧して前記第２基準電圧及び第３基準電圧を生成して出力する第２及び第３基準電圧発生回路部を備えるようにした。

また、前記定電圧回路部、定電流回路部及び第１基準電圧発生回路部は１つのＩＣに集積されるようにしてもよい。

また、この発明に係る電子機器は、１つ以上の発光ダイオード等からなる負荷に電流を供給して駆動する駆動回路を有した電子機器において、
前記駆動回路は、
前記負荷の一端に定電圧を供給する定電圧回路部と、
外部から入力されたパルス信号に応じて前記負荷の他端に所定の定電流を供給する定電流回路部と、
該定電流回路部の出力端の電圧に応じた第１基準電圧を生成して出力する第１基準電圧発生回路部と、
を備え、
前記定電圧回路部は、前記負荷に出力する出力電圧に比例した電圧が前記第１基準電圧になるように該出力電圧の制御を行うものである。

また、前記第１基準電圧発生回路部は、
前記定電流回路部の出力端の電圧と、前記第２基準電圧及び前記第３基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路部と、
該電圧比較結果に応じてカウントアップ、カウントダウン又はカウント数を保持するカウント回路部と、
該カウント回路部のカウント数を示すデジタル信号をＤ／Ａ変換して前記第１基準電圧を生成して出力するＤ／Ａ変換回路部と、
を備えるようにした。

本発明の駆動回路及びその駆動回路を有する電子機器によれば、定電圧回路部から電源供給された負荷に、外部から入力されたパルス信号に応じて定電流回路部から定電流の供給制御が行われ、定電圧回路部が、負荷に出力する出力電圧に比例した電圧が、定電流回路部の出力端の電圧に応じて変わる第１基準電圧になるように該出力電圧を生成し負荷に出力するようにした。このことから、ＰＷＭ変調されたパルス信号に応じて発光ダイオード等からなる負荷を駆動する駆動回路においても、製造バラツキによる負荷の端子電圧上昇を抑えることができ消費電力の低減を図ることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における駆動回路の構成例を示した概略のブロック図である。
図１において、駆動回路１は、ＰＷＭ変調されたパルス信号Ｓｐｗｍに応じてＬＥＤ１０を発光させる、携帯機器等の電子機器に搭載される駆動回路であり、場合によっては、ＬＥＤ１０と共に駆動回路１が該電子機器に搭載される。

駆動回路１は、ＬＥＤ１０のアノードに電源供給を行う例えばスイッチングレギュレータをなす定電圧回路２と、外部から入力されたパルス信号Ｓｐｗｍに応じてＬＥＤ１０に定電流を供給する定電流回路３と、定電流回路３とＬＥＤ１０のカソードとの接続部の電圧に応じた電圧の第１基準電圧Ｖｒｅｆ１を生成して定電圧回路２に出力する第１基準電圧発生回路４とを備えている。なお、定電圧回路２は定電圧回路部を、定電流回路３は定電流回路部を、第１基準電圧発生回路４は第１基準電圧発生回路部を、ＬＥＤ１０は負荷をそれぞれなす。

定電圧回路２は、ＬＥＤ１０のアノードに出力した出力電圧Ｖｏｕｔを分圧させた分圧電圧Ｖｆｂが第１基準電圧Ｖｒｅｆ１になるように出力電圧Ｖｏｕｔの制御を行う。また、定電流回路３は、パルス信号Ｓｐｗｍが所定の信号レベル、例えばハイレベルになるとＬＥＤ１０に定電流の供給を行い、パルス信号ＳｐｗｍがローレベルになるとＬＥＤ１０への定電流の供給を停止する。第１基準電圧発生回路４は、定電流回路３とＬＥＤ１０のカソードとの接続部の電圧が所定の第２基準電圧Ｖｒｅｆ２以下である場合は第１基準電圧Ｖｒｅｆ１の電圧を上昇させ、定電流回路３とＬＥＤ１０のカソードとの接続部の電圧が第２基準電圧Ｖｒｅｆ２よりも大きい所定の第３基準電圧Ｖｒｅｆ３以上である場合は第１基準電圧Ｖｒｅｆ１の電圧を低下させ、定電流回路３とＬＥＤ１０のカソードとの接続部の電圧が所定の第２基準電圧Ｖｒｅｆ２を超え第３基準電圧Ｖｒｅｆ３未満である場合は第１基準電圧Ｖｒｅｆ１の現在の電圧を保持して出力する。

図２は、図１の定電流回路３及び第１基準電圧発生回路４の回路例を示した図である。
図２において、定電流回路３は、ＮＭＯＳトランジスタＭ１，Ｍ２、スイッチＳＷ１、定電流源１１及び遅延回路１２で構成され、第１基準電圧発生回路４は、コンパレータ２１，２２、ラッチ回路２３，２４、カウンタ２５、Ｄ／Ａコンバータ２６、分周器２７、遅延回路２８、ＡＮＤ回路２９及び抵抗Ｒ２１〜Ｒ２３で構成されている。なお、コンパレータ２１，２２は電圧比較回路部を、ラッチ回路２３，２４及びカウンタ２５はカウント回路部を、Ｄ／Ａコンバータ２６はＤ／Ａ変換回路部を、抵抗Ｒ２１〜Ｒ２３は第２及び第３基準電圧発生回路部をそれぞれなす。

定電流回路３において、電源電圧Ｖｄｄと接地電圧との間には、定電流源１１とＮＭＯＳトランジスタＭ１が直列に接続され、定電流源１１からＮＭＯＳトランジスタＭ１のドレインに所定の定電流が供給される。ＮＭＯＳトランジスタＭ１のゲートには、外部から所定のバイアス電圧Ｖｂｉａｓが入力され、バイアス電圧ＶｂｉａｓはスイッチＳＷ１を介してＮＭＯＳトランジスタＭ２のゲートにも入力される。また、ＬＥＤ１０のカソードと接地電圧との間にはＮＭＯＳトランジスタＭ２が接続され、ＮＭＯＳトランジスタＭ２のカソードが定電流回路３の出力端をなしている。遅延回路１２は、外部から入力されたパルス信号Ｓｐｗｍを所定の第１遅延時間Ｔ１だけ遅延させてパルス信号ＳＡとして出力し、スイッチＳＷ１は、パルス信号ＳＡに応じてスイッチングを行う。

次に、第１基準電圧発生回路４において、電源電圧Ｖｄｄと接地電圧との間に、抵抗Ｒ２１〜Ｒ２３が直列に接続され、抵抗Ｒ２１と抵抗Ｒ２２の接続部の電圧が、第３基準電圧Ｖｒｅｆ３をなしコンパレータ２１の反転入力端に入力されている。また、抵抗Ｒ２２と抵抗Ｒ２３の接続部の電圧が、第２基準電圧Ｖｒｅｆ２をなしコンパレータ２２の反転入力端に入力されている。コンパレータ２１及び２２の各非反転入力端には、ＬＥＤ１０のカソードとＮＭＯＳトランジスタＭ２のドレインとの接続部の信号ＳＢがそれぞれ入力されており、コンパレータ２１及び２２の各出力信号は、ラッチ回路２３及び２４に対応して入力されている。

パルス信号ＳＡは、遅延回路２８で所定の第２遅延時間Ｔ２だけ遅延されてＡＮＤ回路２９の一方の入力端に入力され、ＡＮＤ回路２９の他方の入力端にはパルス信号Ｓｐｗｍが入力されている。ＡＮＤ回路２９の出力信号ＳＣは、ラッチ回路２３及び２４にそれぞれ出力され、ラッチ回路２３及び２４は、信号ＳＣに応じてラッチ動作を行う。ラッチ回路２３及び２４の各出力信号ＳＤ１及びＳＤ２は、カウンタ２５にそれぞれ入力されており、カウンタ２５のカウント値を示すデジタル信号がＤ／Ａコンバータ２６に出力されている。分周器２７は、外部から入力された基準クロック信号Ｓｒｃを分周してクロック信号ＳＥとしてＤ／Ａコンバータ２６に出力する。Ｄ／Ａコンバータ２６は、クロック信号ＳＥに同期してカウンタ２５から入力された信号をサンプリングしてＤ／Ａ変換し第１基準電圧Ｖｒｅｆ１として定電圧回路２に出力する。

図３は、図１及び図２の定電圧回路２の回路例を示した図である。なお、図３では、降圧型のスイッチングレギュレータを例にして示している。
図３において、定電圧回路２は、入力電圧として入力された電源電圧Ｖｄｄを所定の定電圧に変換し、出力電圧ＶｏｕｔとしてＬＥＤ１０のアノードに出力する同期整流型スイッチングレギュレータをなしている。
定電圧回路２は、電源電圧Ｖｄｄの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ３１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ３２と、出力電圧検出用の抵抗Ｒ３１，Ｒ３２と、インダクタＬ３１と、平滑用の出力コンデンサＣｏと、誤差増幅回路３１と、発振回路３２と、ＰＷＭコンパレータ３３と、インバータ３４とを備えている。

出力電圧検出用の抵抗Ｒ３１，Ｒ３２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する。また、誤差増幅回路３１は、入力された分圧電圧Ｖｆｂと第１基準電圧Ｖｒｅｆ１との電圧差を増幅して出力信号ＥＡｏを生成し出力する。
また、発振回路３２は、外部から入力された基準クロック信号Ｓｒｃから所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ３３は、誤差増幅回路３１の出力信号ＥＡｏと該三角波信号ＴＷから出力信号ＥＡｏをＰＷＭ変調させたパルス信号Ｓｐを生成して出力する。パルス信号Ｓｐは、インバータ３４で信号レベルが反転されてスイッチングトランジスタＭ３１及び同期整流用トランジスタＭ３２の各ゲートにそれぞれ入力される。電源電圧Ｖｄｄと接地電圧との間にはスイッチングトランジスタＭ３１及び同期整流用トランジスタＭ３２が直列に接続され、スイッチングトランジスタＭ３１と同期整流用トランジスタＭ３２との接続部をＬｘとする。

接続部Ｌｘと出力電圧Ｖｏｕｔとの間にはインダクタＬ３１が接続され、出力電圧Ｖｏｕｔと接地電圧との間には、抵抗Ｒ３１及びＲ３２が直列に接続されると共に出力コンデンサＣｏが接続され、抵抗Ｒ３１とＲ３２との接続部から分圧電圧Ｖｆｂが出力される。また、誤差増幅回路３１において、反転入力端には分圧電圧Ｖｆｂが、非反転入力端には第１基準電圧Ｖｒｅｆ１がそれぞれ入力され、出力端は、ＰＷＭコンパレータ３３の非反転入力端に接続されている。ＰＷＭコンパレータ３３の反転入力端には三角波信号ＴＷが入力され、ＰＷＭコンパレータ３３から出力されたパルス信号Ｓｐは、インバータ３４を介してスイッチングトランジスタＭ３１及び同期整流用トランジスタＭ３２の各ゲートにそれぞれ入力される。

出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３１の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ３３からのパルス信号Ｓｐのオンデューティサイクルは小さくなる。この結果、スイッチングトランジスタＭ３１がオンする時間が短くなり、それに応じて同期整流用トランジスタＭ３２がオンする時間が長くなって、出力電圧Ｖｏｕｔが低下するように制御される。また、出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３１の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ３３からのパルス信号Ｓｐのオンデューティサイクルは大きくなる。この結果、スイッチングトランジスタＭ３１がオンする時間が長くなり、それに応じて同期整流用トランジスタＭ３２がオンする時間が短くなって、出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔは所定の電圧で一定になるように制御される。

このような構成において、図４は、信号ＳＡ〜ＳＣの波形例を示したタイミングチャートであり、図４を用いて、定電流回路３及びラッチ回路２３，２４の動作について説明する。
パルス信号Ｓｐｗｍを遅延回路１２で遅延して生成されたパルス信号ＳＡがハイレベルになると、スイッチＳＷ１はオンして導通状態になり、信号ＳＢの電圧は、出力電圧ＶｏｕｔからＬＥＤ１０の順方向電圧だけ低下した電圧まで低下する。また、パルス信号ＳＡがローレベルになると、スイッチＳＷ１はオフして遮断状態になり信号ＳＢの電圧が上昇する。ＡＮＤ回路２９は、パルス信号Ｓｐｗｍがハイレベルになってから、遅延回路２８の出力信号がハイレベルになるまでの間はローレベルの信号ＳＣを出力し、遅延回路２８の出力信号がハイレベルになるとハイレベルの信号ＳＣを出力する。

また、ＡＮＤ回路２９は、パルス信号Ｓｐｗｍがローレベルになると、遅延回路２８の出力信号に関係なくローレベルの信号ＳＣを出力する。ラッチ回路２３及び２４は、信号ＳＣがハイレベルからローレベルに立ち下がると、対応するコンパレータ２１及び２２の出力信号の信号レベルをそれぞれラッチする。
一方、コンパレータ２１は、信号ＳＢの電圧が第３基準電圧Ｖｒｅｆ３以上になるとハイレベルの信号を出力し、信号ＳＢの電圧が第３基準電圧Ｖｒｅｆ３未満になるとローレベルの信号を出力する。コンパレータ２２は、信号ＳＢの電圧が第２基準電圧Ｖｒｅｆ２を超えている場合はハイレベルの信号を出力し、信号ＳＢの電圧が第２基準電圧Ｖｒｅｆ２以下になるとローレベルの信号を出力する。

カウンタ２５は、ラッチ回路２３及び２４の各出力信号ＳＤ１及びＳＤ２が共にハイレベルのときはカウント数をデクリメントしてカウントダウンし、ラッチ回路２３及び２４の各出力信号ＳＤ１及びＳＤ２が共にローレベルのときはカウント数をインクリメントしてカウントアップする。また、カウンタ２５は、ラッチ回路２３及び２４の各出力信号ＳＤ１，ＳＤ２の信号レベルが異なる場合は現状のカウント数を保持する。カウンタ２５のカウント数を示すデジタル信号はＤ／Ａコンバータ２６に出力されており、Ｄ／Ａコンバータ２６は、分周器２７から入力されたクロック信号ＳＥに同期してサンプリングを行い、例えばクロック信号ＳＥがローレベルからハイレベルの立ち上がりに同期して、入力されたデジタル信号をＤ／Ａ変換して第１基準電圧Ｖｒｅｆ１を生成し、定電圧回路２の誤差増幅回路３１の非反転入力端に出力する。

ここで、図５は、起動時における図２の各信号の波形例を示したタイミングチャートであり、図５を使用して起動時における図２の第１基準電圧発生回路４の動作について説明する。
電源電圧Ｖｄｄの供給が開始されると共にパルス信号Ｓｐｗｍの入力が開始される起動時には、図５で示すようにラッチ回路２３及び２４の各出力信号ＳＤ１及びＳＤはそれぞれローレベルであることから、カウンタ２５はカウント数をカウントアップしていく。このため、Ｄ／Ａコンバータ２６から出力される第１基準電圧Ｖｒｅｆ１は、分周器２７から入力されるクロック信号ＳＥの信号レベルの立ち上がりに同期して段階的に上昇し、これに伴って、定電圧回路２は、出力電圧Ｖｏｕｔを次第に上昇させていく。すなわち、図５から分かるように、定電圧回路２及び第１基準電圧発生回路４は、出力電圧Ｖｏｕｔを次第に上昇させるソフトスタート動作を行っていることになり、ソフトスタート回路を別途設けることなくソフトスタート動作を行うことができる。

なお、図２では、第２基準電圧Ｖｒｅｆ２及び第３基準電圧Ｖｒｅｆ３は、抵抗Ｒ２１〜Ｒ２３によって電源電圧Ｖｄｄを分圧して生成するようにしたが、図６で示すように、定電流源１１とＮＭＯＳトランジスタＭ１との間に抵抗Ｒ２５を挿入し、抵抗Ｒ２５とＮＭＯＳトランジスタＭ１のドレインとの接続部から第２基準電圧Ｖｒｅｆ２を出力すると共に、定電流源１１と抵抗Ｒ２５との接続部から第３基準電圧Ｖｒｅｆ３を出力するようにしてもよい。このようにすることにより、抵抗の数を削減することができることから、回路面積の低減をはかることができ、コストの低減を図ることができる。

このように、本第１の実施の形態における駆動回路は、定電圧回路２から電源供給されたＬＥＤ１０に、外部から入力されたパルス信号Ｓｐｗｍに応じて定電流回路３から定電流の供給制御が行われ、定電圧回路２が、ＬＥＤ１０に出力する出力電圧Ｖｏｕｔを分圧した分圧電圧Ｖｆｂが、定電流回路３とＬＥＤ１０との接続部の電圧に応じて変わる第１基準電圧Ｖｒｅｆ１になるように出力電圧Ｖｏｕｔを生成してＬＥＤ１０に出力するようにした。このことから、ＰＷＭ変調されたパルス信号に応じてＬＥＤを発光させる駆動回路においても、製造バラツキによるＬＥＤの端子電圧上昇を抑えることができ消費電力の低減を図ることができる。

なお、前記説明では、１つのＬＥＤ１０を駆動する場合を例にして示したが、これは一例であり、本発明はこれに限定するものではなく、１つ以上のＬＥＤ１０を駆動する駆動回路に適用することができる。複数のＬＥＤ１０を駆動する場合は、例えば各ＬＥＤ１０を並列に接続するようにすればよい。
また、前記説明では、ＬＥＤ１０を駆動する駆動回路を例にして説明したが、本発明は、ＬＥＤ以外の負荷を駆動する回路に適用することができ、この場合、ＬＥＤ１０を負荷に置き換えるようにすればよい。

本発明の第１の実施の形態における駆動回路の構成例を示した概略のブロック図である。図１の定電流回路３及び第１基準電圧発生回路４の回路例を示した図である。図１及び図２の定電圧回路２の回路例を示した図である。図２で示した信号ＳＡ〜ＳＣの波形例を示したタイミングチャートである。起動時における図２の各信号の波形例を示したタイミングチャートである。図１の第１基準電圧発生回路４の他の回路例を示した図である。従来の駆動回路の構成例を示した概略のブロック図である。

符号の説明

１駆動回路
２定電圧回路
３定電流回路
４第１基準電圧発生回路
１０ＬＥＤ
１１定電流源
１２，２８遅延回路
２１，２２コンパレータ
２３，２４ラッチ回路
２５カウンタ
２６Ｄ／Ａコンバータ
２７分周器
２９ＡＮＤ回路
Ｍ１，Ｍ２ＮＭＯＳトランジスタ
ＳＷ１スイッチ
Ｒ２１〜Ｒ２３，Ｒ２５抵抗

Claims

１つ以上の発光ダイオード等からなる負荷に電流を供給して駆動する駆動回路において、
前記負荷の一端に定電圧を供給する定電圧回路部と、
外部から入力されたパルス信号に応じて前記負荷の他端に所定の定電流を供給する定電流回路部と、
該定電流回路部の出力端の電圧に応じた第１基準電圧を生成して出力する第１基準電圧発生回路部と、
を備え、
前記定電圧回路部は、前記負荷に出力する出力電圧に比例した電圧が前記第１基準電圧になるように該出力電圧の制御を行うことを特徴とする駆動回路。
前記第１基準電圧発生回路部は、前記定電流回路部の出力端の電圧が所定の第２基準電圧以下である場合は第１基準電圧の電圧を上昇させ、前記定電流回路部の出力端の電圧が該第２基準電圧よりも大きい所定の第３基準電圧以上である場合は第１基準電圧の電圧を低下させ、前記定電流回路部の出力端の電圧が前記第２基準電圧を超え前記第３基準電圧未満である場合は第１基準電圧の電圧を保持することを特徴とする請求項１記載の駆動回路。
前記第１基準電圧発生回路部は、
前記定電流回路部の出力端の電圧と、前記第２基準電圧及び前記第３基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路部と、
該電圧比較結果に応じてカウントアップ、カウントダウン又はカウント数を保持するカウント回路部と、
該カウント回路部のカウント数を示すデジタル信号をＤ／Ａ変換して前記第１基準電圧を生成し出力するＤ／Ａ変換回路部と、
を備えることを特徴とする請求項２記載の駆動回路。
前記Ｄ／Ａ変換回路部は、所定のクロック信号に同期して前記カウント回路部のカウント数のサンプリングを行うことを特徴とする請求項３記載の駆動回路。
前記第１基準電圧発生回路部は、電源電圧を分圧して前記第２基準電圧及び第３基準電圧を生成して出力する第２及び第３基準電圧発生回路部を備えることを特徴とする請求項３又は４記載の駆動回路。
前記定電圧回路部、定電流回路部及び第１基準電圧発生回路部は１つのＩＣに集積されること特徴とする請求項１、２、３、４又は５記載の駆動回路。
１つ以上の発光ダイオード等からなる負荷に電流を供給して駆動する駆動回路を有した電子機器において、
前記駆動回路は、
前記負荷の一端に定電圧を供給する定電圧回路部と、
外部から入力されたパルス信号に応じて前記負荷の他端に所定の定電流を供給する定電流回路部と、
該定電流回路部の出力端の電圧に応じた第１基準電圧を生成して出力する第１基準電圧発生回路部と、
を備え、
前記定電圧回路部は、前記負荷に出力する出力電圧に比例した電圧が前記第１基準電圧になるように該出力電圧の制御を行うことを特徴とする電子機器。
前記第１基準電圧発生回路部は、前記定電流回路部の出力端の電圧が所定の第２基準電圧以下である場合は第１基準電圧の電圧を上昇させ、前記定電流回路部の出力端の電圧が該第２基準電圧よりも大きい所定の第３基準電圧以上である場合は第１基準電圧の電圧を低下させ、前記定電流回路部の出力端の電圧が前記第２基準電圧を超え前記第３基準電圧未満である場合は第１基準電圧の電圧を保持することを特徴とする請求項７記載の電子機器。
前記第１基準電圧発生回路部は、
前記定電流回路部の出力端の電圧と、前記第２基準電圧及び前記第３基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路部と、
該電圧比較結果に応じてカウントアップ、カウントダウン又はカウント数を保持するカウント回路部と、
該カウント回路部のカウント数を示すデジタル信号をＤ／Ａ変換して前記第１基準電圧を生成して出力するＤ／Ａ変換回路部と、
を備えることを特徴とする請求項８記載の電子機器。
前記Ｄ／Ａ変換回路部は、所定のクロック信号に同期して前記カウント回路部のカウント数のサンプリングを行うことを特徴とする請求項９記載の電子機器。
前記第１基準電圧発生回路部は、電源電圧を分圧して前記第２基準電圧及び第３基準電圧を生成して出力する第２及び第３基準電圧発生回路部を備えることを特徴とする請求項９又は１０記載の電子機器。