JP2008278619A

JP2008278619A - 保護回路及び電子装置

Info

Publication number: JP2008278619A
Application number: JP2007118544A
Authority: JP
Inventors: Yohei Kuroda; 容平黒田; Katsumi Yamaoka; 克美山岡
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-04-27
Filing date: 2007-04-27
Publication date: 2008-11-13

Abstract

【課題】過電圧及び逆電圧に対する保護を行う。
【解決手段】保護回路１は、エミッタが入力側端子と接続されるトランジスタ２と、ゲートがトランジスタ２のコレクタと接続される一方でドレインが前記入力側端子に接続されるＦＥＴ素子Ｑ１と、ゲートがトランジスタ２のコレクタと接続される一方でドレインが出力側端子に接続されるＦＥＴ素子Ｑ２と、トランジスタ２のベースと接続されると共に前記出力側端子の電圧の分圧と基準電圧とを比較する誤差検出部３とを備える。前記出力側端子の電圧の分圧が前記基準電圧よりも高い場合には誤差検出部３から供給された電流によるトランジスタ２のコレクタ電流の増加に起因するゲート電圧の上昇に基づきＦＥＴ素子Ｑ１はドレイン電圧を低減させる。一方、前記入力側端子と前記出力側端子との間に逆電圧が印加された場合にはＦＥＴ素子Ｑ１，Ｑ２は非導通状態となる。
【選択図】図１

Description

本発明は過電圧及び逆電圧に対する保護回路とこれを備えた電子装置に関する。

電源のつなぎ間違いや過電圧が生じた場合に回路や装置の故障を防止するための保護回路として例えば特許文献１に示されたものが挙げられる。

この保護回路は出力電圧をコントロールするＦＥＴスイッチング素子を備え、電源端子に所定の範囲内の電圧が印加されたときに前記ＦＥＴスイッチング素子をオンして所定の電源を出力側に供給し、前記電源端子の電圧が所定の範囲内にないときは前記ＦＥＴスイッチング素子をオフにして電源の供給を遮断している。

特許文献１の保護回路は複数の直流電源を用いる電子回路での電源の過電圧や電源の取り違え接続による過電圧に対して保護されているにすぎない。そこで、過電圧及び逆電圧に対して保護する回路として過電圧保護回路と逆電圧保護回路と分けられて構成される場合が多い。前記過電圧保護回路としては過電圧制限回路または過電圧印加時に遮断する回路が挙げられる。前記逆電圧保護回路としては直列にダイオードを挿入した回路またはヒューズなどの電流阻止素子とダイオードとの組み合わせた回路が挙げられる。
特開２００２−５８１５６

しかしながら、前記過電圧保護回路と逆電圧保護回路とから成る保護回路は通常使用時の電力損失・電圧降下が大きいことや電流容量が小さい供給源が対象の場合に動作しない可能性があるなどの問題がある。また、小型の携帯電子機器に適用された場合にはサイズ及び発熱の観点からデメリットとなる。

そこで、前記課題を解決するための保護回路は、エミッタが入力側端子と接続されるトランジスタと、ゲートが前記トランジスタのコレクタと接続される一方でドレインが前記入力側端子に接続される第一のＦＥＴ素子と、ゲートが前記トランジスタのコレクタと接続される一方でドレインが出力側端子に接続される第二のＦＥＴ素子と、前記トランジスタのベースと接続されると共に前記出力側端子の電圧の分圧と基準電圧とを比較する誤差検出部とを備え、前記出力側端子の電圧の分圧が前記基準電圧よりも高い場合には前記誤差検出部から供給された電流による前記トランジスタのコレクタ電流の増加に起因するゲート電圧の上昇に基づき前記第一のＦＥＴ素子はドレイン電圧を低減させ、前記入力側端子と前記出力側端子との間に逆電圧が印加された場合には前記第一及び第二のＦＥＴ素子は非導通状態となる。

また、前記課題を解決するための電子装置は、過電圧と逆電圧に対する保護回路を備えた電子装置であって、前記保護回路は、エミッタが入力側端子と接続されるトランジスタと、ゲートが前記トランジスタのコレクタと接続される一方でドレインが前記入力側端子に接続される第一のＦＥＴ素子と、ゲートが前記トランジスタのコレクタと接続される一方でドレインが出力側端子に接続される第二のＦＥＴ素子と、前記トランジスタのベースと接続されると共に前記出力側端子の電圧の分圧と基準電圧とを比較する誤差検出部とを備え、前記出力側端子の電圧の分圧が前記基準電圧よりも高い場合には前記誤差検出部から供給された電流による前記トランジスタのコレクタ電流の増加に起因するゲート電圧の上昇に基づき前記第一のＦＥＴ素子はドレイン電圧を低減させ、前記入力側端子と前記出力側端子との間に逆電圧が印加された場合には前記第一及び第二のＦＥＴ素子は非導通状態となる。

以上の保護回路及び電子装置によれば過電圧に対してはＦＥＴ素子によって出力電圧が制御されるので過電圧に対する保護が可能となる。また、逆電圧の印加に対してはＦＥＴ素子が非導通状態となるので逆電圧に対する保護が保障されると共に発熱が抑制される。さらに、前記保護回路の構成要素は半導体素子の形態で構成できるので素子の単一化が可能となる。また、前記保護回路は入力側と出力側の双方向から電源が供給される場合でもＦＥＴ素子を制御できる。したがって、ＯＴＧ（ＯｎＴｈｅＧｏ）に準拠した電源供給系における過電圧及び逆電圧に対しても保護ができる。

前記保護回路においては、逆電圧が印加されたときに前記トランジスタのベースから逆電圧の信号を出力するようにするとよい。また、前記電子装置においては、前記保護回路から供給された信号に基づき表示部を制御する制御部を備え、前記保護回路に逆電圧が印加された場合に前記制御部は前記トランジスタのベースから逆電圧の信号を受けて前記表示部によって逆接続の知らせを表示させるようにするとよい。前記保護回路を備えた電子装置間の逆接続を告知できる。

また、前述のように前記保護回路は双方向の電源供給系における過電圧及び逆電圧に対しても保護が可能となるので、前記保護回路をＯＴＧの規格に準拠した電子装置の電源ラインに具備させると前記電子装置間で双方向に電源を供給する場合に過電圧と逆電圧に対して保護しながら前記電子装置を動作させることができる。

したがって、以上の発明によれば過電圧及び逆電圧に対して保護される。特に、入出力双方向から電源を供給できる電力供給系における過電圧及び逆電圧に対する保護ができる。また、素子の単一化が可能となるので、ダウンサイジングと電力及びコストの削減が実現する。

図１は発明の一実施形態に係る保護回路を示した回路を示す。

保護回路１はＯＴＧに準拠した双方の電子装置の間で電源及びデータの共有を行えるようにした電源回路に具備される。すなわち、保護回路１は入力側と出力側の双方向から電圧を供給できる回路であってトランジスタ２とＦＥＴ素子Ｑ１，Ｑ２と誤差検出部３とを備える。

トランジスタ２はＰＮＰ形のトランジスタである。トランジスタ２のエミッタは入力側の端子と接続されている。また、コレクタはＦＥＴ素子Ｑ１，Ｑ２のゲートと接続されていると共に抵抗Ｒ２を介してＧＮＤ端子と接続されている。さらに、前記コレクタは抵抗Ｒ３とコンデンサＣ１を介して出力側の端子に接続されている。一方、ベースは抵抗Ｒ１を介して誤差検出部２の構成要素の一つであるトランジスタ４のコレクタと接続されている。また、前記ベースは部外の制御部５と接続されている。制御部５としては保護回路１を備えた図２に例示された電子装置１０の制御部１１が挙げられる。

ＦＥＴ素子Ｑ１はｐチャンネル形のＭＯＳＦＥＴの機能を有した素子である。ＦＥＴ素子Ｑ１のソースはＧＮＤの端子と接続されている。また、ドレインは入力側の端子に接続されている。一方、ソースはＦＥＴ素子Ｑ２のソースと接続されている共にＧＮＤの端子に接続されている。また、ゲートは抵抗Ｒ２を介してＧＮＤ端子に接続されている。また、このゲートはトランジスタ２のコレクタと接続されている。

ＦＥＴ素子Ｑ２もｐチャンネル形のＭＯＳＦＥＴの機能を有した素子である。ＦＥＴ素子Ｑ２のソースはＧＮＤと接続されている。また、ドレインは出力側の端子に接続されている。一方、ソースはＦＥＴ素子Ｑ１のソースと接続されている共にＧＮＤの端子に接続されている。また、ゲートは抵抗Ｒ２を介してＧＮＤの端子に接続されている。また、このゲートはトランジスタ２のコレクタと接続されている。

誤差検出部３はツェナーダイオードＺＤとトランジスタ４と抵抗Ｒ４〜Ｒ６とコンデンサＣ２を備える。トランジスタ４はＮＰＮ形のトランジスタである。トランジスタ４のコレクタは抵抗Ｒ１を介してトランジスタ２のベースと接続されている。トランジスタ４のベースは抵抗Ｒ４と抵抗Ｒ５の直列回路に接続されている。トランジスタ４のエミッタは抵抗Ｒ６とツェナーダイオードＺＤの直列回路に接続されている。また、コンデンサＣ２はツェナーダイオードＺＤと並列にＧＮＤの端子に接続されている。

図１を参照しながら保護回路１の動作例について説明する。

保護回路１のトランジスタ４は抵抗Ｒ４，Ｒ５によって分圧させたベース電圧とツェナーダイオードＺＤの基準電圧とを比較する。そして、出力端子の電圧が正常である場合すなわちトランジスタ４のベースの電圧が基準電圧の範囲内にある場合には出力端子の電圧で維持される。

一方、出力端子の電圧が前記基準電圧よりも高くなる場合、抵抗Ｒ４、Ｒ５により分圧させたトランジスタ４のベースの電圧が上昇する。トランジスタ４のエミッタの電圧はツェナーダイオードＺＤによって基準電圧（例えば５Ｖ）に維持されており、トランジスタ４のベースとエミッタ間の電圧が大きくなり、ベース電流が増加する。これによりトランジスタ４のコレクタ電流が増加する。この増加したコレクタ電流は抵抗Ｒ１を介してトランジスタ２のベースに供給されるのでトランジスタ２のコレクタ電流が増加する。このコレクタ電流の増加により抵抗Ｒ２の電圧降下が増えるのでＦＥＴ素子Ｑ１のゲートの電圧が上昇する。前記ゲートの電圧が上昇するとＦＥＴ素子Ｑ１はドレイン電圧を低減させる。このようにして出力側に対する過電圧の保護がなされる。

また、誤接続により逆電圧が保護回路１に印加された場合にはＦＥＴ素子Ｑ１及びＱ２のチャンネルが形成されず非導通状態（ハイ・インピーダンス状態）となり出力側の端子から入力側の端子に流れる電流が阻止される。したがって、逆電圧に対する保護がなされると共に発熱が抑制される。

さらに、保護回路１の構成から明らかなように入力側と出力側の双方向から電源が供給される場合でもＦＥＴ素子Ｑ１及びＱ２を動作制御できるのでＯＴＧに準拠した電源供給系においても過電圧及び逆電圧に対する保護が可能となる。

図２は保護回路１が適用された電子装置１０のブロック図である。

電子装置１０はＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）によるＯＴＧ規格に準拠した携帯端末に例示される電子装置である。電子装置１０は制御部１１とこれと電気的に接続される電源制御部１２、電源供給部１３、バッテリ１４、ＤＣジャック１５、ＵＳＢＯＴＧＰＨＹ１６、ＵＳＢインターフェース部１７、キーボード１８、内部メモリ１９，２０、外部メモリ２１、コネクタ部２２、インターフェース部２３、無線ＬＡＮモジュール２４、撮像部２５、表示部２６及び音声出力部２７とを備える。制御部１１は少なくとも演算部１１１と画像処理部１１２とＵＳＢＯＴＧインターフェース部１１３とを備える。また、ＵＳＢインターフェース部１７は端末３０のＵＳＢインターフェース部と適宜に接続する。

保護回路１は電源供給部１３とＵＳＢインターフェース部１７を電気的に接続する電源ライン（ＶＢＵＳ）２８に接続されている。図１を参照した保護回路１の説明から明らかなように電子装置１０は保護回路１によって過電圧及び逆電圧から保護される。また、電子装置１０同士の誤接続により逆電圧が印加されている場合、前記誤接続の信号が保護回路１から制御部１１に出力される。制御部１１は前記誤接続であることを表示するように表示部２６を制御する。これにより表示部２６から逆接続が告知される。

発明の一実施形態に係る保護回路を示した回路。発明の一実施形態に係る保護回路が適用された電子装置のブロック図。

符号の説明

１…保護回路
２，４…トランジスタ
３…誤差検出部
５，１１…制御部
Ｑ１，Ｑ２…ＦＥＴ素子
Ｒ１〜Ｒ６…抵抗
Ｃ１，Ｃ２…コンデンサ
１０…電子装置
２６…表示部
２８…電源ライン（ＶＢＵＳ）

Claims

エミッタが入力側端子と接続されるトランジスタと、
ゲートが前記トランジスタのコレクタと接続される一方でドレインが前記入力側端子に接続される第一のＦＥＴ素子と、
ゲートが前記トランジスタのコレクタと接続される一方でドレインが出力側端子に接続される第二のＦＥＴ素子と、
前記トランジスタのベースと接続されると共に前記出力側端子の電圧の分圧と基準電圧とを比較する誤差検出部と
を備え、
前記出力側端子の電圧の分圧が前記基準電圧よりも高い場合には前記誤差検出部から供給された電流による前記トランジスタのコレクタ電流の増加に起因するゲート電圧の上昇に基づき前記第一のＦＥＴ素子はドレイン電圧を低減させ、
前記入力側端子と前記出力側端子との間に逆電圧が印加された場合には前記第一及び第二のＦＥＴ素子は非導通状態となること
を特徴とする保護回路。
逆電圧が印加されたときに前記トランジスタのベースから逆電圧の信号を出力することを特徴とする請求項１に記載の保護回路。
前記保護回路はＯＴＧの規格に準拠した電源ラインの保護回路であること
を特徴とする請求項１に記載の保護回路。
過電圧と逆電圧に対する保護回路を備えた電子装置であって、
前記保護回路は、
エミッタが入力側端子と接続されるトランジスタと、
ゲートが前記トランジスタのコレクタと接続される一方でドレインが前記入力側端子に接続される第一のＦＥＴ素子と、
ゲートが前記トランジスタのコレクタと接続される一方でドレインが出力側端子に接続される第二のＦＥＴ素子と、
前記トランジスタのベースと接続されると共に前記出力側端子の電圧の分圧と基準電圧とを比較する誤差検出部と
を備え、
前記出力側端子の電圧の分圧が前記基準電圧よりも高い場合には前記誤差検出部から供給された電流による前記トランジスタのコレクタ電流の増加に起因するゲート電圧の上昇に基づき前記第一のＦＥＴ素子はドレイン電圧を低減させ、
前記入力側端子と前記出力側端子との間に逆電圧が印加された場合には前記第一及び第二のＦＥＴ素子は非導通状態となること
を特徴とする電子装置。
前記保護回路から供給された信号に基づき表示部を制御する制御部を備え、
前記保護回路に逆電圧が印加された場合に前記制御部は前記トランジスタのベースから逆電圧の信号を受けて前記表示部によって逆接続の知らせを表示させること
を特徴とする請求項４に記載の電子装置。
ＯＴＧの規格に準拠した電源ラインを備え、この電源ラインに前記保護回路が具備されたことを特徴とする請求項４に記載の電子装置。