JP2008263732A - 電気電子回路 - Google Patents

Abstract

【課題】２つのスイッチを同時にオン、オフさせる電気電子回路において、２つのスイッチングのずれをより確実に、精度よく検出できる電気電子回路を提供する。
【解決手段】電気電子回路は、第一スイッチング素子１に並列接続される第一コンデンサ６１と、第二スイッチング素子２に並列接続される第二コンデンサ６２と、第一スイッチング素子１に並列、第一コンデンサ６１に直列接続され、第一スイッチング素子１のオン又はオフ直後に磁束を発生する一次側第一コイル６３と、第二スイッチング素子２に並列、第二コンデンサ６２に直列接続され、一次側第一コイル６３と磁気結合され、第二スイッチング素子２のオン又はオフ直後に第一スイッチング素子１のオン又はオフ直後に発生する磁束を相殺する方向および磁束量をもつ磁束を発生する一次側第二コイル６４と、一次側第一コイル６３および一次側第二コイル６４に磁気結合される二次側検出コイル６５を備える。
【選択図】図１

Description

２つのスイッチを同時にオン、オフさせる電気電子回路に関するものである。

２つのスイッチを同時にオン、オフさせる電気電子回路においては、当然、当該２つのスイッチが同時にオン、オフすること、すなわちスイッチングの同時性が要求される。しかし、２つのスイッチの各品質特性、各環境温度、または、各スイッチへの指令伝達路（配線等）の長さ等により、互いにタイミングがずれてオンまたはオフする可能性がある。これにより、電気電子回路の信頼性および制御精度の面で問題がある。また、例えば、インバータやコンバータのように、スイッチングのタイミングがずれることにより、ノイズや電子素子の破損等の不具合が生じる電気電子回路もある。

そこで、スイッチングのずれを検出し補正するものとして、例えば、特開２００４−３５０４０４号公報（特許文献１）に記載されたものがある。ここに記載の半導体装置では、直列接続された２つのスイッチング素子における各コレクタ・エミッタ端子間電圧を検出し、そこから時間補正値を算出し、スイッチングタイミングの補正を行っている。
特開２００４−３５０４０４号公報

しかしながら、上記半導体装置では、スイッチング素子毎に補正回路を含むドライブ回路が設けられ、各ドライブ回路が各スイッチング素子のスイッチングのずれを検出し、補正している。つまり、２つのドライブ回路を用いている。各スイッチング素子の動作のずれは、当該動作の基準となる制御信号に対して、各スイッチング素子で独立に検出され、補正される。すなわち、上記半導体装置では、スイッチング素子同士の動作のずれを直接的に検出しておらず、実際に生じたずれを補正できていないおそれがある。さらに、各ドライブ回路の品質特性等にばらつきがある場合、当該検出および補正にもばらつきが出るおそれがある。従って、まず、スイッチングのずれの検出精度の面で問題がある。そして、当該検出によるスイッチングの補正では、スイッチングの同時性向上に限界がある。

本発明は、このような事情に鑑みてなされたものであり、２つのスイッチを同時にオン、オフさせる電気電子回路において、２つのスイッチングのずれをより確実に、精度よく検出できる電気電子回路を提供することを目的とする。さらに、本発明は、精度よく検出された検出結果を用いて、２つのスイッチングの同時性を向上させることができる電気電子回路を提供することを目的とする。

本発明の電気電子回路は、直流電圧が印加される第一スイッチング素子および第二スイッチング素子と、第一スイッチング素子および第二スイッチング素子を同時にオン、オフさせる同時制御信号を発生する制御部と、同時制御信号に基づいて、第一スイッチング素子をオン、オフさせる第一駆動信号を第一スイッチング素子に出力し、且つ、第二スイッチング素子をオン、オフさせる第二駆動信号を第二スイッチング素子に出力する駆動部とを有する電気電子回路であって、第一コンデンサと、第二コンデンサと、一次側第一コイルと、一次側第二コイルと、二次側検出コイルを備えることを特徴とする。

第一コンデンサは、第一スイッチング素子に並列接続される。第二コンデンサは、第二スイッチング素子に並列接続される。一次側第一コイルは、第一スイッチング素子に並列接続され、且つ、第一コンデンサに直列接続される。そして、一次側第一コイルは、第一スイッチング素子のオンの直後に第一コンデンサの電荷の変化により第一オン磁束を発生し、第一スイッチング素子のオフの直後に第一コンデンサの電荷の変化により第一オフ磁束を発生する。

一次側第二コイルは、第二スイッチング素子に並列接続され、且つ、第二コンデンサに直列接続される。そして、一次側第二コイルは、一次側第一コイルと磁気結合され、第二スイッチング素子のオンの直後に第二コンデンサの電荷の変化により第一オン磁束を相殺する方向および磁束量をもつ磁束である第二オン磁束を発生し、第二スイッチング素子のオフの直後に第二コンデンサの電荷の変化により第一オフ磁束を相殺する方向および磁束量をもつ磁束である第二オフ磁束を発生する。

二次側検出コイルは、一次側第一コイルおよび一次側第二コイルに磁気結合され、一次側第一コイルおよび一次側第二コイルの磁束変化を検出する。スイッチング素子は、例えば、トランジスタ、電界効果トランジスタ等である。また、磁束量とは、磁束の大きさを意味する。なお、スイッチング素子は、主に、半導体スイッチ等の電子素子であり、例えば、トランジスタ等である。

本発明の作用について説明する。第一スイッチング素子がオフであるとき、第一スイッチング素子に並列接続される第一コンデンサには、第一スイッチング素子にかかる直流電圧により電荷が蓄えられる。同様に、第二スイッチング素子がオフであるとき、第二スイッチング素子に並列接続される第二コンデンサには、第二スイッチング素子にかかる直流電圧により電荷が蓄えられる。

ここで、同時制御信号のオンに基づいて、駆動部は、第一駆動信号のオンを第一スイッチング素子に出力し、第二駆動信号のオンを第二スイッチング素子に出力する。そして、第一スイッチング素子と第二スイッチング素子とがオンされる。各スイッチング素子がオンされると、その直後、第一コンデンサおよび第二コンデンサの電荷は、電荷を放出する方向に変化する。この電荷の変化により、各コンデンサに直列接続された各一次側コイルには電流が流れる。

これにより、各一次側コイルには磁束が発生する。つまり、第一スイッチング素子がオンした直後には、一次側第一コイルに第一オン磁束が発生し、第二スイッチング素子がオンした直後には、一次側第二コイルに第二オン磁束が発生する。

同様に、各スイッチング素子がオフされたとき、その直後、各コンデンサの電荷は電荷を蓄える方向に変化する。すなわち、各一次側コイルには、オンのときとは逆方向の電流が流れる。従って、第一スイッチング素子がオフした直後には、一次側第一コイルに第一オフ磁束が発生し、第二スイッチング素子がオフした直後には、一次側第二コイルに第二オフ磁束が発生する。

ここで、一次側第二コイルは、第二スイッチング素子がオンした直後に、第一オン磁束を相殺する方向および磁束量をもつ第二オン磁束を発生する。つまり、一次側第二コイルは、一次側第一コイルとの磁気結合において、第一オン磁束を打ち消す向きで且つ第一オン磁束と同じ大きさの磁束が、第二コンデンサの電荷の変化により発生するように形成される。同様に、第二オフ磁束は、第二コンデンサの電荷の変化により第一オフ磁束を相殺する方向に発生し、且つ、第一オフ磁束と同じ磁束量で発生する。

これにより、第一スイッチング素子と第二スイッチング素子が同時にオンまたはオフした場合、第一オン磁束と第二オン磁束、または、第一オフ磁束と第二オフ磁束は同時に発生し相殺される。つまり、同時に動作した場合、磁気結合における磁束変化はなく、二次側検出コイルは磁束変化を検出しない。

一方、第一スイッチング素子と第二スイッチング素子が同時にオンまたはオフしなかった場合、第一オン磁束と第二オン磁束、または、第一オフ磁束と第二オフ磁束の各発生時期が異なり、磁束は相殺されない。例えば、第一スイッチング素子が先にオンした場合、先に第一オン磁束が発生するため、磁気結合内で磁束変化が生じる。一次側第一コイルおよび一次側第二コイル（以下、「一次側コイル」とも略称する）に磁気結合された二次側検出コイルは、当該磁束変化を検出する。

すなわち、二次側検出コイルは、第一スイッチング素子と第二スイッチング素子とが同時にオン、オフした場合、一次側コイルに磁束変化が生じないため、当然、磁束変化を検出しない。両者のスイッチングにずれがある場合、一次側コイルに磁束変化が生じ、当該磁束変化を検出する。これにより、二次側検出コイルは、当該スイッチングのずれを検出する。

なお、一次側第一コイルで発生する第一オン磁束と第一オフ磁束、および、一次側第二コイルで発生する第二オン磁束と第二オフ磁束において、各コイルの巻数、巻き方向等や各コンデンサの静電容量等の条件を変更することで、磁束の方向および磁束量を変更することができる。ただし、本発明の電気電子回路では、一方のオン磁束が他方のオン磁束を相殺する方向および磁束量をもち、一方のオフ磁束が他方のオフ磁束を相殺する方向および磁束量をもつように各条件が設定される。

本発明の電気電子回路は、２つのスイッチング素子において、実際のスイッチングのずれを直接的に検出する。すなわち、二次側検出コイルの磁束変化は、２つのスイッチングのずれに起因する。そして、当該ずれの比較対象（比較基準）は、２つスイッチング素子の互いの動作そのものである。従って、実際のスイッチング素子同士の当該ずれを精度よく検出できる。また、当該検出は、従来のようにそれぞれのドライブ回路による検出とは異なり、一つの手段（二次側検出コイル）で出力されるため、従来のように検出結果がスイッチング素子毎にばらつくことも防がれ、より確実に当該ずれを検出できる。

ここで、本発明の電気電子回路において、第一スイッチング素子と第二スイッチング素子とのスイッチングのずれは、同時制御信号のオンに対して各スイッチング素子がオンされるときと、同時制御信号のオフに対して各スイッチング素子がオフされるときに発生する可能性がある。そこで、本発明の電気電子回路において、さらに、各スイッチング素子がオンされるときのオンのずれに対する機能を付加してもよい。

すなわち、本発明の電気電子回路は、さらに、極性判別部と、判定部とを備えることが好ましい。極性判別部は、二次側検出コイルに接続され、一次側第一コイルおよび一次側第二コイルの磁束変化により二次側検出コイルに発生する誘導起電力の極性を判別する。判定部は、同時制御信号および極性判別部の判別結果に基づいて、判別結果の基となった同時制御信号のオンによる第一駆動信号のオンおよび第二駆動信号のオンおいて、第一スイッチング素子と第二スイッチング素子のどちらが先にオンしたかを判定する。

発生する第一オン磁束および第二オン磁束の向きは、互いに相殺する方向であればよく、回路設計等によって予め決定される。この決定に応じ、二次側検出コイルには、一次側コイルの磁束変化により、所定向きの磁束が生じ、誘導起電力が発生する。

つまり、本発明の電気電子回路では、二次側検出コイルに発生する誘導起電力の極性を判別することにより、第一スイッチング素子および第二スイッチング素子のどちらが先にオンしたかを判定することができる。従って、スイッチング素子のオンのタイミングを補正することも可能となる。

ここで、本発明の電気電子回路は、さらに、補正部を備えることが好ましい。補正部は、判定部の判定結果に基づいて、第一駆動信号のオンおよび第二駆動信号のオンの少なくとも一方を補正する。そして、駆動部は、補正部の補正結果に基づいて、第一駆動信号を第一スイッチング素子に出力し、且つ、第二駆動信号を第二スイッチング素子に出力する。

これにより、各スイッチング素子のオンのタイミングが補正され、スイッチング動作の同時性の向上が可能となる。例えば、駆動部は、補正部により補正された第一駆動信号を第一スイッチング素子に出力する。これにより、第一スイッチング素子のオンのタイミングは補正される。

ここで、補正部は、判定結果の基となった同時制御信号のオンの後に発生する同時制御信号のオンにおいて、判定結果において第一スイッチング素子が先にオンした場合、第一駆動信号に対して第一駆動信号のオンを遅延させる補正および第二駆動信号に対して第二駆動信号のオンを早める補正の少なくとも一方を行い、判定結果において第二スイッチング素子が先にオンした場合、第一駆動信号に対して第一駆動信号のオンを早める補正および第二駆動信号に対して第二駆動信号のオンを遅延させる補正の少なくとも一方を行うことが好ましい。

つまり、補正部は、判定結果を得たオンの次のオンに対して補正を行う。この補正は、先にオンしたスイッチング素子の次のオンを遅らせる補正、および、後にオンしたスイッチング素子の次のオンを早める補正の少なくとも一方である。そして、駆動部は、この補正結果に基づいて、各駆動信号を出力する。これにより、２つのスイッチングのオンの同時性を向上させる方向に補正することができる。

さらに、補正部は、判定結果に基づいた補正結果を、判定結果の後に発生する同時制御信号のオンによる第一駆動信号のオンおよび第二駆動信号のオンに対して判定部が判定するまで維持することが好ましい。補正結果とは、判定部の判定結果に基づいて行われた補正であり、例えば、各駆動信号の遅延補正や早める補正である。

補正部は、新たな判定結果が出されない限り、補正した結果（内容）を維持して、継続的に同内容の補正を行う。そして、判定部により新たな判定結果が出された場合、当該新たな判定結果に基づいて、維持された補正結果に対してさらに補正を行う。これにより、スイッチングのオンのずれに対して、継続的な補正が可能となる。

次に、本発明の電気電子回路に、各スイッチング素子がオフされるときのオフのずれに対する機能を付加する。

すなわち、本発明の電気電子回路は、上記同様、さらに、極性判別部と、判定部とを備えることが好ましい。極性判別部は、二次側検出コイルに接続され、一次側第一コイルおよび一次側第二コイルの磁束変化により二次側検出コイルに発生する誘導起電力の極性を判別する。判定部は、同時制御信号および極性判別部の判別結果に基づいて、判別結果の基となった同時制御信号のオフによる第一駆動信号のオフおよび第二駆動信号のオフおいて、第一スイッチング素子と第二スイッチング素子のどちらが先にオフしたかを判定する。これにより、第一スイッチング素子および第二スイッチング素子のどちらが先にオフしたかを判定することができる。

そして、本発明の電気電子回路は、さらに、補正部を備えることが好ましい。補正部は、判定部の判定結果に基づいて、第一駆動信号のオンおよび第二駆動信号のオフの少なくとも一方を補正する。そして、駆動部は、補正部の補正結果に基づいて、第一駆動信号を第一スイッチング素子に出力し、且つ、第二駆動信号を第二スイッチング素子に出力する。これにより、各スイッチング素子のオフのタイミングが補正され、スイッチング動作の同時性の向上が可能となる。

そして、補正部は、判定結果の基となった同時制御信号のオフの後に発生する同時制御信号のオフにおいて、判定結果において第一スイッチング素子が先にオフした場合、第一駆動信号に対して第一駆動信号のオフを遅延させる補正および第二駆動信号に対して第二駆動信号のオフを早める補正の少なくとも一方を行い、判定結果において第二スイッチング素子が先にオフした場合、第一駆動信号に対して第一駆動信号のオフを早める補正および第二駆動信号に対して第二駆動信号のオフを遅延させる補正の少なくとも一方を行うことが好ましい。これにより、２つのスイッチングのオンの同時性を向上させる方向に補正することができる。

さらに、補正部は、判定結果に基づいた補正結果を、判定結果の後に発生する同時制御信号のオフによる第一駆動信号のオフおよび第二駆動信号のオフに対して判定部が判定するまで維持することが好ましい。これにより、スイッチングのオフのずれに対して、継続的な補正が可能となる。

なお、本発明の電気電子回路において、判定部は、２つのスイッチング素子の「どちらが先にオンしたか」および「どちらが先にオフしたか」の判定の両方を行ってもよい。また、補正部は、各駆動信号に対して、オンに対する補正とオフに対する補正の両方を行ってもよい。

ここで、補正部は、アップダウンカウンタと、補正カウンタ部とを備えることが好ましい。アップダウンカウンタは、予め設定された出力可能な所定のビット数を有し且つ判定部の判定結果が入力される毎に判定結果に応じて加算または減算された値を出力する。補正カウンタ部は、アップダウンカウンタの出力に応じて、第一駆動信号および第二駆動信号を補正する。

これにより、補正部は、アップダウンカウンタが判定結果を累算して保持できるため、継続的な補正をより確実に行うことができる。さらに、アップダウンカウンタの性能を利用するため回路設計等が容易となる。

ここで、補正部は、さらに、アップダウンカウンタの出力のうち所定のビット数における最上位を反転して補正カウンタ部に出力する最上位反転部を備えることが好ましい。なお、反転とは、２進数における０（ロー）を１（ハイ）に切り替え、１（ハイ）を０（ロー）に切り替えることである。

例えば、８ビットのアップダウンカウンタを用いる場合、最上位とは８ビット目のことである。そして、最上位反転部によって、このアップダウンカウンタの出力のうち、８ビット目が０ならば１が、１ならば０が補正カウンタ部に出力される。つまり、８ビットのアップダウンカウンタの値が０（００００００００）のとき、最上位反転部の出力は、１２８（１０００００００）となる。また、値が２５５（１１１１１１１１）の場合、出力は１２７（０１１１１１１１）となる。

つまり、アップダウンカウンタが初期値のとき、補正カウンタ部への出力は、最小値と最大値のほぼ中間点となる。これにより、例えば、アップダウンカウンタが初期値から減算された場合（０→２５５）であっても、補正カウンタ部への出力は、適正に減算された値（１２８→１２７）となる。従って、加算減算による補正の大きな誤差発生は防がれ、補正が判定結果に基づいてより確実に行われる。

さらに、補正部は、最上位反転部の出力が所定のビット数において０または最大値となった場合、アップダウンカウンタをリセットするカウンタリセット部を備えることが好ましい。例えば、カウンタリセット部は、上記同様８ビットのアップダウンカウンタを用いる場合、アップダウンカウンタの最上位反転部を介した出力が０または２５５のときにアップダウンカウンタの値（１２７または１２８）をリセット（０）する。

アップダウンカウンタの値が初期値０から加算されて１２７に達した場合、補正カウンタ部への出力は２５５となるが、当該２５５となるとカウンタリセット部がアップダウンカウンタの値を０とする。つまり、補正カウンタ部への出力が最大値（すべて１）に１加算されて次の値が最小値（すべて０）となるのを防ぐことができる。また、アップダウンカウンタの値が初期値０から減算されて１２８に達した場合、補正カウンタ部への出力は０となるが、当該０となるとカウンタリセット部がアップダウンカウンタの値を０とする。つまり、補正カウンタ部への出力が最小値（すべて０）に１減算されて次の値が最大値（すべて１）となるのを防ぐことができる。これにより、補正部による大きな補正誤差を防ぐことができ、さらに適正な補正が可能となる。

以上により、本発明の電気電子回路は、２つのスイッチングのずれをより確実に、精度よく検出でき、且つ、検出された当該ずれを補正し、２つのスイッチングの同時性を向上させることができる。

なお、本発明の電気電子回路を構成する二次側検出コイルにより検出したスイッチングのずれは、上述した補正部などにより補正することが好ましいが、この他に、従来の補正回路等により、各スイッチング素子のオンまたはオフを補正することもできる。確実且つ精度よく検出されたスイッチングのずれの検出結果に基づいて、各スイッチング素子の動作を補正することにより、スイッチング動作の同時性を向上させることができる。

また、２つのスイッチを同時にオン、オフさせる電気電子回路は、多種の用途に用いられている。用途としては、当該２つのスイッチが１つの回路内に配置されたものと、別々の回路に配置されたものとに分けられる。どちらの場合であっても、スイッチングの同時性の確保は、電気電子回路の信頼性等に関わるため重要である。ただし、前者（２つのスイッチが１つの回路内に配置）の場合、互いのスイッチングがずれることにより、同一回路内でノイズあるいは素子の破壊等が発生し、後者よりもさらにスイッチングの同時性が要求される。

そこで、上記前者の場合において、本発明の電気電子回路を適用するとよい。すなわち、本発明の電気電子回路は、直流電圧を発生する電源部と、電源部が電力を供給する対象である対象負荷とをさらに備え、第一スイッチング素子は、一方端子が電源部の正極端子に接続され、他方端子が対象負荷の一方端子に接続され、第二スイッチング素子は、一方端子が対象負荷の他方端子に接続され、他方端子が電源部の負極端子に接続されるようにするとよい。

つまり、電源部の正極端子が第一スイッチング素子に、第一スイッチング素子が対象負荷に、対象負荷が第二スイッチング素子に、第二スイッチング素子が電源部の負極端子にそれぞれ接続される。２つのスイッチング素子は、対象負荷から対称的に配置され、２つがオンされることで電源部から対象負荷に電力が供給される。

１つの回路内に２つのスイッチが対称配置された電気電子回路（平衡動作式の回路）では、スイッチングのずれにより、コモンモードノイズ等のノイズやスイッチ損失の偏り等の不具合が発生する。つまり、スイッチングのずれが発生した場合、まず、当該ずれを確実に検出することが要求される。

本発明の電気電子回路によれば、この場合であっても、スイッチングのずれをより確実に、精度よく検出できる。さらに、従来の補正回路、または、本発明における上記極性判別部、判定部、補正部等を備えることにより、ノイズ等の不具合を解消することができる。すなわち、スイッチングのずれを確実に検出することにより、より確実にノイズ等の発生を防ぐことが可能となる。

ここで、上記前者の別の形態について、本発明の電気電子回路を適用してもよい。すなわち、本発明の電気電子回路は、直流電圧を発生する電源部と、電源部が電力を供給する対象である対象負荷とをさらに備え、第一スイッチング素子は、一方端子が電源部の正極端子または負極端子に接続され、他方端子が第二スイッチング素子の一方端子に接続され、第二スイッチング素子は、他方端子が対象負荷に接続されるようにしてもよい。

つまり、１つの回路内に２つのスイッチが連続的に直列接続され、その連続した２つのスイッチの一方側に対象負荷が直列接続される。この場合、例えば、電源部の正極端子が第一スイッチング素子に、第一スイッチング素子が第二スイッチング素子に、第二スイッチング素子が対象負荷に接続される。

この場合、２つのスイッチング素子がオンされることで、電源部から対象負荷に電力が供給される。ここで、スイッチングにずれが生じると、一方のスイッチング素子に過電圧が加わり、素子が破壊されるおそれがある。従って、２つのスイッチングのずれを確実に検出し、当該ずれを補正する必要がある。

本発明の電気電子回路によれば、この場合であっても、確実に精度よく当該ずれを検出することができる。また、上記同様、従来の補正回路または本発明における補正部等を備えることにより、各スイッチング素子のスイッチングを補正することができる。すなわち、スイッチングのずれを確実に検出できるため、当該ずれによる素子の破壊等をより確実に防ぐことが可能となる。

また、本発明の電気電子回路をいわゆる昇降圧チョッパコンバータに適用してもよい。すなわち、本発明の電気電子回路は、さらに、第三スイッチング素子と、第三コンデンサと、電源部と、第四コンデンサと、対象負荷と、第一ダイオードと、第二ダイオードと、第三ダイオードとを備えてもよい。第三スイッチング素子は、一方端子が第一スイッチング素子の他方端子に接続され、他方端子が第二スイッチング素子の一方端子に接続される。第三コンデンサは、一方が第三スイッチング素子の一方端子に第一昇降圧コイルを介して接続され、他方が第三スイッチング素子の他方端子に第二昇降圧コイルを介して接続される。

電源部は、直流電圧を充放電可能であり、例えば、バッテリ、コンデンサ等である。電源部は、正極端子が第三コンデンサの一方および第一昇降圧コイルに接続され、負極端子が第三コンデンサの他方および第二昇降圧コイルに接続される。第四コンデンサは、一方が第一スイッチング素子の一方端子に接続され、他方が第二スイッチング素子の他方端子に接続される。対象負荷は、第四コンデンサに並列接続され、電源部が電力を供給する対象である。

第一ダイオードは、アノードが第一スイッチング素子の他方端子に接続され、カソードが第一スイッチング素子の一方端子に接続される。第二ダイオードは、アノードが第二スイッチング素子の他方端子に接続され、カソードが第二スイッチング素子の一方端子に接続される。第三ダイオードは、アノードが第三スイッチング素子の他方端子に接続され、カソードが第三スイッチング素子の一方端子に接続される。なお、各スイッチング素子は、オンされたとき、一方端子から他方端子に向かう電流を許容するものである。

この場合において、制御部は、第三スイッチング素子をオンまたはオフさせる昇圧制御信号を、同時制御信号におけるオン状態と昇圧制御信号のオン状態とが重ならないように発生する。オン状態とは、信号におけるオン開始（ターンオン）からオフ開始（ターンオフ）までの状態である。

そして、駆動部は、昇圧制御信号を受け、第三スイッチング素子をオンまたはオフさせる第三駆動信号を第三スイッチング素子に出力する。ここで、判定部は、昇圧制御信号のオン開始から同時制御信号のオン開始までの間、判定しない。

つまり、判定部は、ずれ検出対象でない第三スイッチング素子の動作による影響を受けない。これにより、本発明の電気電子回路は、３つのスイッチを備える昇降圧チョッパコンバータの場合であっても、第一スイッチング素子と第二スイッチング素子のスイッチングのずれを、確実に精度よく検出できる。

なお、本発明の電気電子回路は、同時性を要求される２つのスイッチを１組として、複数の組が配置された回路であってもよい。この場合、各組に上記構成を用いることにより、各組におけるスイッチングのずれをそれぞれ検出することができる。

本発明の電気電子回路は、２つのスイッチを同時にオン、オフさせる電気電子回路において、２つのスイッチングのずれをより確実に、精度よく検出できる。さらに、本発明は、精度よく検出された検出結果を用いて、２つのスイッチングの同時性を向上させることができる。

次に、実施形態を挙げ、本発明をより詳しく説明する。

＜第一実施形態＞
第一実施形態の電気電子回路について図１〜図５を参照して説明する。第一実施形態においては、本発明の電気電子回路を、平衡動作式の昇降圧チョッパコンバータに適用している。一般に、昇降圧チョッパコンバータは、２つのスイッチを同時にオン、オフさせ、降圧動作を行う。この降圧動作時において、２つのスイッチングにずれが生じると、コモンモードノイズ等のノイズが発生するおそれがある。

（第一実施形態における電気電子回路の概要）
まず、第一実施形態における電気電子回路の概要について、図１を参照して説明する。図１は、第一実施形態における電気電子回路の回路構成図である。

図１に示すように、電気電子回路は、第一スイッチング素子１と、第二スイッチング素子２と、第三スイッチング素子３と、制御部４と、駆動部５と、スイッチずれ検出部６と、スイッチずれ判定部７と、補正部８と、バッテリ９（本発明における「電源部」に相当する）と、モータ発電装置１０（本発明における「対象負荷」に相当する）と、第一ダイオード１１と、第二ダイオード１２と、第三ダイオード１３と、第一昇降圧コイル１４と、第二昇降圧コイル１５と、第三コンデンサ１６と、第四コンデンサ１７とを備えている。

まず、回路構成について説明する。各スイッチング素子１〜３は、ｎチャネルＭＯＳ形ＦＥＴ（電界効果トランジスタ）であり、各ゲートは、駆動部５に接続されている。第一スイッチング素子１は、ソースが第一昇降圧コイル１４を介してバッテリ９の正極端子および第三コンデンサ１６の一方に接続され、ドレインが第四コンデンサ１７の一方およびモータ発電装置１０の一方端子に接続されている。

第二スイッチング素子２は、ソースが第四コンデンサ１７の他方およびモータ発電装置１０の他方端子に接続され、ドレインが第二昇降圧コイル１５を介してバッテリ９の負極端子および第三コンデンサ１６の他方に接続されている。第三スイッチング素子３は、ソースが第二スイッチング素子２のドレインおよび第二昇降圧コイル１５に接続され、ドレインが第一スイッチング素子のソースおよび第一昇降圧コイル１４に接続されている。

第三コンデンサ１６は、バッテリ９に並列接続されている。第四コンデンサ１７は、モータ発電装置１０に並列接続されている。第一ダイオード１１は、アノードが第一スイッチング素子１のソースに、カソードが第一スイッチング素子１のドレインにそれぞれ接続されている。第二ダイオード１２は、アノードが第二スイッチング素子２のソースに、カソードが第二スイッチング素子２のドレインにそれぞれ接続されている。第三ダイオード１３は、アノードが第三スイッチング素子３のソースに、カソードが第三スイッチング素子３のドレインにそれぞれ接続されている。なお、各ダイオード１１、１２、１３は、スイッチング素子寄生のダイオードであってもよい。

スイッチずれ検出部６は、第一スイッチング素子１のドレイン、ソース、第二スイッチング素子２のドレイン、ソース、および、スイッチずれ判定部７に接続されているが、詳しくは後述する。

スイッチずれ判定部７は、スイッチずれ検出部６、制御部４、および、補正部８に接続されている。補正部８は、スイッチずれ判定部７、制御部４、および、駆動部５に接続されている。制御部７は、スイッチずれ判定部７および補正部８に接続されている。すなわち、制御部４は、補正部８を介して駆動部５に接続されている。スイッチずれ判定部７および補正部８についても、詳しくは後述する。

モータ発電装置１０は、インバータ回路１０ａとモータ発電機１０ｂとを備えている。インバータ回路１０ａは、入力された直流電圧を交流電圧に変換しモータ発電機１０ｂに伝達し、モータ発電機１０ｂからの交流電圧を直流電圧に変換し出力する。モータ発電機１０ｂは、供給された電力によってモータを駆動すると共に発電を行う。

次に、この電気電子回路の昇降圧動作について簡単に説明する。なお、説明に際し、スイッチずれ検出器６、スイッチずれ判定部７、および、補正部８は動作しないものとする。

制御部４は、第一スイッチング素子１と第二スイッチング素子２とを同時にオン、オフさせる同時制御信号を発生する。さらに、制御部４は、第三スイッチング素子３をオン、オフさせる昇圧制御信号を、同時制御信号のオン状態と昇圧制御信号のオン状態とが重ならないように発生する。

駆動部５は、同時制御信号に基づいて、第一スイッチング素子１をオン、オフさせる第一駆動信号を第一スイッチング素子１のゲートに出力し、且つ、第二スイッチング素子２をオン、オフさせる第二駆動信号を第二スイッチング素子２のゲートに出力する。また、駆動部５は、昇圧制御信号に基づいて、第三スイッチング素子３をオン、オフさせる第三駆動信号を第三スイッチング素子３のゲートに出力する。つまり、各スイッチング素子１〜３のオン、オフは、制御部４が発生する信号に基づいた各駆動信号によって行われる。

ここで、昇圧動作について説明する。まず、各スイッチング素子１〜３がオフ状態であり、バッテリ９により第三コンデンサ１６に電力が蓄えられる。そして、第三スイッチング素子３のみがオンされると、バッテリ９および第三コンデンサ１６から第一昇降圧コイル１４および第二昇降圧コイル１５に電流が流れる。このとき、第一昇降圧コイル１４および第二昇降圧コイル１５には、エネルギーが蓄えられる。

続いて、第三スイッチング素子３がオフされると、第一昇降圧コイル１４および第二昇降圧コイル１５は、電流を流し続けようとして、蓄えたエネルギーを放出する。このとき、第一昇降圧コイル１４を電池とみなした場合に第一昇降圧コイル１４のモータ発電装置１０側がプラス電極となり、第二昇降圧コイル１５を電池とみなした場合に第二昇降圧コイル１５のバッテリ９側がプラス電極となる。第三スイッチング素子３がオフであるため、電流は、第一ダイオード１１を介して第四コンデンサ１７およびモータ発電装置１０に流れ、第二ダイオード１２を介して第三コンデンサ１６およびバッテリ９に流れる。従って、各昇降圧コイル１４、１５のエネルギーが付加された電力が第四コンデンサ１７およびモータ発電装置１０に供給される。昇圧動作は、設定された電力となるように、第三スイッチング素子３のオン、オフを繰り返し、実行される。

次に、降圧動作について説明する。第一スイッチング素子１および第二スイッチング素子２が同時にオンすると、電流は、高圧側の第四コンデンサ１７およびモータ発電装置１０から第三コンデンサ１６およびバッテリ９に流れ、第一昇降圧コイル１４および第二昇降圧コイル１５に電流が流れる。このとき、各昇降圧コイル１４、１５にエネルギーが蓄えられると共に、第三コンデンサ１６およびバッテリ９に電力が供給される。

続いて、第一スイッチング素子１および第二スイッチング素子２が同時にオフすると、第一昇降圧コイル１４および第二昇降圧コイル１５は、電流を流し続けようとして、蓄えたエネルギーを放出する。このとき、第一昇降圧コイル１４を電池とみなした場合に第一昇降圧コイル１４のバッテリ９側がプラス電極となり、第二昇降圧コイル１５を電池とみなした場合に第二昇降圧コイル１５のモータ発電装置１０側がプラス電極となる。このエネルギーは、第三コンデンサ１６およびバッテリ９に供給される。降圧動作は、設定された電力となるように、第一スイッチング素子１および第二スイッチング素子２の同時オン、オフを繰り返して、実行される。

（スイッチずれ検出部６について）
次に、スイッチずれ検出部６について説明する。図１に示すように、スイッチずれ検出部６は、第一コンデンサ６１と、第二コンデンサ６２と、一次側第一コイル６３と、一次側第二コイル６４と、二次側検出コイル６５と、磁気コア（図示せず）とを備えている。

第一コンデンサ６１は、一方が第一スイッチング素子１のドレインに接続され、他方が一次側第一コイル６３を介して第一スイッチング素子１のソースに接続されている。第二コンデンサ６２は、一方が一次側第二コイル６４を介して第二スイッチング素子２のドレインに接続され、他方が第二スイッチング素子２のソースに接続されている。

つまり、第一コンデンサ６１は、第一スイッチング素子１に並列接続され、第二コンデンサ６２は、第二スイッチング素子２に並列接続されている。第一実施形態において、第一コンデンサ６１と第二コンデンサ６２は、同一のコンデンサであり、同じ静電容量を有する。

一次側第一コイル６３は、第一スイッチング素子１に並列接続され、且つ、第一コンデンサ６１に直列接続されている。一次側第二コイル６４は、第二スイッチング素子２に並列接続され、且つ、第二コンデンサ６２に直列接続されている。第一実施形態において、一次側第一コイル６３と一次側第二コイル６４は、同じ巻数であり、巻き方向が互いに逆回りとなっている。ここでは、一次側第一コイル６３の巻き方向が右回り、一次側第二コイル６４の巻き方向が左回りとなっている。二次側検出コイル６５は、スイッチずれ判定部７に接続されている。ここでは、二次側検出コイル６５の巻き方向が右回りとなっている。

ここで、一次側第一コイル６３、一次側第二コイル６４、および、二次側検出コイル６５は、磁気コア（図示せず）により互いに絶縁結合されている。つまり、一次側第一コイル６３、一次側第二コイル６４、および、二次側検出コイル６５は、磁気結合され、１つの絶縁トランスを形成している。

ここで、スイッチずれ検出部６の動作原理について説明する。各スイッチング素子１、２に直流電圧が印加された状態において、各スイッチング素子１、２がオフからオンされると、その直後、各コンデンサ６１、６２は、各スイッチング素子１、２がオフのとき蓄えられた電荷を放出する。つまり、各コンデンサ６１、６２の電荷は、放出する方向（減る方向）に変化する。これにより、各コンデンサ６１、６２に直列接続された各一次側コイル６３、６４には、電荷の変化に応じた電流が流れる。そして、各一次側コイル６３、６４は、それぞれ磁束を発生する。

ここで、第一スイッチング素子１がオンされた直後に、一次側第一コイル６３に発生する磁束を第一オン磁束とする。また、第二スイッチング素子２がオンされた直後に、一次側第二コイル６４に発生する磁束を第二オン磁束とする。

続いて、各スイッチング素子１、２がオンからオフされると、その直後、各コンデンサ６１、６２に電荷が蓄えられる。つまり、各コンデンサ６１、６２の電荷は、充電する方向（増える方向）に変化する。これにより、各一次側コイル６３、６４には、電荷の変化に応じた電流が流れる。電荷は増える方向に変化するため、減る方向への変化とは逆向きの電流が流れる。そして、各一次側コイル６３、６４は、それぞれ磁束を発生する。ここで発生する各磁束は、上記各オン磁束と逆向きに発生する。

ここで、第一スイッチング素子１がオフされた直後に、一次側第一コイル６３に発生する磁束を第一オフ磁束とする。また、第二スイッチング素子２がオフされた直後に、一次側第二コイル６４に発生する磁束を第二オフ磁束とする。

そして、二次側検出コイル６５には、一次側第一コイル６３および一次側第二コイル６４の磁束変化に応じて、電流が流れる。つまり、二次側検出コイル６５は、一次側第一コイル６３および一次側第二コイル６４の磁束変化を検出する。

ここで、絶縁トランスにおける各磁束（第一オン磁束、第二オン磁束、第一オフ磁束、および、第二オフ磁束）の方向（向き）および磁束量（大きさ）について説明する。まず、磁束量については、印加電圧値、コンデンサの静電容量、および、コイルの巻数が同一であるため、すべて同一磁束量となる。

磁束の方向については、第一オン磁束と第二オン磁束とが相殺する方向（互いに逆向き）となり、第一オフ磁束と第二オフ磁束とが相殺する方向となる。まず、各一次側コイル６３、６４が互いに異なる巻き方向（右回りと左回り）となっている。そして、各スイッチング素子１、２がオンされると、一次側第一コイル６３のソース側端部からドレイン側端部へ、一次側第二コイル６４のソース側端部からドレイン側端部へ電流が流れる。

ここで、一次側第一コイル６３において、第一スイッチング素子１のソース側の端部を始端、ドレイン側の端部を終端と称する。また、一次側第二コイル６４において、第二スイッチング素子２のソース側の端部を終端、ドレイン側の端部を始端と称する。すなわち、図１において、一次側第一コイル６３および一次側第二コイル６４のうち点を付した側を始端とする。

つまり、磁束の方向は、第一オン磁束が一次側第一コイル６３の始端から終端方向（図１における上方向）、第二オン磁束が一次側第二コイル６４の始端から終端方向（図１における下方向）となる。各オフ磁束も同様に、第一オフ磁束が一次側第一コイル６３の終端から始端方向（図１における下方向）、第二オフ磁束が一次側第二コイル６４の終端から始端方向（図１における上方向）となる。

従って、第一オン磁束と第二オン磁束、または、第一オフ磁束と第二オフ磁束とが同時に発生した場合、各磁束が相殺されるため、絶縁トランスにおいて磁束変化は生じず、二次側検出コイル６５において磁束変化は検出されない。

一方、第一スイッチング素子１および第二スイッチング素子２が同時にオン、オフされなかった場合、磁束が相殺されず、二次側検出コイル６５は、発生した磁束による磁束変化を検出する。二次側検出コイル６５による検出は、磁気結合における磁束変化、すなわち、２つのスイッチングのずれに起因する。つまり、２つのスイッチング素子における実際のスイッチングのずれは、磁気結合における磁束変化として表れ、二次側検出コイル６５によって直接的に検出される。

従って、第一実施形態の電気電子回路は、スイッチずれ検出部６により、第一スイッチング素子１と第二スイッチング素子２のスイッチング（オン、オフ）のずれをより確実に、精度よく検出することができる。

なお、スイッチずれ検出部６において、各コンデンサ６１、６２の各静電容量、および、各一次側コイル６３、６４の各巻き方向、各巻数等は、設計により変更可能である。ただし、当該設計は、第一オン磁束と第二オン磁束が互いに打ち消しあう方向および磁束量となるようにされるものとし、且つ、第一オフ磁束と第二オフ磁束とが互いに打ち消しあう方向および磁束量となるようにされるものとする。

ここで、スイッチずれ検出部６は、スイッチずれ判定部７に接続されている。詳細には、二次側検出コイル６５がスイッチずれ判定部７に接続されている。つまり、二次側検出コイル６５は、磁束変化を検出すると、その情報（磁束変化により発生する電流）をスイッチずれ判定部７に伝送する。なお、以下、二次側検出コイル６５において、一次側第一コイル６３側の端部を始端、一次側第二コイル６４側の端部を終端と称する。

（スイッチずれ判定部７について）
ここで、スイッチずれ判定部７について図２を参照して説明する。図２は、スイッチずれ検出部６およびスイッチずれ判定部７の回路構成図である。図２に示すように、スイッチずれ判定部７は、極性判別部７１と、判定部７２と、誤判定防止部７３とを備えている。極性判別部７１は、ダイオード７１１〜７１４と、ツェナーダイオード７１５、７１６と、抵抗７１７、７１８とを備えている。

ダイオード７１１は、アノードがグランド（ＧＮＤ）に接続され、カソードが二次側検出コイル６５の始端およびダイオード７１２のアノードに接続されている。ダイオード７１２のカソードは、後述する判定部７２の波形整形部７２１に接続されている。

ダイオード７１３は、アノードがグランドに接続され、カソードが二次側検出コイル６５の終端およびダイオード７１４のアノードに接続されている。ダイオード７１４のカソードは、後述する判定部７２の波形整形部７２２に接続されている。

ツェナーダイオード７１５は、アノードが二次側検出コイル６５の始端、ダイオード７１１のカソード、およびダイオード７１２のアノードに接続され、カソードがツェナーダイオード７１６のカソードに接続されている。ツェナーダイオード７１６のアノードは、二次側検出コイル６５の終端、ダイオード７１３のカソード、およびダイオード７１４のアノードに接続されている。ツェナーダイオード７１５、７１６は、高い電圧から各素子を保護するものである。

抵抗７１７は、一方がグランドに接続され、他方がダイオード７１２のカソードおよび波形整形部７２１に接続されている。抵抗７１８は、一方がグランドに接続され、他方がダイオード７１４のカソードおよび波形整形部７２２に接続されている。

極性判別部７１には、二次側検出コイル６５の磁束変化による誘導起電力により電流が流れる。この誘導起電力において、二次側検出コイル６５の始端がプラス、終端がマイナスとなった場合、電流は、グランドからダイオード７１３、二次側検出コイル６５、ダイオード７１２を介して波形整形部７２１へと流れる。一方、二次側検出コイル６５の始端がマイナス、終端がプラスとなった場合、電流は、グランドからダイオード７１１、二次側検出コイル６５、ダイオード７１４を介して波形整形部７２２へと流れる。

極性判別部７１は、二次側検出コイル６５の始端がプラスの場合、判定部７２の波形整形部７２１に電流を流し、二次側検出コイル６５の始端がマイナスの場合、判定部７２の波形整形部７２２に電流を流す。つまり、極性判別部７１は、二次側検出コイル６５に発生する誘導起電力の極性を判別し、この判別結果を判定部７２に出力する。

判定部７２は、図２に示すように、波形整形部７２１、７２２と、ディレイフリップフロップ（以下、「ＤＦＦ」と略称する）７２ａ〜７２ｂと、反転波形整形部７２３、７２４とを備えている。波形整形部７２１、７２２は、入力された信号を方形波（パルス）に整形して出力する。波形整形部７２１は、入力端子がダイオード７１２のカソードに接続され、出力端子がＤＦＦ７２ａのＣＫ端子およびＤＦＦ７２ｄのＣＫ端子に接続されている。波形整形部７２２は、入力端子がダイオード７１４のカソードに接続され、出力端子がＤＦＦ７２ｂのＣＫ端子およびＤＦＦ７２ｃのＣＫ端子に接続されている。

ＤＦＦ７２ａとＤＦＦ７２ｂとは、相互にカスケード接続されている。すなわち、ＤＦＦ７２ａのＤ端子とＤＦＦ７２ｂの／Ｑ端子（Ｑバー端子）とが接続され、且つ、ＤＦＦ７２ａの／Ｑ端子とＤＦＦ７２ｂのＤ端子とが接続されている。そして、ＤＦＦ７２ａおよびＤＦＦ７２ｂのＱ端子は、それぞれ後述する補正部８に接続されている。

同様に、ＤＦＦ７２ｃとＤＦＦ７２ｄとは、相互にカスケード接続されている。すなわち、ＤＦＦ７２ｃのＤ端子とＤＦＦ７２ｄの／Ｑ端子とが接続され、且つ、ＤＦＦ７２ｃの／Ｑ端子とＤＦＦ７２ｄのＤ端子とが接続されている。そして、ＤＦＦ７２ｃおよびＤＦＦ７２ｄのＱ端子は、それぞれ後述する補正部８に接続されている。

反転波形整形部７２３、７２４は、入力された信号を整形し、反転して出力する。反転波形整形部７２３は、入力端子が制御部４に接続され、出力端子が反転波形整形部７２４の入力端子および後述するＡＮＤ回路７３３の入力端子に接続されている。反転波形整形部７２４は、入力端子が反転波形整形部７２３の出力端子に接続され、出力端子がＤＦＦ７２ａの／ＣＬＲ端子（クリアバー端子）、ＤＦＦ７２ｂの／ＣＬＲ端子、および後述するＤＦＦ７３２のＣＫ端子に接続されている。反転波形整形部７２３へは、制御部４が発生する同時制御信号が入力されている。

誤判定防止部７３は、反転波形整形部７３１と、ＤＦＦ７３２と、ＡＮＤ回路７３３とを備えている。反転波形整形部７３１は、入力端子が制御部４に接続され、出力端子がＤＦＦ７３２のＤ端子および／ＣＬＲ端子に接続されている。ＤＦＦ７３２は、ＣＫ端子が反転波形整形部７２４の出力端子に接続され、Ｑ端子がＡＮＤ回路７３３の入力端子に接続されている。

ＡＮＤ回路７３３は、３つの入力端子を有し、第一の入力端子に反転波形整形部７２３の出力端子、第二の入力端子にＤＦＦ７３２のＱ端子がそれぞれ接続され、第三の入力端子には／ＲＥＳ信号（リセットバー信号）が入力されている。ＡＮＤ回路７３３の出力端子は、ＤＦＦ７２ｃの／ＣＬＲ端子およびＤＦＦ７２ｄの／ＣＬＲ端子に接続されている。なお、／ＲＥＳ信号は、電気電子回路が作動中、オン状態である。

ここで、判定部７２の動作について説明する。判定部７２は、極性判別部７１の判別結果によって、波形整形部７２１または波形整形部７２２に信号が入力される。さらに、判定部７２には、制御部４から同時制御信号が入力されている。つまり、ＤＦＦ７２ａ〜７２ｄの各／ＣＬＲ端子には、同時制御信号に基づいた信号が入力されている。ＤＦＦ７２ａおよびＤＦＦ７２ｂには、２つの反転波形整形部７２３、７２４を介して同時制御信号が入力されている。また、ＤＦＦ７２ｃおよびＤＦＦ７２ｄには、反転波形整形部７２３および誤判定防止部７３を介して、同時制御信号に基づいた信号が入力されている。

ここで、誤判定防止部７３は、昇圧制御信号がロー信号（オフ）の場合、反転波形整形部７２３の出力（反転された同時制御信号）をそのまま出力する。この誤判定防止部７３の動作については後述する。すなわち、同時制御信号のハイ信号（オン）、ロー信号（オフ）によって、「ＤＦＦ７２ａとＤＦＦ７２ｂ」、および、「ＤＦＦ７２ｃとＤＦＦ７２ｄ」のいずれかがハイ信号出力可能状態となる。ハイ信号出力可能状態とは、Ｑ端子からハイ信号を出力できる状態である。

具体的には、同時制御信号がオンの場合、ＤＦＦ７２ａおよびＤＦＦ７２ｂがハイ信号出力可能であり（Ｃ１ハイ）、同時制御信号がオフの場合、ＤＦＦ７２ｃおよびＤＦＦ７２ｄがハイ信号出力可能である（Ｃ２ハイ）。

そこで、まず、同時制御信号がオンの場合、すなわち、ＤＦＦ７２ａおよびＤＦＦ７２ｂの／ＣＬＲ端子に同時制御信号のハイ信号が入力される場合（Ｃ１ハイ）について説明する。この場合、ＤＦＦ７２ａおよびＤＦＦ７２ｂがハイ信号出力可能状態であり、ＤＦＦ７２ｃおよびＤＦＦ７２ｄはハイ信号を出力しない。

二次側検出コイル６５で検出されたスイッチング（オン）のずれは、極性判別部７１により信号として判定部７２に入力される。ここで、二次側検出コイル６５の始端がプラスである場合、極性判別部７１は、波形整形部７２１にハイ信号を出力する。このハイ信号（Ｐ１ハイ）は、ＤＦＦ７２ａおよびＤＦＦ７２ｄのＣＫ端子に入力される。このとき、ＤＦＦ７２ｂおよびＤＦＦ７２ｃのＣＫ端子には、波形整形部７２２からロー信号が入力されている（Ｐ２ロー）。

ＤＦＦ７２ａとＤＦＦ７２ｂの動作において、両者は上記のように相互にカスケード接続されている。つまり、両者のＱ端子からの出力は、／ＣＬＲ端子への入力がハイ信号の場合において、一方のＣＫ端子にハイ信号で且つ他方のＣＫ端子にロー信号が入力されると、当該一方のＱ端子からハイ信号が出力される。これは、ＤＦＦ７２ｃとＤＦＦ７２ｄにおいても同様である。

すなわち、同時制御信号がオンで、二次側検出コイル６５の始端がプラスの場合、ＤＦＦ７２ａは、Ｑ端子からハイ信号を出力する。一方、この場合、ＤＦＦ７２ｂは、Ｑ端子からロー信号を出力する。ここでのＱ端子（ＤＦＦ７２ｂ）からのロー信号出力は、ＤＦＦ７２ａのＱ端子からハイ信号が出力されている限り、たとえＣＫ端子（ＤＦＦ７２ｂ）にハイ信号が入力されても（Ｐ２ハイでも）、変化しない。ＤＦＦ７２ｃ、７２ｄは、／ＣＬＲ端子がローであるため、Ｑ端子からハイ信号を出力しない。

また、同時制御信号がオンで、二次側検出コイル６５の始端がマイナスの場合、ＤＦＦ７２ｂは、Ｑ端子からハイ信号を出力する。一方、この場合、ＤＦＦ７２ａは、Ｑ端子からロー信号を出力する。ＤＦＦ７２ｃ、７２ｄは、／ＣＬＲ端子がローであるため、Ｑ端子からハイ信号を出力しない。

第一実施形態の電気電子回路において、同時制御信号がオンで、二次側検出コイル６５の始端がプラスとなるのは、第一オン磁束が第二オン磁束よりも先に発生した場合である。また、マイナスとなるのは、第二オン磁束が第一オン磁束よりも先に発生した場合である。つまり、判定部７２は、第一スイッチング素子１が先にオンした場合、ＤＦＦ７２ａからハイ信号を出力し、第二スイッチング素子２が先にオンした場合、ＤＦＦ７２ｂからハイ信号を出力する。

すなわち、判定部７２は、同時制御信号および極性判別部７１の判別結果に基づいて、その判別結果の基となった同時制御信号のオンによる第一駆動信号のオンおよび第二駆動信号のオンおいて、第一スイッチング素子１と第二スイッチング素子２のどちらが先にオンしたかを判定する。

次に、同時制御信号がオフの場合、すなわち、ＤＦＦ７２ｃおよびＤＦＦ７２ｄがハイ信号出力可能状態である場合について説明する。なお、このとき、ＤＦＦ７２ａおよびＤＦＦ７２ｂのＱ端子からはハイ信号が出力されない。この場合も、同時制御信号がオンの場合とほぼ同様に動作する。同時制御信号がオフで、二次側検出コイル６５の始端がプラスとなるのは、第二オン磁束が第一オフ磁束よりも先に発生した場合である。また、マイナスとなるのは、第一オフ磁束が第二オフ磁束よりも先に発生した場合である。つまり、判定部７２は、第一スイッチング素子１が先にオフした場合、波形整形部７２２を介してＤＦＦ７２ｃからハイ信号を出力し、第二スイッチング素子２が先にオフした場合、波形整形部７２１を介してＤＦＦ７２ｄからハイ信号を出力する。

すなわち、判定部７２は、同時制御信号および極性判別部７１の判別結果に基づいて、その判別結果の基となった同時制御信号のオフによる第一駆動信号のオフおよび第二駆動信号のオフおいて、第一スイッチング素子１と第二スイッチング素子２のどちらが先にオフしたかを判定する。

以上より、判定部７２のハイ信号出力は、第一スイッチング素子１が先にオンした場合にＤＦＦ７２ａから（ＱＡ）、第二スイッチング素子２が先にオンした場合にＤＦＦ７２ｂから（ＱＢ）、第一スイッチング素子１が先にオフした場合にＤＦＦ７２ｃから（ＱＣ）、第二スイッチング素子２が先にオフした場合にＤＦＦ７２ｄから（ＱＤ）、それぞれ為される。

ここで、誤判定防止部７３の動作について説明する。誤判定防止部７３は、制御部４からの昇圧制御信号を受け、反転波形整形部７３１により反転してＤＦＦ７３２のＤ端子および／ＣＬＲ端子に入力する。ここで、ＤＦＦ７３２は、ＣＫ端子にハイ信号が入力されたときのＤ端子の信号（ハイまたはロー）をＱ端子から出力する。つまり、ＤＦＦ７３２は、ＣＫ端子に入力される同時制御信号のオン開始（ターンオン）毎にＤ端子の信号を確認し、次のオン開始まで、当該Ｄ端子の信号（ラッチ信号）をＱ端子から出力する。

これにより、ＤＦＦ７３２は、昇圧制御信号がオフのとき、同時制御信号のオンによりＱ端子からハイ信号を出力する。また、ＤＦＦ７３２は、昇圧制御信号がオンのとき、値がクリアされ（／ＣＬＲ端子がロー）、Ｑ端子からロー信号を出力する。その後、昇圧制御信号がオフとなっても、ＤＦＦ７３２は、ＣＫ端子がハイとなるまで、Ｑ端子からロー信号を出力する。すなわち、ＤＦＦ７３２は、昇圧制御信号のオン開始から同時制御信号のオン開始までの間、ロー信号を出力する。

この出力は、ＡＮＤ回路７３３に入力される。つまり、ＤＦＦ７３２の出力がローである限り、誤判定防止部７３は、判定部７２のＤＦＦ７２ｃおよびＤＦＦ７２ｄにロー信号を出力し続け、ＤＦＦ７２ｃおよびＤＦＦ７２ｄをクリアする。ここで、上記したとおり、制御部４は、同時制御信号のオン状態と昇圧制御信号のオン状態とが重ならないよう各信号を発生している。つまり、昇圧制御信号がオンまたはオフされるとき、同時制御信号はオフ状態である。同時制御信号がオフの場合、ハイ信号出力可能状態であるのは、ＤＦＦ７２ｃおよびＤＦＦ７２ｄである。そして、このＤＦＦ７２ｃおよびＤＦＦ７２ｄの／ＣＬＲ端子に誤判定防止部７３からの信号が入力される。従って、判定部７２は、誤判定防止部７３の出力がローのとき、すなわち、昇圧制御信号のオン開始から同時制御信号のオン開始までの間、判定しない。

これにより、判定部７２は、第三スイッチング素子３のオン、オフによる影響を受けることなく、第一スイッチング素子１と第二スイッチング素子２のスイッチングのずれを精度よく判定できる。

ここで、判定部７２の出力において、ＤＦＦ７２ａのＱ端子からの出力をＱＡ、ＤＦＦ７２ｂのＱ端子からの出力をＱＢ、ＤＦＦ７２ｃのＱ端子からの出力をＱＣ、ＤＦＦ７２ｄのＱ端子からの出力をＱＤとする。このＱＡ〜ＱＤは、補正部８に出力される。

（補正部８について）
次に、補正部８について図３を参照して説明する。図３は、補正部８の回路構成図である。補正部８は、図３に示すように、アップダウンカウンタ８１、８２と、補正カウンタ部８３と、最上位反転部８４、８５と、カウンタリセット部８６、８７と、ｎビット反転回路８８、８９とを備えている。

アップダウンカウンタ８１、８２は、８ビット出力可能であり、入力毎に値を加算するカウントアップ端子と、入力毎に値を減算するカウントダウン端子と、入力されると値をクリア（０）するＣＬＲ端子と、各ビットの値を出力するＱａ〜Ｑｈ端子とを備えている。なお、出力において、Ｑｈ端子が最上位である。

アップダウンカウンタ８１は、カウントアップ端子がＤＦＦ７２ａのＱ端子に、カウントダウン端子がＤＦＦ７２ｂのＱ端子に、ＣＬＲ端子がＮＡＮＤ回路８６３の出力端子に、Ｑａ〜Ｑｈ端子が最上位反転部８４にそれぞれ接続されている。アップダウンカウンタ８２も同様に、カウントアップ端子がＤＦＦ７２ｃのＱ端子に、カウントダウン端子がＤＦＦ７２ｄのＱ端子に、ＣＬＲ端子がＮＡＮＤ回路８７３の出力端子に、Ｑａ〜Ｑｈ端子が最上位反転部８５にそれぞれ接続されている。

最上位反転部８４は、ＮＯＴ回路８４１を有し、アップダウンカウンタ８１の出力のうち、最上位を反転させる。つまり、ＮＯＴ回路８４１の入力端子に、最上位（８ビット目）の出力端子であるＱｈ端子が接続されている。従って、アップダウンカウンタ８１の値は、最上位反転部８４により、最上位が反転されて出力される。具体的には、Ｑｈ端子の出力が１のとき０に、０のとき１に変換される。最上位反転部８５も同様に、ＮＯＴ回路８５１を有し、その入力端子にアップダウンカウンタ８２のＱｈ端子が接続されている。最上位反転部８４、８５は、Ｑａ〜Ｑｈ端子の出力のうち、Ｑｈ端子の出力のみを反転させて、それぞれ出力する。

最上位反転部８４の信号は、カウンタリセット部８６、ｎビット反転回路８８、および、補正カウンタ部８３に出力される。カウンタリセット部８６は、ＮＡＮＤ回路８６１〜８６３を備えている。ＮＡＮＤ回路８６１の入力端子は、ビット数に応じて８つあり、それぞれ最上位反転部８４の各ビットの出力に接続されている。ＮＡＮＤ回路８６１の出力端子は、ＮＡＮＤ回路８６３の入力端子に接続されている。つまり、ＮＡＮＤ回路８６１は、最上位反転部８４の出力を入力し、８ビットのすべてがハイ信号（１）のときのみ、ロー信号（０）をＮＡＮＤ回路８６３に出力する。

ＮＡＮＤ回路８６２は、８つの入力端子がｎビット反転回路８８の各ビットの出力にそれぞれ接続され、出力端子がＮＡＮＤ回路８６３の入力端子に接続されている。つまり、ＮＡＮＤ回路８６２は、ｎビット反転回路８８の出力を入力し、８ビットのすべてがハイ信号（１）のときのみ、ロー信号（０）をＮＡＮＤ回路８６３に出力する。

ＮＡＮＤ回路８６３は、３つの入力端子を有し、第一の入力端子がＮＡＮＤ回路８６１の出力端子に、第二の入力端子がＮＡＮＤ回路８６２の出力端子にそれぞれ接続され、第三の入力端子には／ＲＥＳ信号（リセットバー信号）が入力されている。ＮＡＮＤ回路８６３の出力端子は、アップダウンカウンタ８１のＣＬＲ端子に接続されている。ＮＡＮＤ回路８６３は、３つの入力がハイ信号（１）のときのみ、ロー信号（０）をＣＬＲ端子に出力する。つまり、ＮＡＮＤ回路８６３は、３つの入力のうち少なくとも１つがロー信号である場合、ハイ信号をＣＬＲ端子に出力し、アップダウンカウンタ８１の値をクリアする。

ｎビット反転回路８８は、８つのＮＯＴ回路を有し、各入力端子が最上位反転部８４の各ビットの出力にそれぞれ接続され、入力すべてを反転し、ＮＡＮＤ回路８６２および補正カウンタ部８３に出力する。

ここで、カウンタリセット部８６の動作の具体例について説明する。最上位反転部８４の出力がすべてハイ信号（１１１１１１１１）の場合、ＮＡＮＤ回路８６１は、ＮＡＮＤ回路８６３にロー信号を出力する。また、この場合、ＮＡＮＤ回路８６２は、ｎビット反転回路８８により反転された信号（すなわち、すべてロー信号）を受け、ハイ信号をＮＡＮＤ回路８６３に出力する。なお、／ＲＥＳ信号は、電気電子回路が作動中、ハイ信号とする。ＮＡＮＤ回路８６３は、３つの入力のうち、１つがロー信号であるため、アップダウンカウンタ８１のＣＬＲ端子にハイ信号を出力する。

また、最上位反転部８４の出力がすべてロー信号（００００００００）の場合、ＮＡＮＤ回路８６１は、ＮＡＮＤ回路８６３にハイ信号を出力する。また、この場合、ＮＡＮＤ回路８６２は、ｎビット反転回路８８により反転された信号（すなわち、すべてハイ信号）を受け、ロー信号をＮＡＮＤ回路８６３に出力する。ＮＡＮＤ回路８６３は、３つの入力のうち、１つがロー信号であるため、アップダウンカウンタ８１のＣＬＲ端子にハイ信号を出力する。

すなわち、カウンタリセット部８６は、最上位反転部８４の出力が８ビットにおいて０（００００００００）または最大値（１１１１１１１１）となった場合、アップダウンカウンタ８１をリセットする。アップダウンカウンタ８１の値は、ＣＬＲ端子にハイ信号が入力されることにより、０（００００００００）となる。

一方、最上位反転部８４の出力が上記以外、すなわち、０および最大値以外の場合、ＮＡＮＤ回路８６１およびＮＡＮＤ回路８６２の出力はともにハイ信号となり、ＮＡＮＤ回路８６３の３つの入力すべてがハイとなり、ＣＬＲ端子には、ロー信号が出力される。つまり、カウンタリセット部８６は、アップダウンカウンタ８１をリセットしない。

カウンタリセット部８７は、ＮＡＮＤ回路８７１〜８７３を備えている。カウンタリセット部８７は、図３に示すように、上記カウンタリセット部８６と同構成および同動作である。また、ｎビット反転回路８９は、上記ｎビット反転回路８８と同構成および同動作である。すなわち、最上位反転部８５の出力が、８ビットにおける０または最大値となった場合、アップダウンカウンタ８２をリセットする。

補正カウンタ部８３は、カウンタ８３１〜８３４と、ＤＦＦ８３５〜８３８と、ＮＯＴ回路８３９とを備えている。カウンタ８３１〜８３４は、レジスタ機能を有し、入力端子として、Ａ〜Ｈ端子、／ＣＣＫＥＮ端子、ＲＣＫ端子、／ＣＬＯＡＤ端子、および、ＣＣＫ端子を有し、出力端子として／ＲＣＯ端子を有している。Ａ〜Ｈ端子には、各ビットの信号が入力される。／ＣＣＫＥＮ端子にハイ信号が入力されると、当該カウンタに入力されるビット情報（Ａ〜Ｈ端子）をストア（記憶）可能状態とする。カウンタがストア可能状態において、ＲＣＫ端子にハイ信号が入力されると、カウンタは、ビット情報をストアする。

一方、ＣＬＯＡＤ端子にハイ信号が入力されると、カウンタは、ストアされたビット情報をロード（実行）する。ＣＣＫ端子には、クロック信号（ＣＬＫ）が入力される。ここで、ロードとは、ストアされたビット情報からそのビットにおける最大値（８ビットにおける２５５）に向けて、クロック信号に基づきカウントすることである。なお、カウントは、最大値の次が０である（例えば、２５４→２５５→０→１）。

／ＲＣＯ端子からは、継続的にハイ信号が出力されるが、ロード中において、当該カウントが最大値（２５５）になったとき、ロー信号を出力する。そして、カウントが０になると、再びハイ信号を出力する。すなわち、／ＲＣＯ端子の出力は、ロード中におけるカウントが最大値から０までの間（２５５→０）のみロー信号となり、それ以外はハイ信号となる。

カウンタ８３１は、Ａ〜Ｈ端子がｎビット反転回路８８の出力に接続され、／ＣＣＫＥＮ端子およびＲＣＫ端子がＮＯＴ回路８３９の出力端子に接続され、／ＣＬＯＡＤ端子が制御部４に接続され、／ＲＣＯ端子がＤＦＦ８３５のＣＫ端子に接続されている。カウンタ８３２は、Ａ〜Ｈ端子が最上位反転部８４の出力に接続され、／ＣＣＫＥＮ端子およびＲＣＫ端子がＮＯＴ回路８３９の出力端子に接続され、／ＣＬＯＡＤ端子が制御部４に接続され、／ＲＣＯ端子がＤＦＦ８３６のＣＫ端子に接続されている。

カウンタ８３３は、Ａ〜Ｈ端子がｎビット反転回路８９の出力に接続され、／ＣＣＫＥＮ端子およびＲＣＫ端子がＤＦＦ８３５のＱ端子に接続され、／ＣＬＯＡＤ端子がＤＦＦ８３５の／Ｑ端子に接続され、／ＲＣＯ端子がＤＦＦ８３７のＣＫ端子に接続されている。カウンタ８３４は、Ａ〜Ｈ端子が最上位反転部８５の出力に接続され、／ＣＣＫＥＮ端子およびＲＣＫ端子がＤＦＦ８３６のＱ端子に接続され、／ＣＬＯＡＤ端子がＤＦＦ８３６の／Ｑ端子に接続され、／ＲＣＯ端子がＤＦＦ８３８のＣＫ端子に接続されている。

ＮＯＴ回路８３９の入力端子には、制御部４が接続されている。ＤＦＦ８３５のＤ端子および／ＣＬＲ端子には、制御部４に接続されている。ＤＦＦ８３６のＤ端子および／ＣＬＲ端子には、制御部４に接続されている。ここで、カウンタ８３１の／ＣＬＯＡＤ端子、カウンタ８３２の／ＣＬＯＡＤ端子、ＮＯＴ回路８３９の入力端子、ＤＦＦ８３５のＤ端子と／ＣＬＲ端子、および、ＤＦＦ８３６のＤ端子および／ＣＬＲ端子には、制御部４から同時制御信号が入力されている。

ＤＦＦ８３７は、Ｄ端子および／ＣＬＲ端子がＤＦＦ８３５の／Ｑ端子に接続され、／Ｑ端子が駆動部５に接続されている。ＤＦＦ８３８は、Ｄ端子および／ＣＬＲ端子がＤＦＦ８３６の／Ｑ端子に接続され、／Ｑ端子が駆動部５に接続されている。

ここで、補正部８の動作について説明する。なお、アップダウンカウンタ８１、８２の初期値は０である。補正部８は、判定部７２の判定結果の基となった同時制御信号のオンの後に発生する同時制御信号のオンにおいて、第一駆動信号のオンおよび第二駆動信号のオンを補正する。さらに、補正部８は、判定部７２の判定結果の基となった同時制御信号のオフの後に発生する同時制御信号のオフにおいて、第一駆動信号のオフおよび第二駆動信号のオフを補正する。ここでは、補正カウンタ部８３は、アップダウンカウンタ８１、８２の出力に応じて、第一駆動信号および第二駆動信号を補正する。

まず、オンに対する補正動作について説明する。判定部７２は、第一スイッチング素子１が先にオンした場合にＱＡを、第二スイッチング素子２が先にオンした場合にＱＢを出力する。ＱＡはアップダウンカウンタ８１のカウントアップ端子に入力され、ＱＢはアップダウンカウンタ８１のカウントダウン端子に入力される。すなわち、アップダウンカウンタ８１には、オンのずれに関する情報が入力される。

具体的に、アップダウンカウンタ８１がカウントアップされた場合（判定部７２がＱＡハイ出力）について説明する。この場合、第一スイッチング素子１が先にオンしている。アップダウンカウンタ８１の値は、０から１となる。この値（０００００００１）は、Ｑａ〜Ｑｈ端子から最上位反転部８４に出力される。最上位反転部８４で最上位が反転された値１２９（１００００００１）は、カウンタリセット部８６、ｎビット反転回路８８、および、カウンタ８３２のＡ〜Ｈ端子に入力される。ｎビット反転回路８８で各ビットが反転された値１２６（０１１１１１１０）は、カウンタリセット部８６、および、カウンタ８３１のＡ〜Ｈ端子に入力される。

カウンタ８３１は、そのビット情報（１２６）をストアし、判定結果の基となった同時制御信号のオン（以下、「基のオン」とも称する）の次に発生する同時制御信号のオン（以下、「次のオン」とも称する）によってロードする。カウンタ８３１は、１２６から２５５へとカウントし、カウント値が２５５となると／ＲＣＯ端子からの出力がロー信号となり、カウント値が０（２５５→０）となると／ＲＣＯ端子からの出力が再びハイ信号となる。

これにより、ＤＦＦ８３５のＣＫ端子への入力がローからハイとなり、このときのＤ端子の信号（ラッチ信号）をＱ端子から出力する。つまり、このとき、ＤＦＦ８３５のＤ端子には次のオン（Ｔｓハイ）が入力されており、Ｑ端子からハイ信号、／Ｑ端子からロー信号が出力される。ＤＦＦ８３５の／Ｑ端子から出力されるロー信号により、ＤＦＦ８３７の／Ｑ端子からの出力はハイ信号となる。このハイ信号は、駆動部５に入力され、第一駆動信号のオンとなる。

つまり、基のオンで第一スイッチング素子１が先にオンした場合、次のオンによる第一駆動信号のオンは、カウンタ８３１により１２６から２５５まで（１２９クロック）カウントされた後に出力される。なお、基のオンによる第一駆動信号のオンは、アップダウンカウンタ８１の値が０であり、カウンタが１２７から２５５まで（１２８クロック）カウントした後に出力されている。すなわち、基のオンによる第一駆動信号のオンに対して、次のオンによる第一駆動信号のオンは、１クロック遅れて駆動部５から出力される。

また、この場合、上記のように、カウンタ８３２のＡ〜Ｈ端子に、最上位反転部８４で最上位が反転された値１２９（１００００００１）が入力される。カウンタ８３２は、１２９をストアし、カウンタ８３１と同様に、次のオン（Ｔｓハイ）によりロードする。そして、カウンタ８３２は、１２９から２５５へとカウントし（１２６クロック）、／ＲＣＯ端子からロー信号を出力し、カウント値が０でハイ信号を出力する。これにより、ＤＦＦ８３６の／Ｑ端子からＤＦＦ８３８のＤ端子および／ＣＬＲ端子にロー信号が出力される。つまり、ＤＦＦ８３８は、／Ｑ端子からハイ信号を出力する。このハイ信号は、駆動部５に入力され、第二駆動信号のオンとなる。

つまり、基のオンで第一スイッチング素子１が先にオンした場合、次のオンによる第二駆動信号のオンは、カウンタ８３２により１２９から２５５まで（１２６クロック）カウントされた後に出力される。なお、基のオンによる第二駆動信号のオンは、アップダウンカウンタ８１の値が０であり、カウンタが１２８から２５５まで（１２７クロック）カウントした後に出力されている。すなわち、基のオンによる第二駆動信号のオンに対して、次のオンによる第二駆動信号のオンは、１クロック早く駆動部５から出力される。

すなわち、補正部８は、第一スイッチング素子１が先にオンした場合（ＱＡ）、アップダウンカウンタ８１の値が加算され、第一駆動信号に対して第一駆動信号のオンを遅延させる補正および第二駆動信号に対して第二駆動信号のオンを早める補正を行う。

一方、補正部８は、第二スイッチング素子２が先にオンした場合（ＱＢ）、アップダウンカウンタ８１の値が減算され、第一駆動信号に対して第一駆動信号のオンを早める補正および第二駆動信号に対して第二駆動信号のオンを遅延させる補正を行う。

また、アップダウンカウンタ８１の値は、次にＱＡまたはＱＢが入力されるまで維持され、次のＱＡにより加算され、ＱＢにより減算される。すなわち、補正部８は、判定結果に基づいた補正結果を、判定結果の後に発生する同時制御信号のオンによる第一駆動信号のオンおよび第二駆動信号のオンに対して判定部７２が判定するまで維持する。

続いて、オフに対する補正動作について説明する。判定部７２は、第一スイッチング素子１が先にオフした場合にＱＣを、第二スイッチング素子２が先にオフした場合にＱＤを出力する。ＱＣはアップダウンカウンタ８２のカウントアップ端子に入力され、ＱＤはアップダウンカウンタ８２のカウントダウン端子に入力される。すなわち、アップダウンカウンタ８２には、オフのずれに関する情報が入力される。

具体的に、アップダウンカウンタ８２がカウントアップされた場合（判定部７２がＱＣハイ出力）について説明する。この場合、第一スイッチング素子１が先にオフしている。アップダウンカウンタ８２の値は０から１になる。アップダウンカウンタ８２の出力は、最上位反転部８５およびｎビット反転回路８９を介して、カウンタ８３３のＡ〜Ｈ端子に値１２６で入力される。また、アップダウンカウンタ８２の出力は、最上位反転部８５を介して、カウンタ８３４に値１２９で入力される。

カウンタ８３３は、そのビット情報（１２６）をストアし、判定結果の基となった同時制御信号のオフ（以下、「基のオフ」とも称する）の次に発生する同時制御信号のオフ（以下、「次のオフ」とも称する）によってロードする。詳しくは、次のオフがＤＦＦ８３５の／ＣＬＲ端子に入力されることにより、ＤＦＦ８３５の／Ｑ端子からの出力がハイ信号となり、カウンタ８３３が値１２６からロードを始める。カウンタ８３３の／ＲＣＯ端子からの出力は、カウントが１２６から２５５（１２９クロック）の後反転（ハイ→ロー→ハイ）される。このとき、ＤＦＦ８３５の／ＣＬＲ端子には、同時制御信号のオフ（次のオフ）が入力されており、ＤＦＦ８３５の／Ｑの出力はハイ信号である。従って、ＤＦＦ８３７のＣＫ端子に上記反転信号が入力されることにより、ＤＦＦ８３７の／Ｑ端子からの出力がハイ信号からロー信号となる。このロー信号は、駆動部５に入力され、第一駆動信号のオフとなる。

つまり、基のオフで第一スイッチング素子１が先にオフした場合、次のオフによる第一駆動信号のオフは、カウンタ８３３により１２６から２５５まで（１２９クロック）カウントされた後に出力される。なお、基のオフによる第一駆動信号のオフは、アップダウンカウンタ８２の値が０であり、カウンタが１２７から２５５まで（１２８クロック）カウントした後に出力されている。すなわち、基のオフによる第一駆動信号のオフに対して、次のオフによる第一駆動信号のオフは、１クロック遅れて駆動部５から出力される。

また、この場合、上記のように、カウンタ８３４のＡ〜Ｈ端子に、最上位反転部８５で最上位が反転された値１２９が入力される。カウンタ８３４は、１２９をストアし、カウンタ８３３と同様に、次のオフによりロードする。従って、ＤＦＦ８３８は、１２６カウントの後に／Ｑ端子からロー信号を出力する。このロー信号は、駆動部５に入力され、第二駆動信号のオフとなる。なお、基のオフによる第二駆動信号のオフは、アップダウンカウンタ８２の値が０であり、１２７カウントの後に出力されている。すなわち、基のオフによる第二駆動信号のオフに対して、次のオフによる第二駆動信号のオフは、１クロック早く駆動部５から出力される。

補正部８は、第一スイッチング素子１が先にオフした場合（ＱＣ）、アップダウンカウンタ８２の値が加算され、第一駆動信号に対して第一駆動信号のオフを遅延させる補正および第二駆動信号に対して第二駆動信号のオフを早める補正を行う。

一方、補正部８は、第二スイッチング素子２が先にオフした場合（ＱＤ）、アップダウンカウンタ８１の値が減算され、第一駆動信号に対して第一駆動信号のオフを早める補正および第二駆動信号に対して第二駆動信号のオフを遅延させる補正を行う。

また、アップダウンカウンタ８２の値は、次にＱＣまたはＱＤが入力されるまで維持され、次のＱＣにより加算され、ＱＤにより減算される。すなわち、補正部８は、判定結果に基づいた補正結果を、判定結果の後に発生する同時制御信号のオフによる第一駆動信号のオフおよび第二駆動信号のオフに対して判定部７２が判定するまで維持する。

（タイミングチャート）
次に、第一実施形態の電気電子回路の全体動作について、図４および図５を参照して説明する。図４は、電気電子回路における昇降圧動作のタイミングチャートを示す図である。図５は、電気電子回路における補正部８のタイミングチャートを示す図である。

まず、昇降圧動作におけるスイッチずれ検出部６およびスイッチずれ判定部７の動作について図４を参照して説明する。

ここで、同時制御信号をＴｓ、第三駆動信号をＴ３とする。また、図４において、Ｔｓのオン／オフを、左からＴｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４とし、Ｔ３のオン／オフを、左からＴ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ３５とする。また、Ｔｓに基づいた第一駆動信号による第一スイッチング素子１の動作（オン、オフ）をＴ１（オンのときハイ、オフのときロー）とする。同様に、Ｔｓに基づいた第二駆動信号による第二スイッチング素子２の動作（オン、オフ）をＴ２（オンのときハイ、オフのときロー）とする。なお、昇降圧動作の説明（図４）に際しては、Ｔ１およびＴ２の少なくとも一方が、Ｔｓの信号（ハイ、ロー）と同時に動作（オン、オフ）していることとする。

また、図１における第三スイッチング素子３のドレイン側の電位をＶｘ、ソース側の電位をＶｙとする。第一実施形態の電気電子回路ように、第一スイッチング素子１と第二スイッチング素子２が負荷（モータ発電装置１０）を中心に対称的に配置される電気電子回路の動作において、ＶｘとＶｙは、スイッチングのずれがなければ、基準電位Ｖを中心に対称的な変動を見せる。また、図４に示すＶｐは、第一スイッチング素子１のドレイン側の電位に相当し、Ｖｎは、第二スイッチング素子２のソース側の電位に相当する。

また、第一昇降圧コイル１４および第二昇降圧コイル１５に流れる電流をＩＬとする。ＩＬの流れる方向は、昇圧方向をプラスとする。すなわち、第一昇降圧コイル１４におけるバッテリ９からモータ発電装置１０方向（図１における右方向）、第二昇降圧コイル１５におけるモータ発電装置１０からバッテリ９方向（図１における左方向）をプラスとする。

また、図２に示すように、二次側検出コイル６５の始端側への信号をＳＰ、終端側への信号をＳＮとする。つまり、ΔＳＰＮは、二次側検出コイル６５の出力信号を示す。また、波形整形部７２１の出力をＰ１、波形整形部７２２の出力をＰ２とする。また、反転波形整形部７２４からの出力をＣ１とし、ＡＮＤ回路７３３からの出力をＣ２とする。なお、／ＲＥＳ信号は、電気電子回路の作動中、ハイ信号を出力する。

図４において、電気電子回路は、まず昇圧動作を行い、続いて降圧動作を行い、そして再び昇圧動作を行う（図４の左側から右側へ）。

始めに、昇圧動作の動作タイミングについて説明する。図４に示すように、Ｔ３１がハイになると、第三スイッチング素子３がオンされ、ＶｘとＶｙが基準電位Ｖでほぼ同電位となり、ＩＬが徐々にプラス方向に流れる。そして、Ｔ３１がローになると、第三スイッチング素子３がオフされ、各昇降圧コイル１４、１５によりＶｘとＶｙの電位差が大きくなり（Ｖｐ−Ｖｎ）、ＩＬが徐々に減少していく。なお、第三スイッチング素子３がオンまたはオフされた直後、一次側第一コイル６３および一次側第二コイル６４に磁束が発生することがあるが、互いに打ち消しあい、二次側検出コイル６５ではほぼ検出されない（ΔＳＰＮ）。

続いて同様に、Ｔ３２がハイとなり、その後ローとなる。Ｔ３２がローとなった後、ＶｘとＶｙの電位差が大きくなり（Ｖｐ−Ｖｎ）、ＩＬが徐々に減少する。その後、ＩＬが０となると、ＶｘとＶｙの電位差は、徐々に小さくなり、バッテリ９の電圧に相当する電位差となる。昇圧動作ではＩＬがプラスであり、バッテリ９および第三コンデンサ１６からモータ発電装置１０および第四コンデンサ１７に向けて昇圧され、電力が供給される。

次に、降圧動作の動作タイミングについて説明する。Ｔｓ１のハイ（同時制御信号のオン）に基づいて、Ｔ１およびＴ２がハイとなる。このとき、Ｔｓ１のハイと同時にＣ１がハイとなる。ここで、図４に示すように、Ｔ１が先にハイになると、Ｔ１がハイとなった直後、ΔＳＰＮにプラス信号が発生し、同時にＰ１がハイとなる。また、Ｐ１のハイと同時にＱＡがハイとなる。Ｃ１がハイのとき、Ｐ１がＰ２より先にハイになると、ＱＡがハイとなる。つまり、Ｔ１が先にハイとなると、ＱＡがハイとなる。このとき、ＶｘがＶｐまで大きくなる。

その後、Ｔ２がハイになると、その直後、ΔＳＰＮにマイナス信号が発生し、同時にＰ２がハイとなる。なお、Ｐ１およびＰ２は、ΔＳＰＮの信号の消滅によりローとなる。また、このＰ２のハイは、すでにＱＡがハイであるため、Ｑ出力（判別部７２の出力）に影響しない。Ｔ２がハイになった直後、ＶｙがＶｎまで小さくなり、ＶｘとＶｙの電位差が大きくなる（Ｖｐ−Ｖｎ）。そして、ＩＬは、マイナス方向に徐々に流れる。

続いて、Ｔｓ１のローに基づいて、Ｔ１およびＴ２がローとなる。このとき、Ｔｓ１のローと同時にＣ１およびＱＡがローとなり、Ｃ２がハイとなる。ここで、図４に示すように、Ｔ１が先にローになると、その直後、ΔＳＰＮにマイナス信号が発生し、同時にＰ２がハイとなる。このＰ２のハイと同時にＱＣがハイとなる。Ｃ２がハイのとき、Ｐ２がＰ１より先にハイになると、ＱＣがハイになる。つまり、Ｔ１が先にローとなると、ＱＣがハイとなる。このとき、ＶｘはＶｎまで小さくなる。

その後、Ｔ２がローになると、その直後、ΔＳＰＮにプラス信号が発生し、同時にＰ１がハイとなる。このＰ１のハイは、すでにＱＣがハイであるため、Ｑ出力に影響しない。Ｔ２がローになった直後、ＶｘとＶｙはほぼ基準電位Ｖとなる。そして、ＩＬは、徐々に０に向かう。

続いて、Ｔｓ２のハイに基づいて、Ｔ１およびＴ２がハイとなる。このとき、Ｔｓ２のハイと同時にＣ１がハイとなり、Ｃ２がローとなる。ここで、図４に示すように、Ｔ２が先にハイになると、その直後、ΔＳＰＮにマイナス信号が発生し、同時にＰ２がハイとなる。また、Ｐ２のハイと同時にＱＢがハイとなる。Ｃ１がハイのとき、Ｐ２がＰ１より先にハイになると、ＱＢがハイとなる。つまり、Ｔ２が先にハイになると、ＱＢがハイとなる。ＶｘとＶｙは共にＶｎまで小さくなる。

その後、Ｔ１がハイになると、その直後、ΔＳＰＮにプラス信号が発生し、同時にＰ１がハイとなる。また、Ｔ１がハイになった直後に、ＶｘがＶｐまで大きくなり、ＶｘとＶｙの電位差が大きくなる（Ｖｐ−Ｖｎ）。ＩＬは、再びマイナス方向に徐々に流れる。

続いて、Ｔｓ２のローに基づいて、Ｔ１およびＴ２がローとなる。このとき、Ｔｓ２のローと同時にＣ１およびＱＢがローとなり、Ｃ２がハイとなる。ここで、図４に示すように、Ｔ３が先にローになると、その直後、ΔＳＰＮにプラス信号が発生し、同時にＰ１がハイとなる。このＰ１のハイと同時にＱＤがハイとなる。Ｃ２がハイのとき、Ｐ１がＰ２より先にハイになると、ＱＤがハイになる。つまり、Ｔ２が先にローとなると、ＱＤがハイとなる。Ｖｙは、Ｖｐまで大きくなる。

その後、Ｔ１がローになると、その直後、ΔＳＰＮにマイナス信号が発生し、同時にＰ２がハイとなる。また、Ｔ２がローになった直後に、ＶｘとＶｙは、基準電位Ｖとなる。ＩＬは、徐々に０に向かう。降圧動作ではＩＬがマイナスであり、モータ発電装置１０および第四コンデンサ１７からバッテリ９および第三コンデンサ１６に向けて降圧され、電力が供給される。

次に、降圧から昇圧への動作の動作タイミングについて説明する。上記に続いて、Ｔ３３がハイになり、同時にＣ２およびＱＤがローとなる。このとき、ＶｘとＶｙは、基準電圧Ｖとなる。ＩＬは、徐々に０に向かう。その後、Ｔ３３がローとなる。

続いて、Ｔｓ３のハイに基づいて、Ｔ１およびＴ２がハイとなる。このとき、Ｔｓ３のハイと同時にＣ１がハイとなる。ここで、図４に示すように、Ｔ１が先にハイになると、その直後、ΔＳＰＮにプラス信号が発生し、同時にＰ１がハイとなる。また、Ｐ１のハイと同時にＱＡがハイとなる。ＶｘとＶｙは、共にＶｐまで大きくなる。

その後、Ｔ２がハイになると、その直後、ΔＳＰＮにマイナス信号が発生し、同時にＰ２がハイとなる。Ｔ２がハイになった直後、ＶｙがＶｎまで小さくなり、ＶｘとＶｙの電位差が大きくなる（Ｖｘ−Ｖｙ）。ＩＬは、再びマイナス方向に徐々に流れる。

続いて、Ｔｓ３のローに基づいて、Ｔ１およびＴ２がローとなる。このとき、Ｔｓ３のローと同時にＣ１およびＱＡがローとなり、Ｃ２がハイとなる。ここで、図４に示すように、Ｔ１が先にローになると、その直後、ΔＳＰＮにマイナス信号が発生し、同時にＰ２がハイとなる。このＰ２のハイと同時にＱＣがハイとなる。Ｖｘは、Ｖｎまで小さくなる。

その後、Ｔ２がローになると、その直後、ΔＳＰＮにプラス信号が発生し、同時にＰ１がハイとなる。その後、ＶｘとＶｙは、共に基準電圧Ｖに向かって大きくなる。ＩＬは、しばらくマイナス方向に流れる。

続いて、Ｔ３４がハイとなる。同時に、Ｃ２およびＱＣがローになる。その後、ＶｘとＶｙは、共に基準電圧Ｖとなる。ＩＬは、徐々に０となる。そして、Ｔ３４がローとなり、その直後、ＶｘはＶｐに、ＶｙはＶｎに向かう。このＴ３４のローにより、ＩＬは、プラス方向に流れ出す。

続いて、Ｔｓ４のハイに基づいて、Ｔ１およびＴ２がハイとなる。Ｔｓ４のハイと同時に、Ｃ１がハイとなる。ここで、図４に示すように、Ｔ１とＴ２が同時にハイになると、ΔＳＰＮは変化せず、ＱＡおよびＱＢはハイにならない。さらに、ＶｘとＶｙは基準電圧Ｖを中心に対称的に変動し、ＶｘがＶｐ、ＶｙがＶｎとなる。ＩＬは、プラスから徐々に０となり、その後マイナス方向に流れる。

続いて、Ｔｓ４のローに基づいて、Ｔ１およびＴ２がローとなる。Ｔｓ４のローと同時に、Ｃ１がローになり、Ｃ２がハイになる。ここで、Ｔ２が先にローになると、その直後、ΔＳＰＮにプラス信号が発生し、同時にＰ１がハイとなる。Ｃ２がハイで、Ｐ１が先にハイとなったため、ＱＤがハイとなる。Ｖｙは、Ｖｐに向かって大きくなる。ＩＬは、マイナス方向に徐々に流れる。

その後、Ｔ１がローになると、その直後、ΔＳＰＮにマイナス信号が発生し、Ｐ２がハイとなる。そして、Ｔ３５がハイとなり、Ｃ２およびＱＤがローとなる。ＶｘとＶｙは、基準電圧Ｖとなり、ＩＬはマイナス方向からプラス方向へと徐々に変動する。以上のように、ＩＬがマイナスからプラスへと徐々に移行し、降圧動作から昇圧動作へと徐々に変換される。

次に、補正部８の動作について図５を参照して説明する。なお、第一実施形態において、クロック信号（ＣＬＫ）は、１００ＭＨｚとする。

ここで、図３に示すように、ｎビット反転回路８８からカウンタ８３１への出力をＴ１ｏｎとし、最上位反転部８４からカウンタ８３２への出力をＴ３ｏｎとする。また、図３に示すように、ｎビット反転回路８９からカウンタ８３３への出力をＴ１ｏｆｆとし、最上位反転部８５からカウンタ８３４への出力をＴ３ｏｆｆとする。なお、これらは、図５において１６進数で表示されている。

また、ＤＦＦ８３７の／Ｑ端子からの出力をＴＯ１とし、ＤＦＦ８３８の／Ｑ端子からの出力をＴＯ２とする。ＴＯ１およびＴＯ２は、駆動部５に入力され、駆動部５により、第一駆動信号、第二駆動信号として出力される。すなわち、ＴＯ１は、第一駆動信号であり、ＴＯ２は、第二駆動信号である。第一実施形態の電気電子回路において、補正部８の出力ＴＯ１およびＴＯ２は、駆動部５から該当スイッチに出力される。

図５に示すように、Ｔｓ１のハイにおいて、ＱＡがハイになると、Ｔ１ｏｎが１２７（＄７Ｆ）から１２６（＄７Ｅ）となり、Ｔ２ｏｎが１２８（＄８０）から１２９（＄８１）となる。Ｔ１ｏｎが１２６となることで、Ｔｓ２のハイ（次のオン）におけるＴＯ１は、Ｔｓ２のハイから１２９クロック後（２５５−１２６）にハイとなる。また、Ｔ２ｏｎが１２９となることで、Ｔｓ２のハイ（次のオン）におけるＴＯ２は、Ｔｓ２のハイから１２６クロック後（２５５−１２９）にハイとなる。つまり、補正部８は、ＱＡが出力された次のハイ（オン）に対し、ＴＯ１のハイを１クロック遅延させ（１２８→１２９）、ＴＯ２のハイを１クロック早める（１２７→１２６）。

そして、Ｔｓ１のローにおいて、ＱＣがハイになると、Ｔ１ｏｆｆが１２７（＄７Ｆ）から１２６（＄７Ｅ）となり、Ｔ２ｏｆｆが１２８（＄８０）から１２９（＄８１）となる。Ｔ１ｏｆｆが１２６となることで、Ｔｓ２のロー（次のオフ）におけるＴＯ１は、Ｔｓ２のローから１２９クロック後にローとなる。また、Ｔ２ｏｆｆが１２９となることで、Ｔｓ２のロー（次のオフ）におけるＴＯ２は、Ｔｓ２のローから１２６クロック後にローとなる。つまり、補正部８は、ＱＣが出力された次のロー（オフ）に対し、ＴＯ１のローを１クロック遅延させ（１２８→１２９）、ＴＯ２のローを１クロック早める（１２７→１２６）。

続いて、Ｔｓ２のハイにおいて、ＱＢがハイとなると、Ｔ１ｏｎが１２６（＄７Ｅ）から１２７（＄７Ｆ）となり、Ｔ２ｏｎが１２９（＄８１）から１２８（＄８０）となる。Ｔ１ｏｎが１２７となることで、Ｔｓ３のハイ（次のオン）におけるＴＯ１は、Ｔｓ３のハイから１２８クロック後にハイとなる。また、Ｔ２ｏｎが１２８となることで、Ｔｓ３のハイ（次のオン）におけるＴＯ２は、Ｔｓ３のハイから１２７クロック後にハイとなる。つまり、補正部８は、ＱＢが出力された次のハイ（オン）に対し、ＴＯ１のハイを１クロック早め、ＴＯ２のハイを１クロック遅延させる。

そして、Ｔｓ２のローにおいて、ＱＤがハイになると、Ｔ１ｏｆｆが１２６（＄７Ｅ）から１２７（＄７Ｆ）となり、Ｔ２ｏｆｆが１２９（＄８１）から１２８（＄８０）となる。Ｔ１ｏｆｆが１２７となることで、Ｔｓ３のロー（次のオフ）におけるＴＯ１は、Ｔｓ３のローから１２８クロック後にローとなる。また、Ｔ２ｏｆｆが１２８となることで、Ｔｓ３のロー（次のオフ）におけるＴＯ２は、Ｔｓ３のローから１２７クロック後にローとなる。つまり、補正部８は、ＱＤが出力された次のロー（オフ）に対し、ＴＯ１のローを１クロック早め、ＴＯ２のローを１クロック遅延させる。

その後、同様に、Ｔｓ３のハイにおいて、ＱＡがハイになると、補正部８は、次のＴｓのハイ（次のオン）に対し、ＴＯ１のハイを１クロック遅延させ、ＴＯ２のハイを１クロック早める。そして、Ｔｓ３のローにおいて、ＱＣがハイになると、補正部８は、次のＴｓのロー（次のオフ）に対し、ＴＯ１のローを１クロック遅延させ、ＴＯ２のローを１クロック早める。

なお、例えば、上記Ｔｓ３のローにおいて、ＱＤがハイになった場合、Ｔ１ｏｆｆが１２７（＄７Ｆ）から１２８（＄８０）、Ｔ２ｏｆｆが１２８（＄８０）から１２７（＄７Ｆ）となる。この場合、補正部８は、次のＴｓのローに対し、Ｔｓ３のローにおけるＴＯ２のローよりさらに、ＴＯ１のローを１クロック早め、ＴＯ２のローを１クロック遅延させる。

また、Ｔｓのハイおよびローにおいて、ハイ、ローのいずれか一方のみずれを検出した場合、当該一方にかかる駆動信号のオンまたはオフのみを補正する。

また、Ｔ１ｏｎ〜Ｔ２ｏｆｆの各値は、判定部７２からの入力（ＱＡ〜ＱＤ）がない限り維持される。例えば、図５のＴｓ１においてスイッチングのずれが検出され（ＱＡとＱＣ）、Ｔｓ２において補正された後、スイッチングのずれを検出しなかった場合、Ｔ１ｏｎは１２６（＄７Ｅ）、Ｔ２ｏｎは１２９（＄８１）、Ｔ１ｏｆｆは１２６（＄７Ｅ）、Ｔ２ｏｆｆは１２９（＄８１）のまま維持される。補正部８は、次に判定部７２から入力されるまで、上記補正結果を維持する。駆動部５は、補正結果に基づいて、第一駆動信号（ＴＯ１）を第一スイッチング素子１に出力し、且つ、第二駆動信号（ＴＯ２）を第二スイッチング素子２に出力する。

以上により、第一実施形態の電気電子回路によれば、２つのスイッチングのずれをより確実に精度よく検出でき、さらに、その検出結果から当該２つのスイッチングのタイミングを精度よく補正することができる。従って、昇降圧チョッパコンバータにおいては、２つのスイッチングのずれを精度よく検出、補正することで、スイッチングの同時性が向上し、コモンモードノイズ等のノイズの発生を抑制することができる。

なお、第一実施形態の電気電子回路において、制御部４、スイッチずれ判定部７、および、補正部８をＡＳＩＣマイコン等のマイクロコンピュータに内蔵させてもよい。これにより、上記効果に加えて、小型化および低コスト化が可能となる。また、昇圧制御信号がオンからオフになる前に、同時制御信号がオンとならないよう、デッドタイムを設定してもよい。また、補正部８において、アップダウンカウンタやカウンタ等を増設し、補正精度を変更することも可能である。

＜第二実施形態＞
第二実施形態の電気電子回路について図６を参照して説明する。図６は、第二実施形態における電気電子回路の回路構成図である。本発明の電気電子回路は、Ｈブリッジを有する回路にも適用することができる。一般に、Ｈブリッジを有する回路として、絶縁型ＤＣ−ＤＣコンバータや、DCモータの駆動制御回路等がある。

Ｈブリッジは、直列接続された２つのスイッチが２組あり、各組の２つのスイッチの間に各組共通の負荷（トランスやモータ等）を直列接続させている。つまり、１つの回路内に２つのスイッチが負荷を中心に対称配置されている。Ｈブリッジでは、同時にオン、オフすべき２つのスイッチングのずれにより、コモンモードノイズ等のノイズが発生するおそれがある。第二実施形態は、本発明の電気電子回路を、Ｈブリッジに適用したものである。なお、第二実施形態において、第一実施形態と同構成であるものには、同一符号を付して説明を省略する。

図６に示すように、第二実施形態の電気電子回路は、第一スイッチング素子１、１０１と、第二スイッチング素子２、１０２と、スイッチずれ検出部１０６と、バッテリ９と、トランス部１１０（本発明における「対象負荷」に相当する）と、整流平滑回路１１０ａと、４つのダイオード１１１と、駆動部（図示せず）と、制御部（図示せず）とを備えている。

トランス部１１０は、第一スイッチング素子１、１０１と、第二スイッチング素子２、１０２により構成したHブリッジで発生した交流電力を整流平滑回路１１０ａに転送するトランスである。整流平滑回路１１０ａは、トランス部１１０からの交流電力を受け、直流電力に変換する。

各スイッチング素子１、２、１０１、１０２は、同一素子であり、各ゲートに第一実施形態の駆動部５に相当する駆動部（図示せず）が接続されている。そして、駆動部は、制御部（図示せず）が発生する同時制御信号（正）に基づいて、第一スイッチング素子１に第一駆動信号（正）を、第二スイッチング素子２に第二駆動信号（正）を出力する。さらに、駆動部は、制御部が発生する同時制御信号（負）に基づいて、第一スイッチング素子１０１に第一駆動信号（負）を、第二スイッチング素子１０２に第二駆動信号（負）を出力する。また、各スイッチング素子１、２、１０１、１０２には、ドレインにダイオード１１１のカソードが、ソースにダイオード１１１のアノードがそれぞれ接続されている。

第一スイッチング素子１は、ドレインがバッテリ９の正極端子および第一スイッチング素子１０１のドレインに接続され、ソースがトランス部１１０の一方および第二スイッチング素子１０２のドレインに接続されている。第二スイッチング素子２は、ドレインがトランス部１１０の他方および第一スイッチング素子１０１のソースに接続され、ソースがバッテリ９の負極端子および第二スイッチング素子１０２のソースに接続されている。

第一スイッチング素子１０１は、ドレインがバッテリ９の正極端子および第一スイッチング素子１のドレインに接続され、ソースがトランス部１１０の他方および第二スイッチング素子２のドレインに接続されている。第二スイッチング素子１０２は、ドレインがトランス部１１０の一方および第一スイッチング素子１のソースに接続され、ソースがバッテリ９の負極端子および第二スイッチング素子２のソースに接続されている。

ここで、第一スイッチング素子１０１および第二スイッチング素子１０２がオフの状態で、第一スイッチング素子１および第二スイッチング素子２が共にオンされると、電流は、バッテリ９の正極端子から、第一スイッチング素子１、トランス部１１０（一方から他方）、第二スイッチング素子２、バッテリ９の負極端子の順に流れる。また、第一スイッチング素子１および第二スイッチング素子２が共にオフされ、第一スイッチング素子１０１および第二スイッチング素子１０２が共にオンされると、電流は、バッテリ９の正極端子から、第一スイッチング素子１０１、トランス部１１０（他方から一方）、第二スイッチング素子１０２、バッテリ９の負極端子の順に流れる。

同時制御信号（正）は、電流がトランス部１１０の一方から他方に流れるのを制御し、同時制御信号（負）は、電流がトランス部１１０の他方から一方に流れるのを制御する。

すなわち、第一スイッチング素子１と第二スイッチング素子２、および、第一スイッチング素子１０１と第二スイッチング素子１０２がそれぞれ交互に同時にオン、オフされることで、トランス部１１０は、バッテリ９からの電力供給を受ける。ただし、この場合、制御部は、第一スイッチング素子１および第二スイッチング素子２のオン状態（同時制御信号（正）のオン状態）と、第一スイッチング素子１０１および第二スイッチング素子１０２のオン状態（同時制御信号（負）のオン状態）が重ならないように制御する。

スイッチずれ検出部１０６は、第一コンデンサ６１、１６１と、第二コンデンサ６２、１６２と、一次側第一コイル６３、１６３と、一次側第二コイル６４、１６４と、二次側検出コイル６５、１６５とを備えている。

第一実施形態と同様に、第一コンデンサ６１は、第一スイッチング素子１に並列接続されている。一次側第一コイル６３は、第一スイッチング素子１に並列接続され、且つ、第一コンデンサ６１に直列接続されている。第二コンデンサ６２は、第二スイッチング素子２に並列接続されている。一次側第二コイル６４は、第二スイッチング素子２に並列接続され、且つ、第二コンデンサ６２に直列接続されている。そして、一次側第一コイル６３、一次側第二コイル６４、および、二次側検出コイル６５は、磁気コア（図示せず）により、磁気結合されている。

同様に、第一コンデンサ１６１は、第一スイッチング素子１０１に並列接続されている。一次側第一コイル１６３は、第一スイッチング素子１０１に並列接続され、且つ、第一コンデンサ１６１に直列接続されている。第二コンデンサ１６２は、第二スイッチング素子１０２に並列接続されている。一次側第二コイル１６４は、第二スイッチング素子１０２に並列接続され、且つ、第二コンデンサ１６２に直列接続されている。そして、一次側第一コイル１６３、一次側第二コイル１６４、および、二次側検出コイル１６５は、磁気コア（図示せず）により、磁気結合されている。

なお、第二実施形態においては、第一コンデンサ６１と１６１、第二コンデンサ６２と１６２、一次側第一コイル６３と１６３、一次側第二コイル６４と１６４、二次側検出コイル６５と１６５とが、それぞれ同一のものを用いている。

以上より、第一実施形態同様、第二実施形態の電気電子回路によれば、第一スイッチング素子１と第二スイッチング素子２のスイッチングのずれ、および、第一スイッチング素子１０１と第二スイッチング素子１０２のスイッチングのずれは、それぞれ確実に精度よく検出できる。従って、精度のよいノイズ対策が可能となる。

また、第一実施形態同様、第二実施形態においても、二次側検出コイル６５、１６５のそれぞれに、スイッチずれ判定部７を接続させてもよい。これにより、それぞれ、スイッチングのずれを判定することができる。さらに、補正部８を備えることにより、スイッチングの補正が可能となる。従って、スイッチングの同時性が向上し、ノイズを抑制することができる。

＜第三実施形態＞
第三実施形態の電気電子回路について図７を参照して説明する。図７は、第三実施形態における電気電子回路の回路構成図である。第三実施形態においては、本発明の電気電子回路を、２つのスイッチング素子を連続して直列接続した構成の回路に適用している。つまり、１つの回路内に２つのスイッチが連続的に直列接続され、その連続した２つのスイッチの一方側に負荷が直列接続されている。この回路構成は、一般に、スイッチング素子の耐圧性能が要求される場合に用いられる。つまり、２つのスイッチングにずれが生じると、一方の素子に過電圧が加わり、素子が破壊するおそれがある。なお、第三実施形態において、第一実施形態と同構成であるものには、同一符号を付して説明を省略する。

図７に示すように、第三実施形態の電気電子回路は、第一スイッチング素子１と、第二スイッチング素子２と、第一ダイオード１１と、第二ダイオード１２と、制御部（図示せず）と、駆動部５と、スイッチずれ検出部６と、電源部２０９と、負荷機器２１０（本発明における「対象負荷」に相当する）とを備えている。

電源部２０９は、直流電圧を発生する電源である。負荷機器２１０は、電源部２０９から電力を供給され動作する電気機器である。各スイッチング素子１、２のゲートには、駆動部５が接続されている。

第一スイッチング素子１は、ドレインが負荷機器２１０の一方端子に接続され、ソースが第二スイッチング素子２のドレインに接続されている。第二スイッチング素子２は、ドレインが第一スイッチング素子１のソースに接続され、ソースが電源部２０９の負極端子に接続されている。電源部２０９の正極端子は、負荷機器２１０の他方端子に接続されている。

第一実施形態同様、駆動部５は、制御部（図示せず）で発生する同時制御信号に基づいて、第一スイッチング素子１に第一駆動信号を、第二スイッチング素子２に第二駆動信号を出力する。スイッチずれ検出部６は、第一コンデンサ６１と、第二コンデンサ６２と、一次側第一コイル６３と、一次側第二コイル６４と、二次側検出コイル６５と、磁気コア（図示せず）とを備えている。

第三実施形態の電気電子回路によれば、第一実施形態同様、２つのスイッチングのずれをより確実に、精度よく検出できる。従って、スイッチングロス等による素子の破壊に対して、精度のよい対策が可能となる。また、二次側検出コイル６５に、スイッチずれ判定部７を接続させてもよい。これにより、スイッチングのずれを判定することができる。さらに、補正部８を備えることにより、スイッチングの補正が可能となる。従って、スイッチングの同時性が向上し、スイッチングロスの偏りによる素子破壊を抑制することができる。

＜第四実施形態＞
第四実施形態の電気電子回路について図８を参照して説明する。図８は、第四実施形態における電気電子回路の回路構成図である。第四実施形態では、本発明の電気電子回路をトーテムポール回路に適用している。換言すると、連続に直列接続された２つのスイッチでいわゆるハイサイドスイッチとし、さらに、連続に直列接続された２つのスイッチでいわゆるローサイドスイッチとする回路について、本発明の電気電子回路を適用している。

この場合、ハイサイドスイッチとローサイドスイッチとがオンされることで負荷に電力が供給される。ここで、ハイサイドスイッチにおける２つのスイッチ、および、ローサイドスイッチにおける２つのスイッチは、同時にオン、オフされなければならない。各サイドにおいて、２つのスイッチングにずれが生じると、過電圧により、素子が破壊されるおそれがある。なお、第三実施形態において、第一実施形態または第二実施形態と同構成であるものには、同一符号を付して説明を省略する。

図８に示すように、第四実施形態の電気電子回路は、第一スイッチング素子１、１０１と、第二スイッチング素子２、１０２と、スイッチずれ検出部６、３０６と、電源部３０９と、負荷機器３１０（本発明における「対象負荷」に相当する）と、４つのダイオード１１１と、駆動部５と、制御部（図示せず）とを備えている。電源部３０９は直流電圧を発生する電源であり、負荷機器３１０は電源部３０９から電力を供給される電気機器である。

第一スイッチング素子１は、ドレインが電源部３０９の正極端子に接続され、ソースが第二スイッチング素子２のドレインに接続されている。第二スイッチング素子のソースは、負荷機器３１０に接続されている。

第一スイッチング素子１０１は、ドレインが負荷機器３１０に接続され、ソースが第二スイッチング素子１０２のドレインに接続されている。第二スイッチング素子１０２のソースは、電源部３０９の負極端子に接続されている。

スイッチずれ検出部３０６は、第一コンデンサ１６１と、第二コンデンサ１６２と、一次側第一コイル１６３と、一次側第二コイル１６４と、二次側検出コイル１６５とを備えている。

第一実施形態同様、駆動部５は、制御部（図示せず）で発生する同時制御信号に基づいて、第一駆動信号および第二駆動信号を出力する。

第四実施形態の電気電子回路によれば、第一および第二実施形態と同様に、第一スイッチング素子１と第二スイッチング素子２のスイッチングのずれ、および、第一スイッチング素子１０１と第二スイッチング素子１０２のスイッチングのずれは、それぞれ確実に精度よく検出できる。従って、スイッチングロス等による素子の破壊に対して、精度のよい対策が可能となる。

また、二次側検出コイル６５、１６５のそれぞれに、スイッチずれ判定部７を接続させてもよい。これにより、それぞれ、スイッチングのずれを判定することができる。さらに、補正部８を備えることにより、スイッチングの補正が可能となる。従って、スイッチングの同時性が向上し、素子の破壊を抑制することができる。

第一実施形態における電気電子回路の回路構成図である。 スイッチずれ検出部６およびスイッチずれ判定部７の回路構成図である。 補正部８の回路構成図である。 電気電子回路における昇降圧動作のタイミングチャートを示す図である。 電気電子回路における補正部８のタイミングチャートを示す図である。 第二実施形態における電気電子回路の回路構成図である。 第三実施形態における電気電子回路の回路構成図である。 第四実施形態における電気電子回路の回路構成図である。

符号の説明

１、１０１：第一スイッチング素子、 ２、１０２：第二スイッチング素子、
３：第三スイッチング素子、 ４：制御部、 ５：駆動部、
６、１０６、３０６：スイッチずれ検出部、
６１、１６１：第一コンデンサ、 ６２、１６２：第二コンデンサ、
６３、１６３：一次側第一コイル、 ６４、１６４：一次側第二コイル、
６５、１６５：二次側検出コイル、
７：スイッチずれ判定部、
７１：極性判別部、 ７２：判定部、 ７３：誤判定防止部、
８：補正部、 ８１、８２：アップダウンカウンタ、 ８３：補正カウンタ部、
８４、８５：最上位反転部、 ８６、８７：カウンタリセット部、
８８、８９：ｎビット反転回路、
９：バッテリ、 ２０９、３０９：電源部、
１０：モータ発電装置、 １１０：トランス部、 ２１０、３１０：負荷機器
１１：第一ダイオード、 １２：第二ダイオード、 １３：第三ダイオード、
１４：第一昇降圧コイル、 １５：第二昇降圧コイル、
１６：第三コンデンサ、 １７：第四コンデンサ

Claims (15)

1. 直流電圧が印加される第一スイッチング素子および第二スイッチング素子と、
   前記第一スイッチング素子および前記第二スイッチング素子を同時にオン、オフさせる同時制御信号を発生する制御部と、
   前記同時制御信号に基づいて、前記第一スイッチング素子をオン、オフさせる第一駆動信号を前記第一スイッチング素子に出力し、且つ、前記第二スイッチング素子をオン、オフさせる第二駆動信号を前記第二スイッチング素子に出力する駆動部と、
   を有する電気電子回路であって、
   前記第一スイッチング素子に並列接続される第一コンデンサと、
   前記第二スイッチング素子に並列接続される第二コンデンサと、
   前記第一スイッチング素子に並列接続され、且つ、前記第一コンデンサに直列接続され、前記第一スイッチング素子のオンの直後に前記第一コンデンサの電荷の変化により第一オン磁束を発生し、前記第一スイッチング素子のオフの直後に前記第一コンデンサの電荷の変化により第一オフ磁束を発生する一次側第一コイルと、
   前記第二スイッチング素子に並列接続され、且つ、前記第二コンデンサに直列接続され、前記一次側第一コイルと磁気結合され、前記第二スイッチング素子のオンの直後に前記第二コンデンサの電荷の変化により前記第一オン磁束を相殺する方向および磁束量をもつ磁束である第二オン磁束を発生し、前記第二スイッチング素子のオフの直後に前記第二コンデンサの電荷の変化により前記第一オフ磁束を相殺する方向および磁束量をもつ磁束である第二オフ磁束を発生する一次側第二コイルと、
   前記一次側第一コイルおよび前記一次側第二コイルに磁気結合され、前記一次側第一コイルおよび前記一次側第二コイルの磁束変化を検出する二次側検出コイルと、
   を備えることを特徴とする電気電子回路。
2. 前記二次側検出コイルに接続され、前記一次側第一コイルおよび前記一次側第二コイルの前記磁束変化により前記二次側検出コイルに発生する誘導起電力の極性を判別する極性判別部と、
   前記同時制御信号および前記極性判別部の判別結果に基づいて、前記判別結果の基となった前記同時制御信号のオンによる前記第一駆動信号のオンおよび前記第二駆動信号のオンおいて、前記第一スイッチング素子と前記第二スイッチング素子のどちらが先にオンしたかを判定する判定部と、
   をさらに備える請求項１に記載の電気電子回路。
3. 前記判定部の判定結果に基づいて、前記第一駆動信号のオンおよび前記第二駆動信号のオンの少なくとも一方を補正する補正部をさらに備え、
   前記駆動部は、前記補正部の補正結果に基づいて、前記第一駆動信号を前記第一スイッチング素子に出力し、且つ、前記第二駆動信号を前記第二スイッチング素子に出力する請求項２に記載の電気電子回路。
4. 前記補正部は、
   前記判定結果の基となった前記同時制御信号のオンの後に発生する前記同時制御信号のオンにおいて、
   前記判定結果において前記第一スイッチング素子が先にオンした場合、前記第一駆動信号に対して前記第一駆動信号のオンを遅延させる補正および前記第二駆動信号に対して前記第二駆動信号のオンを早める補正の少なくとも一方を行い、
   前記判定結果において前記第二スイッチング素子が先にオンした場合、前記第一駆動信号に対して前記第一駆動信号のオンを早める補正および前記第二駆動信号に対して前記第二駆動信号のオンを遅延させる補正の少なくとも一方を行う請求項３に記載の電気電子回路。
5. 前記補正部は、前記判定結果に基づいた前記補正結果を、前記判定結果の後に発生する前記同時制御信号のオンによる前記第一駆動信号のオンおよび前記第二駆動信号のオンに対して前記判定部が判定するまで維持する請求項４に記載の電気電子回路。
6. 前記二次側検出コイルに接続され、前記一次側第一コイルおよび前記一次側第二コイルの前記磁束変化により前記二次側検出コイルに発生する誘導起電力の極性を判別する極性判別部と、
   前記同時制御信号および前記極性判別部の判別結果に基づいて、前記判別結果の基となった前記同時制御信号のオフによる前記第一駆動信号のオフおよび前記第二駆動信号のオフにおいて、前記第一スイッチング素子と前記第二スイッチング素子のどちらが先にオフしたかを判定する判定部と、
   をさらに備える請求項１〜５の何れか一項に記載の電気電子回路。
7. 前記判定部の判定結果に基づいて、前記第一駆動信号のオフおよび前記第二駆動信号のオフの少なくとも一方を補正する補正部をさらに備え、
   前記駆動部は、前記補正部の補正結果に基づいて、前記第一駆動信号を前記第一スイッチング素子に出力し、且つ、前記第二駆動信号を前記第二スイッチング素子に出力する請求項６に記載の電気電子回路。
8. 前記補正部は、
   前記判定結果の基となった前記同時制御信号のオフの後に発生する前記同時制御信号のオフにおいて、
   前記判定結果において前記第一スイッチング素子が先にオフした場合、前記第一駆動信号に対して前記第一駆動信号のオフを遅延させる補正および前記第二駆動信号に対して前記第二駆動信号のオフを早める補正の少なくとも一方を行い、
   前記判定結果において前記第二スイッチング素子が先にオフした場合、前記第一駆動信号に対して前記第一駆動信号のオフを早める補正および前記第二駆動信号に対して前記第二駆動信号のオフを遅延させる補正の少なくとも一方を行う請求項７に記載の電気電子回路。
9. 前記補正部は、前記判定結果に基づいた前記補正結果を、前記判定結果の後に発生する前記第一駆動信号のオフおよび前記第二駆動信号のオフに対して前記判定部が判定するまで維持する請求項８に記載の電気電子回路。
10. 前記補正部は、
    予め設定された出力可能な所定のビット数を有し且つ前記判定部の判定結果が入力される毎に前記判定結果に応じて加算または減算された値を出力するアップダウンカウンタと、
    前記アップダウンカウンタの出力に応じて、前記第一駆動信号および前記第二駆動信号を補正する補正カウンタ部と
    を備える請求項３〜５、７〜９の何れか一項に記載の電気電子回路。
11. 前記補正部は、前記アップダウンカウンタの出力のうち前記所定のビット数における最上位を反転して前記補正カウンタ部に出力する最上位反転部をさらに備える請求項１０に記載の電気電子回路。
12. 前記補正部は、前記最上位反転部の出力が前記所定のビット数において０または最大値となった場合、前記アップダウンカウンタをリセットするカウンタリセット部をさらに備える請求項１１に記載の電気電子回路。
13. 直流電圧を発生する電源部と、
    前記電源部が電力を供給する対象である対象負荷と、
    をさらに備え、
    前記第一スイッチング素子は、一方端子が前記電源部の正極端子に接続され、他方端子が前記対象負荷の一方端子に接続され、
    前記第二スイッチング素子は、一方端子が前記対象負荷の他方端子に接続され、他方端子が前記電源部の負極端子に接続される請求項１〜１２の何れか一項に記載の電気電子回路。
14. 直流電圧を発生する電源部と、
    前記電源部が電力を供給する対象である対象負荷と、
    をさらに備え、
    前記第一スイッチング素子は、一方端子が前記電源部の正極端子または負極端子に接続され、他方端子が前記第二スイッチング素子の一方端子に接続され、
    前記第二スイッチング素子は、他方端子が前記対象負荷に接続される請求項１〜１２の何れか一項に記載の電気電子回路。
15. 一方端子が前記第一スイッチング素子の他方端子に接続され、他方端子が前記第二スイッチング素子の一方端子に接続される第三スイッチング素子と、
    一方が前記第三スイッチング素子の一方端子に第一昇降圧コイルを介して接続され、他方が前記第三スイッチング素子の他方端子に第二昇降圧コイルを介して接続される第三コンデンサと、
    正極端子が前記第三コンデンサの一方および前記第一昇降圧コイルに接続され、負極端子が前記第三コンデンサの他方および前記第二昇降圧コイルに接続され、直流電圧を充放電可能な電源部と、
    一方が前記第一スイッチング素子の一方端子に接続され、他方が前記第二スイッチング素子の他方端子に接続される第四コンデンサと、
    前記第四コンデンサに並列接続され、前記電源部が電力を供給する対象である対象負荷と、
    アノードが前記第一スイッチング素子の他方端子に接続され、カソードが前記第一スイッチング素子の一方端子に接続される第一ダイオードと、
    アノードが前記第二スイッチング素子の他方端子に接続され、カソードが前記第二スイッチング素子の一方端子に接続される第二ダイオードと、
    アノードが前記第三スイッチング素子の他方端子に接続され、カソードが前記第三スイッチング素子の一方端子に接続される第三ダイオードと、
    をさらに備え、
    前記制御部は、前記第三スイッチング素子をオンまたはオフさせる昇圧制御信号を、前記同時制御信号におけるオン状態と前記昇圧制御信号のオン状態とが重ならないように発生し、
    前記駆動部は、前記昇圧制御信号を受け、前記第三スイッチング素子をオンまたはオフさせる第三駆動信号を前記第三スイッチング素子に出力し、
    前記判定部は、前記昇圧制御信号のオン開始から前記同時制御信号のオン開始までの間、判定しない請求項２〜１２の何れか一項に記載の電気電子回路。

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