JP2008263501A - 伝送装置 - Google Patents

Abstract

【課題】異なる電源系を有する回路ブロック相互間で伝送線を通して伝送信号を正常に伝送することが可能な伝送装置を提供する。
【解決手段】伝送装置１０では、第１回路ブロック１１が各伝送線１３，１４にそれぞれ伝送信号ＶＡの非反転信号（出力信号ＶＢ）と反転信号（出力信号ＶＣ）を出力すると、各信号ＶＢ，ＶＣがそれぞれ各トランジスタＭＮ３，ＭＮ２のゲートに印加され、各信号の電圧値に応じた各トランジスタＭＮ３，ＭＮ２のソース電圧が、第２回路ブロック１２に備えられた比較回路１８に入力される。比較回路１８は各トランジスタＭＮ３，ＭＮ２のソース電圧を比較して被伝送信号ＶＦａを出力するが、被伝送信号ＶＦａの論理レベルは伝送信号ＶＡの論理レベルと同じになる。従って、互いに異なる電源系を有して絶縁された各回路ブロック１１，１２の間で、第１回路ブロック１１から第２回路ブロック１２へ伝送信号ＶＡを伝送することができる。
【選択図】 図１

Description

本発明は伝送装置に係り、詳しくは、異なる電源系を有する回路ブロック相互間で伝送線を通して信号を伝送する伝送装置に関するものである。

特許文献１には、第１の電源系を有する第１の回路ブロックから第２の電源系を有する第２の回路ブロックに伝送線を通して信号を伝送する伝送装置であって、前記伝送線は、第１の伝送線と第２の伝送線から構成され、前記第１の回路ブロックは、前記第１の伝送線に対し前記伝送信号の非反転信号を出力する第１の出力回路と、第２の伝送線に対し前記伝送信号の反転信号を出力する第２の出力回路とを備え、前記第２の回路ブロックは、前記第１の伝送線と前記第２の伝送線との間に接続されたインピーダンス素子と、このインピーダンス素子の両端子の電圧を比較して被伝送信号を出力する比較回路とを備え、前記第１の回路ブロックと前記第２の回路ブロックとの間の前記第１および第２の伝送線には、それぞれ前記インピーダンス素子と同種のインピーダンス素子が介挿され、前記インピーダンス素子は抵抗またはコンデンサからなる伝送装置が開示されている。
特開２００６−１１５４５５号公報（第１〜１２頁、図１、図４、図１０、図１１）

特許文献１の技術には、以下の問題点がある。

［問題点１］
特許文献１の技術において、前記インピーダンス素子が抵抗から成る場合には（特許文献１の図１１参照）、前記第１の電源系における高電位側電源と低電位側電源（グランド）との間のインピーダンスと、前記第２の電源系における高電位側電源と低電位側電源との間のインピーダンスとに差が発生することになり、この差がコモンモード電圧の発生源となる。

［問題点２］
特許文献１の技術において、前記インピーダンス素子がコンデンサから成る場合に（特許文献１の図１、図４、図１０参照）、前記比較回路の入力段をＭＯＳトランジスタで構成したとすると、電源投入時には前記コンデンサの両端子の電圧が定まっていないため、その電圧が前記比較回路の動作範囲外のときには信号を伝送できなくなるおそれがある。

［問題点３］
特許文献１の技術において、前記インピーダンス素子がコンデンサから成る場合に、前記比較回路の入力段をバイポーラトランジスタで構成したとすると、そのバイポーラトランジスタのベース電流により前記コンデンサの両端子の電圧が変動してしまうため、前記比較回路から出力される前記被伝送信号が不安定になったり、正確な信号の伝送ができなくなるおそれがある。

本発明は上記問題を解決するためになされたものであって、その目的は、異なる電源系を有する回路ブロック相互間で伝送線を通して伝送信号を正常に伝送することが可能な伝送装置を提供することにある。

請求項１に記載の発明は、
第１電源系（Ｖcc1，ＶＧ１）を有する第１回路ブロック（１１）から第２電源系（Ｖcc2，ＶＧ２）を有する第２回路ブロック（１２，２２）へ伝送線（１３，１４）を通して伝送信号（ＶＡ）を伝送する伝送装置（１０，２０）であって、
前記伝送線は、第１伝送線（１３）と第２伝送線（１４）から構成され、
前記第１回路ブロック（１１）は、前記第１伝送線（１３）に対し前記伝送信号（ＶＡ）の非反転信号（ＶＢ）を出力する第１出力回路（１５）と、前記第２伝送線（１４）に対し前記伝送信号（ＶＡ）の反転信号（ＶＣ）を出力する第２出力回路（１６）とを備え、
前記第２回路ブロック（１２，２２）は、第１ＭＯＳトランジスタ（ＭＮ３，ＭＰ１３）と第２ＭＯＳトランジスタ（ＭＮ２，ＭＰ１２）とバイアス回路（１７，２７）と比較回路（１８，２８）とを備え、
前記第１ＭＯＳトランジスタ（ＭＮ３，ＭＰ１３）のゲートは前記第１伝送線（１３）に接続され、前記第１ＭＯＳトランジスタのソースは前記比較回路（１８，２８）の非反転入力端子に接続され、
前記第２ＭＯＳトランジスタ（ＭＮ２，ＭＰ１２）のゲートは前記第２伝送線（１４）に接続され、前記第２ＭＯＳトランジスタのソースは前記比較回路（１８，２８）の反転入力端子に接続され、
前記バイアス回路（１７，２７）は、前記第１ＭＯＳトランジスタ（ＭＮ３，ＭＰ１３）と前記第２ＭＯＳトランジスタ（ＭＮ２，ＭＰ１２）とにそれぞれ一定のドレイン電流を流し、
前記比較回路（１８，２８）は、前記第１ＭＯＳトランジスタ（ＭＮ３，ＭＰ１３）のソース電圧と前記第２ＭＯＳトランジスタ（ＭＮ２，ＭＰ１２）のソース電圧とを比較し、その比較結果である被伝送信号（ＶＦａ，ＶＦｂ）を出力することを技術的特徴とする。

請求項２に記載の発明は、
請求項１に記載の伝送装置において、
前記第１電源系（Ｖcc1，ＶＧ１）の電源電圧（Ｖcc1）は、前記第２電源系（Ｖcc2，ＶＧ２）の電源電圧（Ｖcc2）以上の高い電圧値に設定されており、
前記第１ＭＯＳトランジスタ（ＭＮ３）および前記第２ＭＯＳトランジスタ（ＭＮ２）は、ＮＭＯＳトランジスタであることを技術的特徴とする。

請求項３に記載の発明は、
請求項１に記載の伝送装置において、
前記第２電源系（Ｖcc2，ＶＧ２）の電源電圧（Ｖcc2）は、前記第１電源系（Ｖcc1，ＶＧ１）の電源電圧（Ｖcc1）以上の高い電圧値に設定されており、
前記第１ＭＯＳトランジスタ（ＭＰ１３）および前記第２ＭＯＳトランジスタ（ＭＰ１２）は、ＰＭＯＳトランジスタであることを技術的特徴とする。

請求項４に記載の発明は、
第１電源系（Ｖcc1，ＶＧ１）を有する第１回路ブロック（１１）から第２電源系（Ｖcc2，ＶＧ２）を有する第２回路ブロック（１２，２２）へ伝送線（１３，１４）を通して伝送信号（ＶＡ）を伝送する伝送装置（３０）であって、
前記伝送線は、第１伝送線（１３）と第２伝送線（１４）から構成され、
前記第１回路ブロック（１１）は、前記第１伝送線（１３）に対し前記伝送信号（ＶＡ）の非反転信号（ＶＢ）を出力する第１出力回路（１５）と、前記第２伝送線（１４）に対し前記伝送信号（ＶＡ）の反転信号（ＶＣ）を出力する第２出力回路（１６）とを備え、
前記第２回路ブロックは、第１の第２回路ブロック（１２）と第２の第２回路ブロック（２２）と論理和演算回路（３２）とを備え、
前記第１の第２回路ブロック（１２）は、第１ＮＭＯＳトランジスタ（ＭＮ３）と第２ＮＭＯＳトランジスタ（ＭＮ２）と第１バイアス回路（１７）と第１比較回路（１８）と第１出力固定回路（Ｒ１，Ｒ２）とを備え、
前記第１ＮＭＯＳトランジスタ（ＭＮ３）のゲートは前記第１伝送線（１３）に接続され、前記第１ＮＭＯＳトランジスタのソースは前記第１比較回路（１８）の非反転入力端子に接続され、
前記第２ＮＭＯＳトランジスタ（ＭＮ２）のゲートは前記第２伝送線（１４）に接続され、前記第２ＮＭＯＳトランジスタのソースは前記第１比較回路（１８）の反転入力端子に接続され、
前記第１バイアス回路（１７）は、前記第１ＮＭＯＳトランジスタ（ＭＮ３）と前記第２ＮＭＯＳトランジスタ（ＭＮ２）とにそれぞれ一定のドレイン電流を流し、
前記第１比較回路（１８）は、前記第１ＮＭＯＳトランジスタ（ＭＮ３）のソース電圧と前記第２ＮＭＯＳトランジスタ（ＭＮ２）のソース電圧とを比較し、その比較結果である第１被伝送信号（ＶＦａ）を出力し、
前記第１出力固定回路（Ｒ１，Ｒ２）は、第２電源系の低電位側電源（ＶＧ２）が第１電源系の高電位側電源（Ｖcc1）にショートした場合に、第１被伝送信号（ＶＦａ）の論理レベルをローレベルに固定し、
前記第２の第２回路ブロック（２２）は、第１ＰＭＯＳトランジスタ（ＭＰ１３）と第２ＰＭＯＳトランジスタ（ＭＰ１２）と第２バイアス回路（２７）と第２比較回路（２８）と第２出力固定回路（Ｒ３，Ｒ４）とを備え、
前記第１ＰＭＯＳトランジスタ（ＭＰ１３）のゲートは前記第２伝送線（１４）に接続され、前記第１ＰＭＯＳトランジスタのソースは前記第２比較回路（２８）の非反転入力端子に接続され、
前記第２ＰＭＯＳトランジスタ（ＭＰ１２）のゲートは前記第１伝送線（１３）に接続され、前記第２ＰＭＯＳトランジスタのソースは前記第２比較回路（２８）の反転入力端子に接続され、
前記第２バイアス回路（２７）は、前記第１ＰＭＯＳトランジスタ（ＭＰ１３）と前記第２ＰＭＯＳトランジスタ（ＭＰ１２）とにそれぞれ一定のドレイン電流を流し、
前記第２比較回路（２８）は、前記第１ＰＭＯＳトランジスタ（ＭＰ１３）のソース電圧と前記第２ＰＭＯＳトランジスタ（ＭＰ１２）のソース電圧とを比較し、その比較結果である第２被伝送信号（ＶＦｂ）を出力し、
前記第２出力固定回路（Ｒ３，Ｒ４）は、第２電源系の高電位側電源（Ｖcc2）が第１電源系の低電位側電源（ＶＧ１）にショートした場合に、第２被伝送信号（ＶＦｂ）の論理レベルをハイレベルに固定し、
前記論理和回路（３２）は、前記第２被伝送信号（ＶＦｂ）の論理レベルを反転した信号（バーＶＦｂ）と、前記第１被伝送信号（ＶＦａ）との論理和をとって被伝送信号（ＶＦｃ）を生成することを技術的特徴とする。

＜請求項１：第１実施形態（図１）または第２実施形態（図２）に該当＞
第１出力回路（１５）の非反転信号（ＶＢ）は伝送信号（ＶＡ）の非反転信号であり、その非反転信号（ＶＢ）は第１伝送線（１３）を通して第１ＭＯＳトランジスタ（ＭＮ３，ＭＰ１３）のゲートに印加される。
また、第２出力回路１６の反転信号（ＶＣ）は伝送信号（ＶＡ）の反転信号であり、その反転信号（ＶＣ）は第２伝送線（１４）を通して第２ＭＯＳトランジスタ（ＭＮ２，ＭＰ１２）のゲートに印加される。

第２ＭＯＳトランジスタ（ＭＮ２，ＭＰ１２）のドレイン電流は、バイアス回路（１７，２７）によって一定値に保持される。
そのため、第２ＭＯＳトランジスタ（ＭＮ２，ＭＰ１２）のインピーダンスは反転信号（ＶＣ）に応じて変化し、第２ＭＯＳトランジスタ（ＭＮ２，ＭＰ１２）のソース電圧は反転信号（ＶＣ）に応じた電圧値になる。

第１ＭＯＳトランジスタ（ＭＮ３，ＭＰ１３）のドレイン電流は、バイアス回路（１７，２７）によって一定値に保持される。
そのため、第１ＭＯＳトランジスタ（ＭＮ３，ＭＰ１３）のインピーダンスは非反転信号（ＶＢ）に応じて変化し、第１ＭＯＳトランジスタ（ＭＮ３，ＭＰ１３）のソース電圧は非反転信号（ＶＢ）に応じた電圧値になる。

請求項１の伝送装置（１０，２０）では、第１回路ブロック（１１）と第２回路ブロック（１２，２２）とを各ＭＯＳトランジスタ（ＭＮ３，ＭＰ１３、ＭＮ２，ＭＰ１２）を介して接続することにより、各回路ブロック（１１、１２，２２）を直流的に分離できる。
そして、第１回路ブロック（１１）が各伝送線（１３，１４）にそれぞれ伝送信号（ＶＡ）の非反転信号（ＶＢ）と反転信号（ＶＣ）を出力すると、各信号（ＶＢ，ＶＣ）がそれぞれ各トランジスタ（ＭＮ３，ＭＰ１３、ＭＮ２，ＭＰ１２）のゲートに印加され、各信号（ＶＢ，ＶＣ）の電圧値に応じた各トランジスタのソース電圧が、第２回路ブロック（１２，２２）に備えられた比較回路（１８，２８）に入力される。

比較回路（１８，２８）は各トランジスタのソース電圧を比較して被伝送信号（ＶＦａ，ＶＦｂ）を出力するが、この被伝送信号（ＶＦａ，ＶＦｂ）の論理レベルは伝送信号（ＶＡ）の論理レベルと同じになる。
従って、請求項１の伝送装置（１０，２０）によれば、互いに異なる電源系を有して絶縁された各回路ブロック（１１、１２，２２）の間で、第１回路ブロック（１１）から第２回路ブロック（１２，２２）へ伝送信号（ＶＡ）を伝送（伝達）することができる。

そして、請求項１の伝送装置（１０，２０）では、特許文献１のように抵抗から成るインピーダンス素子を用いないため、前記問題点１を解決できる。
すなわち、請求項１の伝送装置（１０，２０）では、第１回路ブロック（１１）が有する第１電源系の高電位側電源（Ｖcc1）と低電位側電源（ＶＧ１）の間のインピーダンスと、第２回路ブロック（１２，２２）が有する第２電源系の高電位側電源（Ｖcc2）と低電位側電源（ＶＧ２）の間のインピーダンスとに差が発生せず、この差が発生源となるコモンモード電圧を低減することができる。

また、請求項１の伝送装置（１０，２０）において、比較回路（１８，２８）の入力段をＭＯＳトランジスタ（ＭＮ４，ＭＮ５、ＭＰ１４，ＭＰ１５）で構成した場合には、特許文献１のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点２を解決できる。

ところで、請求項１の伝送装置（１０，２０）において、比較回路（１８，２８）をＭＯＳトランジスタで構成した場合には、ＭＯＳトランジスタの動作速度がバイポーラトランジスタに比べて速いため、比較回路（１８，２８）をバイポーラトランジスタで構成した場合に比べて、比較回路（１８，２８）の動作速度を速くすることが可能になり、各出力回路（１５，１６）から比較回路（１８，２８）に各信号（ＶＢ，ＶＣ）が入力されてから被伝送信号（ＶＦａ，ＶＦｂ）が出力されるまでの信号遅延を小さくできる。

尚、請求項１の伝送装置（１０，２０）において、比較回路（１８，２８）をバイポーラトランジスタで構成した場合には、特許文献１のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点３を解決できる。

従って、請求項１の発明によれば、異なる電源系を有する各回路ブロック（１１，１２）において、各回路ブロック（１１，１２）の相互間で伝送線（１３，１４）を通して伝送信号（ＶＡ）を正常に伝送することが可能な伝送装置（１０，２０）を提供できる。

＜請求項２：第１実施形態（図１）に該当＞
請求項２の発明のように、第１電源系（Ｖcc1，ＶＧ１）の電源電圧（Ｖcc1）が第２電源系（Ｖcc2，ＶＧ２）の電源電圧（Ｖcc2）以上の高い電圧値に設定されている場合には（Ｖcc1＞Ｖcc2）、第１ＭＯＳトランジスタ（ＭＮ３）および第２ＭＯＳトランジスタ（ＭＮ２）をＮＭＯＳトランジスタによって構成すればよい。

＜請求項３：第２実施形態（図２）に該当＞
請求項３の発明のように、第２電源系（Ｖcc2，ＶＧ２）の電源電圧（Ｖcc2）が第１電源系（Ｖcc1，ＶＧ１）の電源電圧（Ｖcc1）以上の高い電圧値に設定されている場合には（Ｖcc2＞Ｖcc1）、第１ＭＯＳトランジスタ（ＭＰ１３）および第２ＭＯＳトランジスタ（ＭＰ１２）をＰＭＯＳトランジスタによって構成すればよい。

＜請求項４：第３実施形態（図３）に該当＞
請求項４の伝送装置（３０）は、第１回路ブロック（１１）、第１の第２回路ブロック（１２）、第２の第２回路ブロック（２２）、論理和演算回路（３２）から構成されている。
そして、請求項４の伝送装置（３０）では、第１の第２回路ブロック（１２）と第２の第２回路ブロック（２２）とが並列接続されている。
尚、請求項４における第２の第２回路ブロック（２２）では、第２ＰＭＯＳトランジスタ（ＭＰ１２）のゲートが第１伝送線（１３）に接続されると共に、第１ＰＭＯＳトランジスタ（ＭＰ１３）のゲートが第２伝送線（１４）に接続されている。
また、論理和演算回路（３２）は、第２の第２回路ブロック（２２）から出力された第２被伝送信号（ＶＦｂ）の論理レベルを反転した信号（バーＶＦｂ）と、第１の第２回路ブロック（１２）から出力された第２被伝送信号（ＶＦａ）との論理和をとって被伝送信号（ＶＦｃ）を生成する。

第１出力固定回路（Ｒ１，Ｒ２）は、第２電源系の低電位側電源（ＶＧ２）が第１電源系の高電位側電源（Ｖcc1）にショートした場合に、第１被伝送信号（ＶＦａ）が当該ショート前の電圧値に固定されるのを防止し、第１被伝送信号（ＶＦａ）の論理レベルをローレベルに固定する。
第１被伝送信号（ＶＦａ）をローレベルに固定すれば、論理和演算回路（３２）から出力される被伝送信号（ＶＦｃ）の論理レベルは第２被伝送信号（ＶＦｂ）の論理レベルを反転した信号（バーＶＦｂ）と同じになるため、その信号（バーＶＦｂ）を被伝送信号（ＶＦｃ）として論理和演算回路（３２）から出力できる。
すなわち、第２電源系の低電位側電源（ＶＧ２）が第１電源系の高電位側電源（Ｖcc1）にショートした場合には、第２の第２回路ブロック（２２）から出力された第２被伝送信号（ＶＦｂ）の論理レベルを反転した信号（バーＶＦｂ）が、請求項４の伝送装置（３０）の被伝送信号（ＶＦｃ）として出力される。

第２出力固定回路（Ｒ３，Ｒ４）は、第２電源系の高電位側電源（Ｖcc2）が第１電源系の低電位側電源（ＶＧ１）にショートした場合に、第２被伝送信号（ＶＦｂ）が当該ショート前の電圧値に固定されるのを防止し、第２被伝送信号（ＶＦｂ）の論理レベルをハイレベルに固定する。
第２被伝送信号（ＶＦｂ）をハイレベルに固定すれば、第２被伝送信号（ＶＦｂ）の論理レベルを反転した信号（バーＶＦｂ）はローレベルに固定され、論理和演算回路（３２）から出力される被伝送信号（ＶＦｃ）の論理レベルは第１被伝送信号（ＶＦａ）の論理レベルと同じになるため、第１被伝送信号（ＶＦａ）を被伝送信号（ＶＦｃ）として論理和演算回路（３２）から出力できる。
すなわち、第２電源系の高電位側電源（Ｖcc2）が第１電源系の低電位側電源（ＶＧ１）にショートした場合には、第１の第２回路ブロック（１２）から出力された第１被伝送信号（ＶＦａ）が、請求項４の伝送装置（３０）の被伝送信号（ＶＦｃ）として出力される。

従って、請求項４の伝送装置（３０）によれば、第２電源系の低電位側電源（ＶＧ２）が第１電源系の高電位側電源（Ｖcc1）にショートした場合や、第２電源系の高電位側電源（Ｖcc2）が第１電源系の低電位側電源（ＶＧ１）にショートした場合でも、第１回路ブロック（１１）から第２回路ブロック（１２，２２）に各伝送線（１３，１４）を通して伝送信号（ＶＡ）を正常に伝送することができる。

＜用語の説明＞
上術した［課題を解決するための手段］［発明の効果］に記載した（ ）内の符号等は、後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号等に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。

「第１ＭＯＳトランジスタ」は、第１実施形態ではＮＭＯＳトランジスタＭＮ３に該当し、第２実施形態ではＰＭＯＳトランジスタＭＰ１３に該当する。
「第２ＭＯＳトランジスタ」は、第１実施形態ではＮＭＯＳトランジスタＭＮ２に該当し、第２実施形態ではＰＭＯＳトランジスタＭＰ１２に該当する。
「第１の第２回路ブロック」は、第２回路ブロック１２に該当する。
「第２の第２回路ブロック」は、第２回路ブロック２２に該当する。
「第１ＮＭＯＳトランジスタ」は、ＮＭＯＳトランジスタＭＮ３に該当する。
「第２ＮＭＯＳトランジスタ」は、ＮＭＯＳトランジスタＭＮ２に該当する。
「第１ＰＭＯＳトランジスタ」は、ＰＭＯＳトランジスタＭＰ１３に該当する。
「第２ＰＭＯＳトランジスタ」は、ＰＭＯＳトランジスタＭＰ１２に該当する。
「第１バイアス回路」は、バイアス回路１７に該当する。
「第１比較回路」は、比較回路１８に該当する。
「第２バイアス回路」は、バイアス回路２７に該当する。
「第２比較回路」は、比較回路２８に該当する。
「第１出力固定回路」は、抵抗Ｒ１，Ｒ２に該当する。
「第２出力固定回路」は、抵抗Ｒ３，Ｒ４に該当する。
「第１被伝送信号」は、被伝送信号ＶＦａに該当する。
「第２被伝送信号」は、被伝送信号ＶＦｂに該当する。
「第２被伝送信号の論理レベルを反転した信号」は、被伝送信号バーＶＦｂに該当する。
「第１電源系の高電位側電源」は、高電位側電源Ｖcc1に該当する。
「第１電源系の低電位側電源」は、グランドＶＧ１に該当する。
「第２電源系の高電位側電源」は、高電位側電源Ｖcc2に該当する。
「第２電源系の低電位側電源」は、グランドＶＧ２に該当する。

以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。

＜第１実施形態＞
図１は、第１実施形態の伝送装置１０の要部構成を示す回路図である。
伝送装置１０は、第１電源系を有する第１回路ブロック１１から第２電源系を有する第２回路ブロック１２へ各伝送線１３，１４を通して伝送信号ＶＡを伝送する。

第１回路ブロック１１は、第１出力回路１５および第２出力回路１６を備えており、高電位側電源Ｖcc1、低電位側電源としてのグランドＶＧ１、第１伝送線１３、第２伝送線１４に接続されている。
第１電源系は高電位側電源Ｖcc1およびグランドＶＧ１から構成され、第１回路ブロック１１内に備えられた各回路には第１電源系から直流電源が供給されている。
尚、高電位側電源Ｖcc1およびグランドＶＧ１は、直流電源（図示略）から供給された直流電圧を降圧または昇圧する電源回路（図示略）に接続されており、その電源回路は非絶縁のリニアレギュレータによって構成されている。

第１出力回路１５は、非反転バッファ回路によって構成され、各回路ブロック１１，１２間を結ぶ第１伝送線１３に対して、伝送信号（送信データ信号）ＶＡの非反転信号である出力信号ＶＢを出力する。
第２出力回路１６は、反転バッファ回路（インバータ回路）によって構成され、各回路ブロック１１，１２間を結ぶ第２伝送線１４に対して、伝送信号ＶＡの反転信号である出力信号ＶＣを出力する。
尚、伝送信号ＶＡは、第１回路ブロック１１内に備えられた信号生成回路（図示略）によって生成される。

第２回路ブロック１２は、バイアス回路１７、比較回路（コンパレータ）１８、ＮＭＯＳトランジスタＭＮ２，ＭＮ３を備えており、高電位側電源Ｖcc2、低電位側電源としてのグランドＶＧ２、第１伝送線１３、第２伝送線１４に接続されている。
第２電源系は高電位側電源Ｖcc2およびグランドＶＧ２から構成され、第２回路ブロック１２内に備えられた各回路には第２電源系から直流電源が供給されている。
尚、高電位側電源Ｖcc2およびグランドＶＧ２は、直流電源（図示略）から供給された直流電圧を降圧または昇圧する電源回路（図示略）に接続されており、その電源回路は非絶縁のリニアレギュレータによって構成されている。

第１電源系と第２電源系は異なり、第１電源系を構成する高電位側電源Ｖcc1およびグランドＶＧ１と、第２電源系を構成する高電位側電源Ｖcc2およびグランドＶＧ２とは互いに絶縁されている。
ちなみに、各電源系にそれぞれ備えられた前記電源回路に直流電圧を供給する直流電源は共通にしてもよく、例えば、1個のバッテリから各電源系に直流電圧を供給してもよい。
尚、説明を分かりやすくするため、高電位側電源Ｖcc1，Ｖcc2の電圧（電源電圧）の符号をそれぞれ「Ｖcc1」「Ｖcc2」と表記する。
第１実施形態において、電源電圧Ｖcc1は電源電圧Ｖcc2以上の高い電圧値に設定されている（Ｖcc1≧Ｖcc2）。

バイアス回路１７は、ＮＭＯＳトランジスタＭＮ１，ＭＮ６〜ＭＮ９および定電流源ＴＣａから構成されている。
比較回路１８は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３およびＮＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ７，ＭＮ９から構成されている。

各トランジスタＭＮ１，ＭＮ６〜ＭＮ９のソースはグランドＶＧ２に接続され、トランジスタＭＮ１のゲートは各トランジスタＭＮ６〜ＭＮ９のゲートに接続されている。
トランジスタＭＮ１はゲートとドレインを結合（接続）したダイオード接続にされており、そのゲートおよびドレインは定電流源ＴＣａを介して高電位側電源Ｖcc2に接続されている。
定電流源ＴＣａはトランジスタＭＮ１のソース・ドレイン経路に一定電流を供給する。

このように、各トランジスタＭＮ１，ＭＮ６〜ＭＮ９は、入力側トランジスタＭＮ１を共通とする四連出力形のワイドラー型カレントミラー回路を構成している。
そのため、各トランジスタＭＮ６〜ＭＮ９のドレイン電流は、入力側トランジスタＭＮ１と出力側トランジスタＭＮ６〜ＭＮ９のトランジスタサイズの比に応じた電流値になる。

比較回路１８は、各トランジスタＭＮ４，ＭＮ５，ＭＮ７，ＭＰ１，ＭＰ２から構成された不平衡型の差動入力回路（差動増幅回路）と、各トランジスタＭＰ３，ＭＮ９から構成されたＣＭＯＳ型バッファ回路（ＣＭＯＳ型出力回路）とを備えている。

差動入力トランジスタＭＮ４のゲートは、比較回路１８（差動入力回路）の反転入力端子として機能し、トランジスタＭＮ２のソース・ドレイン経路を介して高電位側電源Ｖcc2に接続されると共に、トランジスタＭＮ６のドレイン・ソース経路を介してグランドＶＧ２に接続されている。
差動入力トランジスタＭＮ５のゲートは、比較回路１８（差動入力回路）の非反転入力端子として機能し、トランジスタＭＮ３のソース・ドレイン経路を介して高電位側電源Ｖcc2に接続されると共に、トランジスタＭＮ８のドレイン・ソース経路を介してグランドＶＧ２に接続されている。
差動入力トランジスタＭＮ５のドレインは、差動入力回路の出力端子として機能する。

各トランジスタＭＮ４，ＭＮ５のソースは、トランジスタＭＮ７のドレイン・ソース経路を介してグランドＶＧ２に接続されている。
トランジスタＭＮ７は、各トランジスタＭＮ４，ＭＮ５のソース・ドレイン経路に一定電流を供給する定電流源（ソース電流源、テール電流源）として機能する。

各トランジスタＭＰ１，ＭＰ２は、ワイドラー型のカレントミラー回路を構成し、そのカレントミラー回路は各トランジスタＭＮ４，ＭＮ５の能動負荷として機能する。
各トランジスタＭＰ１，ＭＰ２のソースは高電位側電源Ｖcc2に接続されて電源電圧Ｖcc2が印加され、入力側トランジスタＭＰ１のゲートは出力側トランジスタＭＰ２のゲートに接続（結合）されている。
入力側トランジスタＭＰ１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインはトランジスタＭＮ４のドレインに接続されている。
出力側トランジスタＭＰ２のドレインは、トランジスタＭＮ５のドレインに接続されている。
尚、各トランジスタＭＮ４，ＭＮ５は同一トランジスタサイズで同一特性であり、各トランジスタＭＰ１，ＭＰ２は同一トランジスタサイズである。

各トランジスタＭＰ３，ＭＮ９は直列接続され、トランジスタＭＮ９のソースはグランドＶＧ２に接続され、トランジスタＭＰ３のソースは高電位側電源Ｖcc2に接続されて電源電圧Ｖcc2が印加されている。
トランジスタＭＰ３のゲートは、ＣＭＯＳ型バッファ回路の入力端子として機能し、差動入力回路の出力端子として機能するトランジスタＭＮ５のドレインに接続されている。
トランジスタＭＮ９は、トランジスタＭＰ３のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタＭＰ３の負荷としても機能する。
各トランジスタＭＰ３，ＭＮ９のドレインは、ＣＭＯＳ型バッファ回路の出力端子として機能し、各トランジスタＭＰ３，ＭＮ９のドレイン電圧が比較回路１８の出力信号である被伝送信号ＶＦａの電圧値となる。

トランジスタＭＮ２のゲートは第２伝送線１４に接続されており、トランジスタＭＮ２のゲートには第２伝送線１４を介して第２出力回路１６の出力信号ＶＣが印加されている。
トランジスタＭＮ３のゲートは第１伝送線１３に接続されており、トランジスタＭＮ３のゲートには第１伝送線１３を介して第１出力回路１５の出力信号ＶＢが印加されている。

トランジスタＭＮ６は、トランジスタＭＮ２のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタＭＮ２の負荷としても機能する。
トランジスタＭＮ８は、トランジスタＭＮ３のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタＭＮ３の負荷としても機能する。
すなわち、バイアス回路１７を構成する各トランジスタＭＮ１，ＭＮ６，ＭＮ８は、各トランジスタＭＮ２，ＭＮ３にそれぞれ一定のドレイン電流を流すように動作する。

［第１実施形態の作用・効果］
第１出力回路１５の出力信号ＶＢは伝送信号ＶＡの非反転信号であり、その出力信号ＶＢは第１伝送線１３を通してトランジスタＭＮ３のゲートに印加される。
また、第２出力回路１６の出力信号ＶＣは伝送信号ＶＡの反転信号であり、その出力信号ＶＣは第２伝送線１４を通してトランジスタＭＮ２のゲートに印加される。

トランジスタＭＮ２のドレインは高電位側電源Ｖcc2に接続され、トランジスタＭＮ２のソースは定電流源として機能するトランジスタＭＮ６に接続されているため、トランジスタＭＮ２のドレイン電流は一定値に保持される。
そのため、トランジスタＭＮ２のインピーダンスは出力信号ＶＣに応じて変化し、トランジスタＭＮ２のソース電圧は出力信号ＶＣに応じた電圧値になる。

トランジスタＭＮ３のドレインは高電位側電源Ｖcc2に接続され、トランジスタＭＮ３のソースは定電流源として機能するトランジスタＭＮ８に接続されているため、トランジスタＭＮ３のドレイン電流は一定値に保持される。
そのため、トランジスタＭＮ３のインピーダンスは出力信号ＶＢに応じて変化し、トランジスタＭＮ３のソース電圧は出力信号ＶＢに応じた電圧値になる。

比較回路１８を構成する差動入力回路は、各差動入力トランジスタＭＮ４，ＭＮ５を備えている。
差動入力回路の反転入力端子として機能する差動入力トランジスタＭＮ４のゲートは、トランジスタＭＮ２のソースに接続されている。そのため、差動入力トランジスタＭＮ４のゲートには、出力信号ＶＣに応じた電圧値であるトランジスタＭＮ２のソース電圧が印加される。
また、差動入力回路の非反転入力端子として機能する差動入力トランジスタＭＮ５のゲートは、トランジスタＭＮ３のソースに接続されている。そのため、差動入力トランジスタＭＮ５のゲートには、出力信号ＶＢに応じた電圧値であるトランジスタＭＮ３のソース電圧が印加される。
従って、差動入力回路は各出力信号ＶＢ，ＶＣの電圧値の差分を増幅（差動増幅）し、差動入力回路の出力電圧であるトランジスタＭＮ５のドレイン電圧は、各出力信号ＶＢ，ＶＣの差分に対応した電圧値になる。

比較回路１８を構成するＣＭＯＳ型バッファ回路は、各トランジスタＭＰ３，ＭＮ９を備えており、トランジスタＭＰ３のゲートはトランジスタＭＮ５のドレインに接続されている。
そのため、ＣＭＯＳ型バッファ回路は反転増幅器として機能し、差動入力回路の出力電圧であるトランジスタＭＮ５のドレイン電圧を反転増幅する。その反転増幅された電圧信号は、各トランジスタＭＰ３，ＭＮ９のドレインから比較回路１８の出力信号である被伝送信号ＶＦａとして出力される。
すなわち、比較回路１８は、各出力信号ＶＢ，ＶＣの電圧値を比較し、その比較結果である被伝送信号ＶＦａを出力する。

以上詳述したように、第１実施形態の伝送装置１０では、第１回路ブロック１１と第２回路ブロック１２とをＮＭＯＳトランジスタＭＮ２，ＭＮ３を介して接続することにより、各回路ブロック１１，１２を直流的に分離できる。
そして、第１回路ブロック１１が各伝送線１３，１４にそれぞれ伝送信号ＶＡの非反転信号（出力信号ＶＢ）と反転信号（出力信号ＶＣ）を出力すると、各信号ＶＢ，ＶＣがそれぞれ各トランジスタＭＮ３，ＭＮ２のゲートに印加され、各信号ＶＢ，ＶＣの電圧値に応じた各トランジスタＭＮ３，ＭＮ２のソース電圧が、第２回路ブロック１２に備えられた比較回路１８に入力される。

比較回路１８は各トランジスタＭＮ３，ＭＮ２のソース電圧を比較して被伝送信号ＶＦａを出力するが、この被伝送信号ＶＦａの論理レベルは伝送信号ＶＡの論理レベルと同じになる。
従って、第１実施形態の伝送装置１０によれば、互いに異なる電源系を有して絶縁された各回路ブロック１１，１２の間で、第１回路ブロック１１から第２回路ブロック１２へ伝送信号ＶＡを伝送（伝達）することができる。

そして、第１実施形態の伝送装置１０では、特許文献１のように抵抗から成るインピーダンス素子を用いないため、前記問題点１を解決できる。
すなわち、第１実施形態の伝送装置１０では、第１回路ブロック１１が有する第１電源系の高電位側電源Ｖcc1とグランドＶＧ１の間のインピーダンスと、第２回路ブロック１２が有する第２電源系の高電位側電源Ｖcc2とグランドＶＧ２の間のインピーダンスとに差が発生せず、この差が発生源となるコモンモード電圧を低減することができる。

また、第１実施形態の伝送装置１０では、比較回路１８の入力段がＭＯＳトランジスタＭＮ４，ＭＮ５で構成されているが、特許文献１のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点２を解決できる。

ところで、第１実施形態の伝送装置１０では、比較回路１８がＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ７，ＭＮ９，ＭＰ１，ＭＰ２，ＭＰ３によって構成されており、ＭＯＳトランジスタの動作速度はバイポーラトランジスタに比べて速いため、比較回路１８をバイポーラトランジスタで構成した場合に比べて、比較回路１８の動作速度を速くすることが可能になり、各出力信号ＶＢ，ＶＣが入力されてから被伝送信号ＶＦａが出力されるまでの信号遅延を小さくできる。

尚、第１実施形態の伝送装置１０において、比較回路１８をバイポーラトランジスタで構成した場合には、特許文献１のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点３を解決できる。

このように、第１実施形態によれば、電源電圧Ｖcc1が電源電圧Ｖcc2以上の高い電圧値（Ｖcc1≧Ｖcc2）に設定された異なる電源系を有する各回路ブロック１１，１２において、各回路ブロック１１，１２の相互間で伝送線１３，１４を通して伝送信号ＶＡを正常に伝送することが可能な伝送装置１０を提供できる。

＜第２実施形態＞
図２は、第２実施形態の伝送装置２０の要部構成を示す回路図である。
伝送装置２０は、第１電源系を有する第１回路ブロック１１から第２電源系を有する第２回路ブロック２２へ各伝送線１３，１４を通して伝送信号ＶＡを伝送する。

第２回路ブロック２２は、バイアス回路２７、比較回路２８、ＰＭＯＳトランジスタＭＰ１２，ＭＰ１３を備えており、高電位側電源Ｖcc2、低電位側電源としてのグランドＶＧ２、第１伝送線１３、第２伝送線１４に接続されている。
第２電源系は高電位側電源Ｖcc2およびグランドＶＧ２から構成され、第２回路ブロック２２内に備えられた各回路には第２電源系から直流電源が供給されている。

第２実施形態において、電源電圧Ｖcc2は電源電圧Ｖcc1以上の高い電圧値に設定されている（Ｖcc2≧Ｖcc1）。

バイアス回路２７は、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１６〜ＭＰ１９および定電流源ＴＣｂから構成されている。
比較回路２８は、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ１３およびＰＭＯＳトランジスタＭＰ１４，ＭＰ１５，ＭＰ１７，ＭＰ１９から構成されている。

各トランジスタＭＰ１１，ＭＰ１６〜ＭＰ１９のソースは高電位側電源Ｖcc2に接続されて電源電圧Ｖcc2が印加され、トランジスタＭＰ１１のゲートは各トランジスタＭＰ１６〜ＭＰ１９のゲートに接続されている。
トランジスタＭＰ１１はゲートとドレインを結合（接続）したダイオード接続にされており、そのゲートおよびドレインは定電流源ＴＣｂを介してグランドＶＧ２に接続されている。
定電流源ＴＣｂはトランジスタＭＰ１１のソース・ドレイン経路に一定電流を供給する。

このように、各トランジスタＭＰ１１，ＭＰ１６〜ＭＰ１９は、入力側トランジスタＭＰ１１を共通とする四連出力形のワイドラー型カレントミラー回路を構成している。
そのため、各トランジスタＭＰ１６〜ＭＰ１９のドレイン電流は、入力側トランジスタＭＰ１１と出力側トランジスタＭＰ１６〜ＭＰ１９のトランジスタサイズの比に応じた電流値になる。

比較回路２８は、各トランジスタＭＰ１４，ＭＰ１５，ＭＰ１７，ＭＮ１１，ＭＮ１２から構成された不平衡型の差動入力回路と、各トランジスタＭＮ１３，ＭＰ１９から構成されたＣＭＯＳ型バッファ回路とを備えている。

差動入力トランジスタＭＰ１４のゲートは、比較回路２８（差動入力回路）の反転入力端子として機能し、トランジスタＭＰ１２のソース・ドレイン経路を介してグランドＶＧ２に接続されると共に、トランジスタＭＰ１６のドレイン・ソース経路を介して高電位側電源Ｖcc2に接続されている。
差動入力トランジスタＭＰ１５のゲートは、比較回路２８（差動入力回路）の非反転入力端子として機能し、トランジスタＭＰ１３のソース・ドレイン経路を介してグランドＶＧ２に接続されると共に、トランジスタＭＰ１８のドレイン・ソース経路を介して高電位側電源Ｖcc2に接続されている。
差動入力トランジスタＭＰ１５のドレインは、差動入力回路の出力端子として機能する。

各トランジスタＭＰ１４，ＭＰ１５のソースは、トランジスタＭＰ１７のドレイン・ソース経路を介して高電位側電源Ｖcc2に接続されている。
トランジスタＭＰ１７は、各トランジスタＭＰ１４，ＭＰ１５のソース・ドレイン経路に一定電流を供給する定電流源として機能する。

各トランジスタＭＮ１１，ＭＮ１２は、ワイドラー型のカレントミラー回路を構成し、そのカレントミラー回路は各トランジスタＭＰ１４，ＭＰ１５の能動負荷として機能する。
各トランジスタＭＮ１１，ＭＮ１２のソースはグランドＶＧ２に接続され、入力側トランジスタＭＮ１１のゲートは出力側トランジスタＭＮ１２のゲートに接続（結合）されている。
入力側トランジスタＭＮ１１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインはトランジスタＭＰ１４のドレインに接続されている。
出力側トランジスタＭＮ１２のドレインは、トランジスタＭＰ１５のドレインに接続されている。
尚、各トランジスタＭＰ１４，ＭＰ１５は同一トランジスタサイズで同一特性であり、各トランジスタＭＮ１１，ＭＮ１２は同一トランジスタサイズである。

各トランジスタＭＮ１３，ＭＰ１９は直列接続され、トランジスタＭＰ１９のソースは高電位側電源Ｖcc2に接続されて電源電圧Ｖcc2が印加され、トランジスタＭＮ１３のソースはグランドＶＧ２に接続されている。
トランジスタＭＮ１３のゲートは、ＣＭＯＳ型バッファ回路の入力端子として機能し、差動入力回路の出力端子として機能するトランジスタＭＰ１５のドレインに接続されている。
トランジスタＭＰ１９は、トランジスタＭＮ１３のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタＭＮ１３の負荷としても機能する。
各トランジスタＭＮ１３，ＭＰ１９のドレインは、ＣＭＯＳ型バッファ回路の出力端子として機能し、各トランジスタＭＮ１３，ＭＰ１９のドレイン電圧が比較回路２８の出力信号である被伝送信号ＶＦｂの電圧値となる。

トランジスタＭＰ１２のゲートは第２伝送線１４に接続されており、トランジスタＭＰ１２のゲートには第２伝送線１４を介して第２出力回路１６の出力信号ＶＣが印加されている。
トランジスタＭＰ１３のゲートは第１伝送線１３に接続されており、トランジスタＭＰ１３のゲートには第１伝送線１３を介して第１出力回路１５の出力信号ＶＢが印加されている。

トランジスタＭＰ１６は、トランジスタＭＰ１２のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタＭＰ１２の負荷としても機能する。
トランジスタＭＰ１８は、トランジスタＭＰ１３のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタＭＰ１３の負荷としても機能する。
すなわち、バイアス回路２７を構成する各トランジスタＭＰ１１，ＭＰ１６，ＭＰ１８は、各トランジスタＭＰ１２，ＭＰ１３にそれぞれ一定のドレイン電流を流すように動作する。

このように、第２実施形態の伝送装置２０は、第１実施形態の伝送装置１０を構成する各トランジスタの導電型（極性）を逆にして構成したものである。

［第２実施形態の作用・効果］
トランジスタＭＰ１２のドレインはグランドＶＧ２に接続され、トランジスタＭＰ１２のソースは定電流源として機能するトランジスタＭＰ１６に接続されているため、トランジスタＭＰ１２のドレイン電流は一定値に保持される。
そのため、トランジスタＭＰ１２のインピーダンスは出力信号ＶＣに応じて変化し、トランジスタＭＰ１２のソース電圧は出力信号ＶＣに応じた電圧値になる。

トランジスタＭＰ１３のドレインはグランドＶＧ２に接続され、トランジスタＭＰ１３のソースは定電流源として機能するトランジスタＭＰ１８に接続されているため、トランジスタＭＰ１３のドレイン電流は一定値に保持される。
そのため、トランジスタＭＰ１３のインピーダンスは出力信号ＶＢに応じて変化し、トランジスタＭＰ１３のソース電圧は出力信号ＶＢに応じた電圧値になる。

比較回路２８を構成する差動入力回路は、各差動入力トランジスタＭＰ１４，ＭＰ１５を備えている。
差動入力回路の反転入力端子として機能する差動入力トランジスタＭＰ１４のゲートは、トランジスタＭＰ１２のソースに接続されている。そのため、差動入力トランジスタＭＰ１４のゲートには、出力信号ＶＣに応じた電圧値であるトランジスタＭＰ１２のソース電圧が印加される。
また、差動入力回路の非反転入力端子として機能する差動入力トランジスタＭＰ１５のゲートは、トランジスタＭＰ１３のソースに接続されている。そのため、差動入力トランジスタＭＰ１５のゲートには、出力信号ＶＢに応じた電圧値であるトランジスタＭＰ１３のソース電圧が印加される。
従って、差動入力回路は各出力信号ＶＢ，ＶＣの電圧値の差分を増幅（差動増幅）し、差動入力回路の出力電圧であるトランジスタＭＰ１５のドレイン電圧は、各出力信号ＶＢ，ＶＣの差分に対応した電圧値になる。

比較回路２８を構成するＣＭＯＳ型バッファ回路は、各トランジスタＭＮ１３，ＭＰ１９を備えており、トランジスタＭＮ１３のゲートはトランジスタＭＰ１５のドレインに接続されている。
そのため、ＣＭＯＳ型バッファ回路は反転増幅器として機能し、差動入力回路の出力電圧であるトランジスタＭＰ１５のドレイン電圧を反転増幅する。その反転増幅された電圧信号は、各トランジスタＭＮ１３，ＭＰ１９のドレインから比較回路２８の出力信号である被伝送信号ＶＦｂとして出力される。
すなわち、比較回路２８は、各出力信号ＶＢ，ＶＣの電圧値を比較し、その比較結果である被伝送信号ＶＦｂを出力する。

以上詳述したように、第２実施形態の伝送装置２０では、第１回路ブロック１１と第２回路ブロック２２とをＰＭＯＳトランジスタＭＰ１２，ＭＰ１３を介して接続することにより、各回路ブロック１１，２２を直流的に分離できる。
そして、第１回路ブロック１１が各伝送線１３，１４にそれぞれ伝送信号ＶＡの非反転信号（出力信号ＶＢ）と反転信号（出力信号ＶＣ）を出力すると、各信号ＶＢ，ＶＣがそれぞれ各トランジスタＭＰ１３，ＭＰ１２のゲートに印加され、各信号ＶＢ，ＶＣの電圧値に応じた各トランジスタＭＰ１３，ＭＰ１２のソース電圧が、第２回路ブロック２２に備えられた比較回路２８に入力される。

比較回路２８は各トランジスタＭＰ１３，ＭＰ１２のソース電圧を比較して被伝送信号ＶＦｂを出力するが、この被伝送信号ＶＦｂの論理レベルは伝送信号ＶＡの論理レベルと同じになる。
従って、第２実施形態の伝送装置２０によれば、互いに異なる電源系を有して絶縁された各回路ブロック１１，２２の間で、第１回路ブロック１１から第２回路ブロック２２へ伝送信号ＶＡを伝送（伝達）することができる。

そして、第２実施形態の伝送装置２０では、特許文献１のように抵抗から成るインピーダンス素子を用いないため、前記問題点１を解決できる。
すなわち、第２実施形態の伝送装置２０では、第１回路ブロック１１が有する第１電源系の高電位側電源Ｖcc1とグランドＶＧ１の間のインピーダンスと、第２回路ブロック２２が有する第２電源系の高電位側電源Ｖcc2とグランドＶＧ２の間のインピーダンスとに差が発生せず、この差が発生源となるコモンモード電圧を低減することができる。

また、第２実施形態の伝送装置２０では、比較回路２８の入力段がＭＯＳトランジスタＭＰ１４，ＭＰ１５で構成されているが、特許文献１のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点２を解決できる。

ところで、第２実施形態の伝送装置２０では、比較回路２８がＭＯＳトランジスタＭＰ１４，ＭＰ１５，ＭＰ１７，ＭＰ１９，ＭＮ１１，ＭＮ１２，ＭＮ１３によって構成されており、ＭＯＳトランジスタの動作速度はバイポーラトランジスタに比べて速いため、比較回路２８をバイポーラトランジスタで構成した場合に比べて、比較回路２８の動作速度を速くすることが可能になり、各出力信号ＶＢ，ＶＣが入力されてから被伝送信号ＶＦｂが出力されるまでの信号遅延を小さくできる。

尚、第２実施形態の伝送装置２０において、比較回路２８をバイポーラトランジスタで構成した場合には、特許文献１のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点３を解決できる。

このように、第２実施形態によれば、電源電圧Ｖcc2が電源電圧Ｖcc1以上の高い電圧値（Ｖcc2≧Ｖcc1）に設定された異なる電源系を有する各回路ブロック１１，２２において、各回路ブロック１１，２２の相互間で伝送線１３，１４を通して伝送信号ＶＡを正常に伝送することが可能な伝送装置２０を提供できる。

＜第３実施形態＞
図３は、第３実施形態の伝送装置３０の要部構成を示す回路図である。
伝送装置３０は、第１回路ブロック１１、第２回路ブロック１２，２２、ＣＭＯＳ型バッファ回路３１、ＯＲ（論理和演算）回路３２から構成されている。

第３実施形態の伝送装置３０では、第１実施形態の第２回路ブロック１２と第２実施形態の第２回路ブロック２２とが並列接続されている。
尚、第３実施形態の第２回路ブロック２２では、トランジスタＭＰ１２のゲートが第１伝送線１３に接続されると共に、トランジスタＭＰ１３のゲートが第２伝送線１４に接続されている。
そして、伝送装置３０は、第１電源系を有する第１回路ブロック１１から第２電源系を有する第２回路ブロック１２，２２に各伝送線１３，１４を通して伝送信号ＶＡを伝送する。

ＣＭＯＳ型バッファ回路３１は、高電位側電源Ｖcc2とグランドＶＧ２との間に直列接続されたＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ１０から構成され、第２回路ブロック２２から出力された被伝送信号ＶＦｂの論理レベルを反転して生成した被伝送信号バーＶＦｂを出力する。
ＯＲ回路３２は、ＣＭＯＳ型バッファ回路３１から出力された被伝送信号バーＶＦｂと、第２回路ブロック１２から出力された被伝送信号ＶＦａとの論理和をとって被伝送信号ＶＦｃを生成する。

尚、第３実施形態の第２回路ブロック１２には、各抵抗Ｒ１，Ｒ２が設けられている。
抵抗Ｒ１は、各トランジスタＭＰ１，ＭＰ２のゲートと高電位側電源Ｖcc2との間に接続されている。
抵抗Ｒ２は、トランジスタＭＰ３のゲートと高電位側電源Ｖcc2との間に接続されている。

各抵抗Ｒ１，Ｒ２は、第２電源系のグランドＶＧ２が第１電源系の高電位側電源Ｖcc1にショートした場合に、各トランジスタＭＮ４，ＭＮ５がオフして被伝送信号ＶＦａが当該ショート前の電圧値に固定されるのを防止し、被伝送信号ＶＦａをローレベルに固定するために設けられている。
被伝送信号ＶＦａをローレベルに固定すれば、ＯＲ回路３２から出力される被伝送信号ＶＦｃの論理レベルは被伝送信号バーＶＦｂの論理レベルと同じになるため、被伝送信号バーＶＦｂを被伝送信号ＶＦｃとしてＯＲ回路３２から出力できる。
すなわち、第２電源系のグランドＶＧ２が第１電源系の高電位側電源Ｖcc1にショートした場合には、ＣＭＯＳ型バッファ回路３１から出力された被伝送信号バーＶＦｂが、伝送装置３０の被伝送信号ＶＦｃとして出力される。

また、第３実施形態の第２回路ブロック２２には、各抵抗Ｒ３，Ｒ４が設けられている。
抵抗Ｒ３は、各トランジスタＭＮ１１，ＭＮ１２のゲートとグランドＶＧ２との間に接続されている。
抵抗Ｒ４は、トランジスタＭＮ１３のゲートとグランドＶＧ２との間に接続されている。

各抵抗Ｒ３，Ｒ４は、第２電源系の高電位側電源Ｖcc2が第１電源系のグランドＶＧ１にショートした場合に、各トランジスタＭＰ１４，ＭＰ１５がオフして被伝送信号ＶＦｂが当該ショート前の電圧値に固定されるのを防止し、被伝送信号ＶＦｂをハイレベルに固定するために設けられている。
被伝送信号ＶＦｂをハイレベルに固定すれば、被伝送信号バーＶＦｂはローレベルに固定され、ＯＲ回路３２から出力される被伝送信号ＶＦｃの論理レベルは被伝送信号ＶＦａの論理レベルと同じになるため、被伝送信号ＶＦａを被伝送信号ＶＦｃとしてＯＲ回路３２から出力できる。
すなわち、第２電源系の高電位側電源Ｖcc2が第１電源系のグランドＶＧ１にショートした場合には、第２回路ブロック１２から出力された被伝送信号ＶＦａが、伝送装置３０の被伝送信号ＶＦｃとして出力される。

従って、第３実施形態の伝送装置３０によれば、第２電源系のグランドＶＧ２が第１電源系の高電位側電源Ｖcc1にショートした場合や、第２電源系の高電位側電源Ｖcc2が第１電源系のグランドＶＧ１にショートした場合でも、第１回路ブロック１１から第２回路ブロック１２，２２に各伝送線１３，１４を通して伝送信号ＶＡを正常に伝送することができる。

＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。

［１］上記各実施形態の伝送装置１０，２０，３０では、低電位側電源としてグランドＶＧ１，ＶＧ２が用いられているが、高電位側電源Ｖcc1，Ｖcc2の電源電圧Ｖcc1，Ｖcc2よりもそれぞれ低い適宜な電源電圧の電源を低電位側電源として用いてもよい。

［２］上記各実施形態では、比較回路１８，２８全体がＭＯＳトランジスタによって構成されているが、比較回路１８，２８の入力段だけをＭＯＳトランジスタによって構成したり、比較回路１８，２８の入力段だけをバイポーラトランジスタによって構成してもよい。

本発明を具体化した第１実施形態の伝送装置１０の要部構成を示す回路図。 本発明を具体化した第２実施形態の伝送装置２０の要部構成を示す回路図。 本発明を具体化した第３実施形態の伝送装置３０の要部構成を示す回路図。

符号の説明

１０，２０，３０…伝送装置
１１…第１回路ブロック
１２，２２…第２回路ブロック
１３…第１伝送線
１４…第２伝送線
１５…第１出力回路
１６…第２出力回路
１７，２７…バイアス回路
１８，２８…比較回路
３２…ＯＲ回路
Ｖcc1…第１電源系の高電位側電源
ＶＧ１…第１電源系の低電位側電源としてのグランド
Ｖcc2…第２電源系の高電位側電源
ＶＧ２…第２電源系の低電位側電源としてのグランド
ＶＡ…伝送信号
ＶＢ…非反転信号としての出力信号
ＶＣ…反転信号としての出力信号
ＶＦａ，ＶＦｂ，ＶＦｃ…被伝送信号
ＭＮ２…第２ＮＭＯＳトランジスタ
ＭＮ３…第１ＮＭＯＳトランジスタ
ＭＰ１２…第２ＰＭＯＳトランジスタ
ＭＰ１３…第１ＰＭＯＳトランジスタ

Claims (4)

1. 第１電源系を有する第１回路ブロックから第２電源系を有する第２回路ブロックへ伝送線を通して伝送信号を伝送する伝送装置であって、
   前記伝送線は、第１伝送線と第２伝送線から構成され、
   前記第１回路ブロックは、前記第１伝送線に対し前記伝送信号の非反転信号を出力する第１出力回路と、前記第２伝送線に対し前記伝送信号の反転信号を出力する第２出力回路とを備え、
   前記第２回路ブロックは、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとバイアス回路と比較回路とを備え、
   前記第１ＭＯＳトランジスタのゲートは前記第１伝送線に接続され、前記第１ＭＯＳトランジスタのソースは前記比較回路の非反転入力端子に接続され、
   前記第２ＭＯＳトランジスタのゲートは前記第２伝送線に接続され、前記第２ＭＯＳトランジスタのソースは前記比較回路の反転入力端子に接続され、
   前記バイアス回路は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとにそれぞれ一定のドレイン電流を流し、
   前記比較回路は、前記第１ＭＯＳトランジスタのソース電圧と前記第２ＭＯＳトランジスタのソース電圧とを比較し、その比較結果である被伝送信号を出力することを特徴とする伝送装置。
2. 請求項１に記載の伝送装置において、
   前記第１電源系の電源電圧は、前記第２電源系の電源電圧以上の高い電圧値に設定されており、
   前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする伝送装置。
3. 請求項１に記載の伝送装置において、
   前記第２電源系の電源電圧は、前記第１電源系の電源電圧以上の高い電圧値に設定されており、
   前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする伝送装置。
4. 第１電源系を有する第１回路ブロックから第２電源系を有する第２回路ブロックへ伝送線を通して伝送信号を伝送する伝送装置であって、
   前記伝送線は、第１伝送線と第２伝送線から構成され、
   前記第１回路ブロックは、前記第１伝送線に対し前記伝送信号の非反転信号を出力する第１出力回路と、前記第２伝送線に対し前記伝送信号の反転信号を出力する第２出力回路とを備え、
   前記第２回路ブロックは、第１の第２回路ブロックと第２の第２回路ブロックと論理和演算回路とを備え、
   前記第１の第２回路ブロックは、第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタと第１バイアス回路と第１比較回路と第１出力固定回路とを備え、
   前記第１ＮＭＯＳトランジスタのゲートは前記第１伝送線に接続され、前記第１ＮＭＯＳトランジスタのソースは前記第１比較回路の非反転入力端子に接続され、
   前記第２ＮＭＯＳトランジスタのゲートは前記第２伝送線に接続され、前記第２ＮＭＯＳトランジスタのソースは前記第１比較回路の反転入力端子に接続され、
   前記第１バイアス回路は、前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタとにそれぞれ一定のドレイン電流を流し、
   前記第１比較回路は、前記第１ＮＭＯＳトランジスタのソース電圧と前記第２ＮＭＯＳトランジスタのソース電圧とを比較し、その比較結果である第１被伝送信号を出力し、
   前記第１出力固定回路は、第２電源系の低電位側電源が第１電源系の高電位側電源にショートした場合に、第１被伝送信号の論理レベルをローレベルに固定し、
   前記第２の第２回路ブロックは、第１ＰＭＯＳトランジスタと第２ＰＭＯＳトランジスタと第２バイアス回路と第２比較回路と第２出力固定回路とを備え、
   前記第１ＰＭＯＳトランジスタのゲートは前記第２伝送線に接続され、前記第１ＰＭＯＳトランジスタのソースは前記第２比較回路の非反転入力端子に接続され、
   前記第２ＰＭＯＳトランジスタのゲートは前記第１伝送線に接続され、前記第２ＰＭＯＳトランジスタのソースは前記第２比較回路の反転入力端子に接続され、
   前記第２バイアス回路は、前記第１ＰＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタとにそれぞれ一定のドレイン電流を流し、
   前記第２比較回路は、前記第１ＰＭＯＳトランジスタのソース電圧と前記第２ＰＭＯＳトランジスタのソース電圧とを比較し、その比較結果である第２被伝送信号を出力し、
   前記第２出力固定回路は、第２電源系の高電位側電源が第１電源系の低電位側電源にショートした場合に、第２被伝送信号の論理レベルをハイレベルに固定し、
   前記論理和回路は、前記第２被伝送信号の論理レベルを反転した信号と、前記第１被伝送信号との論理和をとって被伝送信号を生成することを特徴とする伝送装置。

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