JP2008263501A - 伝送装置 - Google Patents
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Abstract
【課題】異なる電源系を有する回路ブロック相互間で伝送線を通して伝送信号を正常に伝送することが可能な伝送装置を提供する。
【解決手段】伝送装置10では、第1回路ブロック11が各伝送線13,14にそれぞれ伝送信号VAの非反転信号(出力信号VB)と反転信号(出力信号VC)を出力すると、各信号VB,VCがそれぞれ各トランジスタMN3,MN2のゲートに印加され、各信号の電圧値に応じた各トランジスタMN3,MN2のソース電圧が、第2回路ブロック12に備えられた比較回路18に入力される。比較回路18は各トランジスタMN3,MN2のソース電圧を比較して被伝送信号VFaを出力するが、被伝送信号VFaの論理レベルは伝送信号VAの論理レベルと同じになる。従って、互いに異なる電源系を有して絶縁された各回路ブロック11,12の間で、第1回路ブロック11から第2回路ブロック12へ伝送信号VAを伝送することができる。
【選択図】 図1
【解決手段】伝送装置10では、第1回路ブロック11が各伝送線13,14にそれぞれ伝送信号VAの非反転信号(出力信号VB)と反転信号(出力信号VC)を出力すると、各信号VB,VCがそれぞれ各トランジスタMN3,MN2のゲートに印加され、各信号の電圧値に応じた各トランジスタMN3,MN2のソース電圧が、第2回路ブロック12に備えられた比較回路18に入力される。比較回路18は各トランジスタMN3,MN2のソース電圧を比較して被伝送信号VFaを出力するが、被伝送信号VFaの論理レベルは伝送信号VAの論理レベルと同じになる。従って、互いに異なる電源系を有して絶縁された各回路ブロック11,12の間で、第1回路ブロック11から第2回路ブロック12へ伝送信号VAを伝送することができる。
【選択図】 図1
Description
本発明は伝送装置に係り、詳しくは、異なる電源系を有する回路ブロック相互間で伝送線を通して信号を伝送する伝送装置に関するものである。
特許文献1には、第1の電源系を有する第1の回路ブロックから第2の電源系を有する第2の回路ブロックに伝送線を通して信号を伝送する伝送装置であって、前記伝送線は、第1の伝送線と第2の伝送線から構成され、前記第1の回路ブロックは、前記第1の伝送線に対し前記伝送信号の非反転信号を出力する第1の出力回路と、第2の伝送線に対し前記伝送信号の反転信号を出力する第2の出力回路とを備え、前記第2の回路ブロックは、前記第1の伝送線と前記第2の伝送線との間に接続されたインピーダンス素子と、このインピーダンス素子の両端子の電圧を比較して被伝送信号を出力する比較回路とを備え、前記第1の回路ブロックと前記第2の回路ブロックとの間の前記第1および第2の伝送線には、それぞれ前記インピーダンス素子と同種のインピーダンス素子が介挿され、前記インピーダンス素子は抵抗またはコンデンサからなる伝送装置が開示されている。
特開2006−115455号公報(第1〜12頁、図1、図4、図10、図11)
特許文献1の技術には、以下の問題点がある。
[問題点1]
特許文献1の技術において、前記インピーダンス素子が抵抗から成る場合には(特許文献1の図11参照)、前記第1の電源系における高電位側電源と低電位側電源(グランド)との間のインピーダンスと、前記第2の電源系における高電位側電源と低電位側電源との間のインピーダンスとに差が発生することになり、この差がコモンモード電圧の発生源となる。
特許文献1の技術において、前記インピーダンス素子が抵抗から成る場合には(特許文献1の図11参照)、前記第1の電源系における高電位側電源と低電位側電源(グランド)との間のインピーダンスと、前記第2の電源系における高電位側電源と低電位側電源との間のインピーダンスとに差が発生することになり、この差がコモンモード電圧の発生源となる。
[問題点2]
特許文献1の技術において、前記インピーダンス素子がコンデンサから成る場合に(特許文献1の図1、図4、図10参照)、前記比較回路の入力段をMOSトランジスタで構成したとすると、電源投入時には前記コンデンサの両端子の電圧が定まっていないため、その電圧が前記比較回路の動作範囲外のときには信号を伝送できなくなるおそれがある。
特許文献1の技術において、前記インピーダンス素子がコンデンサから成る場合に(特許文献1の図1、図4、図10参照)、前記比較回路の入力段をMOSトランジスタで構成したとすると、電源投入時には前記コンデンサの両端子の電圧が定まっていないため、その電圧が前記比較回路の動作範囲外のときには信号を伝送できなくなるおそれがある。
[問題点3]
特許文献1の技術において、前記インピーダンス素子がコンデンサから成る場合に、前記比較回路の入力段をバイポーラトランジスタで構成したとすると、そのバイポーラトランジスタのベース電流により前記コンデンサの両端子の電圧が変動してしまうため、前記比較回路から出力される前記被伝送信号が不安定になったり、正確な信号の伝送ができなくなるおそれがある。
特許文献1の技術において、前記インピーダンス素子がコンデンサから成る場合に、前記比較回路の入力段をバイポーラトランジスタで構成したとすると、そのバイポーラトランジスタのベース電流により前記コンデンサの両端子の電圧が変動してしまうため、前記比較回路から出力される前記被伝送信号が不安定になったり、正確な信号の伝送ができなくなるおそれがある。
本発明は上記問題を解決するためになされたものであって、その目的は、異なる電源系を有する回路ブロック相互間で伝送線を通して伝送信号を正常に伝送することが可能な伝送装置を提供することにある。
請求項1に記載の発明は、
第1電源系(Vcc1,VG1)を有する第1回路ブロック(11)から第2電源系(Vcc2,VG2)を有する第2回路ブロック(12,22)へ伝送線(13,14)を通して伝送信号(VA)を伝送する伝送装置(10,20)であって、
前記伝送線は、第1伝送線(13)と第2伝送線(14)から構成され、
前記第1回路ブロック(11)は、前記第1伝送線(13)に対し前記伝送信号(VA)の非反転信号(VB)を出力する第1出力回路(15)と、前記第2伝送線(14)に対し前記伝送信号(VA)の反転信号(VC)を出力する第2出力回路(16)とを備え、
前記第2回路ブロック(12,22)は、第1MOSトランジスタ(MN3,MP13)と第2MOSトランジスタ(MN2,MP12)とバイアス回路(17,27)と比較回路(18,28)とを備え、
前記第1MOSトランジスタ(MN3,MP13)のゲートは前記第1伝送線(13)に接続され、前記第1MOSトランジスタのソースは前記比較回路(18,28)の非反転入力端子に接続され、
前記第2MOSトランジスタ(MN2,MP12)のゲートは前記第2伝送線(14)に接続され、前記第2MOSトランジスタのソースは前記比較回路(18,28)の反転入力端子に接続され、
前記バイアス回路(17,27)は、前記第1MOSトランジスタ(MN3,MP13)と前記第2MOSトランジスタ(MN2,MP12)とにそれぞれ一定のドレイン電流を流し、
前記比較回路(18,28)は、前記第1MOSトランジスタ(MN3,MP13)のソース電圧と前記第2MOSトランジスタ(MN2,MP12)のソース電圧とを比較し、その比較結果である被伝送信号(VFa,VFb)を出力することを技術的特徴とする。
第1電源系(Vcc1,VG1)を有する第1回路ブロック(11)から第2電源系(Vcc2,VG2)を有する第2回路ブロック(12,22)へ伝送線(13,14)を通して伝送信号(VA)を伝送する伝送装置(10,20)であって、
前記伝送線は、第1伝送線(13)と第2伝送線(14)から構成され、
前記第1回路ブロック(11)は、前記第1伝送線(13)に対し前記伝送信号(VA)の非反転信号(VB)を出力する第1出力回路(15)と、前記第2伝送線(14)に対し前記伝送信号(VA)の反転信号(VC)を出力する第2出力回路(16)とを備え、
前記第2回路ブロック(12,22)は、第1MOSトランジスタ(MN3,MP13)と第2MOSトランジスタ(MN2,MP12)とバイアス回路(17,27)と比較回路(18,28)とを備え、
前記第1MOSトランジスタ(MN3,MP13)のゲートは前記第1伝送線(13)に接続され、前記第1MOSトランジスタのソースは前記比較回路(18,28)の非反転入力端子に接続され、
前記第2MOSトランジスタ(MN2,MP12)のゲートは前記第2伝送線(14)に接続され、前記第2MOSトランジスタのソースは前記比較回路(18,28)の反転入力端子に接続され、
前記バイアス回路(17,27)は、前記第1MOSトランジスタ(MN3,MP13)と前記第2MOSトランジスタ(MN2,MP12)とにそれぞれ一定のドレイン電流を流し、
前記比較回路(18,28)は、前記第1MOSトランジスタ(MN3,MP13)のソース電圧と前記第2MOSトランジスタ(MN2,MP12)のソース電圧とを比較し、その比較結果である被伝送信号(VFa,VFb)を出力することを技術的特徴とする。
請求項2に記載の発明は、
請求項1に記載の伝送装置において、
前記第1電源系(Vcc1,VG1)の電源電圧(Vcc1)は、前記第2電源系(Vcc2,VG2)の電源電圧(Vcc2)以上の高い電圧値に設定されており、
前記第1MOSトランジスタ(MN3)および前記第2MOSトランジスタ(MN2)は、NMOSトランジスタであることを技術的特徴とする。
請求項1に記載の伝送装置において、
前記第1電源系(Vcc1,VG1)の電源電圧(Vcc1)は、前記第2電源系(Vcc2,VG2)の電源電圧(Vcc2)以上の高い電圧値に設定されており、
前記第1MOSトランジスタ(MN3)および前記第2MOSトランジスタ(MN2)は、NMOSトランジスタであることを技術的特徴とする。
請求項3に記載の発明は、
請求項1に記載の伝送装置において、
前記第2電源系(Vcc2,VG2)の電源電圧(Vcc2)は、前記第1電源系(Vcc1,VG1)の電源電圧(Vcc1)以上の高い電圧値に設定されており、
前記第1MOSトランジスタ(MP13)および前記第2MOSトランジスタ(MP12)は、PMOSトランジスタであることを技術的特徴とする。
請求項1に記載の伝送装置において、
前記第2電源系(Vcc2,VG2)の電源電圧(Vcc2)は、前記第1電源系(Vcc1,VG1)の電源電圧(Vcc1)以上の高い電圧値に設定されており、
前記第1MOSトランジスタ(MP13)および前記第2MOSトランジスタ(MP12)は、PMOSトランジスタであることを技術的特徴とする。
請求項4に記載の発明は、
第1電源系(Vcc1,VG1)を有する第1回路ブロック(11)から第2電源系(Vcc2,VG2)を有する第2回路ブロック(12,22)へ伝送線(13,14)を通して伝送信号(VA)を伝送する伝送装置(30)であって、
前記伝送線は、第1伝送線(13)と第2伝送線(14)から構成され、
前記第1回路ブロック(11)は、前記第1伝送線(13)に対し前記伝送信号(VA)の非反転信号(VB)を出力する第1出力回路(15)と、前記第2伝送線(14)に対し前記伝送信号(VA)の反転信号(VC)を出力する第2出力回路(16)とを備え、
前記第2回路ブロックは、第1の第2回路ブロック(12)と第2の第2回路ブロック(22)と論理和演算回路(32)とを備え、
前記第1の第2回路ブロック(12)は、第1NMOSトランジスタ(MN3)と第2NMOSトランジスタ(MN2)と第1バイアス回路(17)と第1比較回路(18)と第1出力固定回路(R1,R2)とを備え、
前記第1NMOSトランジスタ(MN3)のゲートは前記第1伝送線(13)に接続され、前記第1NMOSトランジスタのソースは前記第1比較回路(18)の非反転入力端子に接続され、
前記第2NMOSトランジスタ(MN2)のゲートは前記第2伝送線(14)に接続され、前記第2NMOSトランジスタのソースは前記第1比較回路(18)の反転入力端子に接続され、
前記第1バイアス回路(17)は、前記第1NMOSトランジスタ(MN3)と前記第2NMOSトランジスタ(MN2)とにそれぞれ一定のドレイン電流を流し、
前記第1比較回路(18)は、前記第1NMOSトランジスタ(MN3)のソース電圧と前記第2NMOSトランジスタ(MN2)のソース電圧とを比較し、その比較結果である第1被伝送信号(VFa)を出力し、
前記第1出力固定回路(R1,R2)は、第2電源系の低電位側電源(VG2)が第1電源系の高電位側電源(Vcc1)にショートした場合に、第1被伝送信号(VFa)の論理レベルをローレベルに固定し、
前記第2の第2回路ブロック(22)は、第1PMOSトランジスタ(MP13)と第2PMOSトランジスタ(MP12)と第2バイアス回路(27)と第2比較回路(28)と第2出力固定回路(R3,R4)とを備え、
前記第1PMOSトランジスタ(MP13)のゲートは前記第2伝送線(14)に接続され、前記第1PMOSトランジスタのソースは前記第2比較回路(28)の非反転入力端子に接続され、
前記第2PMOSトランジスタ(MP12)のゲートは前記第1伝送線(13)に接続され、前記第2PMOSトランジスタのソースは前記第2比較回路(28)の反転入力端子に接続され、
前記第2バイアス回路(27)は、前記第1PMOSトランジスタ(MP13)と前記第2PMOSトランジスタ(MP12)とにそれぞれ一定のドレイン電流を流し、
前記第2比較回路(28)は、前記第1PMOSトランジスタ(MP13)のソース電圧と前記第2PMOSトランジスタ(MP12)のソース電圧とを比較し、その比較結果である第2被伝送信号(VFb)を出力し、
前記第2出力固定回路(R3,R4)は、第2電源系の高電位側電源(Vcc2)が第1電源系の低電位側電源(VG1)にショートした場合に、第2被伝送信号(VFb)の論理レベルをハイレベルに固定し、
前記論理和回路(32)は、前記第2被伝送信号(VFb)の論理レベルを反転した信号(バーVFb)と、前記第1被伝送信号(VFa)との論理和をとって被伝送信号(VFc)を生成することを技術的特徴とする。
第1電源系(Vcc1,VG1)を有する第1回路ブロック(11)から第2電源系(Vcc2,VG2)を有する第2回路ブロック(12,22)へ伝送線(13,14)を通して伝送信号(VA)を伝送する伝送装置(30)であって、
前記伝送線は、第1伝送線(13)と第2伝送線(14)から構成され、
前記第1回路ブロック(11)は、前記第1伝送線(13)に対し前記伝送信号(VA)の非反転信号(VB)を出力する第1出力回路(15)と、前記第2伝送線(14)に対し前記伝送信号(VA)の反転信号(VC)を出力する第2出力回路(16)とを備え、
前記第2回路ブロックは、第1の第2回路ブロック(12)と第2の第2回路ブロック(22)と論理和演算回路(32)とを備え、
前記第1の第2回路ブロック(12)は、第1NMOSトランジスタ(MN3)と第2NMOSトランジスタ(MN2)と第1バイアス回路(17)と第1比較回路(18)と第1出力固定回路(R1,R2)とを備え、
前記第1NMOSトランジスタ(MN3)のゲートは前記第1伝送線(13)に接続され、前記第1NMOSトランジスタのソースは前記第1比較回路(18)の非反転入力端子に接続され、
前記第2NMOSトランジスタ(MN2)のゲートは前記第2伝送線(14)に接続され、前記第2NMOSトランジスタのソースは前記第1比較回路(18)の反転入力端子に接続され、
前記第1バイアス回路(17)は、前記第1NMOSトランジスタ(MN3)と前記第2NMOSトランジスタ(MN2)とにそれぞれ一定のドレイン電流を流し、
前記第1比較回路(18)は、前記第1NMOSトランジスタ(MN3)のソース電圧と前記第2NMOSトランジスタ(MN2)のソース電圧とを比較し、その比較結果である第1被伝送信号(VFa)を出力し、
前記第1出力固定回路(R1,R2)は、第2電源系の低電位側電源(VG2)が第1電源系の高電位側電源(Vcc1)にショートした場合に、第1被伝送信号(VFa)の論理レベルをローレベルに固定し、
前記第2の第2回路ブロック(22)は、第1PMOSトランジスタ(MP13)と第2PMOSトランジスタ(MP12)と第2バイアス回路(27)と第2比較回路(28)と第2出力固定回路(R3,R4)とを備え、
前記第1PMOSトランジスタ(MP13)のゲートは前記第2伝送線(14)に接続され、前記第1PMOSトランジスタのソースは前記第2比較回路(28)の非反転入力端子に接続され、
前記第2PMOSトランジスタ(MP12)のゲートは前記第1伝送線(13)に接続され、前記第2PMOSトランジスタのソースは前記第2比較回路(28)の反転入力端子に接続され、
前記第2バイアス回路(27)は、前記第1PMOSトランジスタ(MP13)と前記第2PMOSトランジスタ(MP12)とにそれぞれ一定のドレイン電流を流し、
前記第2比較回路(28)は、前記第1PMOSトランジスタ(MP13)のソース電圧と前記第2PMOSトランジスタ(MP12)のソース電圧とを比較し、その比較結果である第2被伝送信号(VFb)を出力し、
前記第2出力固定回路(R3,R4)は、第2電源系の高電位側電源(Vcc2)が第1電源系の低電位側電源(VG1)にショートした場合に、第2被伝送信号(VFb)の論理レベルをハイレベルに固定し、
前記論理和回路(32)は、前記第2被伝送信号(VFb)の論理レベルを反転した信号(バーVFb)と、前記第1被伝送信号(VFa)との論理和をとって被伝送信号(VFc)を生成することを技術的特徴とする。
<請求項1:第1実施形態(図1)または第2実施形態(図2)に該当>
第1出力回路(15)の非反転信号(VB)は伝送信号(VA)の非反転信号であり、その非反転信号(VB)は第1伝送線(13)を通して第1MOSトランジスタ(MN3,MP13)のゲートに印加される。
また、第2出力回路16の反転信号(VC)は伝送信号(VA)の反転信号であり、その反転信号(VC)は第2伝送線(14)を通して第2MOSトランジスタ(MN2,MP12)のゲートに印加される。
第1出力回路(15)の非反転信号(VB)は伝送信号(VA)の非反転信号であり、その非反転信号(VB)は第1伝送線(13)を通して第1MOSトランジスタ(MN3,MP13)のゲートに印加される。
また、第2出力回路16の反転信号(VC)は伝送信号(VA)の反転信号であり、その反転信号(VC)は第2伝送線(14)を通して第2MOSトランジスタ(MN2,MP12)のゲートに印加される。
第2MOSトランジスタ(MN2,MP12)のドレイン電流は、バイアス回路(17,27)によって一定値に保持される。
そのため、第2MOSトランジスタ(MN2,MP12)のインピーダンスは反転信号(VC)に応じて変化し、第2MOSトランジスタ(MN2,MP12)のソース電圧は反転信号(VC)に応じた電圧値になる。
そのため、第2MOSトランジスタ(MN2,MP12)のインピーダンスは反転信号(VC)に応じて変化し、第2MOSトランジスタ(MN2,MP12)のソース電圧は反転信号(VC)に応じた電圧値になる。
第1MOSトランジスタ(MN3,MP13)のドレイン電流は、バイアス回路(17,27)によって一定値に保持される。
そのため、第1MOSトランジスタ(MN3,MP13)のインピーダンスは非反転信号(VB)に応じて変化し、第1MOSトランジスタ(MN3,MP13)のソース電圧は非反転信号(VB)に応じた電圧値になる。
そのため、第1MOSトランジスタ(MN3,MP13)のインピーダンスは非反転信号(VB)に応じて変化し、第1MOSトランジスタ(MN3,MP13)のソース電圧は非反転信号(VB)に応じた電圧値になる。
請求項1の伝送装置(10,20)では、第1回路ブロック(11)と第2回路ブロック(12,22)とを各MOSトランジスタ(MN3,MP13、MN2,MP12)を介して接続することにより、各回路ブロック(11、12,22)を直流的に分離できる。
そして、第1回路ブロック(11)が各伝送線(13,14)にそれぞれ伝送信号(VA)の非反転信号(VB)と反転信号(VC)を出力すると、各信号(VB,VC)がそれぞれ各トランジスタ(MN3,MP13、MN2,MP12)のゲートに印加され、各信号(VB,VC)の電圧値に応じた各トランジスタのソース電圧が、第2回路ブロック(12,22)に備えられた比較回路(18,28)に入力される。
そして、第1回路ブロック(11)が各伝送線(13,14)にそれぞれ伝送信号(VA)の非反転信号(VB)と反転信号(VC)を出力すると、各信号(VB,VC)がそれぞれ各トランジスタ(MN3,MP13、MN2,MP12)のゲートに印加され、各信号(VB,VC)の電圧値に応じた各トランジスタのソース電圧が、第2回路ブロック(12,22)に備えられた比較回路(18,28)に入力される。
比較回路(18,28)は各トランジスタのソース電圧を比較して被伝送信号(VFa,VFb)を出力するが、この被伝送信号(VFa,VFb)の論理レベルは伝送信号(VA)の論理レベルと同じになる。
従って、請求項1の伝送装置(10,20)によれば、互いに異なる電源系を有して絶縁された各回路ブロック(11、12,22)の間で、第1回路ブロック(11)から第2回路ブロック(12,22)へ伝送信号(VA)を伝送(伝達)することができる。
従って、請求項1の伝送装置(10,20)によれば、互いに異なる電源系を有して絶縁された各回路ブロック(11、12,22)の間で、第1回路ブロック(11)から第2回路ブロック(12,22)へ伝送信号(VA)を伝送(伝達)することができる。
そして、請求項1の伝送装置(10,20)では、特許文献1のように抵抗から成るインピーダンス素子を用いないため、前記問題点1を解決できる。
すなわち、請求項1の伝送装置(10,20)では、第1回路ブロック(11)が有する第1電源系の高電位側電源(Vcc1)と低電位側電源(VG1)の間のインピーダンスと、第2回路ブロック(12,22)が有する第2電源系の高電位側電源(Vcc2)と低電位側電源(VG2)の間のインピーダンスとに差が発生せず、この差が発生源となるコモンモード電圧を低減することができる。
すなわち、請求項1の伝送装置(10,20)では、第1回路ブロック(11)が有する第1電源系の高電位側電源(Vcc1)と低電位側電源(VG1)の間のインピーダンスと、第2回路ブロック(12,22)が有する第2電源系の高電位側電源(Vcc2)と低電位側電源(VG2)の間のインピーダンスとに差が発生せず、この差が発生源となるコモンモード電圧を低減することができる。
また、請求項1の伝送装置(10,20)において、比較回路(18,28)の入力段をMOSトランジスタ(MN4,MN5、MP14,MP15)で構成した場合には、特許文献1のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点2を解決できる。
ところで、請求項1の伝送装置(10,20)において、比較回路(18,28)をMOSトランジスタで構成した場合には、MOSトランジスタの動作速度がバイポーラトランジスタに比べて速いため、比較回路(18,28)をバイポーラトランジスタで構成した場合に比べて、比較回路(18,28)の動作速度を速くすることが可能になり、各出力回路(15,16)から比較回路(18,28)に各信号(VB,VC)が入力されてから被伝送信号(VFa,VFb)が出力されるまでの信号遅延を小さくできる。
尚、請求項1の伝送装置(10,20)において、比較回路(18,28)をバイポーラトランジスタで構成した場合には、特許文献1のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点3を解決できる。
従って、請求項1の発明によれば、異なる電源系を有する各回路ブロック(11,12)において、各回路ブロック(11,12)の相互間で伝送線(13,14)を通して伝送信号(VA)を正常に伝送することが可能な伝送装置(10,20)を提供できる。
<請求項2:第1実施形態(図1)に該当>
請求項2の発明のように、第1電源系(Vcc1,VG1)の電源電圧(Vcc1)が第2電源系(Vcc2,VG2)の電源電圧(Vcc2)以上の高い電圧値に設定されている場合には(Vcc1>Vcc2)、第1MOSトランジスタ(MN3)および第2MOSトランジスタ(MN2)をNMOSトランジスタによって構成すればよい。
請求項2の発明のように、第1電源系(Vcc1,VG1)の電源電圧(Vcc1)が第2電源系(Vcc2,VG2)の電源電圧(Vcc2)以上の高い電圧値に設定されている場合には(Vcc1>Vcc2)、第1MOSトランジスタ(MN3)および第2MOSトランジスタ(MN2)をNMOSトランジスタによって構成すればよい。
<請求項3:第2実施形態(図2)に該当>
請求項3の発明のように、第2電源系(Vcc2,VG2)の電源電圧(Vcc2)が第1電源系(Vcc1,VG1)の電源電圧(Vcc1)以上の高い電圧値に設定されている場合には(Vcc2>Vcc1)、第1MOSトランジスタ(MP13)および第2MOSトランジスタ(MP12)をPMOSトランジスタによって構成すればよい。
請求項3の発明のように、第2電源系(Vcc2,VG2)の電源電圧(Vcc2)が第1電源系(Vcc1,VG1)の電源電圧(Vcc1)以上の高い電圧値に設定されている場合には(Vcc2>Vcc1)、第1MOSトランジスタ(MP13)および第2MOSトランジスタ(MP12)をPMOSトランジスタによって構成すればよい。
<請求項4:第3実施形態(図3)に該当>
請求項4の伝送装置(30)は、第1回路ブロック(11)、第1の第2回路ブロック(12)、第2の第2回路ブロック(22)、論理和演算回路(32)から構成されている。
そして、請求項4の伝送装置(30)では、第1の第2回路ブロック(12)と第2の第2回路ブロック(22)とが並列接続されている。
尚、請求項4における第2の第2回路ブロック(22)では、第2PMOSトランジスタ(MP12)のゲートが第1伝送線(13)に接続されると共に、第1PMOSトランジスタ(MP13)のゲートが第2伝送線(14)に接続されている。
また、論理和演算回路(32)は、第2の第2回路ブロック(22)から出力された第2被伝送信号(VFb)の論理レベルを反転した信号(バーVFb)と、第1の第2回路ブロック(12)から出力された第2被伝送信号(VFa)との論理和をとって被伝送信号(VFc)を生成する。
請求項4の伝送装置(30)は、第1回路ブロック(11)、第1の第2回路ブロック(12)、第2の第2回路ブロック(22)、論理和演算回路(32)から構成されている。
そして、請求項4の伝送装置(30)では、第1の第2回路ブロック(12)と第2の第2回路ブロック(22)とが並列接続されている。
尚、請求項4における第2の第2回路ブロック(22)では、第2PMOSトランジスタ(MP12)のゲートが第1伝送線(13)に接続されると共に、第1PMOSトランジスタ(MP13)のゲートが第2伝送線(14)に接続されている。
また、論理和演算回路(32)は、第2の第2回路ブロック(22)から出力された第2被伝送信号(VFb)の論理レベルを反転した信号(バーVFb)と、第1の第2回路ブロック(12)から出力された第2被伝送信号(VFa)との論理和をとって被伝送信号(VFc)を生成する。
第1出力固定回路(R1,R2)は、第2電源系の低電位側電源(VG2)が第1電源系の高電位側電源(Vcc1)にショートした場合に、第1被伝送信号(VFa)が当該ショート前の電圧値に固定されるのを防止し、第1被伝送信号(VFa)の論理レベルをローレベルに固定する。
第1被伝送信号(VFa)をローレベルに固定すれば、論理和演算回路(32)から出力される被伝送信号(VFc)の論理レベルは第2被伝送信号(VFb)の論理レベルを反転した信号(バーVFb)と同じになるため、その信号(バーVFb)を被伝送信号(VFc)として論理和演算回路(32)から出力できる。
すなわち、第2電源系の低電位側電源(VG2)が第1電源系の高電位側電源(Vcc1)にショートした場合には、第2の第2回路ブロック(22)から出力された第2被伝送信号(VFb)の論理レベルを反転した信号(バーVFb)が、請求項4の伝送装置(30)の被伝送信号(VFc)として出力される。
第1被伝送信号(VFa)をローレベルに固定すれば、論理和演算回路(32)から出力される被伝送信号(VFc)の論理レベルは第2被伝送信号(VFb)の論理レベルを反転した信号(バーVFb)と同じになるため、その信号(バーVFb)を被伝送信号(VFc)として論理和演算回路(32)から出力できる。
すなわち、第2電源系の低電位側電源(VG2)が第1電源系の高電位側電源(Vcc1)にショートした場合には、第2の第2回路ブロック(22)から出力された第2被伝送信号(VFb)の論理レベルを反転した信号(バーVFb)が、請求項4の伝送装置(30)の被伝送信号(VFc)として出力される。
第2出力固定回路(R3,R4)は、第2電源系の高電位側電源(Vcc2)が第1電源系の低電位側電源(VG1)にショートした場合に、第2被伝送信号(VFb)が当該ショート前の電圧値に固定されるのを防止し、第2被伝送信号(VFb)の論理レベルをハイレベルに固定する。
第2被伝送信号(VFb)をハイレベルに固定すれば、第2被伝送信号(VFb)の論理レベルを反転した信号(バーVFb)はローレベルに固定され、論理和演算回路(32)から出力される被伝送信号(VFc)の論理レベルは第1被伝送信号(VFa)の論理レベルと同じになるため、第1被伝送信号(VFa)を被伝送信号(VFc)として論理和演算回路(32)から出力できる。
すなわち、第2電源系の高電位側電源(Vcc2)が第1電源系の低電位側電源(VG1)にショートした場合には、第1の第2回路ブロック(12)から出力された第1被伝送信号(VFa)が、請求項4の伝送装置(30)の被伝送信号(VFc)として出力される。
第2被伝送信号(VFb)をハイレベルに固定すれば、第2被伝送信号(VFb)の論理レベルを反転した信号(バーVFb)はローレベルに固定され、論理和演算回路(32)から出力される被伝送信号(VFc)の論理レベルは第1被伝送信号(VFa)の論理レベルと同じになるため、第1被伝送信号(VFa)を被伝送信号(VFc)として論理和演算回路(32)から出力できる。
すなわち、第2電源系の高電位側電源(Vcc2)が第1電源系の低電位側電源(VG1)にショートした場合には、第1の第2回路ブロック(12)から出力された第1被伝送信号(VFa)が、請求項4の伝送装置(30)の被伝送信号(VFc)として出力される。
従って、請求項4の伝送装置(30)によれば、第2電源系の低電位側電源(VG2)が第1電源系の高電位側電源(Vcc1)にショートした場合や、第2電源系の高電位側電源(Vcc2)が第1電源系の低電位側電源(VG1)にショートした場合でも、第1回路ブロック(11)から第2回路ブロック(12,22)に各伝送線(13,14)を通して伝送信号(VA)を正常に伝送することができる。
<用語の説明>
上術した[課題を解決するための手段][発明の効果]に記載した( )内の符号等は、後述する[発明を実施するための最良の形態]に記載した構成部材・構成要素の符号等に対応したものである。
そして、[課題を解決するための手段][発明の効果]に記載した構成部材・構成要素と、[発明を実施するための最良の形態]に記載した構成部材・構成要素との対応関係は以下のようになっている。
上術した[課題を解決するための手段][発明の効果]に記載した( )内の符号等は、後述する[発明を実施するための最良の形態]に記載した構成部材・構成要素の符号等に対応したものである。
そして、[課題を解決するための手段][発明の効果]に記載した構成部材・構成要素と、[発明を実施するための最良の形態]に記載した構成部材・構成要素との対応関係は以下のようになっている。
「第1MOSトランジスタ」は、第1実施形態ではNMOSトランジスタMN3に該当し、第2実施形態ではPMOSトランジスタMP13に該当する。
「第2MOSトランジスタ」は、第1実施形態ではNMOSトランジスタMN2に該当し、第2実施形態ではPMOSトランジスタMP12に該当する。
「第1の第2回路ブロック」は、第2回路ブロック12に該当する。
「第2の第2回路ブロック」は、第2回路ブロック22に該当する。
「第1NMOSトランジスタ」は、NMOSトランジスタMN3に該当する。
「第2NMOSトランジスタ」は、NMOSトランジスタMN2に該当する。
「第1PMOSトランジスタ」は、PMOSトランジスタMP13に該当する。
「第2PMOSトランジスタ」は、PMOSトランジスタMP12に該当する。
「第1バイアス回路」は、バイアス回路17に該当する。
「第1比較回路」は、比較回路18に該当する。
「第2バイアス回路」は、バイアス回路27に該当する。
「第2比較回路」は、比較回路28に該当する。
「第1出力固定回路」は、抵抗R1,R2に該当する。
「第2出力固定回路」は、抵抗R3,R4に該当する。
「第1被伝送信号」は、被伝送信号VFaに該当する。
「第2被伝送信号」は、被伝送信号VFbに該当する。
「第2被伝送信号の論理レベルを反転した信号」は、被伝送信号バーVFbに該当する。
「第1電源系の高電位側電源」は、高電位側電源Vcc1に該当する。
「第1電源系の低電位側電源」は、グランドVG1に該当する。
「第2電源系の高電位側電源」は、高電位側電源Vcc2に該当する。
「第2電源系の低電位側電源」は、グランドVG2に該当する。
「第2MOSトランジスタ」は、第1実施形態ではNMOSトランジスタMN2に該当し、第2実施形態ではPMOSトランジスタMP12に該当する。
「第1の第2回路ブロック」は、第2回路ブロック12に該当する。
「第2の第2回路ブロック」は、第2回路ブロック22に該当する。
「第1NMOSトランジスタ」は、NMOSトランジスタMN3に該当する。
「第2NMOSトランジスタ」は、NMOSトランジスタMN2に該当する。
「第1PMOSトランジスタ」は、PMOSトランジスタMP13に該当する。
「第2PMOSトランジスタ」は、PMOSトランジスタMP12に該当する。
「第1バイアス回路」は、バイアス回路17に該当する。
「第1比較回路」は、比較回路18に該当する。
「第2バイアス回路」は、バイアス回路27に該当する。
「第2比較回路」は、比較回路28に該当する。
「第1出力固定回路」は、抵抗R1,R2に該当する。
「第2出力固定回路」は、抵抗R3,R4に該当する。
「第1被伝送信号」は、被伝送信号VFaに該当する。
「第2被伝送信号」は、被伝送信号VFbに該当する。
「第2被伝送信号の論理レベルを反転した信号」は、被伝送信号バーVFbに該当する。
「第1電源系の高電位側電源」は、高電位側電源Vcc1に該当する。
「第1電源系の低電位側電源」は、グランドVG1に該当する。
「第2電源系の高電位側電源」は、高電位側電源Vcc2に該当する。
「第2電源系の低電位側電源」は、グランドVG2に該当する。
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
<第1実施形態>
図1は、第1実施形態の伝送装置10の要部構成を示す回路図である。
伝送装置10は、第1電源系を有する第1回路ブロック11から第2電源系を有する第2回路ブロック12へ各伝送線13,14を通して伝送信号VAを伝送する。
図1は、第1実施形態の伝送装置10の要部構成を示す回路図である。
伝送装置10は、第1電源系を有する第1回路ブロック11から第2電源系を有する第2回路ブロック12へ各伝送線13,14を通して伝送信号VAを伝送する。
第1回路ブロック11は、第1出力回路15および第2出力回路16を備えており、高電位側電源Vcc1、低電位側電源としてのグランドVG1、第1伝送線13、第2伝送線14に接続されている。
第1電源系は高電位側電源Vcc1およびグランドVG1から構成され、第1回路ブロック11内に備えられた各回路には第1電源系から直流電源が供給されている。
尚、高電位側電源Vcc1およびグランドVG1は、直流電源(図示略)から供給された直流電圧を降圧または昇圧する電源回路(図示略)に接続されており、その電源回路は非絶縁のリニアレギュレータによって構成されている。
第1電源系は高電位側電源Vcc1およびグランドVG1から構成され、第1回路ブロック11内に備えられた各回路には第1電源系から直流電源が供給されている。
尚、高電位側電源Vcc1およびグランドVG1は、直流電源(図示略)から供給された直流電圧を降圧または昇圧する電源回路(図示略)に接続されており、その電源回路は非絶縁のリニアレギュレータによって構成されている。
第1出力回路15は、非反転バッファ回路によって構成され、各回路ブロック11,12間を結ぶ第1伝送線13に対して、伝送信号(送信データ信号)VAの非反転信号である出力信号VBを出力する。
第2出力回路16は、反転バッファ回路(インバータ回路)によって構成され、各回路ブロック11,12間を結ぶ第2伝送線14に対して、伝送信号VAの反転信号である出力信号VCを出力する。
尚、伝送信号VAは、第1回路ブロック11内に備えられた信号生成回路(図示略)によって生成される。
第2出力回路16は、反転バッファ回路(インバータ回路)によって構成され、各回路ブロック11,12間を結ぶ第2伝送線14に対して、伝送信号VAの反転信号である出力信号VCを出力する。
尚、伝送信号VAは、第1回路ブロック11内に備えられた信号生成回路(図示略)によって生成される。
第2回路ブロック12は、バイアス回路17、比較回路(コンパレータ)18、NMOSトランジスタMN2,MN3を備えており、高電位側電源Vcc2、低電位側電源としてのグランドVG2、第1伝送線13、第2伝送線14に接続されている。
第2電源系は高電位側電源Vcc2およびグランドVG2から構成され、第2回路ブロック12内に備えられた各回路には第2電源系から直流電源が供給されている。
尚、高電位側電源Vcc2およびグランドVG2は、直流電源(図示略)から供給された直流電圧を降圧または昇圧する電源回路(図示略)に接続されており、その電源回路は非絶縁のリニアレギュレータによって構成されている。
第2電源系は高電位側電源Vcc2およびグランドVG2から構成され、第2回路ブロック12内に備えられた各回路には第2電源系から直流電源が供給されている。
尚、高電位側電源Vcc2およびグランドVG2は、直流電源(図示略)から供給された直流電圧を降圧または昇圧する電源回路(図示略)に接続されており、その電源回路は非絶縁のリニアレギュレータによって構成されている。
第1電源系と第2電源系は異なり、第1電源系を構成する高電位側電源Vcc1およびグランドVG1と、第2電源系を構成する高電位側電源Vcc2およびグランドVG2とは互いに絶縁されている。
ちなみに、各電源系にそれぞれ備えられた前記電源回路に直流電圧を供給する直流電源は共通にしてもよく、例えば、1個のバッテリから各電源系に直流電圧を供給してもよい。
尚、説明を分かりやすくするため、高電位側電源Vcc1,Vcc2の電圧(電源電圧)の符号をそれぞれ「Vcc1」「Vcc2」と表記する。
第1実施形態において、電源電圧Vcc1は電源電圧Vcc2以上の高い電圧値に設定されている(Vcc1≧Vcc2)。
ちなみに、各電源系にそれぞれ備えられた前記電源回路に直流電圧を供給する直流電源は共通にしてもよく、例えば、1個のバッテリから各電源系に直流電圧を供給してもよい。
尚、説明を分かりやすくするため、高電位側電源Vcc1,Vcc2の電圧(電源電圧)の符号をそれぞれ「Vcc1」「Vcc2」と表記する。
第1実施形態において、電源電圧Vcc1は電源電圧Vcc2以上の高い電圧値に設定されている(Vcc1≧Vcc2)。
バイアス回路17は、NMOSトランジスタMN1,MN6〜MN9および定電流源TCaから構成されている。
比較回路18は、PMOSトランジスタMP1,MP2,MP3およびNMOSトランジスタMN4,MN5,MN7,MN9から構成されている。
比較回路18は、PMOSトランジスタMP1,MP2,MP3およびNMOSトランジスタMN4,MN5,MN7,MN9から構成されている。
各トランジスタMN1,MN6〜MN9のソースはグランドVG2に接続され、トランジスタMN1のゲートは各トランジスタMN6〜MN9のゲートに接続されている。
トランジスタMN1はゲートとドレインを結合(接続)したダイオード接続にされており、そのゲートおよびドレインは定電流源TCaを介して高電位側電源Vcc2に接続されている。
定電流源TCaはトランジスタMN1のソース・ドレイン経路に一定電流を供給する。
トランジスタMN1はゲートとドレインを結合(接続)したダイオード接続にされており、そのゲートおよびドレインは定電流源TCaを介して高電位側電源Vcc2に接続されている。
定電流源TCaはトランジスタMN1のソース・ドレイン経路に一定電流を供給する。
このように、各トランジスタMN1,MN6〜MN9は、入力側トランジスタMN1を共通とする四連出力形のワイドラー型カレントミラー回路を構成している。
そのため、各トランジスタMN6〜MN9のドレイン電流は、入力側トランジスタMN1と出力側トランジスタMN6〜MN9のトランジスタサイズの比に応じた電流値になる。
そのため、各トランジスタMN6〜MN9のドレイン電流は、入力側トランジスタMN1と出力側トランジスタMN6〜MN9のトランジスタサイズの比に応じた電流値になる。
比較回路18は、各トランジスタMN4,MN5,MN7,MP1,MP2から構成された不平衡型の差動入力回路(差動増幅回路)と、各トランジスタMP3,MN9から構成されたCMOS型バッファ回路(CMOS型出力回路)とを備えている。
差動入力トランジスタMN4のゲートは、比較回路18(差動入力回路)の反転入力端子として機能し、トランジスタMN2のソース・ドレイン経路を介して高電位側電源Vcc2に接続されると共に、トランジスタMN6のドレイン・ソース経路を介してグランドVG2に接続されている。
差動入力トランジスタMN5のゲートは、比較回路18(差動入力回路)の非反転入力端子として機能し、トランジスタMN3のソース・ドレイン経路を介して高電位側電源Vcc2に接続されると共に、トランジスタMN8のドレイン・ソース経路を介してグランドVG2に接続されている。
差動入力トランジスタMN5のドレインは、差動入力回路の出力端子として機能する。
差動入力トランジスタMN5のゲートは、比較回路18(差動入力回路)の非反転入力端子として機能し、トランジスタMN3のソース・ドレイン経路を介して高電位側電源Vcc2に接続されると共に、トランジスタMN8のドレイン・ソース経路を介してグランドVG2に接続されている。
差動入力トランジスタMN5のドレインは、差動入力回路の出力端子として機能する。
各トランジスタMN4,MN5のソースは、トランジスタMN7のドレイン・ソース経路を介してグランドVG2に接続されている。
トランジスタMN7は、各トランジスタMN4,MN5のソース・ドレイン経路に一定電流を供給する定電流源(ソース電流源、テール電流源)として機能する。
トランジスタMN7は、各トランジスタMN4,MN5のソース・ドレイン経路に一定電流を供給する定電流源(ソース電流源、テール電流源)として機能する。
各トランジスタMP1,MP2は、ワイドラー型のカレントミラー回路を構成し、そのカレントミラー回路は各トランジスタMN4,MN5の能動負荷として機能する。
各トランジスタMP1,MP2のソースは高電位側電源Vcc2に接続されて電源電圧Vcc2が印加され、入力側トランジスタMP1のゲートは出力側トランジスタMP2のゲートに接続(結合)されている。
入力側トランジスタMP1はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインはトランジスタMN4のドレインに接続されている。
出力側トランジスタMP2のドレインは、トランジスタMN5のドレインに接続されている。
尚、各トランジスタMN4,MN5は同一トランジスタサイズで同一特性であり、各トランジスタMP1,MP2は同一トランジスタサイズである。
各トランジスタMP1,MP2のソースは高電位側電源Vcc2に接続されて電源電圧Vcc2が印加され、入力側トランジスタMP1のゲートは出力側トランジスタMP2のゲートに接続(結合)されている。
入力側トランジスタMP1はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインはトランジスタMN4のドレインに接続されている。
出力側トランジスタMP2のドレインは、トランジスタMN5のドレインに接続されている。
尚、各トランジスタMN4,MN5は同一トランジスタサイズで同一特性であり、各トランジスタMP1,MP2は同一トランジスタサイズである。
各トランジスタMP3,MN9は直列接続され、トランジスタMN9のソースはグランドVG2に接続され、トランジスタMP3のソースは高電位側電源Vcc2に接続されて電源電圧Vcc2が印加されている。
トランジスタMP3のゲートは、CMOS型バッファ回路の入力端子として機能し、差動入力回路の出力端子として機能するトランジスタMN5のドレインに接続されている。
トランジスタMN9は、トランジスタMP3のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタMP3の負荷としても機能する。
各トランジスタMP3,MN9のドレインは、CMOS型バッファ回路の出力端子として機能し、各トランジスタMP3,MN9のドレイン電圧が比較回路18の出力信号である被伝送信号VFaの電圧値となる。
トランジスタMP3のゲートは、CMOS型バッファ回路の入力端子として機能し、差動入力回路の出力端子として機能するトランジスタMN5のドレインに接続されている。
トランジスタMN9は、トランジスタMP3のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタMP3の負荷としても機能する。
各トランジスタMP3,MN9のドレインは、CMOS型バッファ回路の出力端子として機能し、各トランジスタMP3,MN9のドレイン電圧が比較回路18の出力信号である被伝送信号VFaの電圧値となる。
トランジスタMN2のゲートは第2伝送線14に接続されており、トランジスタMN2のゲートには第2伝送線14を介して第2出力回路16の出力信号VCが印加されている。
トランジスタMN3のゲートは第1伝送線13に接続されており、トランジスタMN3のゲートには第1伝送線13を介して第1出力回路15の出力信号VBが印加されている。
トランジスタMN3のゲートは第1伝送線13に接続されており、トランジスタMN3のゲートには第1伝送線13を介して第1出力回路15の出力信号VBが印加されている。
トランジスタMN6は、トランジスタMN2のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタMN2の負荷としても機能する。
トランジスタMN8は、トランジスタMN3のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタMN3の負荷としても機能する。
すなわち、バイアス回路17を構成する各トランジスタMN1,MN6,MN8は、各トランジスタMN2,MN3にそれぞれ一定のドレイン電流を流すように動作する。
トランジスタMN8は、トランジスタMN3のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタMN3の負荷としても機能する。
すなわち、バイアス回路17を構成する各トランジスタMN1,MN6,MN8は、各トランジスタMN2,MN3にそれぞれ一定のドレイン電流を流すように動作する。
[第1実施形態の作用・効果]
第1出力回路15の出力信号VBは伝送信号VAの非反転信号であり、その出力信号VBは第1伝送線13を通してトランジスタMN3のゲートに印加される。
また、第2出力回路16の出力信号VCは伝送信号VAの反転信号であり、その出力信号VCは第2伝送線14を通してトランジスタMN2のゲートに印加される。
第1出力回路15の出力信号VBは伝送信号VAの非反転信号であり、その出力信号VBは第1伝送線13を通してトランジスタMN3のゲートに印加される。
また、第2出力回路16の出力信号VCは伝送信号VAの反転信号であり、その出力信号VCは第2伝送線14を通してトランジスタMN2のゲートに印加される。
トランジスタMN2のドレインは高電位側電源Vcc2に接続され、トランジスタMN2のソースは定電流源として機能するトランジスタMN6に接続されているため、トランジスタMN2のドレイン電流は一定値に保持される。
そのため、トランジスタMN2のインピーダンスは出力信号VCに応じて変化し、トランジスタMN2のソース電圧は出力信号VCに応じた電圧値になる。
そのため、トランジスタMN2のインピーダンスは出力信号VCに応じて変化し、トランジスタMN2のソース電圧は出力信号VCに応じた電圧値になる。
トランジスタMN3のドレインは高電位側電源Vcc2に接続され、トランジスタMN3のソースは定電流源として機能するトランジスタMN8に接続されているため、トランジスタMN3のドレイン電流は一定値に保持される。
そのため、トランジスタMN3のインピーダンスは出力信号VBに応じて変化し、トランジスタMN3のソース電圧は出力信号VBに応じた電圧値になる。
そのため、トランジスタMN3のインピーダンスは出力信号VBに応じて変化し、トランジスタMN3のソース電圧は出力信号VBに応じた電圧値になる。
比較回路18を構成する差動入力回路は、各差動入力トランジスタMN4,MN5を備えている。
差動入力回路の反転入力端子として機能する差動入力トランジスタMN4のゲートは、トランジスタMN2のソースに接続されている。そのため、差動入力トランジスタMN4のゲートには、出力信号VCに応じた電圧値であるトランジスタMN2のソース電圧が印加される。
また、差動入力回路の非反転入力端子として機能する差動入力トランジスタMN5のゲートは、トランジスタMN3のソースに接続されている。そのため、差動入力トランジスタMN5のゲートには、出力信号VBに応じた電圧値であるトランジスタMN3のソース電圧が印加される。
従って、差動入力回路は各出力信号VB,VCの電圧値の差分を増幅(差動増幅)し、差動入力回路の出力電圧であるトランジスタMN5のドレイン電圧は、各出力信号VB,VCの差分に対応した電圧値になる。
差動入力回路の反転入力端子として機能する差動入力トランジスタMN4のゲートは、トランジスタMN2のソースに接続されている。そのため、差動入力トランジスタMN4のゲートには、出力信号VCに応じた電圧値であるトランジスタMN2のソース電圧が印加される。
また、差動入力回路の非反転入力端子として機能する差動入力トランジスタMN5のゲートは、トランジスタMN3のソースに接続されている。そのため、差動入力トランジスタMN5のゲートには、出力信号VBに応じた電圧値であるトランジスタMN3のソース電圧が印加される。
従って、差動入力回路は各出力信号VB,VCの電圧値の差分を増幅(差動増幅)し、差動入力回路の出力電圧であるトランジスタMN5のドレイン電圧は、各出力信号VB,VCの差分に対応した電圧値になる。
比較回路18を構成するCMOS型バッファ回路は、各トランジスタMP3,MN9を備えており、トランジスタMP3のゲートはトランジスタMN5のドレインに接続されている。
そのため、CMOS型バッファ回路は反転増幅器として機能し、差動入力回路の出力電圧であるトランジスタMN5のドレイン電圧を反転増幅する。その反転増幅された電圧信号は、各トランジスタMP3,MN9のドレインから比較回路18の出力信号である被伝送信号VFaとして出力される。
すなわち、比較回路18は、各出力信号VB,VCの電圧値を比較し、その比較結果である被伝送信号VFaを出力する。
そのため、CMOS型バッファ回路は反転増幅器として機能し、差動入力回路の出力電圧であるトランジスタMN5のドレイン電圧を反転増幅する。その反転増幅された電圧信号は、各トランジスタMP3,MN9のドレインから比較回路18の出力信号である被伝送信号VFaとして出力される。
すなわち、比較回路18は、各出力信号VB,VCの電圧値を比較し、その比較結果である被伝送信号VFaを出力する。
以上詳述したように、第1実施形態の伝送装置10では、第1回路ブロック11と第2回路ブロック12とをNMOSトランジスタMN2,MN3を介して接続することにより、各回路ブロック11,12を直流的に分離できる。
そして、第1回路ブロック11が各伝送線13,14にそれぞれ伝送信号VAの非反転信号(出力信号VB)と反転信号(出力信号VC)を出力すると、各信号VB,VCがそれぞれ各トランジスタMN3,MN2のゲートに印加され、各信号VB,VCの電圧値に応じた各トランジスタMN3,MN2のソース電圧が、第2回路ブロック12に備えられた比較回路18に入力される。
そして、第1回路ブロック11が各伝送線13,14にそれぞれ伝送信号VAの非反転信号(出力信号VB)と反転信号(出力信号VC)を出力すると、各信号VB,VCがそれぞれ各トランジスタMN3,MN2のゲートに印加され、各信号VB,VCの電圧値に応じた各トランジスタMN3,MN2のソース電圧が、第2回路ブロック12に備えられた比較回路18に入力される。
比較回路18は各トランジスタMN3,MN2のソース電圧を比較して被伝送信号VFaを出力するが、この被伝送信号VFaの論理レベルは伝送信号VAの論理レベルと同じになる。
従って、第1実施形態の伝送装置10によれば、互いに異なる電源系を有して絶縁された各回路ブロック11,12の間で、第1回路ブロック11から第2回路ブロック12へ伝送信号VAを伝送(伝達)することができる。
従って、第1実施形態の伝送装置10によれば、互いに異なる電源系を有して絶縁された各回路ブロック11,12の間で、第1回路ブロック11から第2回路ブロック12へ伝送信号VAを伝送(伝達)することができる。
そして、第1実施形態の伝送装置10では、特許文献1のように抵抗から成るインピーダンス素子を用いないため、前記問題点1を解決できる。
すなわち、第1実施形態の伝送装置10では、第1回路ブロック11が有する第1電源系の高電位側電源Vcc1とグランドVG1の間のインピーダンスと、第2回路ブロック12が有する第2電源系の高電位側電源Vcc2とグランドVG2の間のインピーダンスとに差が発生せず、この差が発生源となるコモンモード電圧を低減することができる。
すなわち、第1実施形態の伝送装置10では、第1回路ブロック11が有する第1電源系の高電位側電源Vcc1とグランドVG1の間のインピーダンスと、第2回路ブロック12が有する第2電源系の高電位側電源Vcc2とグランドVG2の間のインピーダンスとに差が発生せず、この差が発生源となるコモンモード電圧を低減することができる。
また、第1実施形態の伝送装置10では、比較回路18の入力段がMOSトランジスタMN4,MN5で構成されているが、特許文献1のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点2を解決できる。
ところで、第1実施形態の伝送装置10では、比較回路18がMOSトランジスタMN4,MN5,MN7,MN9,MP1,MP2,MP3によって構成されており、MOSトランジスタの動作速度はバイポーラトランジスタに比べて速いため、比較回路18をバイポーラトランジスタで構成した場合に比べて、比較回路18の動作速度を速くすることが可能になり、各出力信号VB,VCが入力されてから被伝送信号VFaが出力されるまでの信号遅延を小さくできる。
尚、第1実施形態の伝送装置10において、比較回路18をバイポーラトランジスタで構成した場合には、特許文献1のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点3を解決できる。
このように、第1実施形態によれば、電源電圧Vcc1が電源電圧Vcc2以上の高い電圧値(Vcc1≧Vcc2)に設定された異なる電源系を有する各回路ブロック11,12において、各回路ブロック11,12の相互間で伝送線13,14を通して伝送信号VAを正常に伝送することが可能な伝送装置10を提供できる。
<第2実施形態>
図2は、第2実施形態の伝送装置20の要部構成を示す回路図である。
伝送装置20は、第1電源系を有する第1回路ブロック11から第2電源系を有する第2回路ブロック22へ各伝送線13,14を通して伝送信号VAを伝送する。
図2は、第2実施形態の伝送装置20の要部構成を示す回路図である。
伝送装置20は、第1電源系を有する第1回路ブロック11から第2電源系を有する第2回路ブロック22へ各伝送線13,14を通して伝送信号VAを伝送する。
第2回路ブロック22は、バイアス回路27、比較回路28、PMOSトランジスタMP12,MP13を備えており、高電位側電源Vcc2、低電位側電源としてのグランドVG2、第1伝送線13、第2伝送線14に接続されている。
第2電源系は高電位側電源Vcc2およびグランドVG2から構成され、第2回路ブロック22内に備えられた各回路には第2電源系から直流電源が供給されている。
第2電源系は高電位側電源Vcc2およびグランドVG2から構成され、第2回路ブロック22内に備えられた各回路には第2電源系から直流電源が供給されている。
第2実施形態において、電源電圧Vcc2は電源電圧Vcc1以上の高い電圧値に設定されている(Vcc2≧Vcc1)。
バイアス回路27は、PMOSトランジスタMP11,MP16〜MP19および定電流源TCbから構成されている。
比較回路28は、NMOSトランジスタMN11,MN12,MN13およびPMOSトランジスタMP14,MP15,MP17,MP19から構成されている。
比較回路28は、NMOSトランジスタMN11,MN12,MN13およびPMOSトランジスタMP14,MP15,MP17,MP19から構成されている。
各トランジスタMP11,MP16〜MP19のソースは高電位側電源Vcc2に接続されて電源電圧Vcc2が印加され、トランジスタMP11のゲートは各トランジスタMP16〜MP19のゲートに接続されている。
トランジスタMP11はゲートとドレインを結合(接続)したダイオード接続にされており、そのゲートおよびドレインは定電流源TCbを介してグランドVG2に接続されている。
定電流源TCbはトランジスタMP11のソース・ドレイン経路に一定電流を供給する。
トランジスタMP11はゲートとドレインを結合(接続)したダイオード接続にされており、そのゲートおよびドレインは定電流源TCbを介してグランドVG2に接続されている。
定電流源TCbはトランジスタMP11のソース・ドレイン経路に一定電流を供給する。
このように、各トランジスタMP11,MP16〜MP19は、入力側トランジスタMP11を共通とする四連出力形のワイドラー型カレントミラー回路を構成している。
そのため、各トランジスタMP16〜MP19のドレイン電流は、入力側トランジスタMP11と出力側トランジスタMP16〜MP19のトランジスタサイズの比に応じた電流値になる。
そのため、各トランジスタMP16〜MP19のドレイン電流は、入力側トランジスタMP11と出力側トランジスタMP16〜MP19のトランジスタサイズの比に応じた電流値になる。
比較回路28は、各トランジスタMP14,MP15,MP17,MN11,MN12から構成された不平衡型の差動入力回路と、各トランジスタMN13,MP19から構成されたCMOS型バッファ回路とを備えている。
差動入力トランジスタMP14のゲートは、比較回路28(差動入力回路)の反転入力端子として機能し、トランジスタMP12のソース・ドレイン経路を介してグランドVG2に接続されると共に、トランジスタMP16のドレイン・ソース経路を介して高電位側電源Vcc2に接続されている。
差動入力トランジスタMP15のゲートは、比較回路28(差動入力回路)の非反転入力端子として機能し、トランジスタMP13のソース・ドレイン経路を介してグランドVG2に接続されると共に、トランジスタMP18のドレイン・ソース経路を介して高電位側電源Vcc2に接続されている。
差動入力トランジスタMP15のドレインは、差動入力回路の出力端子として機能する。
差動入力トランジスタMP15のゲートは、比較回路28(差動入力回路)の非反転入力端子として機能し、トランジスタMP13のソース・ドレイン経路を介してグランドVG2に接続されると共に、トランジスタMP18のドレイン・ソース経路を介して高電位側電源Vcc2に接続されている。
差動入力トランジスタMP15のドレインは、差動入力回路の出力端子として機能する。
各トランジスタMP14,MP15のソースは、トランジスタMP17のドレイン・ソース経路を介して高電位側電源Vcc2に接続されている。
トランジスタMP17は、各トランジスタMP14,MP15のソース・ドレイン経路に一定電流を供給する定電流源として機能する。
トランジスタMP17は、各トランジスタMP14,MP15のソース・ドレイン経路に一定電流を供給する定電流源として機能する。
各トランジスタMN11,MN12は、ワイドラー型のカレントミラー回路を構成し、そのカレントミラー回路は各トランジスタMP14,MP15の能動負荷として機能する。
各トランジスタMN11,MN12のソースはグランドVG2に接続され、入力側トランジスタMN11のゲートは出力側トランジスタMN12のゲートに接続(結合)されている。
入力側トランジスタMN11はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインはトランジスタMP14のドレインに接続されている。
出力側トランジスタMN12のドレインは、トランジスタMP15のドレインに接続されている。
尚、各トランジスタMP14,MP15は同一トランジスタサイズで同一特性であり、各トランジスタMN11,MN12は同一トランジスタサイズである。
各トランジスタMN11,MN12のソースはグランドVG2に接続され、入力側トランジスタMN11のゲートは出力側トランジスタMN12のゲートに接続(結合)されている。
入力側トランジスタMN11はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインはトランジスタMP14のドレインに接続されている。
出力側トランジスタMN12のドレインは、トランジスタMP15のドレインに接続されている。
尚、各トランジスタMP14,MP15は同一トランジスタサイズで同一特性であり、各トランジスタMN11,MN12は同一トランジスタサイズである。
各トランジスタMN13,MP19は直列接続され、トランジスタMP19のソースは高電位側電源Vcc2に接続されて電源電圧Vcc2が印加され、トランジスタMN13のソースはグランドVG2に接続されている。
トランジスタMN13のゲートは、CMOS型バッファ回路の入力端子として機能し、差動入力回路の出力端子として機能するトランジスタMP15のドレインに接続されている。
トランジスタMP19は、トランジスタMN13のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタMN13の負荷としても機能する。
各トランジスタMN13,MP19のドレインは、CMOS型バッファ回路の出力端子として機能し、各トランジスタMN13,MP19のドレイン電圧が比較回路28の出力信号である被伝送信号VFbの電圧値となる。
トランジスタMN13のゲートは、CMOS型バッファ回路の入力端子として機能し、差動入力回路の出力端子として機能するトランジスタMP15のドレインに接続されている。
トランジスタMP19は、トランジスタMN13のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタMN13の負荷としても機能する。
各トランジスタMN13,MP19のドレインは、CMOS型バッファ回路の出力端子として機能し、各トランジスタMN13,MP19のドレイン電圧が比較回路28の出力信号である被伝送信号VFbの電圧値となる。
トランジスタMP12のゲートは第2伝送線14に接続されており、トランジスタMP12のゲートには第2伝送線14を介して第2出力回路16の出力信号VCが印加されている。
トランジスタMP13のゲートは第1伝送線13に接続されており、トランジスタMP13のゲートには第1伝送線13を介して第1出力回路15の出力信号VBが印加されている。
トランジスタMP13のゲートは第1伝送線13に接続されており、トランジスタMP13のゲートには第1伝送線13を介して第1出力回路15の出力信号VBが印加されている。
トランジスタMP16は、トランジスタMP12のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタMP12の負荷としても機能する。
トランジスタMP18は、トランジスタMP13のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタMP13の負荷としても機能する。
すなわち、バイアス回路27を構成する各トランジスタMP11,MP16,MP18は、各トランジスタMP12,MP13にそれぞれ一定のドレイン電流を流すように動作する。
トランジスタMP18は、トランジスタMP13のソース・ドレイン経路に一定電流を供給する定電流源として機能すると共に、トランジスタMP13の負荷としても機能する。
すなわち、バイアス回路27を構成する各トランジスタMP11,MP16,MP18は、各トランジスタMP12,MP13にそれぞれ一定のドレイン電流を流すように動作する。
このように、第2実施形態の伝送装置20は、第1実施形態の伝送装置10を構成する各トランジスタの導電型(極性)を逆にして構成したものである。
[第2実施形態の作用・効果]
トランジスタMP12のドレインはグランドVG2に接続され、トランジスタMP12のソースは定電流源として機能するトランジスタMP16に接続されているため、トランジスタMP12のドレイン電流は一定値に保持される。
そのため、トランジスタMP12のインピーダンスは出力信号VCに応じて変化し、トランジスタMP12のソース電圧は出力信号VCに応じた電圧値になる。
トランジスタMP12のドレインはグランドVG2に接続され、トランジスタMP12のソースは定電流源として機能するトランジスタMP16に接続されているため、トランジスタMP12のドレイン電流は一定値に保持される。
そのため、トランジスタMP12のインピーダンスは出力信号VCに応じて変化し、トランジスタMP12のソース電圧は出力信号VCに応じた電圧値になる。
トランジスタMP13のドレインはグランドVG2に接続され、トランジスタMP13のソースは定電流源として機能するトランジスタMP18に接続されているため、トランジスタMP13のドレイン電流は一定値に保持される。
そのため、トランジスタMP13のインピーダンスは出力信号VBに応じて変化し、トランジスタMP13のソース電圧は出力信号VBに応じた電圧値になる。
そのため、トランジスタMP13のインピーダンスは出力信号VBに応じて変化し、トランジスタMP13のソース電圧は出力信号VBに応じた電圧値になる。
比較回路28を構成する差動入力回路は、各差動入力トランジスタMP14,MP15を備えている。
差動入力回路の反転入力端子として機能する差動入力トランジスタMP14のゲートは、トランジスタMP12のソースに接続されている。そのため、差動入力トランジスタMP14のゲートには、出力信号VCに応じた電圧値であるトランジスタMP12のソース電圧が印加される。
また、差動入力回路の非反転入力端子として機能する差動入力トランジスタMP15のゲートは、トランジスタMP13のソースに接続されている。そのため、差動入力トランジスタMP15のゲートには、出力信号VBに応じた電圧値であるトランジスタMP13のソース電圧が印加される。
従って、差動入力回路は各出力信号VB,VCの電圧値の差分を増幅(差動増幅)し、差動入力回路の出力電圧であるトランジスタMP15のドレイン電圧は、各出力信号VB,VCの差分に対応した電圧値になる。
差動入力回路の反転入力端子として機能する差動入力トランジスタMP14のゲートは、トランジスタMP12のソースに接続されている。そのため、差動入力トランジスタMP14のゲートには、出力信号VCに応じた電圧値であるトランジスタMP12のソース電圧が印加される。
また、差動入力回路の非反転入力端子として機能する差動入力トランジスタMP15のゲートは、トランジスタMP13のソースに接続されている。そのため、差動入力トランジスタMP15のゲートには、出力信号VBに応じた電圧値であるトランジスタMP13のソース電圧が印加される。
従って、差動入力回路は各出力信号VB,VCの電圧値の差分を増幅(差動増幅)し、差動入力回路の出力電圧であるトランジスタMP15のドレイン電圧は、各出力信号VB,VCの差分に対応した電圧値になる。
比較回路28を構成するCMOS型バッファ回路は、各トランジスタMN13,MP19を備えており、トランジスタMN13のゲートはトランジスタMP15のドレインに接続されている。
そのため、CMOS型バッファ回路は反転増幅器として機能し、差動入力回路の出力電圧であるトランジスタMP15のドレイン電圧を反転増幅する。その反転増幅された電圧信号は、各トランジスタMN13,MP19のドレインから比較回路28の出力信号である被伝送信号VFbとして出力される。
すなわち、比較回路28は、各出力信号VB,VCの電圧値を比較し、その比較結果である被伝送信号VFbを出力する。
そのため、CMOS型バッファ回路は反転増幅器として機能し、差動入力回路の出力電圧であるトランジスタMP15のドレイン電圧を反転増幅する。その反転増幅された電圧信号は、各トランジスタMN13,MP19のドレインから比較回路28の出力信号である被伝送信号VFbとして出力される。
すなわち、比較回路28は、各出力信号VB,VCの電圧値を比較し、その比較結果である被伝送信号VFbを出力する。
以上詳述したように、第2実施形態の伝送装置20では、第1回路ブロック11と第2回路ブロック22とをPMOSトランジスタMP12,MP13を介して接続することにより、各回路ブロック11,22を直流的に分離できる。
そして、第1回路ブロック11が各伝送線13,14にそれぞれ伝送信号VAの非反転信号(出力信号VB)と反転信号(出力信号VC)を出力すると、各信号VB,VCがそれぞれ各トランジスタMP13,MP12のゲートに印加され、各信号VB,VCの電圧値に応じた各トランジスタMP13,MP12のソース電圧が、第2回路ブロック22に備えられた比較回路28に入力される。
そして、第1回路ブロック11が各伝送線13,14にそれぞれ伝送信号VAの非反転信号(出力信号VB)と反転信号(出力信号VC)を出力すると、各信号VB,VCがそれぞれ各トランジスタMP13,MP12のゲートに印加され、各信号VB,VCの電圧値に応じた各トランジスタMP13,MP12のソース電圧が、第2回路ブロック22に備えられた比較回路28に入力される。
比較回路28は各トランジスタMP13,MP12のソース電圧を比較して被伝送信号VFbを出力するが、この被伝送信号VFbの論理レベルは伝送信号VAの論理レベルと同じになる。
従って、第2実施形態の伝送装置20によれば、互いに異なる電源系を有して絶縁された各回路ブロック11,22の間で、第1回路ブロック11から第2回路ブロック22へ伝送信号VAを伝送(伝達)することができる。
従って、第2実施形態の伝送装置20によれば、互いに異なる電源系を有して絶縁された各回路ブロック11,22の間で、第1回路ブロック11から第2回路ブロック22へ伝送信号VAを伝送(伝達)することができる。
そして、第2実施形態の伝送装置20では、特許文献1のように抵抗から成るインピーダンス素子を用いないため、前記問題点1を解決できる。
すなわち、第2実施形態の伝送装置20では、第1回路ブロック11が有する第1電源系の高電位側電源Vcc1とグランドVG1の間のインピーダンスと、第2回路ブロック22が有する第2電源系の高電位側電源Vcc2とグランドVG2の間のインピーダンスとに差が発生せず、この差が発生源となるコモンモード電圧を低減することができる。
すなわち、第2実施形態の伝送装置20では、第1回路ブロック11が有する第1電源系の高電位側電源Vcc1とグランドVG1の間のインピーダンスと、第2回路ブロック22が有する第2電源系の高電位側電源Vcc2とグランドVG2の間のインピーダンスとに差が発生せず、この差が発生源となるコモンモード電圧を低減することができる。
また、第2実施形態の伝送装置20では、比較回路28の入力段がMOSトランジスタMP14,MP15で構成されているが、特許文献1のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点2を解決できる。
ところで、第2実施形態の伝送装置20では、比較回路28がMOSトランジスタMP14,MP15,MP17,MP19,MN11,MN12,MN13によって構成されており、MOSトランジスタの動作速度はバイポーラトランジスタに比べて速いため、比較回路28をバイポーラトランジスタで構成した場合に比べて、比較回路28の動作速度を速くすることが可能になり、各出力信号VB,VCが入力されてから被伝送信号VFbが出力されるまでの信号遅延を小さくできる。
尚、第2実施形態の伝送装置20において、比較回路28をバイポーラトランジスタで構成した場合には、特許文献1のようにコンデンサから成るインピーダンス素子を用いないため、前記問題点3を解決できる。
このように、第2実施形態によれば、電源電圧Vcc2が電源電圧Vcc1以上の高い電圧値(Vcc2≧Vcc1)に設定された異なる電源系を有する各回路ブロック11,22において、各回路ブロック11,22の相互間で伝送線13,14を通して伝送信号VAを正常に伝送することが可能な伝送装置20を提供できる。
<第3実施形態>
図3は、第3実施形態の伝送装置30の要部構成を示す回路図である。
伝送装置30は、第1回路ブロック11、第2回路ブロック12,22、CMOS型バッファ回路31、OR(論理和演算)回路32から構成されている。
図3は、第3実施形態の伝送装置30の要部構成を示す回路図である。
伝送装置30は、第1回路ブロック11、第2回路ブロック12,22、CMOS型バッファ回路31、OR(論理和演算)回路32から構成されている。
第3実施形態の伝送装置30では、第1実施形態の第2回路ブロック12と第2実施形態の第2回路ブロック22とが並列接続されている。
尚、第3実施形態の第2回路ブロック22では、トランジスタMP12のゲートが第1伝送線13に接続されると共に、トランジスタMP13のゲートが第2伝送線14に接続されている。
そして、伝送装置30は、第1電源系を有する第1回路ブロック11から第2電源系を有する第2回路ブロック12,22に各伝送線13,14を通して伝送信号VAを伝送する。
尚、第3実施形態の第2回路ブロック22では、トランジスタMP12のゲートが第1伝送線13に接続されると共に、トランジスタMP13のゲートが第2伝送線14に接続されている。
そして、伝送装置30は、第1電源系を有する第1回路ブロック11から第2電源系を有する第2回路ブロック12,22に各伝送線13,14を通して伝送信号VAを伝送する。
CMOS型バッファ回路31は、高電位側電源Vcc2とグランドVG2との間に直列接続されたPMOSトランジスタMP4およびNMOSトランジスタMN10から構成され、第2回路ブロック22から出力された被伝送信号VFbの論理レベルを反転して生成した被伝送信号バーVFbを出力する。
OR回路32は、CMOS型バッファ回路31から出力された被伝送信号バーVFbと、第2回路ブロック12から出力された被伝送信号VFaとの論理和をとって被伝送信号VFcを生成する。
OR回路32は、CMOS型バッファ回路31から出力された被伝送信号バーVFbと、第2回路ブロック12から出力された被伝送信号VFaとの論理和をとって被伝送信号VFcを生成する。
尚、第3実施形態の第2回路ブロック12には、各抵抗R1,R2が設けられている。
抵抗R1は、各トランジスタMP1,MP2のゲートと高電位側電源Vcc2との間に接続されている。
抵抗R2は、トランジスタMP3のゲートと高電位側電源Vcc2との間に接続されている。
抵抗R1は、各トランジスタMP1,MP2のゲートと高電位側電源Vcc2との間に接続されている。
抵抗R2は、トランジスタMP3のゲートと高電位側電源Vcc2との間に接続されている。
各抵抗R1,R2は、第2電源系のグランドVG2が第1電源系の高電位側電源Vcc1にショートした場合に、各トランジスタMN4,MN5がオフして被伝送信号VFaが当該ショート前の電圧値に固定されるのを防止し、被伝送信号VFaをローレベルに固定するために設けられている。
被伝送信号VFaをローレベルに固定すれば、OR回路32から出力される被伝送信号VFcの論理レベルは被伝送信号バーVFbの論理レベルと同じになるため、被伝送信号バーVFbを被伝送信号VFcとしてOR回路32から出力できる。
すなわち、第2電源系のグランドVG2が第1電源系の高電位側電源Vcc1にショートした場合には、CMOS型バッファ回路31から出力された被伝送信号バーVFbが、伝送装置30の被伝送信号VFcとして出力される。
被伝送信号VFaをローレベルに固定すれば、OR回路32から出力される被伝送信号VFcの論理レベルは被伝送信号バーVFbの論理レベルと同じになるため、被伝送信号バーVFbを被伝送信号VFcとしてOR回路32から出力できる。
すなわち、第2電源系のグランドVG2が第1電源系の高電位側電源Vcc1にショートした場合には、CMOS型バッファ回路31から出力された被伝送信号バーVFbが、伝送装置30の被伝送信号VFcとして出力される。
また、第3実施形態の第2回路ブロック22には、各抵抗R3,R4が設けられている。
抵抗R3は、各トランジスタMN11,MN12のゲートとグランドVG2との間に接続されている。
抵抗R4は、トランジスタMN13のゲートとグランドVG2との間に接続されている。
抵抗R3は、各トランジスタMN11,MN12のゲートとグランドVG2との間に接続されている。
抵抗R4は、トランジスタMN13のゲートとグランドVG2との間に接続されている。
各抵抗R3,R4は、第2電源系の高電位側電源Vcc2が第1電源系のグランドVG1にショートした場合に、各トランジスタMP14,MP15がオフして被伝送信号VFbが当該ショート前の電圧値に固定されるのを防止し、被伝送信号VFbをハイレベルに固定するために設けられている。
被伝送信号VFbをハイレベルに固定すれば、被伝送信号バーVFbはローレベルに固定され、OR回路32から出力される被伝送信号VFcの論理レベルは被伝送信号VFaの論理レベルと同じになるため、被伝送信号VFaを被伝送信号VFcとしてOR回路32から出力できる。
すなわち、第2電源系の高電位側電源Vcc2が第1電源系のグランドVG1にショートした場合には、第2回路ブロック12から出力された被伝送信号VFaが、伝送装置30の被伝送信号VFcとして出力される。
被伝送信号VFbをハイレベルに固定すれば、被伝送信号バーVFbはローレベルに固定され、OR回路32から出力される被伝送信号VFcの論理レベルは被伝送信号VFaの論理レベルと同じになるため、被伝送信号VFaを被伝送信号VFcとしてOR回路32から出力できる。
すなわち、第2電源系の高電位側電源Vcc2が第1電源系のグランドVG1にショートした場合には、第2回路ブロック12から出力された被伝送信号VFaが、伝送装置30の被伝送信号VFcとして出力される。
従って、第3実施形態の伝送装置30によれば、第2電源系のグランドVG2が第1電源系の高電位側電源Vcc1にショートした場合や、第2電源系の高電位側電源Vcc2が第1電源系のグランドVG1にショートした場合でも、第1回路ブロック11から第2回路ブロック12,22に各伝送線13,14を通して伝送信号VAを正常に伝送することができる。
<別の実施形態>
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
[1]上記各実施形態の伝送装置10,20,30では、低電位側電源としてグランドVG1,VG2が用いられているが、高電位側電源Vcc1,Vcc2の電源電圧Vcc1,Vcc2よりもそれぞれ低い適宜な電源電圧の電源を低電位側電源として用いてもよい。
[2]上記各実施形態では、比較回路18,28全体がMOSトランジスタによって構成されているが、比較回路18,28の入力段だけをMOSトランジスタによって構成したり、比較回路18,28の入力段だけをバイポーラトランジスタによって構成してもよい。
10,20,30…伝送装置
11…第1回路ブロック
12,22…第2回路ブロック
13…第1伝送線
14…第2伝送線
15…第1出力回路
16…第2出力回路
17,27…バイアス回路
18,28…比較回路
32…OR回路
Vcc1…第1電源系の高電位側電源
VG1…第1電源系の低電位側電源としてのグランド
Vcc2…第2電源系の高電位側電源
VG2…第2電源系の低電位側電源としてのグランド
VA…伝送信号
VB…非反転信号としての出力信号
VC…反転信号としての出力信号
VFa,VFb,VFc…被伝送信号
MN2…第2NMOSトランジスタ
MN3…第1NMOSトランジスタ
MP12…第2PMOSトランジスタ
MP13…第1PMOSトランジスタ
11…第1回路ブロック
12,22…第2回路ブロック
13…第1伝送線
14…第2伝送線
15…第1出力回路
16…第2出力回路
17,27…バイアス回路
18,28…比較回路
32…OR回路
Vcc1…第1電源系の高電位側電源
VG1…第1電源系の低電位側電源としてのグランド
Vcc2…第2電源系の高電位側電源
VG2…第2電源系の低電位側電源としてのグランド
VA…伝送信号
VB…非反転信号としての出力信号
VC…反転信号としての出力信号
VFa,VFb,VFc…被伝送信号
MN2…第2NMOSトランジスタ
MN3…第1NMOSトランジスタ
MP12…第2PMOSトランジスタ
MP13…第1PMOSトランジスタ
Claims (4)
- 第1電源系を有する第1回路ブロックから第2電源系を有する第2回路ブロックへ伝送線を通して伝送信号を伝送する伝送装置であって、
前記伝送線は、第1伝送線と第2伝送線から構成され、
前記第1回路ブロックは、前記第1伝送線に対し前記伝送信号の非反転信号を出力する第1出力回路と、前記第2伝送線に対し前記伝送信号の反転信号を出力する第2出力回路とを備え、
前記第2回路ブロックは、第1MOSトランジスタと第2MOSトランジスタとバイアス回路と比較回路とを備え、
前記第1MOSトランジスタのゲートは前記第1伝送線に接続され、前記第1MOSトランジスタのソースは前記比較回路の非反転入力端子に接続され、
前記第2MOSトランジスタのゲートは前記第2伝送線に接続され、前記第2MOSトランジスタのソースは前記比較回路の反転入力端子に接続され、
前記バイアス回路は、前記第1MOSトランジスタと前記第2MOSトランジスタとにそれぞれ一定のドレイン電流を流し、
前記比較回路は、前記第1MOSトランジスタのソース電圧と前記第2MOSトランジスタのソース電圧とを比較し、その比較結果である被伝送信号を出力することを特徴とする伝送装置。 - 請求項1に記載の伝送装置において、
前記第1電源系の電源電圧は、前記第2電源系の電源電圧以上の高い電圧値に設定されており、
前記第1MOSトランジスタおよび前記第2MOSトランジスタは、NMOSトランジスタであることを特徴とする伝送装置。 - 請求項1に記載の伝送装置において、
前記第2電源系の電源電圧は、前記第1電源系の電源電圧以上の高い電圧値に設定されており、
前記第1MOSトランジスタおよび前記第2MOSトランジスタは、PMOSトランジスタであることを特徴とする伝送装置。 - 第1電源系を有する第1回路ブロックから第2電源系を有する第2回路ブロックへ伝送線を通して伝送信号を伝送する伝送装置であって、
前記伝送線は、第1伝送線と第2伝送線から構成され、
前記第1回路ブロックは、前記第1伝送線に対し前記伝送信号の非反転信号を出力する第1出力回路と、前記第2伝送線に対し前記伝送信号の反転信号を出力する第2出力回路とを備え、
前記第2回路ブロックは、第1の第2回路ブロックと第2の第2回路ブロックと論理和演算回路とを備え、
前記第1の第2回路ブロックは、第1NMOSトランジスタと第2NMOSトランジスタと第1バイアス回路と第1比較回路と第1出力固定回路とを備え、
前記第1NMOSトランジスタのゲートは前記第1伝送線に接続され、前記第1NMOSトランジスタのソースは前記第1比較回路の非反転入力端子に接続され、
前記第2NMOSトランジスタのゲートは前記第2伝送線に接続され、前記第2NMOSトランジスタのソースは前記第1比較回路の反転入力端子に接続され、
前記第1バイアス回路は、前記第1NMOSトランジスタと前記第2NMOSトランジスタとにそれぞれ一定のドレイン電流を流し、
前記第1比較回路は、前記第1NMOSトランジスタのソース電圧と前記第2NMOSトランジスタのソース電圧とを比較し、その比較結果である第1被伝送信号を出力し、
前記第1出力固定回路は、第2電源系の低電位側電源が第1電源系の高電位側電源にショートした場合に、第1被伝送信号の論理レベルをローレベルに固定し、
前記第2の第2回路ブロックは、第1PMOSトランジスタと第2PMOSトランジスタと第2バイアス回路と第2比較回路と第2出力固定回路とを備え、
前記第1PMOSトランジスタのゲートは前記第2伝送線に接続され、前記第1PMOSトランジスタのソースは前記第2比較回路の非反転入力端子に接続され、
前記第2PMOSトランジスタのゲートは前記第1伝送線に接続され、前記第2PMOSトランジスタのソースは前記第2比較回路の反転入力端子に接続され、
前記第2バイアス回路は、前記第1PMOSトランジスタと前記第2PMOSトランジスタとにそれぞれ一定のドレイン電流を流し、
前記第2比較回路は、前記第1PMOSトランジスタのソース電圧と前記第2PMOSトランジスタのソース電圧とを比較し、その比較結果である第2被伝送信号を出力し、
前記第2出力固定回路は、第2電源系の高電位側電源が第1電源系の低電位側電源にショートした場合に、第2被伝送信号の論理レベルをハイレベルに固定し、
前記論理和回路は、前記第2被伝送信号の論理レベルを反転した信号と、前記第1被伝送信号との論理和をとって被伝送信号を生成することを特徴とする伝送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007105822A JP2008263501A (ja) | 2007-04-13 | 2007-04-13 | 伝送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007105822A JP2008263501A (ja) | 2007-04-13 | 2007-04-13 | 伝送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008263501A true JP2008263501A (ja) | 2008-10-30 |
Family
ID=39985651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007105822A Pending JP2008263501A (ja) | 2007-04-13 | 2007-04-13 | 伝送装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2008263501A (ja) |
-
2007
- 2007-04-13 JP JP2007105822A patent/JP2008263501A/ja active Pending
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