JP2008258416A - 半導体装置 - Google Patents
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Abstract
【課題】異物の移動を抑え、高感度でプリント配線上の導電性異物を検出することができ、半導体装置出荷後の不良率の増大を抑えることが可能な半導体装置を提供する。
【解決手段】半導体チップと、この半導体チップが載置される基板12と、この基板12上に形成され、一端が半導体チップと接続され、他端が外部配線と接続されるための複数の配線13と、それぞれ基板12上に配線13と並列に配置され、隣接する複数の配線13と電気的に分離された複数の副配線15を備える。
【選択図】図1
【解決手段】半導体チップと、この半導体チップが載置される基板12と、この基板12上に形成され、一端が半導体チップと接続され、他端が外部配線と接続されるための複数の配線13と、それぞれ基板12上に配線13と並列に配置され、隣接する複数の配線13と電気的に分離された複数の副配線15を備える。
【選択図】図1
Description
本発明は、例えばLCD(Liquid Crystal Display)ドライバーなどの半導体チップをCOF(Chip on Film)などのプリント基板に搭載した半導体装置に関する。
パソコン、携帯電話のLCDドライバーなどに用いられる半導体装置のパッケージとして、フィルム上に配線がプリントされたTAB(Tape Automated Bonding)テープが用いられている。
このようなTABテープにおいて、金属性(導電性)異物が配線間を短絡させることにより、配線ショート不良が発生する。そのため、実装後に異物が付着しないように、露出部分を被覆するなどの対策が取られている(例えば特許文献1など参照)。しかしながら、このような手法では、実装前のTABテープの製造工程などに起因する異物には対応できないため、TABテープ上に半導体チップを搭載した後、切断除去される領域に設けられたテスト用パッドを用いて電気的検査を行うことにより、異物の有無を検出している。
しかしながら、異物の大きさや形状、付着する位置、状態などにより、上述のような電気的検査において異物が検出されない場合がある。そして、半導体装置の出荷後に、ハンドリング時、輸送・パネルへの組立て工程などにおいて生ずる機械的なストレス、あるいは駆動時に生ずる電気的ストレスにより、異物が移動・変形し、配線間を短絡させることにより、配線ショート不良となるという問題がある。
近年、液晶画面の大型化、高解像度化に伴い、ドライバー用半導体装置の小型化が進められており、TABテープにおいてもプリントされる配線の狭ピッチ化が要求されている。そのため、これまで広く用いられていたTCP(Tape Carier Package)に替えて、薄いポリイミドなどの基材上に銅などの配線パターンを形成したCOFの適用が進められている。COFにおいては、TCPのように、折り曲げのために設けられるスリットと、スリット部分に設けられ、半導体チップと接続するためのフライングリードを形成する必要がないため、狭ピッチ化が可能である。
このような配線の狭ピッチ化に伴い、これまでより微小な異物でも配線ショート不良が発生し、半導体装置(パッケージ)出荷後の不良率の増大につながっている。そこで、さらなる異物検出感度の向上が要求されている。
特開2001−291737号公報(請求項1など)
本発明は、異物の移動を抑え、高感度でプリント配線上の導電性異物を検出することができ、半導体装置出荷後の不良率の増大を抑えることが可能な半導体装置を提供することを目的とするものである。
本発明の一態様によれば、半導体チップと、この半導体チップが載置される基板と、この基板上に形成され、一端が半導体チップと接続され、他端が外部配線と接続されるための複数の配線と、それぞれ基板上に配線と並列に配置され、隣接する複数の配線と電気的に分離された複数の副配線を備えることを特徴とする半導体装置が提供される。
また、本発明の一態様によれば、半導体チップと、この半導体チップが載置される基板と、この基板上に形成され、一端が半導体チップと接続され、他端が外部配線と接続されるための複数の配線と、それぞれ基板上に配線と並列に配置される複数の副配線と、隣接する配線および副配線と接続され、電気的検査を行うためのテスト用パッドを備えることを特徴とする半導体装置が提供される。
本発明の一態様の半導体装置によれば、異物の移動を抑え、高感度でプリント配線上の導電性異物を検出することができ、半導体装置出荷後の不良率の増大を抑えることが可能となる。
以下本発明の実施形態について、図を参照して説明する。
図1に本実施形態の半導体装置に用いられるCOFテープ11の配線パターンを、図2にその部分拡大図を示す。図に示すように、ポリイミドなどの基材(基板)12上に、Cu層、Sn層が順次形成された金属層パターンが形成されている。金属層パターンにおいて、複数の配線13は、半導体チップとAuバンプなどを介して接続される端部13aよりそれぞれの配線間を広げる方向に引き回され(引き回し部13b)、例えば数10μmピッチとなるところよりそれぞれテスト用パッド14に至るまで平行に形成されている。このような配線が平行となるように配置された領域13cにおいて、各配線間に、配線と平行となるように、配線より幅の狭い副配線15が形成されている。そして、各副配線15はそれぞれ隣接する配線13とテスト用パッド14を介して接続されている。
このような配線パターンが形成されたCOFテープ11上に、図3に示すように半導体チップ16が載置され、配線の端部13aが半導体チップ16に設けられたAuバンプ(図示せず)と接続される。そして、この状態で、電気的検査を行い、隣接するテスト用パッド14間に所定の電圧を印加することにより、短絡の有無を検出する。このとき、例えば、図4に示すように、これまで配線13間を短絡させることがない小さい異物17であっても、配線13と副配線間14を短絡させることから、検出することができる。
そして、LCDなどのデバイスに組み立てられる際に、図5に示すように、破線(A−A’)で切断することにより、テスト用パッド14が除去されるとともに、配線13と副配線14が電気的に分離され、図6に示すような半導体装置が形成される。
このように、配線間にテスト用パッドと接続される副配線を形成することにより、副配線と配線間の短絡も検出することができるため、より小さい異物の検出が可能となる。また、テスト用パッドを除去した後も、配線と副配線間に異物をトラップして移動を抑えることが可能となる。
本実施形態において、2本の配線間に1本の副配線を配置しているが、図7に示すように、2本以上の副配線を配置してもよい。また、これらを併せて配置してもよい。このように配置することにより、異物の検出感度を向上させることが可能となる。
また、副配線は、配線が平行となるように配置された領域において、各配線間に、配線と平行となるように配置されているが、一部が引き回し部13bに配置されていてもよい。この場合は、配線と接触しないように設けられていればよく、必ずしも平行に配置される必要はない。このように配置することにより、引き回し部13bにおける異物の検出感度を向上させることが可能となる。
さらに、副配線を配線より狭い幅としているが、配線の狭ピッチ化を図る上では、配線幅以下であることが好ましい。そして、プロセス上安定して形成することができる範囲で、狭い方が好ましい。
本実施形態において、基板をCOFテープとしたが、COFテープに限定されるものではない。TCPテープなど他のTABテープでも、配線が形成されたフレキシブルプリント基板以外のプリント基板であってもよい。
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
11…COFテープ、12…基材、13…配線、14…テスト用パッド、15…副配線、16…半導体チップ、17…異物
Claims (4)
- 半導体チップと、
この半導体チップが載置される基板と、
この基板上に形成され、一端が前記半導体チップと接続され、他端が外部配線と接続されるための複数の配線と、
それぞれ前記基板上に各前記配線と並列に配置され、隣接する前記複数の配線および前記半導体チップと電気的に分離された複数の副配線を備えることを特徴とする半導体装置。 - 半導体チップと、
この半導体チップが載置される基板と、
この基板上に形成され、前記半導体チップと接続される複数の配線と、
それぞれ前記基板上に各前記配線と並列に配置される複数の副配線と、
隣接する前記配線および前記副配線と接続されるテスト用パッドを備えることを特徴とする半導体装置。 - 各前記配線と、1本の前記副配線または複数の前記副配線が、交互に配置されることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記配線および前記副配線による配置ピッチが実質的に等しいことを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007099348A JP2008258416A (ja) | 2007-04-05 | 2007-04-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007099348A JP2008258416A (ja) | 2007-04-05 | 2007-04-05 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JP2008258416A true JP2008258416A (ja) | 2008-10-23 |
Family
ID=39981688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007099348A Pending JP2008258416A (ja) | 2007-04-05 | 2007-04-05 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2008258416A (ja) |
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2007
- 2007-04-05 JP JP2007099348A patent/JP2008258416A/ja active Pending
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