JP2008242944A - 統合メモリ管理装置及び方法 - Google Patents
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Abstract
【解決手段】本発明の一例である統合メモリ管理装置2は、キャッシュメモリ3をアクセスするための第1論理アドレスを第1物理アドレスに変換しプロセッサ1に備えられる第1アドレス変換手段7と、メインメモリ4をアクセスするための第2論理アドレスを第2物理アドレスに変換しプロセッサ1に備えられる第2アドレス変換手段9と、第1アドレス変換手段7によって第1論理アドレスが第1物理アドレスに変換された場合に、第1物理アドレスに基づいてキャッシュメモリ3に対するアクセスを制御し、第2アドレス変換手段9によって第2論理アドレスが第2物理アドレスに変換された場合に、第2物理アドレスに基づいてメインメモリ4に対するアクセスを制御しプロセッサ1に備えられるキャッシュコントローラ8とを具備する。
【選択図】 図1
Description
本実施の形態においては、MPUにおけるMMU及びキャッシュコントローラに、メインメモリ用のMMUを統合した統合メモリ管理装置について説明する。
本実施の形態においては、上記第1の実施の形態の変形例について説明する。
本実施の形態においては、上記第1又は第2の実施の形態に係る統合メモリ管理装置2,12の適用例に付いて説明する。
Claims (5)
- キャッシュメモリをアクセスするための第1論理アドレスを、第1物理アドレスに変換し、プロセッサに備えられる第1アドレス変換手段と、
メインメモリをアクセスするための第2論理アドレスを、第2物理アドレスに変換し、前記プロセッサに備えられる第2アドレス変換手段と、
前記第1アドレス変換手段によって前記第1論理アドレスが前記第1物理アドレスに変換された場合に、前記第1物理アドレスに基づいて前記キャッシュメモリに対するアクセスを制御し、前記第2アドレス変換手段によって前記第2論理アドレスが前記第2物理アドレスに変換された場合に、前記第2物理アドレスに基づいて前記メインメモリに対するアクセスを制御し、前記プロセッサに備えられるキャッシュコントローラと
を具備する統合メモリ管理装置。 - 請求項1記載の統合メモリ管理装置において、
前記メインメモリに対するアクセス履歴データを格納する履歴格納手段を更に具備し、
前記キャッシュコントローラは、前記履歴格納手段に格納されている前記アクセス履歴データに基づいて、前記メインメモリにおける記憶位置を決定する
ことを特徴とする統合メモリ管理装置。 - 請求項1又は請求項2記載の統合メモリ管理装置において、
前記第2アドレス変換手段は、前記メインメモリに記憶されているアドレス変換テーブルの一部を格納しており、
前記アクセス履歴格納手段は、前記メインメモリに記憶されている書き換え回数データの一部を格納しており、
前記キャッシュコントローラは、前記書き換え回数データにおいて、書き換え回数が所定回数より少ない位置を選択し、選択された位置にデータを記憶するよう制御する
ことを特徴とする統合メモリ管理装置。 - 請求項1乃至請求項3のいずれか1項に記載の統合メモリ管理装置において、
前記第1アドレス変換手段と前記第2アドレス変換手段とを統合した統合アドレス変換手段を具備することを特徴とする統合メモリ管理装置。 - プロセッサに備えられている第1アドレス変換手段によりキャッシュメモリをアクセスするための第1論理アドレスを第1物理アドレスに変換するか、あるいは前記プロセッサ内の第2アドレス変換手段によりメインメモリをアクセスするための第2論理アドレスを第2物理アドレスに変換し、
前記第1アドレス変換手段によって前記第1論理アドレスが前記第1物理アドレスに変換された場合に、前記プロセッサに備えられているキャッシュコントローラにより、前記第1アドレス変換手段によって得られた前記第1物理アドレスに基づいて、前記キャッシュメモリに対するアクセスを制御し、前記第2アドレス変換手段によって前記第2論理アドレスが前記第2物理アドレスに変換された場合に、前記キャッシュコントローラにより、前記第2アドレス変換手段によって得られた前記第2物理アドレスに基づいて、前記メインメモリに対するアクセスを制御する
ことを特徴とする統合メモリ管理方法。
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