JP2008242593A - マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス保護方法 - Google Patents
マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス保護方法 Download PDFInfo
- Publication number
- JP2008242593A JP2008242593A JP2007079160A JP2007079160A JP2008242593A JP 2008242593 A JP2008242593 A JP 2008242593A JP 2007079160 A JP2007079160 A JP 2007079160A JP 2007079160 A JP2007079160 A JP 2007079160A JP 2008242593 A JP2008242593 A JP 2008242593A
- Authority
- JP
- Japan
- Prior art keywords
- access
- unit
- multiprocessor system
- processor element
- protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/468—Specific access rights for resources, e.g. using capability register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1008—Correctness of operation, e.g. memory ordering
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Storage Device Security (AREA)
- Multi Processors (AREA)
Abstract
【解決手段】本発明にかかるマルチプロセッサシステムは、第1プロセッサエレメントPE−A、第2のプロセッサエレメントPE−Bを有し、それぞれが独立してプログラムを実行するマルチプロセッサシステムであって、第1のプロセッサエレメントPE−Aは、プログラムに基づき演算処理を行う中央演算装置CPUaと、第1のプロセッサエレメントPE−Aと第2のプロセッサエレメントPE−Bの間で共有される共有リソース18aと、中央演算装置CPUaが指定するアクセス保護範囲設定値に基づき第2のプロセッサエレメントPE−Bから共有リソース18aへのアクセス要求を制限するガードユニット16aと、を有するものである。
【選択図】図1
Description
以下、図面を参照して本発明の実施の形態について説明する。図1に実施の形態1にかかるマルチプロセッサシステム1のブロック図を示す。図1に示すように、マルチプロセッサシステム1は、第1のプロセッサエレメントPE−Aと第2のプロセッサエレメントPE−Bとがバスを介して接続される。
実施の形態2にかかるマルチプロセッサシステム2のブロック図を図6に示す。図6に示すように、マルチプロセッサシステム2では、第1のプロセッサエレメントPE−A2が共有リソース18aとしてI/Oインタフェース183aを有している。マルチプロセッサシステム2においても、第2のプロセッサエレメントPE−Bの構成は実施の形態1と同じである。
実施の形態3にかかるマルチプロセッサシステム3のブロック図を図7に示す。図7に示すように、マルチプロセッサシステム3では、第1のプロセッサエレメントPE−Aと同じ構成を有する第2のプロセッサエレメントPE−B及び第3のプロセッサエレメントPE−Cを有している。そして、第1のプロセッサエレメントPE−A、第2のプロセッサエレメントPE−B及び第3のプロセッサエレメントPE−Cは、互いにバスを介して接続される。このような場合であっても、カードユニットによって、実施の形態1と同様にシステムの信頼性を向上させることが可能である。
実施の形態4にかかるマルチプロセッサシステム4のブロック図を図8に示す。図8に示すようにマルチプロセッサシステム4は、第2のプロセッサエレメントとしてガードユニット及び共有リソースを有さないコプロセッサ40を使用する。この場合、コプロセッサにて実行されるタスクに異常が発生して、アクセス保護範囲に対してアクセス要求がであっても、第1のプロセッサエレメントPE−Aのガードユニットがこのアクセス要求を無効化する。本実施の形態では、第1のプロセッサエレメントPE−Aがガードユニットを有していることで、第1のプロセッサユニットPE−Aで実行されるタスクを保護される。
11a、11b 制御部
12a、12b 実行部
13a、13b MMU
14a、14b ロード/ストアユニット
16a、16b、16c ガードユニット
17a、17b、17c リソースコントローラ
181a、181b、181c RAM
182a、182b 専用領域
183a I/Oインタフェース
21 保護設定ユニット
22 判定ユニット
221 違反検出器
23 アクセス無効化ユニット
24 レスポンス生成ユニット
25 例外アクセス発生通知ユニット
30 被制御デバイス
40 コプロセッサ
CPUa、CPUb、CPUc 中央演算装置
SEa、SEb、SEc アクセス保護範囲設定値
Ea、Eb、Ec 例外アクセス発生通知
PE−A、PE−B、PE−C プロセッサエレメント
SEL1、SEL2 セレクタ
SWa〜SWc バススイッチ
Claims (21)
- 第1、第2のプロセッサエレメントを有し、前記第1、第2のプロセッサエレメントが独立してプログラムを実行するマルチプロセッサシステムであって、
前記第1のプロセッサエレメントは、
プログラムに基づき演算処理を行う中央演算装置と、
前記第1、第2のプロセッサエレメントの間で共有される共有リソースと、
前記中央演算装置が指定するアクセス保護範囲設定値に基づき前記第2のプロセッサエレメントから前記共有リソースへのアクセス要求を制限するガードユニットと、
を有するマルチプロセッサシステム。 - 前記共有リソースは、メモリであって、前記アクセス保護範囲設定値に基づき設定される前記第1のプロセッサエレメントのための専用領域と前記第1、第2のプロセッサエレメントで共有される共有領域とを有する請求項1に記載のマルチプロセッサシステム。
- 前記共有リソースは、前記アクセス保護範囲設定値に基づきアクセス権が設定される前記第1のプロセッサエレメントのための専用外部インタフェースを有する請求項1に記載のマルチプロセッサシステム。
- 前記ガードユニットは、前記中央演算装置から保護情報設定バスを介して送信される前記アクセス保護範囲設定値を保持する保護設定ユニットと、前記保護設定ユニットに保持されている情報に基づき前記アクセス要求が前記アクセス保護範囲設定値の範囲内か否かを判断する判定ユニットと、を有する請求項1乃至3のいずれか1項に記載のマルチプロセッサシステム。
- 前記保護設定ユニットは、それぞれに異なる設定を保持する複数の設定情報保持レジスタを有し、前記複数の設定情報保持レジスタは、それぞれ保護するアクセス範囲を保持する保護範囲設定レジスタと、前記設定情報保持レジスタの値の有効・無効を示すフラグ値を保持するイネーブルフラグレジスタとを有する請求項4に記載のマルチプロセッサシステム。
- 前記保護設定ユニットは、さらに前記アクセス範囲に対するアクセス属性を保持する保護属性レジスタを有する請求項5に記載のマルチプロセッサシステム。
- 前記判定ユニットは、前記複数の設定情報保持レジスタのうち前記フラグ値が有効を示すレジスタに保持されたアクセス保護範囲設定値に基づき前記アクセス要求を判断し、全ての前記フラグ値が無効を示す場合、前記ガードユニットによるアクセス要求の制限を解除する請求項5に記載のマルチプロセッサシステム。
- 前記ガードユニットは、前記アクセス要求が前記アクセス保護範囲設定値の範囲内であった場合に前記中央演算装置に例外アクセス通知信号を出力する例外アクセス発生通知ユニットを有し、前記例外アクセス発生通知信号は、前記中央演算装置において割り込み処理される請求項1乃至7のいずれか1項に記載のマルチプロセッサシステム。
- 前記ガードユニットは、前記アクセス要求が前記アクセス保護範囲設定値の範囲内であった場合に前記アクセス要求に代えてアクセス無効値を当該第1のプロセッサエレメント内に出力し、前記アクセス要求が前記アクセス保護範囲設定値の範囲外であった場合に前記アクセス要求を通過させる無効化ユニットを有する請求項1乃至8のいずれか1項に記載のマルチプロセッサシステム。
- 前記ガードユニットは、前記アクセス要求が前記アクセス保護範囲設定値の範囲外であった場合に前記共有リソースが出力するレスポンス情報を通過させ、前記アクセス要求が前記アクセス保護範囲設定値の範囲内であった場合にアクセス違反値を前記第2のプロセッサエレメントに対して出力するレスポンス生成ユニットを有する請求項1乃至9のいずれか1項に記載のマルチプロセッサシステム。
- 前記第2のプロセッサエレメントは、前記第1のプロセッサエレメントから前記アクセス違反値が返信された場合、前記中央演算処理装置が実行中の処理にかかわらず前記アクセス違反値に基づく処理を優先的に割り込み処理する請求項10に記載のマルチプロセッサシステム。
- 前記第1のプロセッサエレメントは、前記中央演算装置と、前記共有リソースと、前記ガードユニットとが同一の半導体基板上に形成される請求項1乃至11のいずれか1項に記載のマルチプロセッサシステム。
- 前記第1のプロセッサエレメントと前記第2のプロセッサエレメントとが同一の半導体基板上に形成される請求項1乃至12のいずれか1項に記載のマルチプロセッサシステム。
- 第1、第2のプロセッサエレメントを有し、前記第1、第2のプロセッサエレメントが独立してプログラムを実行するマルチプロセッサシステムにおけるアクセス保護方法であって、
前記第2のプロセッサエレメントは、前記第1のプロセッサエレメントが有する共有リソースに対してアクセス要求を送信し、
前記第1のプロセッサエレメントは、ガードユニットにて前記アクセス要求を受信し、前記アクセス要求が前記第1のプロセッサエレメント内の中央演算装置が指定するアクセス保護範囲設定値の範囲内である場合、
前記第2のプロセッサエレメントに対してアクセス違反値の返信と、
前記アクセス要求の無効化と、
前記中央演算装置に対する例外アクセス発生の通知と、
を行うマルチプロセッサシステムにおけるアクセス保護方法。 - 前記ガードユニットは、前記中央演算装置から保護情報設定バスを介して送信される前記アクセス制限設定値を保持する保護設定ユニットと、前記保護設定ユニットに保持されている情報に基づき前記アクセス要求が前記アクセス制限設定値の範囲内か否かを判断する判定ユニットと、を有する請求項14に記載のマルチプロセッサシステムにおけるアクセス保護方法。
- 前記保護設定ユニットは、それぞれに異なる設定を保持する複数の設定情報保持レジスタを有し、前記複数の設定情報保持レジスタは、それぞれ保護するアクセス範囲を保持する保護範囲設定レジスタと、前記設定情報保持レジスタの値の有効・無効を示すフラグ値を保持するイネーブルフラグレジスタとを有する請求項15に記載のマルチプロセッサシステムにおけるアクセス保護方法。
- 前記保護設定ユニットは、さらに前記アクセス範囲に対するアクセス属性を保持する保護属性レジスタを有する請求項16に記載のマルチプロセッサシステムにおけるアクセス保護方法。
- 前記判定ユニットは、前記複数の設定情報保持レジスタのうち前記フラグ値が有効を示すレジスタに保持されたアクセス保護範囲設定値に基づき前記アクセス要求を判断し、全ての前記フラグ値が無効を示す場合、前記ガードユニットによるアクセス要求の制限を解除する請求項16に記載のマルチプロセッサシステムにおけるアクセス保護方法。
- 前記ガードユニットは、前記アクセス要求が前記アクセス保護範囲設定値の範囲内であった場合に前記中央演算装置に例外アクセス通知信号を出力する例外アクセス発生通知ユニットを有し、前記例外アクセス発生通知信号は、中央演算装置において割り込み処理される請求14乃至18のいずれか1項に記載のマルチプロセッサシステムにおけるアクセス保護方法。
- 前記ガードユニットは、前記アクセス要求が前記アクセス保護範囲設定値の範囲内であった場合にアクセス無効値を出力し、前記アクセス要求が前記アクセス保護範囲設定値の範囲外であった場合に前記アクセス要求を通過させる無効化ユニットを有する請求項14乃至19のいずれか1項に記載のマルチプロセッサシステムにおけるアクセス保護方法。
- 前記ガードユニットは、前記アクセス要求が前記アクセス保護範囲設定値の範囲外であった場合に前記共有リソースが出力するレスポンス情報を通過させ、前記アクセス要求が前記アクセス保護範囲設定値の範囲内であった場合にアクセス違反値を出力するレスポンス生成ユニットを有する請求項14乃至20のいずれか1項に記載のマルチプロセッサシステムにおけるアクセス保護方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007079160A JP5308629B2 (ja) | 2007-03-26 | 2007-03-26 | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス保護方法 |
US12/076,941 US8893142B2 (en) | 2007-03-26 | 2008-03-25 | Multiprocessor system for restricting an access request to a shared resource |
US14/533,870 US20150067277A1 (en) | 2007-03-26 | 2014-11-05 | Multiprocessor system for restricting an access request to a shared resource |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007079160A JP5308629B2 (ja) | 2007-03-26 | 2007-03-26 | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス保護方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013111003A Division JP5651209B2 (ja) | 2013-05-27 | 2013-05-27 | マルチプロセッサシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008242593A true JP2008242593A (ja) | 2008-10-09 |
JP5308629B2 JP5308629B2 (ja) | 2013-10-09 |
Family
ID=39796595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007079160A Active JP5308629B2 (ja) | 2007-03-26 | 2007-03-26 | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス保護方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8893142B2 (ja) |
JP (1) | JP5308629B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010238193A (ja) * | 2009-03-31 | 2010-10-21 | Fujitsu Ltd | 情報処理プログラム、情報処理装置および情報処理方法 |
JP2012238089A (ja) * | 2011-05-10 | 2012-12-06 | Fujitsu Semiconductor Ltd | 集積回路装置、検証装置及び検証方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9037824B2 (en) * | 2009-03-26 | 2015-05-19 | Micron Technology, Inc. | Password accessible microelectronic memory |
US8255723B2 (en) * | 2009-07-24 | 2012-08-28 | Freescale Semiconductor, Inc. | Device having multiple instruction execution modules and a management method |
US20120179898A1 (en) * | 2011-01-10 | 2012-07-12 | Apple Inc. | System and method for enforcing software security through cpu statistics gathered using hardware features |
CN103201750B (zh) * | 2011-09-08 | 2016-12-28 | 松下电器(美国)知识产权公司 | 计算机系统、计算机系统控制方法及集成电路 |
GB2540206B (en) | 2015-07-10 | 2018-02-07 | Advanced Risc Mach Ltd | Apparatus and method for executing instruction using range information associated with a pointer |
DE102015223335A1 (de) * | 2015-11-25 | 2017-06-01 | Robert Bosch Gmbh | Verfahren zum Betreiben eines Mikrocontrollers |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5036041A (ja) * | 1973-07-11 | 1975-04-04 | ||
JPS5164335A (en) * | 1972-09-20 | 1976-06-03 | Hitachi Ltd | shukiokusochihogohoshiki |
JPS61195442A (ja) * | 1985-02-26 | 1986-08-29 | Mitsubishi Electric Corp | 記憶保護装置 |
JPS6231441A (ja) * | 1985-05-10 | 1987-02-10 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 高レベル自己検査式知能i/oコントロ−ラ |
JPH03141446A (ja) * | 1989-10-27 | 1991-06-17 | Hitachi Ltd | メモリ保護回路 |
JPH0695974A (ja) * | 1992-09-10 | 1994-04-08 | Fujitsu Ltd | メモリ保護方式 |
JP2004259298A (ja) * | 2004-04-21 | 2004-09-16 | Toshiba Corp | 仮想記憶管理方法 |
WO2005022301A2 (en) * | 2003-09-02 | 2005-03-10 | Sirf Technology, Inc. | Memory reallocation and sharing in electronic systems |
JP2006323675A (ja) * | 2005-05-19 | 2006-11-30 | Fujitsu Ltd | 情報処理装置、情報処理方法及びコンピュータプログラム |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09297711A (ja) | 1996-05-01 | 1997-11-18 | Mitsubishi Electric Corp | マルチプロセッサシステムにおけるメモリボードの記憶保護装置 |
US5950228A (en) * | 1997-02-03 | 1999-09-07 | Digital Equipment Corporation | Variable-grained memory sharing for clusters of symmetric multi-processors using private and shared state tables |
JP2002032352A (ja) | 2000-07-17 | 2002-01-31 | Mitsubishi Electric Corp | マルチプロセッサシステム |
US7120755B2 (en) * | 2002-01-02 | 2006-10-10 | Intel Corporation | Transfer of cache lines on-chip between processing cores in a multi-core system |
EP1619572A1 (en) * | 2004-07-23 | 2006-01-25 | Texas Instruments Incorporated | System and method of identifying and preventing security violations within a computing system |
-
2007
- 2007-03-26 JP JP2007079160A patent/JP5308629B2/ja active Active
-
2008
- 2008-03-25 US US12/076,941 patent/US8893142B2/en active Active
-
2014
- 2014-11-05 US US14/533,870 patent/US20150067277A1/en not_active Abandoned
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5164335A (en) * | 1972-09-20 | 1976-06-03 | Hitachi Ltd | shukiokusochihogohoshiki |
JPS5036041A (ja) * | 1973-07-11 | 1975-04-04 | ||
JPS61195442A (ja) * | 1985-02-26 | 1986-08-29 | Mitsubishi Electric Corp | 記憶保護装置 |
JPS6231441A (ja) * | 1985-05-10 | 1987-02-10 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 高レベル自己検査式知能i/oコントロ−ラ |
JPH03141446A (ja) * | 1989-10-27 | 1991-06-17 | Hitachi Ltd | メモリ保護回路 |
JPH0695974A (ja) * | 1992-09-10 | 1994-04-08 | Fujitsu Ltd | メモリ保護方式 |
WO2005022301A2 (en) * | 2003-09-02 | 2005-03-10 | Sirf Technology, Inc. | Memory reallocation and sharing in electronic systems |
JP2007513390A (ja) * | 2003-09-02 | 2007-05-24 | サーフ テクノロジー インコーポレイテッド | 電子システムにおけるメモリの再割り当ておよび共有 |
JP2004259298A (ja) * | 2004-04-21 | 2004-09-16 | Toshiba Corp | 仮想記憶管理方法 |
JP2006323675A (ja) * | 2005-05-19 | 2006-11-30 | Fujitsu Ltd | 情報処理装置、情報処理方法及びコンピュータプログラム |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010238193A (ja) * | 2009-03-31 | 2010-10-21 | Fujitsu Ltd | 情報処理プログラム、情報処理装置および情報処理方法 |
JP2012238089A (ja) * | 2011-05-10 | 2012-12-06 | Fujitsu Semiconductor Ltd | 集積回路装置、検証装置及び検証方法 |
Also Published As
Publication number | Publication date |
---|---|
US20150067277A1 (en) | 2015-03-05 |
US8893142B2 (en) | 2014-11-18 |
US20080244608A1 (en) | 2008-10-02 |
JP5308629B2 (ja) | 2013-10-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5308629B2 (ja) | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス保護方法 | |
US10489332B2 (en) | System and method for per-task memory protection for a non-programmable bus master | |
JP5975629B2 (ja) | メモリ保護ユニットおよび記憶素子へのアクセスコントロール方法 | |
EP1977363B1 (en) | Protection system and method of operation therein | |
US20070277023A1 (en) | Method For Switching Over Between At Least Two Operating Modes Of A Processor Unit, As Well Corresponding Processor Unit | |
JP2008518310A (ja) | マルチプロセッサシステム内のメモリユニットを監視する方法および装置 | |
JP2009251967A (ja) | マルチコアシステム | |
JP2020004108A (ja) | 半導体装置、制御システムおよび半導体装置の制御方法 | |
JP2016516228A (ja) | システムオンチップ内のスレーブユニットへの、コントロール下でのアクセス方法および回路装置 | |
WO2015045507A1 (ja) | 車両用制御装置 | |
JP5651209B2 (ja) | マルチプロセッサシステム | |
CN111213144B (zh) | 单芯片系统,用于运行单芯片系统的方法及机动车 | |
JP2010186242A (ja) | 計算機システム | |
JP2011065528A (ja) | マルチプロセッサシステム | |
JP2018067047A (ja) | 制御装置 | |
JP5999216B2 (ja) | データ処理装置 | |
JP2008186212A (ja) | データ処理システム | |
JP2009069963A (ja) | マルチプロセッサシステム | |
JP5699896B2 (ja) | 情報処理装置、異常判定方法 | |
KR20160045699A (ko) | 시간 집약적 명령의 처리 | |
JPH11338833A (ja) | マルチプロセッサ型コントローラ及びスケーラブルコントローラシステム | |
JP2012133458A (ja) | マイコン、リソース割り当て方法 | |
JP6349444B2 (ja) | 車両用制御装置 | |
JP4340669B2 (ja) | 入出力制御装置,入出力制御方法,プロセス制御装置及びプロセス制御方法 | |
JP2005234744A (ja) | マルチプロセッサシステム及び障害処理方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100215 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120718 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121001 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130326 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130527 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130625 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130701 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5308629 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |