JP5651209B2 - マルチプロセッサシステム - Google Patents
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Description
以下、図面を参照して本発明の実施の形態について説明する。図1に実施の形態1にかかるマルチプロセッサシステム1のブロック図を示す。図1に示すように、マルチプロセッサシステム1は、第1のプロセッサエレメントPE−Aと第2のプロセッサエレメントPE−Bとがバスを介して接続される。
実施の形態2にかかるマルチプロセッサシステム2のブロック図を図6に示す。図6に示すように、マルチプロセッサシステム2では、第1のプロセッサエレメントPE−A2が共有リソース18aとしてI/Oインタフェース183aを有している。マルチプロセッサシステム2においても、第2のプロセッサエレメントPE−Bの構成は実施の形態1と同じである。
実施の形態3にかかるマルチプロセッサシステム3のブロック図を図7に示す。図7に示すように、マルチプロセッサシステム3では、第1のプロセッサエレメントPE−Aと同じ構成を有する第2のプロセッサエレメントPE−B及び第3のプロセッサエレメントPE−Cを有している。そして、第1のプロセッサエレメントPE−A、第2のプロセッサエレメントPE−B及び第3のプロセッサエレメントPE−Cは、互いにバスを介して接続される。このような場合であっても、カードユニットによって、実施の形態1と同様にシステムの信頼性を向上させることが可能である。
実施の形態4にかかるマルチプロセッサシステム4のブロック図を図8に示す。図8に示すようにマルチプロセッサシステム4は、第2のプロセッサエレメントとしてガードユニット及び共有リソースを有さないコプロセッサ40を使用する。この場合、コプロセッサにて実行されるタスクに異常が発生して、アクセス保護範囲に対してアクセス要求がであっても、第1のプロセッサエレメントPE−Aのガードユニットがこのアクセス要求を無効化する。本実施の形態では、第1のプロセッサエレメントPE−Aがガードユニットを有していることで、第1のプロセッサユニットPE−Aで実行されるタスクを保護される。
11a、11b 制御部
12a、12b 実行部
13a、13b MMU
14a、14b ロード/ストアユニット
16a、16b、16c ガードユニット
17a、17b、17c リソースコントローラ
181a、181b、181c RAM
182a、182b 専用領域
183a I/Oインタフェース
21 保護設定ユニット
22 判定ユニット
221 違反検出器
23 アクセス無効化ユニット
24 レスポンス生成ユニット
25 例外アクセス発生通知ユニット
30 被制御デバイス
40 コプロセッサ
CPUa、CPUb、CPUc 中央演算装置
SEa、SEb、SEc アクセス保護範囲設定値
Ea、Eb、Ec 例外アクセス発生通知
PE−A、PE−B、PE−C プロセッサエレメント
SEL1、SEL2 セレクタ
SWa〜SWc バススイッチ
Claims (5)
- 第1、第2のプロセッサエレメントを有し、前記第1、第2のプロセッサエレメントが独立してプログラムを実行するマルチプロセッサシステムであって、
前記第1のプロセッサエレメントは、
プログラムに基づき演算処理を行う中央演算装置と、
前記第1、第2のプロセッサエレメントの間で共有される共有リソースと、
前記共有リソースのアクセス保護範囲を設定する保護設定ユニットと、
前記アクセス保護範囲に基づき前記第2のプロセッサエレメントから前記共有リソースへのアクセス要求を制限するガードユニットと、を有し、
前記ガードユニットは、前記アクセス要求が前記アクセス保護範囲内であった場合に前記中央演算装置に例外アクセス発生通知信号を出力し、
前記中央演算装置は、前記例外アクセス発生通知信号が出力された場合は、前記アクセス保護範囲を広げるマルチプロセッサシステム。 - 第1、第2のプロセッサを有するマルチプロセッサシステムであって、
前記第1のプロセッサは、
第1の共有リソースと、
前記第1の共有リソースの第1のアクセス保護範囲を設定する第1の保護設定ユニットと、
前記第1のアクセス保護範囲に基づき前記第2のプロセッサから前記第1の共有リソースへのアクセス要求を制限する第1のガードユニットと、を有し、
前記第2のプロセッサは、
第2の共有リソースと、
前記第2の共有リソースの第2のアクセス保護範囲を設定する第2の保護設定ユニットと、
前記第2のアクセス保護範囲に基づき前記第1のプロセッサから前記第2の共有リソースへのアクセス要求を制限する第2のガードユニットと、を有し、
前記第1のプロセッサは、前記第1のガードユニットが前記第2のプロセッサからのアクセス要求にアクセス違反を検出した場合は、前記第1のアクセス保護範囲を広げ、
前記第2のプロセッサは、前記第2のガードユニットが前記第1のプロセッサからのアクセス要求にアクセス違反を検出した場合は、前記第2のアクセス保護範囲を広げるマルチプロセッサシステム。 - 前記第1のプロセッサは更に第1のリソースコントローラを有し、
前記第1のリソースコントローラは、前記第1のプロセッサからのアクセス要求の対象リソースを判定し、前記第1の共有リソースが対象であった場合は、前記第1の共有リソースに対して前記アクセス要求を処理し、前記第2の共有リソースが対象であった場合は、前記アクセス要求を前記第2のガードユニットに送信する請求項2に記載のマルチプロセッサシステム。 - 前記第2のプロセッサは更に第2のリソースコントローラを有し、
前記第2のリソースコントローラは、前記第2のプロセッサからのアクセス要求の対象リソースを判定し、前記第2の共有リソースが対象であった場合は、前記第2の共有リソースに対して前記アクセス要求を処理し、前記第1の共有リソースが対象であった場合は、前記アクセス要求を前記第1のガードユニットに送信する請求項2又は3に記載のマルチプロセッサシステム。 - 前記第1の共有リソースは、外部デバイスを接続可能な入出力インターフェースを含む請求項2乃至4のいずれか1つに記載のマルチプロセッサシステム。
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JP2013111003A JP5651209B2 (ja) | 2013-05-27 | 2013-05-27 | マルチプロセッサシステム |
Applications Claiming Priority (1)
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JP2013111003A JP5651209B2 (ja) | 2013-05-27 | 2013-05-27 | マルチプロセッサシステム |
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Publications (2)
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JP2013164873A JP2013164873A (ja) | 2013-08-22 |
JP5651209B2 true JP5651209B2 (ja) | 2015-01-07 |
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ID=49176138
Family Applications (1)
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JP2013111003A Active JP5651209B2 (ja) | 2013-05-27 | 2013-05-27 | マルチプロセッサシステム |
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- 2013-05-27 JP JP2013111003A patent/JP5651209B2/ja active Active
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