JP2008235798A - 半導体装置 - Google Patents

Abstract

【課題】ＭＩＳＦＥＴ、容量素子、および抵抗素子などの半導体素子を同一半導体基板上に形成するとき、容量素子の誘電体膜形成時の熱処理により、容量素子下部電極からの不純物が抵抗素子部へ熱拡散することにより、抵抗素子の抵抗値が変化してしまうという問題があった。
【解決手段】本発明の半導体装置の構造は、容量素子を構成する下部電極と抵抗素子との間の導電性材料の間の素子分離膜上に、部分的に凸部または凹部を設けることにより、容量素子の誘電体膜形成時の熱処理により膜中を移動する不純物が近傍の素子に到達せず、抵抗素子の不純物の濃度変化を起こさせない。このような構造によって、所定の抵抗値の抵抗素子を得ることができる。
【選択図】図１

Description

本発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳ型電界効果トランジスタ）、抵抗素子、および容量素子を含む半導体装置を同一半導体基板上に形成する方法に関し、特に抵抗素子を所定の値にすることが可能な半導体装置の構造に関する。

近年、半導体装置の高集積化の要求によって、ＭＩＳＦＥＴ等の能動素子、または抵抗素子や容量素子などの受動素子は、微細化している。それにより、半導体基板上にある程度大きな面積を必要とする容量素子や抵抗素子も半導体基板上に搭載可能となり、必要な素子の全てを半導体基板上に形成する集積回路の開発が盛んになってきた。
特に、容量素子や抵抗素子を半導体基板上に設ける絶縁性領域上に形成する技術が知られている（例えば、特許文献１参照）。

図を用いて説明する。以下、図７は、特許文献１に示した従来技術をその主旨を逸脱しないように配慮しつつ、説明しやすいように書き直した図であって、半導体装置の断面を模式的に示した断面図である。図７において、１はシリコンで構成する半導体基板、２はフィールド絶縁膜などの絶縁性領域である素子分離膜、３はＭＩＳＦＥＴのゲート絶縁膜、４はポリシリコン層、５は誘電体膜である。４０ａ，４０ｂはポリシリコン層に添加した不純物である。この不純物は○印で示している。破線矢印は、不純物の移動を示している。

図７は、容量素子部に容量素子、抵抗素子部に抵抗素子、ＭＩＳＦＥＴ部にＭＩＳＦＥＴを形成する半導体装置の製造工程の途中の状態を示した図である。製造工程が終了して完成する容量素子は、上部電極と下部電極とを対向配置し、それらの間に誘電体層を挟持する構成を有している。下部電極は、ポリシリコン層４の所定の領域に不純物４０ａを添加するとともに、所定の工程でその形状を加工してなる。誘電体層は誘電体膜５を所定の形状に加工する。上部電極は図示しないが、同じく所定の形状に加工する。

抵抗素子は、ポリシリコン層４の所定の領域に不純物４０ｂを添加するとともに、所定の工程でその形状を加工してなる。
ＭＩＳＦＥＴは、ポリシリコン層４を所定の形状に加工してゲート電極を形成するものである。
つまり、容量素子の下部電極と抵抗素子とは、同一のポリシリコン層４で形成している。

特開平１１−５４７００号公報（５頁、図７）

特許文献１に示した従来技術は、容量素子を構成する下部電極と抵抗素子とを同じポリシリコン層で形成しているため、これらを別々に形成することにより製造工程を短縮することができるという利点があるが、発明者が検討したところ、抵抗素子の抵抗値が設計値と異なってしまうことがあるとわかった。

すなわち、誘電体膜５を形成する際に印加する熱によって、不純物４０ａが不純物４０ｂの方向にポリシリコン層４の内部で熱拡散してしまい、その結果、不純物４０ｂの不純
物濃度が変化して抵抗素子の抵抗値が変化してしまうのである。図７においては、不純物４０ａが不純物４０ｂの方向に移動する様子は、破線矢印で示している。

例えば、下部電極となる領域に添加する不純物４０ａの濃度を１×１０¹⁵ａｔｏｍｓ／ｃｍ²、抵抗素子となる領域に添加する不純物４０ｂの濃度を１×１０¹³〜１０¹⁴ａｔｏｍｓ／ｃｍ²とする。抵抗素子となる領域の不純物濃度は、下部電極となる領域の不純物濃度に比べて大変低い。このため、誘電体膜５の形成工程による熱で不純物４０ａが移動して不純物４０ｂの部分まで到達すると、不純物４０ｂの不純物濃度が変わってしまうのである。

このような問題を解決するには、抵抗素子部に形成する抵抗素子の不純物濃度を、この熱拡散を考慮に入れて予め低くしておけばよい。しかしながら、半導体基板上に容量素子と抵抗素子とが一対しかない場合ならばこのような不純物濃度の設定もできるが、それぞれ複数の素子が半導体装置の仕様に応じて自由にレイアウトされている高集積化した近年の半導体装置にあっては、素子の配置場所ごとに不純物濃度を変更しなければならなくなる。これは、素子の場所ごとに不純物を添加する製造工程が必要になるため、現実的ではない。

すなわち、特許文献１に示した従来技術は、設計値通りの抵抗値になるように抵抗素子を製造しようとしても狙い通りの値にはならず、さらに、高集積化した半導体装置には適用できなかった。

本発明は、このような問題を解決するためになされるものであって、抵抗素子とは異なる素子を同一の半導体基板上に混載しても所定の抵抗値を持つ抵抗素子となるような半導体装置の構造を提供するものである。

上記した目的を達するため、本発明の半導体装置の構造は、以下に記した構成を採用するものである。

半導体基板上に異なる構造の複数の素子を混載してなる半導体装置において、素子は、上部電極と下部電極とが対向する構造の容量素子、半導体層を加工して所定の形状にしてなる抵抗素子、ＭＩＳＦＥＴのいずれかであって、半導体基板または半導体基板上に設ける素子分離膜上に備え、
容量素子の下部電極を構成する導電性材料、抵抗素子を構成する導電性材料、ＭＩＳＦＥＴのゲート電極を構成する導電性材料のうちいずれか２つの導電性材料が隣接するとき、それら導電性材料の間の半導体基板内もしくは半導体基板上または素子分離膜内もしくは素子分離膜上に凸部または凹部を設けることを特徴とする。

凸部または凹部は、半導体基板または素子分離膜を加工して形成するとともに、一体で構成することを特徴とする。

凸部または凹部は、その断面がテーパ形状を有していることを特徴とする。

凸部は、導電性材料とは異なる材質であることを特徴とする。

凹部は、導電性材料とは異なる材質で充填されていることを特徴とする。

本発明は、容量素子の下部電極と抵抗素子とを形成する、例えば、ポリシリコン層など
の同一の導電性材料の間の半導体基板内もしくは半導体基板上または素子分離膜内もしくは素子分離膜上に、凸部または凹部を設ける。
このような構造にすることにより、導電性材料は、凸部または凹部に沿って形成されるため、凸部または凹部がない場合に比較して、凸部または凹部の高さの分だけ、容量素子の下部電極となる部分と抵抗素子となる部分の間の導電性材料間の距離を、実質的に長くすることができる。
その結果、誘電体膜を形成する際、高い熱処理を半導体基板全体に加えても、容量素子の下部電極となる部分の高い濃度の不純物は、導電性材料内部を通って低い濃度の不純物を添加された抵抗素子となる部分へ熱拡散により到達することはない。これにより、抵抗素子は、所定の抵抗値を有することができる。

また、凸部または凹部は、その断面をテーパ形状としたり、容量素子の下部電極と抵抗素子とを形成する導電性材料とは異なる材質で構成することもできる。さらに、凹部を導電性材料とは異なる材質で充填してもよい。
そのようにすることによって、容量素子の下部電極と抵抗素子とが近接配置していても、導電性材料の距離を実質的に長くすることができ、導電性材料内部を通って低い濃度の不純物を添加された部分への熱拡散を防ぐことができる。

以下、本発明の半導体装置の実施形態を図面を参照しながら説明する。本実施形態においては、半導体基板をシリコン半導体基板とする例を用いて説明する。

［第１の実施形態の構造の説明：図１（ａ），（ｂ）］
以下、本発明の第１の実施形態を図面を参照しつつ説明する。図１（ａ）および（ｂ）は本発明の半導体装置の形状を模式的に示する断面図である。容量素子部、抵抗素子部、およびＭＩＳＦＥＴ部の配置領域の境界は、説明しやすいように矢印でその領域を示している。
図１（ａ）は容量素子部、抵抗素子部、およびＭＩＳＦＥＴ部の各々の間の素子分離膜に凸部を設ける構造を説明する断面図である。また、図１（ｂ）は容量素子部、抵抗素子部、およびＭＩＳＦＥＴ部の各々の間の素子分離膜に凹部を設ける構造を説明する断面図である。

まず、図１を用いて本発明の半導体装置の構成を説明する。図１（ａ）において、１はシリコンで構成する半導体基板、２はフィールド絶縁膜などの素子分離膜、３はＭＩＳＦＥＴのゲート絶縁膜、４ａは容量素子の下部電極、４ｂは抵抗素子、４ｃはＭＩＳＦＥＴのゲート電極、５は誘電体膜、６ａは容量素子の上部電極、７ａはＭＩＳＦＥＴのソース領域、７ｂはＭＩＳＦＥＴのドレイン領域である。４０ａ、４０ｂ、６０ａはそれぞれ不純物を示し、図中の○印と△印で示している。８は素子分離膜２に設ける凸部である。
また、図１（ｂ）においては、符号１から６０ａまでは図１（ａ）と同様であり、符号９が素子分離膜２に設ける凹部である。

半導体基板１に選択的に設ける素子分離膜２によって素子を形成する領域を決める。もちろん、半導体基板１の上部も素子分離膜２の上部も素子を形成する領域となる。素子分離膜２の上部には、容量素子を形成する容量素子部、抵抗素子を形成する抵抗素子部を設けている。半導体基板１の上部には、ＭＩＳＦＥＴを形成するＭＩＳＦＥＴ部を設けている。

図１に示す構成では、素子分離膜２に凸部８，凹部９を設けており、各々素子分離膜２を加工して形成しており、素子分離膜２と一体となっている。凸部８または凹部９は、容
量素子部と抵抗素子部との間、または抵抗素子部とＭＩＳＦＥＴ部との間に設ける。図１に示す例では、抵抗素子部と隣接する他の素子部の間に２つ設けている。

また、図１に示す例では、凸部８は素子分離膜２の上部に設け、凹部９は素子分離膜２の内部に設けている。
つまり、凸部８，凹部９は、半導体基板１の内部もしくは半導体基板１の上部、または素子分離膜２の内部もしくは素子分離膜２の上部に設ける。

容量素子は、ポリシリコン層を加工してなる上部電極６ａ，下部電極４ａを対向配置し、それらの間に誘電体膜５を挟持する構成を有している。誘電体膜５の誘電率で容量素子の静電容量を決めることができる。

抵抗素子４ｂは、ポリシリコン層を加工してなり、不純物４０ｂを含んでいる。ＭＩＳＦＥＴは、半導体基板１にソース領域７ａとドレイン領域７ｂとを設け、これらの間の半導体基板１の上部にゲート絶縁膜３を設け、その上部にポリシリコン層を加工してなるゲート電極４ｃを設けている。

［第１の実施形態の作用説明：図２（ａ），（ｂ）］
次に、本発明の第１の実施形態の作用を図２を用いて説明する。図２は、本発明の第１の実施形態の製造工程の途中の状態を示する図であり、図１（ａ）は図２（ａ）に、図１（ｂ）は図２（ｂ）にそれぞれ対応している。

図２（ａ），（ｂ）に示すように、半導体基板１上に選択的に所定の厚さの素子分離膜２を形成する。その後、知られているホトリソエッチング方法で素子分離膜２に、図２（ａ）では凸部８、または図２（ｂ）では凹部９を形成する。その後、所定の厚さのゲート絶縁膜３を形成する。もちろん、凸部８または凹部９を形成する前にゲート絶縁膜３を形成してもよい。

その後、素子分離膜２，凸部８もしくは凹部９の上に、ポリシリコン層４を形成する。ポリシリコン層４は、凸部８の上部もしくは凹部９の底部に形成されるのみならず、凸部８，凹部９の側面に沿っても形成される。

その後、容量素子の下部電極となる部分に不純物４０ａを、抵抗素子となる部分に不純物４０ｂを、それぞれ知られているイオン注入方法で添加する。不純物の濃度は、例えば不純物４０ａの濃度を１×１０¹⁵ａｔｏｍｓ／ｃｍ²、不純物４０ｂの濃度を１×１０¹³〜１０¹⁴ａｔｏｍｓ／ｃｍ²とする。
その後、誘電体膜５を、ポリシリコン層４上に形成する。図２（ａ），（ｂ）はここまでの製造工程の状態を模式的に示している。

すでに説明したように、誘電体膜５を形成する際に印加する熱によって、不純物４０ａは不純物４０ｂの方向にポリシリコン層４の内部で熱拡散してしまう。
不純物がポリシリコン層４の内部を熱拡散する距離は、ポリシリコン層４の膜質と不純物濃度とかかる温度によりある値を有するが、ポリシリコン層４は、凸部８および凹部９の側面に沿っても形成されているため、容量素子の下部電極となる部分と抵抗素子となる部分との間のポリシリコン層４の距離は、実質的に長くなる。これは、これら凸部８や凹部９による段差によるためである。これにより不純物の抵抗素子部への熱拡散を阻止することができるのである。

その結果、不純物４０ａは不純物４０ｂの部分へ到達しないため、不純物４０ｂの不純物濃度は変わらず、所定の抵抗値を持つ抵抗素子を作成することができるのである。
図２においては、不純物４０ａが不純物４０ｂの方向に移動する様子は、破線矢印で示している。

［第２の実施例形態の説明：図３（ａ），（ｂ）］
次に、本発明の第２の実施形態を図面を参照しつつ説明する。図３（ａ）および（ｂ）は本発明の半導体装置の形状を模式的に示する断面図である。容量素子部、抵抗素子部、およびＭＩＳＦＥＴ部の配置領域の境界は、説明しやすいように矢印でその領域を示している。

第２の実施形態は、すでに説明した第１の実施形態と同じく凸部８や凹部９を設けるが、その形状が異なっている。図３において、８０は素子分離膜２に設けるテーパ形状を有する凸部、９０は素子分離膜２に設けるテーパ形状を有する凹部である。テーパ形状とは、凸部や凹部の端面が垂直ではなく、一定の角度（傾斜）を有している形状を言う。なお、すでに説明した構成と同じ構成には同じ番号を付与している。

［第２の実施形態の作用説明：図４（ａ），（ｂ）］
次に、本発明の第２の実施形態の作用を図４を用いて説明する。図４は、本発明の第２の実施形態の製造工程の途中の状態を示する図であり、図３（ａ）は図４（ａ）に、図３（ｂ）は図４（ｂ）にそれぞれ対応している。

図４（ａ），（ｂ）に示すように、半導体基板１上に選択的に所定の厚さの素子分離膜２を形成し、その後、知られているホトリソエッチング方法で素子分離膜２に、凸部８０，凹部９０を形成する。その後、所定の厚さのゲート絶縁膜３を形成した後、素子分離膜２，凸部８０もしくは凹部９０の上に、ポリシリコン層４を形成する。ポリシリコン層４は、凸部８０の上部もしくは凹部９０の底部に形成されるのみならず、凸部８０，凹部９０の側面に沿っても形成される。

すでに説明したように、誘電体膜５を形成する際に印加する熱によって、不純物４０ａは不純物４０ｂの方向にポリシリコン層４の内部で熱拡散してしまうが、ポリシリコン層４は、凸部８０および凹部９０の側面に沿っても形成されているため、容量素子の下部電極となる部分と抵抗素子となる部分との間のポリシリコン層４の距離は、実質的に長くなる。これは、これら凸部８０や凹部９０によるテーパ形状に起因するより複雑な段差によるためである。これにより不純物の抵抗素子部への熱拡散を阻止することができるのである。

その結果、不純物４０ａは不純物４０ｂの部分へ到達しないため、不純物４０ｂの不純物濃度は変わらず、所定の抵抗値を持つ抵抗素子を作成することができるのである。
図４においては、図２と同様に不純物４０ａが不純物４０ｂの方向に移動する様子は、破線矢印で示している。

［第３の実施例形態の説明：図５（ａ），（ｂ）］
次に、本発明の第３の実施形態を図面を参照しつつ説明する。図５（ａ）および（ｂ）は本発明の半導体装置の形状を模式的に示する断面図である。容量素子部、抵抗素子部、およびＭＩＳＦＥＴ部の配置領域の境界は、説明しやすいように矢印でその領域を示している。

第３の実施形態は、すでに説明した第１の実施形態や第２の実施形態と同じく素子分離膜２の上部に凸部や凹部を設けるが、構造が異なっている。図５において、８１は素子分
離膜２の上部に設ける凸部、８２は素子分離膜２の上部に設けるテーパ形状を有する凸部である。なお、すでに説明した構成と同じ構成には同じ番号を付与している。

凸部８１，８２は、素子分離膜２とは別体で構成している。容量素子の下部電極となる部分および抵抗素子となる部分を形成する導電性材料とは異なる材質で形成している。この材質は、特に限定しないが銅、チタンなどの金属、窒化膜などの絶縁膜、または、窒化膜や酸化膜の積層膜などで構成することができる。

凸部８１，８２は、素子分離膜２の膜厚や平面形状などに左右されることなく、自由にその形状を決めることができる。このため、素子分離膜２の素子分離能力や絶縁分離能力に影響することないため、設計の自由度を有しつつ、所定の抵抗値を有する抵抗素子を形成することができる。

［第４の実施例形態の説明：図６（ａ），（ｂ）］
次に、本発明の第４の実施形態を図面を参照しつつ説明する。図６（ａ）および（ｂ）は本発明の半導体装置の形状を模式的に示する断面図である。容量素子部、抵抗素子部、およびＭＩＳＦＥＴ部の配置領域の境界は、説明しやすいように矢印でその領域を示している。

第４の実施形態は、すでに説明した第１の実施形態と同じく凹部９を設けるが、その構成が異なっている。図６において、９ａは素子分離膜２に設ける凹部９に充填する充填物である。図６（ａ）は、通常の凹部９、図６（ｂ）はテーパ形状を有する凹部９を示している。なお、すでに説明した構成と同じ構成には同じ番号を付与している。

すでに説明した第１の実施形態および第２の実施形態では、凹部９内部には充填物９ａが存在せず、例えば、空気が存在している。凹部９の幅または深さが小さい場合はよいが、大きいときには、半導体装置の製造工程が進み、その上部に知られている方法で層間絶縁膜を形成すると、凹部９の内部が空隙となり、層間絶縁膜の平坦化を阻害してしまうことがある。

層間絶縁膜の平坦化がなされないと、その上部に設ける金属配線が断線してしまうことがある。しかしながら、本発明の第４の実施形態では、凹部９に充填物９ａを充填するため、平坦化が保たれるのである。

充填物９ａまたは９ｂの形成には種々の方法を用いることができる。図は省略するが、例えば、素子分離膜２を形成した後、知られているホトリソエッチング方法で凹部９を形成する。その後、容量素子の下部電極となる部分および抵抗素子となる部分を形成する導電性材料とは異なる材質の充填材料膜を形成し、凹部９を該膜で埋め込む。その後、知られている化学的研磨方法などで凹部９の領域以外の充填材料膜を除去することで、充填物９ａを形成することができる。
充填材料膜は、特に限定しないが、酸化膜などの絶縁膜、または、窒化膜や酸化膜の積層膜などを用いることができる。

以上説明した本発明の実施形態では、凸部８，凹部９を２つ設ける例を示したが、凸部８，凹部９を設ける数はそれに限定するものではない。そもそも凸部８または凹部９を設ける部分とは、ポリシリコン層４に注入する不純物濃度に差がある領域の間である。例示では、その不純物濃度に差がある領域とは、容量素子部と抵抗素子部との間、抵抗素子部とＭＩＳＦＥＴ部との間のことである。もちろん、抵抗素子やＭＩＳＦＥＴに要求される電気特性によっては、自由に設ければよいのである。

以上説明した本発明の半導体装置の構造は、素子分離膜上または素子分離膜に凸部や凹部を設けているが、凸部や凹部は、半導体基板上または半導体基板に設けてもよい。本発明の実施形態では、半導体基板としてシリコン半導体基板を用いる例を示したが、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。その場合は、凸部または凹部を半導体基板上に設けることもできる。
いずれの形態の基板を用いても、大切なことは、凸部または凹部を適する場所に設けることであって、使用する基板や半導体素子の配置を鑑みて、凸部または凹部の配置は、適宜変更が可能である。

本発明の半導体装置の構造は、容量素子近傍の抵抗素子の抵抗値の変動を発生させることがない。このため、容量素子や抵抗素子などの半導体素子を同一半導体基板上に形成する必要がある高集積化が求められる半導体装置に好適である。

本発明の半導体装置の第１の実施形態の凸部，凹部を説明する断面図である。 本発明の半導体装置の第１の実施形態の作用を説明する断面図である。 本発明の半導体装置の第２の実施形態の凸部，凹部を説明する断面図である。 本発明の半導体装置の第２の実施形態の作用を説明する断面図である。 本発明の半導体装置の第３の実施形態の凸部，凹部を説明する断面図である。 本発明の半導体装置の第４の実施形態の凸部，凹部を説明する断面図である。 特許文献１に示した従来技術を説明するための断面図である。

符号の説明

１ 半導体基板
２ 素子分離膜
３ ゲート絶縁膜
４ ポリシリコン層
４ａ 容量素子の下部電極
４ｂ 抵抗素子
４ｃ ゲート電極
５ 誘電体膜
６ ポリシリコン層
６ａ 容量素子の上部電極
４０ａ，４０ｂ，６０ａ 不純物
７ａ ソース領域
７ｂ ドレイン領域
８，８０，８１，８２ 凸部
９，９０ 凹部
９ａ 充填物

Claims (5)

1. 半導体基板上に異なる構造の複数の素子を混載してなる半導体装置において、前記素子は、上部電極と下部電極とが対向する構造の容量素子、半導体層を加工して所定の形状にしてなる抵抗素子、ＭＩＳＦＥＴのいずれかであって、前記半導体基板または前記半導体基板上に設ける素子分離膜上に備え、
   前記容量素子の前記下部電極を構成する導電性材料、前記抵抗素子を構成する導電性材料、前記ＭＩＳＦＥＴのゲート電極を構成する導電性材料のうちいずれか２つの導電性材料が隣接するとき、それら導電性材料の間の前記半導体基板内もしくは前記半導体基板上または前記素子分離膜内もしくは前記素子分離膜上に凸部または凹部を設けることを特徴とする半導体装置。
2. 前記凸部または前記凹部は、前記半導体基板または前記素子分離膜を加工して形成するとともに、一体で構成することを特徴とする請求項１に記載の半導体装置。
3. 前記凸部または前記凹部は、その断面がテーパ形状を有していることを特徴とする請求項１または２に記載の半導体装置。
4. 前記凸部は、前記導電性材料とは異なる材質であることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
5. 前記凹部は、前記導電性材料とは異なる材質で充填されていることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。

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