JP2008235591A

JP2008235591A - 半導体装置及び半導体装置の製造方法

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Publication number: JP2008235591A
Application number: JP2007073316A
Authority: JP
Inventors: Satoshi Shiraki; 白木　　聡; Hiroyuki Ban; 伴　　博行
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-03-20
Filing date: 2007-03-20
Publication date: 2008-10-02
Anticipated expiration: 2027-03-20
Also published as: JP4337896B2

Abstract

【課題】高信頼性の半導体装置を提供すること。
【解決手段】少なくとも一部が外部に露出したパッドＰ１〜Ｐ２５が接続されたトランジスタ素子Ｎ１〜Ｎ１２、少なくとも一部が外部に露出した抵抗用パッドが接続された抵抗素子Ｒ１〜Ｒ１２を備え、第１段トランジスタ素子Ｎ１を除いた各段のトランジスタ素子Ｎ２〜Ｎ１２におけるゲートを直列接続された各段の抵抗素子Ｒ１〜Ｒ１２及び容量素子Ｃ１〜Ｃ１２の間にワイヤー１０を介して接続し、第１段のトランジスタ素子Ｎ１のソースが第１段の抵抗素子Ｒ１と第１段の容量素子Ｃ１の間にワイヤー１０を介して接続し、第１２段のトランジスタ素子Ｎ１２のドレインを第１２段の抵抗素子Ｒ１２と第１２段の容量素子Ｃ１２の間にワイヤー１０を介して接続する。
【選択図】図３

Description

本発明は、インバータ駆動用等の高電圧ＩＣに適用することのできる半導体装置及び半導体装置の製造方法に関する。

従来、高耐圧の半導体装置として特許文献１に示すものがあった。図１０は、従来技術である特許文献１における半導体装置の等価回路図である。

図１０に示すように、特許文献１における半導体装置では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。また、第１段のトランジスタ素子Ｔｒ１のゲート端子が、半導体装置１０の入力端子となっており、ｎ個の抵抗素子Ｒ１〜Ｒｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。そして、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子が、直列接続された各段の抵抗素子Ｒ１〜Ｒｎの間の接続点にそれぞれ順次接続され、第ｎ段のトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して、出力が取り出される。

なお、この半導体装置におけるｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、埋め込み酸化膜を有するＳＯＩ構造半導体基板のｎ導電型半導体層に形成されている。また、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、例えば、Ｎチャネル形のＬＤＭＯＳなどからなり、埋め込み酸化膜に達する素子分離トレンチにより、互いに絶縁分離されている。

そして、埋め込み酸化膜に達する多重のフィールド分離トレンチが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、フィールド分離トレンチにより囲まれた各フィールド領域に、高段のトランジスタ素子を内包するようにして、一個ずつ順次配置されている。

これにより、ＧＮＤ電位から所定電位Ｖｓまでの電圧増加に応じて、フィールド分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの担当電圧範囲をＧＮＤ電位から所定電位Ｖｓに向かって順番に移行させることができる。従って、一般的な製造方法を用いて安価に製造できる通常の耐圧を有するトランジスタ素子であっても、トランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
特開２００６−１４８０５８号公報

しかしながら、特許文献１に示す半導体装置においては、アルミ配線にて各素子（トランジスタ素子、抵抗素子など）間が電気的に接続されている。したがって、半導体装置の検査を実施する場合、素子の組み合わせで検査した場合の不良を検出することはできるものの、素子単位の検査（例えば、微小な抵抗値ずれなど）を行うことができないという問題があった。したがって、素子単位の耐久劣化や特性変動などが生じる可能性がある。

本発明は、上記問題点に鑑みなされたものであり、高信頼性の半導体装置を提供することを目的とする。

上記目的を達成するために請求項１に記載の半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として順次直列接続され、第１段トランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子及びｎ個の容量素子が第１の所定電位と第２の所定電位との間で第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として順次直列接続され、第ｎ段トランジスタ素子における第２の所定電位側の端子を出力端子とする半導体装置であって、ｎ個のトランジスタ素子における各端子には他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッドが接続され、各段の抵抗素子間及び直列接続されたｎ個の抵抗素子の両端には他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッドが接続され、各段の容量素子間及び直列接続されたｎ個の容量素子の両端には他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッドが接続され、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲートに接続されたトランジスタ用パッド、各段の抵抗素子間に接続された抵抗用パッド、各段の容量素子間に接続された容量用パッドが導電性の接続部材を介して電気的に接続されており、直列接続されたｎ個のトランジスタ素子の両端に接続されたトランジスタ用パッド、直列接続されたｎ個の抵抗素子の両端に接続された抵抗用パッド、直列接続されたｎ個の容量素子の両端に接続された容量用パッドが導電性の接続部材を介して電気的に接続されていることを特徴とするものである。

このようにすることによって、各パッドを用いてトランジスタ素子、抵抗素子、容量素子を素子単位で検査した後に、素子間を電気的に接続することができる。したがって、素子単位で検査ができるので、素子単位の耐久劣化、特性変動を防止することができ、高信頼性の半導体装置とすることができる。

また、請求項２に示すように、接続部材は、リードを介して電気的に接続するようにしてもよい。

このようにすることによって、各パッド間の間隔が狭い場合であっても容易に接続することができる。

また、上記目的を達成するために請求項３に記載の半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として、順次直列接続され、第１段トランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子及びｎ個の容量素子が第１の所定電位と第２の所定電位との間で第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として順次直列接続され、第ｎ段トランジスタ素子における第２の所定電位側の端子を出力端子とする半導体装置であって、ｎ個のトランジスタ素子における各端子には他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッドが接続され、各段の抵抗素子間及び直列接続されたｎ個の抵抗素子の両端には他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッドが接続され、各段の容量素子間及び前記直列接続されたｎ個の容量素子の両端には他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッドが接続され、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート、各段の抵抗素子間、各段の容量素子間がスイッチを介して接続されており、直列接続されたｎ個のトランジスタ素子の両端、直列接続されたｎ個の抵抗素子の両端、直列接続されたｎ個の容量素子の両端がスイッチを介して接続されていることを特徴とするものである。

このようにすることによっても、各パッドを用いてトランジスタ素子、抵抗素子、容量素子を素子単位で検査した後に、素子間を電気的に接続することができる。したがって、素子単位で検査ができるので、素子単位の耐久劣化、特性変動を防止することができ、高信頼性の半導体装置とすることができる。

また、上記目的を達成するために請求項４に記載の半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として順次直列接続され、第１段トランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子及びｎ個の容量素子が第１の所定電位と第２の所定電位との間で第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として順次直列接続され、第ｎ段トランジスタ素子における第２の所定電位側の端子を出力端子とする半導体装置であって、ｎ個のトランジスタ素子における各端子には他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッドが接続され、各段の抵抗素子間及び直列接続されたｎ個の抵抗素子の両端には他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッドが接続され、各段の容量素子間及び直列接続されたｎ個の容量素子の両端には他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッドが接続され、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲートにつながる配線、直列接続された各段の抵抗素子の間につながる配線、直列接続された各段の容量素子の間につながる配線が絶縁膜を介して積層されており、配線の材料が絶縁膜に拡散することによって互いの配線が電気的に接続されており、直列接続されたｎ個のトランジスタ素子の両端につながる配線、直列接続されたｎ個の抵抗素子の両端につながる配線、直列接続されたｎ個の容量素子の両端につながる配線が絶縁膜を介して積層されており、配線の材料が絶縁膜に拡散することによって互いの配線が電気的に接続されていることを特徴とするものである。

また、請求項５に示すように、ｎ個のトランジスタ素子は、互いに絶縁分離されたｎ個のフィールド領域にそれぞれ配置されるものであり、各フィールド領域は、トランジスタ素子のゲート端子にて電位が固定されているようにしてもよい。

このようにすることによっても、各フィールド領域間のリーク電流も検査することができる。

また、上記目的を達成するために請求項６に記載の半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と第１の所定電位とは異なる第２の所定電位との間で第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として順次直列接続され、第１段トランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子及びｎ個の容量素子が第１の所定電位と第２の所定電位との間で第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として順次直列接続され、第ｎ段トランジスタ素子における第２の所定電位側の端子を出力端子とする半導体装置であって、ｎ個のトランジスタ素子における各端子には他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッドが接続され、各段の抵抗素子間及び直列接続されたｎ個の抵抗素子の両端には他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッドが接続され、各段の容量素子間及び直列接続されたｎ個の容量素子の両端には他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッドが接続され、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート、各段の抵抗素子間、各段の容量素子間が電気的に接続可能な状態であり、直列接続されたｎ個のトランジスタ素子の両端、直列接続されたｎ個の抵抗素子の両端、直列接続されたｎ個の容量素子の両端が電気的に接続可能な状態であることを特徴とするものである。

このようにすることによって、各パッドを用いてトランジスタ素子、抵抗素子、容量素子を素子単位で検査することができるため、素子単位の耐久劣化、特性変動を防止することができ、高信頼性の半導体装置とすることができる。

なお、請求項７に記載の半導体装置における作用・効果に関しては、上述の請求項５に記載の半導体におけるものと同様であるため説明を省略する。

また、請求項８に示すように、トランジスタ用パッド、抵抗用パッド、容量用パッドの少なくとも一つは、トランジスタ素子、抵抗素子、容量素子の少なくとも一つの上側に配置するようにしてもよい。

このようにすることによって、トランジスタ素子、抵抗素子、容量素子の上側に配置したパッドの分だけ半導体装置の表面を有効に活用することができる。すなわち、半導体装置における無効領域を低減することができる。

また、上記目的を達成するために請求項９に記載の半導体装置の製造方法では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として順次直列接続され、第１段トランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子及びｎ個の容量素子が第１の所定電位と第２の所定電位との間で第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として順次直列接続され、第ｎ段トランジスタ素子における第２の所定電位側の端子を出力端子とし、ｎ個のトランジスタ素子における各端子には他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッドが接続され、各段の抵抗素子間及び直列接続されたｎ個の抵抗素子の両端には他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッドが接続され、各段の容量素子間及び直列接続されたｎ個の容量素子の両端には他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッドが接続された半導体装置の製造方法であって、トランジスタ用パッド、前記抵抗用パッド、容量用パッドを用いて、トランジスタ素子、抵抗素子、容量素子の検査を行う検査工程と、検査工程後に第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート、各段の抵抗素子間、各段の容量素子間を電気的に接続し、直列接続されたｎ個のトランジスタ素子の両端、直列接続されたｎ個の抵抗素子の両端、直列接続されたｎ個の容量素子の両端を電気的に接続する接続工程とを備えることを特徴とするものである。

このように、各パッドを用いてトランジスタ素子、抵抗素子、容量素子の検査を行った後に、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート、各段の抵抗素子間、各段の容量素子間を電気的に接続し、直列接続されたｎ個のトランジスタ素子の両端、直列接続されたｎ個の抵抗素子の両端、直列接続されたｎ個の容量素子の両端を電気的に接続することによって、トランジスタ素子、抵抗素子、容量素子を素子単位で検査することができるため、素子単位の耐久劣化、特性変動を防止することができ、高信頼性の半導体装置とすることができる。

なお、請求項１０に記載の半導体装置の製造方法における作用・効果に関しては、上述の請求項５に記載の半導体におけるものと同様であるため説明を省略する。

また、接続工程として、請求項１１に示すように、トランジスタ用パッド、抵抗用パッド、容量用パッドを導電性の接続部材を介して電気的に接続するようにしてもよい。

また、請求項１２に示すように、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート、各段の抵抗素子間、各段の容量素子間がスイッチを介して接続されており、直列接続されたｎ個のトランジスタ素子の両端、直列接続されたｎ個の抵抗素子の両端、直列接続されたｎ個の容量素子の両端がスイッチを介して接続されており、検査工程においてはスイッチを非導通状態とし、接続工程においてはスイッチを導通状態とするようにしてもよい。

このようにすることによって、スイッチを非導通状態と導通状態とで切り換えるだけで容易に接続工程を行うことができるので好ましい。

また、請求項１３に示すように、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲートにつながる配線、直列接続された各段の抵抗素子の間につながる配線、直列接続された各段の容量素子の間につながる配線が絶縁膜を介して積層されており、直列接続されたｎ個のトランジスタ素子の両端につながる配線、直列接続されたｎ個の抵抗素子の両端につながる配線、直列接続されたｎ個の容量素子の両端につながる配線が絶縁膜を介して積層されており、接続工程においては積層された配線の材料を絶縁膜に拡散することによって互いの配線を電気的に接続するようにしてもよい。

このようにすることによっても、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート、各段の抵抗素子間、各段の容量素子間を電気的に接続し、直列接続されたｎ個のトランジスタ素子の両端、直列接続されたｎ個の抵抗素子の両端、直列接続されたｎ個の容量素子の両端を電気的に接続することができる。

以下、本発明の実施形態を図に基づいて説明する。図１は、本発明の実施の形態における半導体装置の概略構成を示す平面図である。図２は、本発明の実施の形態における半導体装置の検査前の等価回路図である。図３は、本発明の実施の形態における半導体装置の検査後の等価回路図である。

本実施の形態においては、本発明の半導体装置をＧＮＤ電位と高電位との間で入力信号をレベルシフトするレベルシフト回路に適用した例を用いて説明する。本実施の形態に係る半導体装置１００は、埋め込み酸化膜を有するＳＯＩ構造半導体基板の半導体層に形成され、埋め込み酸化膜に達するｎ個（ｎ≧２）の素子分離トレンチにより互いに絶縁分離されたｎ個のトランジスタ素子が、第１の所定電位とその第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として、順次直列接続され、第１段トランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子及び容量素子が、第１の所定電位と第２の所定電位との間で、第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として、順次直列接続され、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート端子が、直列接続された各段の抵抗素子及び容量素子の間に、それぞれ、順次接続され、第ｎ段トランジスタ素子における第２の所定電位側の端子から、出力が取り出される構成の半導体装置１００である。基本構造の詳細については、本出願人による特開２００６−１４８０５８号公報を参照されたい。

図１又は図２などに示すように、本実施の形態においては、ｎ個（ｎ≧２）のトランジスタ素子Ｎ１〜Ｎｎ（本実施の形態においてはＮ１〜Ｎ１２、以下、Ｎ１〜Ｎ１２とも称する）として、Ｎチャネル型のＬＤＭＯＳ（Lateral Double−diffused ＭＯＳ）が採用されている。各トランジスタ素子Ｎ１〜Ｎ１２は、埋め込み酸化膜（図示省略）上の半導体層（図示省略）に形成されており、埋め込み酸化膜に達する素子分離トレンチによりそれぞれ取り囲まれて周りから絶縁分離されている。このトランジスタ素子Ｎ１〜Ｎ１２が多段に直列接続される。そして、ｎ個のトランジスタ素子Ｎ１〜Ｎｎのゲートとソースの間には、ツェナーダイオードＤ１〜Ｄｎ（本実施の形態においてはＤ１〜Ｄ１２、以下、Ｄ１〜Ｄ１２とも称する）が接続される。

また、図１又は図２などに示すように、トランジスタ素子Ｎ１〜Ｎ１２における各端子（ドレイン、ゲート、ソース）には、他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッド（以下、パッドＰ１〜Ｐ２５とも称する）が接続されている。具体的には、トランジスタ素子Ｎ１〜Ｎ１２におけるゲート、第１段トランジスタＮ１のソース、第ｎ段トランジスタＮｎ（Ｎ１２）のドレイン、第２段トランジスタＮ２から第ｎ段トランジスタＮｎ（Ｎ１２）におけるトランジスタ素子間にトランジスタ用パッドが接続されている。例えば、トランジスタＮ２の場合、ゲートにパッドＰ１４、ソースにパッドＰ２、ドレインにパッドＰ３が接続されている。また、パッドＰ３は、トランジスタＮ３のソースにも接続されている。

なお、第１段トランジスタＮ１のゲートには、入力パッドＰ１００が接続されており、第ｎ段トランジスタＮｎ（Ｎ１２）のドレインには、出力パッドＰ２００が接続されている。また、第２段トランジスタＮ２のソースは、入力抵抗Ｒｉｎの一方の端子が接続されており、入力抵抗Ｒｉｎの他方の端子には第１段トランジスタＮ１のドレインが接続されている。

また、半導体装置１００における半導体層（図示省略）には、埋め込み酸化膜に達するフィールド分離トレンチＴｎ（本実施の形態においてはＴ１〜Ｔ１２、以下、Ｔ１〜Ｔ１２とも称する）が多重に形成され、フィールド分離トレンチＴ１〜Ｔ１２により囲まれた各フィールド領域Ｆ１〜Ｆｎ（本実施の形態においてはＦ１〜Ｆ１２、以下、Ｆ１〜Ｆ１２とも称する）に、ｎ個のトランジスタ素子Ｎ１〜Ｎｎが１個ずつ順次配置されている。なお、トランジスタ素子Ｎ１〜Ｎ１２のゲートが各フィールド領域Ｆ１〜Ｆ１２のフィールド電位を固定している。

また、本実施の形態においては、フィールド分離トレンチＴ１２に囲まれる領域に、さらに埋め込み酸化膜に達するフィールド分離トレンチＴ１３（Ｔｎ＋１）が形成されている。このフィールド分離トレンチＴ１３により囲まれたフィールド領域Ｆ１３（Ｆｎ＋１）は、高電位基準回路が形成される。また、フィールド分離トレンチＴ１により囲まれたフィールド領域Ｆ１は、ＧＮＤ基準回路が形成される。

さらに、半導体装置１００では、図１又は図２などに示すように、ｎ個の抵抗素子Ｒ１〜Ｒｎ（本実施の形態においてはＲ１〜Ｒ１２、以下、Ｒ１〜Ｒ１２とも称する）が多段に直列接続されると共に、ｎ個の容量素子Ｃ１〜Ｃｎ（本実施の形態においてはＣ１〜Ｃ１２、以下、Ｃ１〜Ｃ１２とも称する）が多段に直列接続される。そして、各段の抵抗素子Ｒ１〜Ｒ１２間、及び直列接続されたｎ個の抵抗素子Ｒ１〜Ｒ１２の両端（抵抗素子Ｒ１及びＲ１２の端子）には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッド（以下、パッドＰ２６〜Ｐ３８とも称する）が接続されている。一方、各段の容量素子Ｃ１〜Ｃ１２間、及び直列接続されたｎ個の容量素子Ｃ１〜Ｃ１２の両端（容量素子Ｃ１及びＣ１２の端子）には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッド（以下、パッドＰ３９〜Ｐ５１とも称する）が接続されている。なお、パッドＰ３９は、ソースパッドＰ３００とも接続されており、パッドＰ５１は、ドレインパッドＰ４００とも接続されている。

したがって、半導体装置１００は、第１段トランジスタ素子Ｎ１を除いた各段のトランジスタ素子Ｎ２〜Ｎ１２におけるゲート、各段の抵抗素子Ｒ１〜Ｒ１２間、各段の容量素子Ｃ１〜Ｃ１２間が電気的に接続可能な状態であり、直列接続された１２個のトランジスタ素子Ｎ１〜Ｎ１２の両端、直列接続された１２個の抵抗素子Ｒ１〜Ｒ１２の両端、直列接続された１２個の容量素子Ｃ１〜Ｃ１２の両端が電気的に接続可能な状態である。

ここで、半導体装置１００における検査について説明する。上記構成の半導体装置１００においては、容量素子Ｃ１〜Ｃ１２の容量耐圧リーク電流、抵抗素子Ｒ１〜Ｒ１２の抵抗絶対値、トランジスタ素子Ｎ１〜Ｎ１２のドレイン―ソース間耐圧リーク電流、各段のトレンチＴ１〜Ｔ１２（フィールド領域Ｆ１〜Ｆ１２）間リーク電流を検査することができる。

容量素子Ｃ１〜Ｃ１２の容量耐圧リーク電流の検査を行う場合は、直列接続された容量素子Ｃ１〜Ｃ１２の両端に接続されるソースパッドＰ３００とドレインパッドＰ４００との間に電圧を印加して測定する。

抵抗素子Ｒ１〜Ｒ１２の抵抗絶対値の検査を行う場合は、抵抗素子Ｒ１〜Ｒ１２の端子間に電圧を印加して測定する。例えば、抵抗素子Ｒ２の場合は、パッドＰ２７とパッドＰ２８との間に電圧を印加して測定する。

トランジスタ素子Ｎ１〜Ｎ１２のドレイン―ソース間耐圧リーク電流を検査する場合、トランジスタＮ１〜Ｎ１２のゲート端子を０Ｖとし、ドレイン―ソース間に保証電圧を印加して測定する。例えば、トランジスタ素子Ｎ２の場合は、パッドＰ１４を０Ｖとして、パッドＰ２とパッドＰ３間に保証電圧を印加して測定する。

各段のトレンチＴ１〜Ｔ１２（フィールド領域Ｆ１〜Ｆ１２）間リーク電流を測定する場合は、トランジスタ素子Ｎ１〜Ｎ１２のゲート端子が各段のフィールド領域Ｆ１〜Ｆ１２のフィールド電位を固定しているため、これを利用して、各段のフィールド領域Ｆ１〜Ｆ１２間（例えば、パッドＰ１４とパッドＰ１５）に電圧を印加して測定する。

また、素子単位の検査を終了した半導体装置１００は、図３に示すように、パッドＰ１〜Ｐ５１がワイヤー（導電性の接続部材）１０によって接続される。具体的には、半導体装置１００は、第１段トランジスタ素子Ｎ１を除いた各段のトランジスタ素子Ｎ２〜Ｎ１２におけるゲートに接続されたトランジスタ用パッド（パッドＰ１４〜Ｐ２４）、各段の抵抗素子Ｒ１〜Ｒ１２間に接続された抵抗用パッド（パッドＰ２７〜Ｐ３７）、各段の容量素子Ｃ１〜Ｃ１２間に接続された容量用パッド（パッドＣ４０〜Ｃ５０）がワイヤー１０を介して電気的に接続され、直列接続されたトランジスタ素子Ｎ１〜Ｎ１２の両端に接続されたトランジスタ用パッド（パッドＰ１３、Ｐ２５）、直列接続された抵抗素子Ｒ１〜Ｒ１２の両端に接続された抵抗用パッド（パッドＰ２６、Ｐ３８）、直列接続された容量素子Ｃ１〜Ｃ１２の両端に接続された容量用パッド（パッドＰ３９、Ｐ５１）がワイヤー１０を介して電気的に接続される。

つまり、第１段トランジスタ素子Ｎ１を除いた各段のトランジスタ素子Ｎ２〜Ｎ１２におけるゲートが、直列接続された各段の抵抗素子Ｒ１〜Ｒ１２及び容量素子Ｃ１〜Ｃ１２の間に、それぞれ、ワイヤー１０を介して順次接続される。そして、第１段のトランジスタ素子Ｎ１のソースが第１段の抵抗素子Ｒ１と第１段の容量素子Ｃ１の間にワイヤー１０を介して接続されると共に、第ｎ段のトランジスタ素子Ｎ１２のドレインが、第ｎ段の抵抗素子Ｒ１２と第ｎ段の容量素子Ｃ１２の間にワイヤー１０を介して接続される。

換言すると、パッドＰ１〜Ｐ５１は、半導体装置１００を検査する際に用いる検査用パッドと、半導体装置１００を実際に使用する際に用いる実使用パッド（トランジスタ素子Ｎ１〜Ｎ１２、抵抗素子Ｒ１〜Ｒ１２、容量素子Ｃ１〜Ｃ１２を電気的に接続する接続用パッド）とを兼ねるものである。

なお、ワイヤー１０は、リードを介して電気的に接続するようにしてもよい。このようにすることによって、各パッドＰ１〜Ｐ５１間の間隔が狭い場合であっても容易に接続することができる。

半導体装置１００は、ＧＮＤ電位と高電位の間の電圧がｎ個のトランジスタ素子Ｎ１〜Ｎｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｎ１〜Ｎｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と高電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｎ１〜Ｎ１２に要求されるＤＣ耐圧を低減することができる。尚、隣り合う絶縁分離されたトランジスタ素子Ｎ１〜Ｎ１２同士の間には、ｎ重のフィールド分離トレンチＴ１〜Ｔ１２が一つ存在するだけであるため、ｎ個のトランジスタ素子Ｎ１〜Ｎ１２の接続配線が容易になると共に、占有面積を低減して、半導体装置１００を小型化することができる。なお、半導体装置１００においては、ｎ個のトランジスタ素子Ｎ１〜Ｎｎが、同じ耐圧を有してなることが好ましい。これにより、ＧＮＤ電位と高電位の間に挿入されるトランジスタ素子Ｎ１〜Ｎｎの分担する電圧（耐圧）を均等にして、最小化することができる。

なお、本実施の形態に係る半導体装置１００は、例えば、インバータ駆動用の高電圧ＩＣ（例えば、車載モータのインバータ駆動用の高電圧ＩＣ、車載エアコンのインバータ駆動用の高電圧ＩＣ）において、所定の電源電位を浮遊電位とする、レベルシフト回路に好適である。また、これに限らず、民生・産業用モータ制御分野にも適用することができる。

ここで半導体装置１００の製造方法に関して説明する。まず、埋め込み酸化膜を有するＳＯＩ構造半導体基板の半導体層に、埋め込み酸化膜に達するｎ個（ｎ≧２）のトランジスタ素子Ｎ１〜Ｎｎ、ｎ個の抵抗素子Ｒ１〜Ｒｎ、入力抵抗Ｒｉｎ、出力抵抗Ｒｏｕｔ、ｎ個の容量素子Ｃ１〜Ｃｎ、ｎ個のフィールド分離トレンチＴ１２を形成する。そして、トランジスタ用パッド（パッドＰ１３、Ｐ２５）、抵抗用パッド（パッドＰ２６〜Ｐ３８）、容量用パッド（パッドＰ３９〜Ｐ５１）、入力パッドＰ１００、出力パッドＰ２００、ソースパッドＰ３００、ドレインパッドＰ４００を少なくとも一部が外部に露出するように形成する。このようにして、図１に示す半導体装置１００が形成される。

次に、トランジスタ用パッド（パッドＰ１〜Ｐ２５）、抵抗用パッド（パッドＰ２６〜Ｐ３８）、容量用パッド（パッドＰ３９〜Ｐ５１）を用いて素子（トランジスタ素子Ｎ１〜Ｎ１２、抵抗素子Ｒ１〜Ｒ１２、容量素子Ｃ１〜Ｃ１２）単位の検査を行う（検査工程）。具体的には、容量素子Ｃ１〜Ｃ１２の容量耐圧リーク電流、抵抗素子Ｒ１〜Ｒ１２の抵抗絶対値、トランジスタ素子Ｎ１〜Ｎ１２のドレイン―ソース間耐圧リーク電流、各段のトレンチＴ１〜Ｔ１２（フィールド領域Ｆ１〜Ｆ１２）間リーク電流の検査を行う。

そして、検査工程が終わると（検査工程にて良判定された半導体層値１００のみ）、パッドＰ１〜５１をワイヤー１０を用いてワイヤーボンディングすることによって電気的に接続する（接続工程）。

このように、トランジスタ用パッド（パッドＰ１〜Ｐ２５）、抵抗用パッド（パッドＰ２６〜Ｐ３８）、容量用パッド（パッドＰ３９〜Ｐ５１）を設けることによって、このパッドを用いて素子（トランジスタ素子Ｎ１〜Ｎ１２、抵抗素子Ｒ１〜Ｒ１２、容量素子Ｃ１〜Ｃ１２）単位の検査を行うことができる。

さらに、このように素子単位で検査を行うことによって、素子単位の耐久劣化、特性変動を防止することができ、高信頼性の半導体装置１００とすることができる。

（変形例１）
図４は、本発明の変形例１における半導体装置の概略構成を示す平面図である。この図４に示すように、各パッドＰ１〜Ｐ５１は、接続部材として導電性の球状体である導電性ボール２０を用いて接続するようにしてもよい。このようにすることによっても、素子（トランジスタ素子Ｎ１〜Ｎ１２、抵抗素子Ｒ１〜Ｒ１２、容量素子Ｃ１〜Ｃ１２）単位の検査を行うことができる。さらに、このように素子単位で検査を行うことによって、素子単位の耐久劣化、特性変動を防止することができ、高信頼性の半導体装置１００とすることができる。

また、このほかにも、図示はしないが、導電性の板状体で接続してもよいし、タングステンなどを蒸着することによって接続するようにしてもよい。

（変形例２）
図５は、本発明の変形例２における半導体装置の概略構成を示す平面図である。この図５に示すように、各パッドＰ１〜Ｐ５１は、スイッチ素子（例えば、デプレション型トランジスタ）３０を用いて接続するようにしてもよい。この場合、半導体装置１００を検査する時はスイッチ３０を非導通状態とし、半導体装置１００を実際に使用する時はスイッチ３０を導通状態とする。このようにすることによっても、素子（トランジスタ素子Ｎ１〜Ｎ１２、抵抗素子Ｒ１〜Ｒ１２、容量素子Ｃ１〜Ｃ１２）単位の検査を行うことができる。さらに、このように素子単位で検査を行うことによって、素子単位の耐久劣化、特性変動を防止することができ、高信頼性の半導体装置１００とすることができる。また、変形例２の場合、スイッチ素子３０を非導通状態と導通状態とで切り換えるだけで容易に接続工程を行うことができるので好ましい。

（変形例３）
図６は、本発明の変形例３における半導体装置の概略構成を示す平面図である。図７は、図６の部分的な拡大図である。なお、上述の実施の形態と変形例３との相違点は、素子間の接続方法である。従って、この相違点を重点的に説明する。

図６に示すように、半導体装置１００は、埋め込み酸化膜１を有するＳＯＩ構造半導体基板（支持基板１、半導体層（ｎ^＋層３ａ、ｎ⁻層３ｂ））に形成される。このＳＯＩ半導体基板には、埋め込み酸化膜１に達するｎ個（ｎ≧２）の素子分離トレンチＴにより互いに絶縁分離されたｎ個のトランジスタ素子Ｎ（Ｎ１〜Ｎｎ）、ｎ個の抵抗素子Ｒ（Ｒ１〜Ｒｎ）、ｎ個の容量素子Ｃ（Ｃ１〜Ｃｎ）、ＧＮＤ電位基準回路２００、高電位基準回路３００などが形成される。また、ＳＯＩ構造半導体基板上には、ＳｉＯ２などからなる層間絶縁膜４を介して、例えばＡｌからなる配線（１ｓｔＡｌ６ａ、２ｎｄＡｌ６ｂ）が積層されている。

そして、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲートにつながる配線、直列接続された各段の抵抗素子の間につながる配線、直列接続された各段の容量素子の間につながる配線の少なくとも一部が絶縁膜を介して積層されており、少なくとも一部がパッドＰ１４〜Ｐ２４、Ｐ２７〜Ｐ３７、Ｐ４０〜Ｐ５０に接続されている。

また、直列接続されたｎ個のトランジスタ素子の両端につながる配線、直列接続されたｎ個の抵抗素子の両端につながる配線、直列接続されたｎ個の容量素子の両端につながる配線の少なくとも一部が絶縁膜を介して積層されており、少なくとも一部がパッドＰ１３、パッドＰ２６、パッドＰ３８、パッドＰ３９、パッドＰ５１に接続されている。

そして、各パッドＰ１〜Ｐ５１を用いて素子単位に検査（検査工程）を行った後に、図７に示すように、積層された配線（１ｓｔＡｌ６ａ、２ｎｄＡｌ６ｂ）にレーザー光などを照射することによって、配線（１ｓｔＡｌ６ａ、２ｎｄＡｌ６ｂ）の材料を層間絶縁膜４に拡散することによって互いの配線（１ｓｔＡｌ６ａ、２ｎｄＡｌ６ｂ）を電気的に接続する（接続工程）。

このようにしても、第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲートが、直列接続された各段の抵抗素子及び容量素子の間に、それぞれ、順次接続される。そして、第１段のトランジスタ素子のソースが第１段の抵抗素子と第１段の容量素子の間に接続されると共に、第ｎ段のトランジスタ素子のドレインが、第ｎ段の抵抗素子と第ｎ段の容量素子の間に接続される。

このようにすることによっても、素子（トランジスタ素子Ｎ、抵抗素子Ｒ、容量素子Ｃ）単位の検査を行うことができる。さらに、このように素子単位で検査を行うことによって、素子単位の耐久劣化、特性変動を防止することができ、高信頼性の半導体装置１００とすることができる。

（変形例４）
図８は、本発明の変形例４における半導体装置の概略構成を示す断面図である。この図８に示すように、半導体装置１００ａにおいては、容量素子間に接続される容量用パッド（パッドＰ４０〜Ｐ５０）を容量素子Ｃ１〜Ｃ１２の上側に配置する。このようにすることによって、そのパッドＰ４０〜Ｐ５０の分だけ半導体装置１００ａの表面を有効に活用することができる。換言すると、半導体装置１００ａにおける無効領域を低減することができる。

なお、変形例４においては、パッドを容量素子の上側に配置する例を用いて説明したが、他のトランジスタ素子、抵抗素子の上側にパッドを配置することによって同様の効果を達成することができる。

（変形例５）
図９は、本発明の変形例５における半導体装置の概略構成を示す等価回路図である。
この図９に示すように、容量素子Ｃ１〜Ｃ１２とトランジスタ素子Ｎ１〜Ｎ１２のゲートとをアルミ配線で接続するようにしてもよい。このようにすることによって、パッドの数を低減（Ｐ１３〜Ｐ２５を削除）することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、トランジスタ素子Ｎ１〜Ｎｎ）として、ＬＤＭＯＳを採用する例を示した。しかしながら、ＬＤＭＯＳ以外のＭＯＳトランジスタ素子を採用することもできる。また、ＭＯＳトランジスタ素子以外にも、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を採用することもできる。

本発明の実施の形態における半導体装置の概略構成を示す平面図である。本発明の実施の形態における半導体装置の検査前の等価回路図である。本発明の実施の形態における半導体装置の検査後の等価回路図である。本発明の変形例１における半導体装置の概略構成を示す平面図である。本発明の変形例２における半導体装置の概略構成を示す平面図である。本発明の変形例３における半導体装置の概略構成を示す平面図である。図６の部分的な拡大図である。本発明の変形例４における半導体装置の概略構成を示す断面図である。本発明の変形例５における半導体装置の概略構成を示す等価回路図である。従来技術における半導体装置の等価回路図である。

符号の説明

１埋め込み酸化膜、２支持基板、３ａｎ^＋層、３ｂｎ⁻層、４層間絶縁膜、５パッシベーション、６ａ１ｓｔＡｌ、６ｂ２ｎｄＡｌ、１０ワイヤー、２０導電性ボール、３０スイッチ素子（デプレション型トランジスタ）、Ｄ１〜Ｄ１２ツェナーダイオード、Ｃ，Ｃ１〜Ｃ１２コンデンサ素子、Ｒ，Ｒ１〜Ｒ１２抵抗素子、Ｒｉｎ入力抵抗、Ｒｏｕｔ出力抵抗、Ｎ，Ｎ１〜Ｎ１２ＮチャネルＬＤＭＯＳ（トランジスタ素子）、Ｐ１〜Ｐ５１パッド、Ｐ１００入力パッド、Ｐ２００出力パッド、Ｐ３００ソースパッド、Ｐ４００ドレインパッド、Ｔ１〜Ｔ１３絶縁分離トレンチ、Ｆ１〜Ｆ１３フィールド領域、１００レベルシフト回路、２００ＧＮＤ電位基準回路、３００高電位基準回路

Claims

互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と当該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として、順次直列接続され、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
ｎ個の抵抗素子及びｎ個の容量素子が、前記第１の所定電位と前記第２の所定電位との間で、第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として、順次直列接続され、
前記第ｎ段トランジスタ素子における前記第２の所定電位側の端子を出力端子とする半導体装置であって、
前記ｎ個のトランジスタ素子における各端子には他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッドが接続され、
前記各段の抵抗素子間、及び前記直列接続されたｎ個の抵抗素子の両端には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッドが接続され、
前記各段の容量素子間、及び前記直列接続されたｎ個の容量素子の両端には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッドが接続され、
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲートに接続されたトランジスタ用パッド、前記各段の抵抗素子間に接続された前記抵抗用パッド、前記各段の容量素子間に接続された前記容量用パッドが導電性の接続部材を介して電気的に接続されており、
前記直列接続されたｎ個のトランジスタ素子の両端に接続された前記トランジスタ用パッド、前記直列接続されたｎ個の抵抗素子の両端に接続された前記抵抗用パッド、前記直列接続されたｎ個の容量素子の両端に接続された前記容量用パッドが導電性の接続部材を介して電気的に接続されていることを特徴とする半導体装置。
前記接続部材は、リードを介して電気的に接続されることを特徴とする請求項１に記載の半導体装置。
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と当該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として、順次直列接続され、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
ｎ個の抵抗素子及びｎ個の容量素子が、前記第１の所定電位と前記第２の所定電位との間で、第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として、順次直列接続され、
前記第ｎ段トランジスタ素子における前記第２の所定電位側の端子を出力端子とする半導体装置であって、
前記ｎ個のトランジスタ素子における各端子には他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッドが接続され、
前記各段の抵抗素子間、及び前記直列接続されたｎ個の抵抗素子の両端には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッドが接続され、
前記各段の容量素子間、及び前記直列接続されたｎ個の容量素子の両端には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッドが接続され、
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート、前記各段の抵抗素子間、前記各段の容量素子間がスイッチを介して接続されており、
前記直列接続されたｎ個のトランジスタ素子の両端、前記直列接続されたｎ個の抵抗素子の両端、前記直列接続されたｎ個の容量素子の両端がスイッチを介して接続されていることを特徴とする半導体装置。
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と当該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として、順次直列接続され、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
ｎ個の抵抗素子及びｎ個の容量素子が、前記第１の所定電位と前記第２の所定電位との間で、第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として、順次直列接続され、
前記第ｎ段トランジスタ素子における前記第２の所定電位側の端子を出力端子とする半導体装置であって、
前記ｎ個のトランジスタ素子における各端子には他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッドが接続され、
前記各段の抵抗素子間、及び前記直列接続されたｎ個の抵抗素子の両端には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッドが接続され、
前記各段の容量素子間、及び前記直列接続されたｎ個の容量素子の両端には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッドが接続され、
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲートにつながる配線、前記直列接続された各段の抵抗素子の間につながる配線、前記直列接続された各段の容量素子の間につながる配線が絶縁膜を介して積層されており、当該配線の材料が絶縁膜に拡散することによって互いの配線が電気的に接続されており、
前記直列接続されたｎ個のトランジスタ素子の両端につながる配線、前記直列接続されたｎ個の抵抗素子の両端につながる配線、前記直列接続されたｎ個の容量素子の両端につながる配線が絶縁膜を介して積層されており、当該配線の材料が絶縁膜に拡散することによって互いの配線が電気的に接続されていることを特徴とする半導体装置。
前記ｎ個のトランジスタ素子は、互いに絶縁分離されたｎ個のフィールド領域にそれぞれ配置されるものであり、各フィールド領域は、前記トランジスタ素子のゲート端子にて電位が固定されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と当該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として、順次直列接続され、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
ｎ個の抵抗素子及びｎ個の容量素子が、前記第１の所定電位と前記第２の所定電位との間で、第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として、順次直列接続され、
前記第ｎ段トランジスタ素子における前記第２の所定電位側の端子を出力端子とする半導体装置であって、
前記ｎ個のトランジスタ素子における各端子には他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッドが接続され、
前記各段の抵抗素子間、及び前記直列接続されたｎ個の抵抗素子の両端には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッドが接続され、
前記各段の容量素子間、及び前記直列接続されたｎ個の容量素子の両端には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッドが接続され、
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート、前記各段の抵抗素子間、前記各段の容量素子間が電気的に接続可能な状態であり、
前記直列接続されたｎ個のトランジスタ素子の両端、前記直列接続されたｎ個の抵抗素子の両端、前記直列接続されたｎ個の容量素子の両端が電気的に接続可能な状態であることを特徴とする半導体装置。
前記ｎ個のトランジスタ素子は、互いに絶縁分離されたｎ個のフィールド領域にそれぞれ配置されるものであり、各フィールド領域は、前記トランジスタ素子のゲート端子にて電位が固定されていることを特徴とする請求項６のいずれか一項に記載の半導体装置。
前記トランジスタ用パッド、前記抵抗用パッド、前記容量用パッドの少なくとも一つは、前記トランジスタ素子、前記抵抗素子、前記容量素子の少なくとも一つの上側に配置されることを特徴とする請求項１乃至請求項７のいずれか一項に記載の半導体装置。
互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子が、第１の所定電位と当該第１の所定電位とは異なる第２の所定電位との間で、第１の所定電位側を第１段トランジスタ素子、第２の所定電位側を第ｎ段トランジスタ素子として、順次直列接続され、
前記第１段トランジスタ素子におけるゲート端子を入力端子とし、
ｎ個の抵抗素子及びｎ個の容量素子が、前記第１の所定電位と前記第２の所定電位との間で、第１の所定電位側を第１段抵抗素子及び第１段容量素子、第２の所定電位側を第ｎ段抵抗素子及び第ｎ段容量素子として、順次直列接続され、
前記第ｎ段トランジスタ素子における前記第２の所定電位側の端子を出力端子とし、
前記ｎ個のトランジスタ素子における各端子には他素子との電気的な接続を行うための少なくとも一部が外部に露出したトランジスタ用パッドが接続され、
前記各段の抵抗素子間、及び前記直列接続されたｎ個の抵抗素子の両端には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した抵抗用パッドが接続され、
前記各段の容量素子間、及び前記直列接続されたｎ個の容量素子の両端には、他素子との電気的な接続を行うための少なくとも一部が外部に露出した容量用パッドが接続された半導体装置の製造方法であって、
前記トランジスタ用パッド、前記抵抗用パッド、前記容量用パッドを用いて、前記トランジスタ素子、前記抵抗素子、前記容量素子の検査を行う検査工程と、
前記検査工程後に、前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート、前記各段の抵抗素子間、前記各段の容量素子間を電気的に接続し、前記直列接続されたｎ個のトランジスタ素子の両端、前記直列接続されたｎ個の抵抗素子の両端、前記直列接続されたｎ個の容量素子の両端を電気的に接続する接続工程と、
を備えることを特徴とする半導体装置の製造方法。
前記ｎ個のトランジスタ素子は、互いに絶縁分離されたｎ個のフィールド領域にそれぞれ配置されるものであり、各フィールド領域は、前記トランジスタ素子のゲート端子にて電位が固定されており、前記検査工程は、前記フィールド領域間のリーク電流の検査を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
前記接続工程においては、前記トランジスタ用パッド、前記抵抗用パッド、前記容量用パッドを導電性の接続部材を介して電気的に接続することを特徴とする請求項９又は請求項１０に記載の半導体装置の製造方法。
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲート、前記各段の抵抗素子間、前記各段の容量素子間がスイッチを介して接続されており、前記直列接続されたｎ個のトランジスタ素子の両端、前記直列接続されたｎ個の抵抗素子の両端、前記直列接続されたｎ個の容量素子の両端がスイッチを介して接続されており、
前記検査工程においては前記スイッチを非導通状態とし、前記接続工程においては当該スイッチを導通状態とすることを特徴とする請求項９又は請求項１０に記載の半導体装置の製造方法。
前記第１段トランジスタ素子を除いた各段のトランジスタ素子におけるゲートにつながる配線、前記直列接続された各段の抵抗素子の間につながる配線、前記直列接続された各段の容量素子の間につながる配線が絶縁膜を介して積層されており、
前記直列接続されたｎ個のトランジスタ素子の両端につながる配線、前記直列接続されたｎ個の抵抗素子の両端につながる配線、前記直列接続されたｎ個の容量素子の両端につながる配線が絶縁膜を介して積層されており、
前記接続工程においては、積層された前記配線の材料を前記絶縁膜に拡散することによって互いの配線を電気的に接続することを特徴とする請求項９又は請求項１０に記載の半導体装置の製造方法。