JP2008232962A - Semiconductor testing method and apparatus - Google Patents
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Abstract
Description
本発明は、被測定デバイス(半導体装置)のファンクション試験を行う半導体試験方法および装置にかかり、特に被測定デバイスが不定の信号を出力する特定の出力端子を持つ場合に、この不定の信号が試験結果に影響を与えないようにした半導体試験方法および装置に関するものである。 The present invention relates to a semiconductor test method and apparatus for performing a function test of a device under test (semiconductor device), and particularly when the device under test has a specific output terminal for outputting an indeterminate signal, the indefinite signal is tested. The present invention relates to a semiconductor test method and apparatus that do not affect the results.
被測定デバイスのファンクション試験を行う半導体試験装置は、一般的には、図4に示すように、パフォーマンスボード30に被測定デバイス40A,40B(図4では簡単のために2個の被測定デバイスを示すが、一般的には数個〜数十個が対象となる。)を搭載し、テスタ50のテスト信号発生回路51のテスト信号出力端子P1〜Pnからn個のテスト信号を出力して、各被測定デバイス40A,40Bの入力端子IN1〜INnに共通に入力させ、それらの各被測定デバイス40A,40Bの内部で処理された各々m個の出力信号を出力端子OUT1〜OUTmから取り出し、これをテスタ50の測定回路52の入力端子Y11〜Y1m、Y21〜Y2mに取り込み、測定回路52の内部に設定した期待値とそれら出力信号とを比較し、比較結果が期待値通りであれば当該の被測定デバイスを「合格」、そうでなければ「不合格」とするものである。
As shown in FIG. 4, a semiconductor test apparatus for performing a function test of a device under measurement generally has devices under
ところが、この図4に示す半導体試験装置では、パフォーマンスボード30のテスト信号用の入力端子(入力端子IN1〜INnに対応する入力端子)は、それぞれの被測定デバイス40A,40Bに共通化させることができるが、それぞれの被測定デバイス40A,40Bの出力端子OUT1〜OUTmに対応する端子は個々に設け、テスタ50の測定回路52の入力端子Y11〜Y1m、Y21〜Y2mに対応する端子も個々に設けるので、それら端子数が「被測定デバイスの出力端子の数×被測定デバイスの数」分だけ必要となり、パフォーマンスボード30の出力端子の数およびテスタ50の入力端子の数が増大して、半導体試験装置の規模が増大する。
However, in the semiconductor test apparatus shown in FIG. 4, the test signal input terminals (input terminals corresponding to the input terminals IN1 to INn) of the
そこで、被測定端子減少回路を使用することにより、パフォーマンスボードの出力端子の数およびテスタの入力端子の数を削減する手法が提案されている(例えば、特許文献1参照)。 In view of this, a technique has been proposed in which the number of output terminals of the performance board and the number of input terminals of the tester are reduced by using a measured terminal reduction circuit (see, for example, Patent Document 1).
図5はその手法を採用した半導体試験装置を示す図である。この半導体試験装置は、パフォーマンスボード60上に被測定端子減少回路80A,80Bを被測定デバイス40A,40Bの数(図4の場合は2個)だけ搭載して、テスタ70のテスト信号発生回路71のテスト信号出力端子P1〜Pnからn個のテスト信号を各被測定デバイス40A,40Bの入力端子IN1〜INnに共通に入力させ、被測定端子減少回路80Aでは、テスタ70のテスト信号発生回路71の期待値出力端子S1〜Smから出力した期待値と被測定デバイス40Aの出力端子OUT1〜OUTmから出力した出力信号とを比較し、また、被測定端子減少回路80Bでは、テスタ70のテスト信号発生回路71の期待値出力端子S1〜Smから出力した期待値と被測定デバイス80Bの出力端子OUT1〜OUTmから出力した出力信号とを比較し、それらの比較結果の「合格」または「不合格」の信号をその被測定端子減少回路80A,80Bにおいて生成して、テスタ70の合否集計回路72の入力端子X1,X2に入力させるものである。
FIG. 5 is a diagram showing a semiconductor test apparatus adopting this method. In this semiconductor test apparatus, the number of measured
図6は図5で説明した被測定端子減少回路80Aの内部構成を示す図である。被測定デバイスの出力端子OUT1〜OUTmから出力するデータは、フリップフロップ811〜81mにおいて、テスタ70から出力するクロックCKによって取り込まれ、この取り込まれたデータはXOR回路821〜82mにおいて、期待値出力端子S1〜Smから出力した期待値と比較され、「一致」の場合に出力が“L”となり、「不一致」の場合に“H”となり、NOR回路83に入力する。よって、被測定デバイス80Aの出力端子OUT1〜OUTmの出力信号と期待値出力端子S1〜Smの期待値とが、1個でも「不一致」(=“H”)の場合に、NOR回路83の出力が「不合格」を示す“L”の信号を合否集計回路54の入力端子X1に入力させる。被測定端子減少回路80Bも同様である。
FIG. 6 is a diagram showing an internal configuration of the measured
図5に示した半導体試験装置は、図4に示した半導体試験装置に比較して、パフォーマンスボード60での出力端子の数やテスタ70での入力端子の数を大幅に削減することが可能になり、同時測定の被測定デバイスの台数を増やすことが可能となる。
ところが、図5に示した半導体試験装置は、被測定デバイス40A,40Bの出力端子OUT1〜OUTmの出力信号が、“H”、もしくは“L”のどちらかを完全に推定できる場合は問題はないが、被測定デバイス40A,40Bの中に電源投入時に初期化されないフリップフロップがある場合等、出力が推定できない場合があるため、一般的なテストベクタには適用がむずかしい。初めに内部状態を完全に確定させるためのベクタを印加すれば、この方法でも試験することは可能であるが、そのために試験時間が増大することになるので好ましくない。
However, the semiconductor test apparatus shown in FIG. 5 has no problem when the output signals of the output terminals OUT1 to OUTm of the devices under
本発明の目的は、被測定デバイスの出力端子の出力信号が“H”か“L”かが不定の場合に、その不定の出力端子の信号の期待値との比較結果が「一致」として扱われるようにして、不定の出力端子の試験に与える影響を無くした半導体試験方法および装置を提供することである。 The object of the present invention is to treat the result of comparison with the expected value of the signal at the indeterminate output terminal as “match” when the output signal at the output terminal of the device under test is indefinite. Thus, it is an object of the present invention to provide a semiconductor test method and apparatus in which the influence on the test of an indefinite output terminal is eliminated.
上記目的を達成するために、請求項1にかかる発明の半導体試験方法は、被測定デバイスの各入力端子にテスト信号を入力させ、前記被測定デバイスのm個の出力端子の“H”又は“L”の出力信号を“H”又は“L”のm個の期待値と比較照合し、前記被測定デバイスの前記m個の出力端子の出力信号と前記m個の期待値との照合結果がそれぞれ「一致」するとき、前記被測定デバイスを「合格」とし、それ以外を「不合格」とする半導体試験方法において、前記期待値として、前記“H”と“L”の中間レベルの“Z”をさらに用意し、該“Z”を用いて行った前記照合結果を前記出力信号の如何にかかわらず前記「一致」とすることを特徴とする。
請求項2にかかる発明は、請求項1に記載の半導体試験方法において、前記被測定デバイスの前記m個の出力端子の内の出力信号が不定な出力端子につき、前記期待値として前記“Z”を使用することを特徴とする。
請求項3にかかる発明の半導体試験装置は、各入力端子にテスト信号が入力する被測定デバイスのm個の出力端子の“H”又は“L”の出力信号と、“H”、“L”のm個の期待値とをそれぞれ比較するm個の比較手段と、該m個の比較手段がすべて「一致」を出力するとき、前記被測定デバイスを「合格」とし、それ以外を「不合格」とする信号を出力する判定手段とを備えた半導体試験装置において、前記期待値として、前記“H”と“L”の中間レベルの“Z”をさらに用意し、前記m個の比較手段は、前記期待値が前記“H”と“L”の中間レベルの“Z”のとき、前記被測定デバイスの出力端子の出力信号の如何にかかわらず前記「一致」を出力することを特徴とする。
請求項4にかかる発明は、請求項3に記載の半導体試験装置において、前記m個の比較手段は、前記“Z”と前記“H”との中間レベルが第1の閾値として設定された第1の比較器と、前記“Z”と前記“L”との中間レベルが第2の閾値として設定された第2の比較器と、前記被測定デバイスの出力端子の出力信号の反転信号と前記第1の比較器の出力信号のAND論理をとる第1のAND回路と、前記被測定デバイスの出力端子の出力信号と前記第2の比較器の出力信号の反転信号のAND論理をとる第2のAND回路と、前記第1および第2のAND回路のOR論理をとるOR回路とを備えることを特徴とする。
In order to achieve the above object, a semiconductor test method according to a first aspect of the present invention is such that a test signal is input to each input terminal of a device under test, and “H” or “ The “L” output signal is compared with the m expected values of “H” or “L”, and the output signal of the m output terminals of the device under test is compared with the m expected values. In the semiconductor test method in which the device under test is “passed” and the other devices are “failed” when “match” respectively, the expected value is an intermediate level “Z” between “H” and “L”. "Is further prepared, and the result of the collation performed using the" Z "is set as the" match "regardless of the output signal.
According to a second aspect of the present invention, in the semiconductor test method according to the first aspect, the output value of the m output terminals of the device to be measured is “Z” as the expected value for an output terminal whose output signal is indefinite. It is characterized by using.
According to a third aspect of the present invention, there is provided a semiconductor test apparatus including an “H” or “L” output signal of m output terminals of a device under test, to which a test signal is input to each input terminal, and “H” and “L”. M comparison means for comparing each of m expected values, and when all the m comparison means output “match”, the device under test is set to “pass”, and the others are set to “fail” In the semiconductor test apparatus including a determination means for outputting a signal "", an intermediate level "Z" between "H" and "L" is further prepared as the expected value, and the m comparison means are When the expected value is “Z”, which is an intermediate level between “H” and “L”, the “match” is output regardless of the output signal of the output terminal of the device under measurement. .
According to a fourth aspect of the present invention, in the semiconductor test apparatus according to the third aspect, the m number of comparison means are set such that an intermediate level between the “Z” and the “H” is set as a first threshold value. 1 comparator, a second comparator in which an intermediate level between the “Z” and the “L” is set as a second threshold, an inverted signal of the output signal of the output terminal of the device under measurement, A first AND circuit that takes an AND logic of an output signal of the first comparator; a second AND that takes an AND logic of an output signal of an output terminal of the device under test and an inverted signal of the output signal of the second comparator; And an OR circuit that takes OR logic of the first and second AND circuits.
本発明によれば、特定の出力端子の期待値として“H”と“L”の中間のレベルである中間電位“Z”が与えられた場合に、当該の出力端子の期待値との照合結果は必ず「一致」となるので、不定の出力端子の照合を行う際に、この中間電位“Z”を期待値として与えることにより、試験結果に悪影響を与えることはなくなる。 According to the present invention, when an intermediate potential “Z”, which is an intermediate level between “H” and “L”, is given as an expected value of a specific output terminal, a comparison result with the expected value of that output terminal Is always “coincidence”, and therefore, when the indeterminate output terminal is collated, by giving this intermediate potential “Z” as an expected value, the test result is not adversely affected.
図1に本発明の1つの実施例の被測定端子減少回路10の構成を示す。この被測定端子減少回路10は、図5に示した被測定端子減少回路80A,80Bと置き換えて使用されるものである。
FIG. 1 shows a configuration of a measured
図1の被測定端子減少回路10において、11はフリップフロップであり、図5のテスタ70のテスト信号発生回路71から出力するクロックCKによって、被測定デバイスの出力端子OUT1から出力する出力信号を取り込む。12は同テスト信号発生回路71の期待値出力端子S1から出力する期待値を第1の閾値電圧VHと比較する第1の比較器、13は同様に第2の閾値電圧VLと比較する第2の比較器である。14はフリップフロップ11のQ出力の反転信号と比較器12の出力のAND論理をとるAND回路、15はフリップフロップ11のQ出力と比較器13の出力の反転信号のAND論理をとるAND回路である。16は両AND回路14,15のOR論理をとるOR回路である。
In the measured
以上のフリップフロップ11、比較器12,13、AND回路14,15およびOR回路16を1組として、これが被測定デバイスの出力端子OUT1〜OUTmの数、つまり、m組配置され、その各組のOR回路16の出力が判定手段であるNOR回路17に入力する。この被測定端子減少回路10を図5の被測定端子減少回路80Aと置き換えて使用するときは、そのNOR回路17の出力が、図5のテスタ70の合否集計回路71の入力端子X1に入力する。また、被測定端子減少回路80Bと置き換えて使用するときは、そのNOR回路17の出力が、合否集計回路71の入力端子X2に入力する。
The flip-
図2は、図5のテスタ70のテスト信号発生回路71の期待値出力端子S1に新たに設ける期待値出力回路20の構成を示す図である。21は期待値信号を増幅するドライバであり、このドライバ21からは“H”を示す電圧VIHと、“L”を示す電圧VILが出力し、アナログスイッチ22を経由して、期待値出力端子S1に出力する。アナログスイッチ22と23は切替信号CTRとインバータ24によって一方がオン、他方がオフするものであり、アナログスイッチ23がオンするときは、“Z”を示す中間電圧VTが出力端子S1から出力する。他の期待値出力端子S2〜Smに対応する期待値出力回路も同様な構成である。
FIG. 2 is a diagram showing a configuration of the expected
図3は本実施例で扱う信号電圧のレベルを示す図である。VIL,VILは前記したテスト信号出力端子P1〜Pmと期待値出力端子S1〜Smに出力する“H”、“L”の電圧であり、“Z”を示す中間電圧VTはこの電圧VIH,VILの中間値となる。また、前記した第1の閾値電圧VHは電圧VTとVIHの間の電圧、第2の閾値電圧VLは電圧VTとVILの間の電圧である。 FIG. 3 is a diagram showing signal voltage levels handled in this embodiment. VIL and VIL are “H” and “L” voltages output to the test signal output terminals P1 to Pm and the expected value output terminals S1 to Sm, respectively. The intermediate voltage VT indicating “Z” is the voltages VIH and VIL. The intermediate value of The first threshold voltage VH is a voltage between the voltages VT and VIH, and the second threshold voltage VL is a voltage between the voltages VT and VIL.
次に、被測定デバイスの出力端子OUT1が“H”であることの期待値照合を行う場合について説明する。このときは、テスタ70のテスト信号発生回路71の期待値出力端子S1の期待値が“H”に設定される。この“H”の電圧は、図3に示したように、比較器12の第1の閾値電圧VHや比較器13の第2の閾値電圧VLよりも高い値であり、従って、比較器12,13からは“H”が出力する。このとき、被測定デバイスの出力端子OUT1が“H”になっていれば、フリップフロップ11のQ出力が“H”であり、AND回路14,15の出力は“L”となる。よって、OR回路16の出力も“L”となり、出力端子OUT1が「一致」となる。しかし、被測定デバイスの出力端子OUT1が“L”になっていれば、フリップフロップ11のQ出力が“L”であり、AND回路14の出力は“H”、AND回路15の出力は“L”となる。よって、OR回路16の出力は“H”となり、出力端子OUT1が「不一致」となる。
Next, a case where the expected value verification that the output terminal OUT1 of the device under test is “H” is performed will be described. At this time, the expected value of the expected value output terminal S1 of the test
次に、被測定デバイスの出力端子OUT1が“L”であることの期待値照合を行う場合について説明する。このときは、テスタ70のテスト信号発生回路71の期待値出力端子S1の期待値が“L”に設定される。この“L”の電圧は、図3に示したように、比較器12の第1の閾値電圧VHや比較器13の第2の閾値電圧VLよりも低い値であり、従って、比較器12,13からは“L”が出力する。このとき、被測定デバイスの出力端子OUT1が“L”になっていれば、フリップフロップ11のQ出力が“L”であり、AND回路14,15の出力は“L”となる。よって、OR回路16の出力も“L”となり、出力端子OUT1が「一致」となる。しかし、被測定デバイスの出力端子OUT1が“H”になっていれば、フリップフロップ11のQ出力が“H”であり、AND回路14の出力は“L”、AND回路15の出力は“H”となる。よって、OR回路16の出力は“H”となり、出力端子OUT1が「不一致」となる。
Next, the case where the expected value verification that the output terminal OUT1 of the device under test is “L” is performed will be described. At this time, the expected value of the expected value output terminal S1 of the test
次に、被測定デバイスの出力端子OUT1について期待値照合を行わない場合について説明する。このときは、テスタ70のテスト信号発生回路71の期待値出力端子S1の期待値が“Z”(=VT)に設定される。この電圧VTは、図3に示したように、比較器12の第1の閾値電圧VHより低く、比較器13の第2の閾値電圧VLより高い値であり、比較器12は“L”を、比較器13は“H”を出力する。このため、AND回路14,15は、フリップフロップ11のQ出力が“H”であっても、また“L”であっても、その出力は“L”となる。よって、OR回路16の出力も“L”となる。つまり、このときは期待値照合は行わず、出力端子OUT1が「一致」と同じ扱いとなる。
Next, a case where expected value matching is not performed for the output terminal OUT1 of the device under measurement will be described. At this time, the expected value of the expected value output terminal S1 of the test
以上は、被測定デバイスの出力端子OUT1の期待値照合についてであったが、他の出力端子OUT2〜OUTmについても同様に期待値照合が同時に行われ、これらの照合結果はNOR回路17に入力する。そして、被測定デバイスの全ての出力端子OUT1〜OUTmについて、OR回路16の出力が“L”であれば、NOR回路17の出力は“H”となり、この被測定端子減少回路10を図5の被測定端子減少回路80Aと置き換えて使用しているときは、テスタ70の合否集計回路72の入力端子X1に“H”(=「一致」)が入力する。
The above is for the expected value matching of the output terminal OUT1 of the device under test, but the expected value matching is also performed for the other output terminals OUT2 to OUTm at the same time, and these matching results are input to the NOR
10,80A,80B:被測定端子減少回路
20:期待値出力回路
30,60:パフォーマンスボード
40A,40B:被測定デバイス
50,70:テスタ
10, 80A, 80B: measured terminal reduction circuit 20: expected
Claims (4)
前記期待値として、前記“H”と“L”の中間レベルの“Z”をさらに用意し、該“Z”を用いて行った前記照合結果を前記出力信号の如何にかかわらず前記「一致」とすることを特徴とする半導体試験方法。 A test signal is input to each input terminal of the device under test, and the “H” or “L” output signal of the m output terminals of the device under test is set to the m expected values of “H” or “L”. When the comparison result of each of the output signals of the m output terminals of the device to be measured and the m expected values is “match”, the device to be measured is “passed”, and the rest In the semiconductor test method to be “Fail”,
As the expected value, “Z” at an intermediate level between “H” and “L” is further prepared, and the result of collation performed using the “Z” is the “match” regardless of the output signal. A semiconductor test method characterized by the above.
前記被測定デバイスの前記m個の出力端子の内の出力信号が不定な出力端子につき、前記期待値として前記“Z”を使用することを特徴とする半導体試験方法。 The semiconductor test method according to claim 1,
A semiconductor test method, wherein “Z” is used as the expected value for an output terminal with an indefinite output signal among the m output terminals of the device under test.
前記期待値として、前記“H”と“L”の中間レベルの“Z”をさらに用意し、
前記m個の比較手段は、前記期待値が前記“H”と“L”の中間レベルの“Z”のとき、前記被測定デバイスの出力端子の出力信号の如何にかかわらず前記「一致」を出力することを特徴とする半導体試験装置。 M for comparing “H” or “L” output signals of m output terminals of the device under test whose test signals are input to the respective input terminals with m expected values of “H” and “L”, respectively. And a determination means for outputting a signal indicating that the device under test is “pass” and the others are “fail” when all of the m comparison means output “match”. In semiconductor testing equipment
As the expected value, the intermediate level “Z” between “H” and “L” is further prepared,
When the expected value is “Z”, which is an intermediate level between “H” and “L”, the m comparison means determine the “match” regardless of the output signal of the output terminal of the device under test. A semiconductor testing apparatus characterized by outputting.
前記“Z”と前記“H”との中間レベルが第1の閾値として設定された第1の比較器と、前記“Z”と前記“L”との中間レベルが第2の閾値として設定された第2の比較器と、前記被測定デバイスの出力端子の出力信号の反転信号と前記第1の比較器の出力信号のAND論理をとる第1のAND回路と、前記被測定デバイスの出力端子の出力信号と前記第2の比較器の出力信号の反転信号のAND論理をとる第2のAND回路と、前記第1および第2のAND回路のOR論理をとるOR回路とを備えることを特徴とする半導体試験装置。
4. The semiconductor test apparatus according to claim 3, wherein the m number of comparison means are:
A first comparator in which an intermediate level between “Z” and “H” is set as a first threshold, and an intermediate level between “Z” and “L” is set as a second threshold. A second AND circuit, a first AND circuit that takes an AND logic of the inverted signal of the output signal of the output terminal of the device under test and the output signal of the first comparator, and the output terminal of the device under test And a second AND circuit that takes an AND logic of an inverted signal of the output signal of the second comparator, and an OR circuit that takes an OR logic of the first and second AND circuits. Semiconductor test equipment.
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