JP2010071863A - Ic tester - Google Patents

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Fumihiro Saito
文宏 齊藤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an IC tester can efficiently transfer a plurality of groups of data made of at least fail data and mask data. <P>SOLUTION: This invention is achieved by improving an IC tester which provides an object to be tested with a test pattern and compares output of the object to be tested with an expected value to perform tests. This apparatus is an apparatus provided with both a compression part for compressing a plurality of groups of data made of at least fail data, results of the comparison, and mask data for masking the comparison and a decompression part for decompressing compressed data from the compression part. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、被試験対象を試験するＩＣテスタに関し、少なくともフェイルデータとマスクデータからなる複数組のデータ転送が効率的に行えるＩＣテスタに関するものである。   The present invention relates to an IC tester for testing an object to be tested, and more particularly to an IC tester capable of efficiently transferring a plurality of sets of data including at least fail data and mask data.

ＩＣテスタは、被試験対象（以下ＤＵＴ）、例えば、ＩＣ，ＬＳＩ等に試験パターンを与え、ＤＵＴの出力と期待値とを比較し、ＤＵＴの良否の判定を行うものである。このような装置は、下記特許文献１等に記載されている。   The IC tester gives a test pattern to an object to be tested (hereinafter referred to as DUT), for example, IC, LSI, etc., compares the output of the DUT with an expected value, and determines whether the DUT is good or bad. Such an apparatus is described in Patent Document 1 below.

特開２００３−１９６９９９号公報JP 2003-196999 A

ＩＣテスタのコンパレータは、ＤＵＴの出力と期待値とを比較した結果により、フェイルデータを作成する。また、コンパレータは、マスクデータによりＤＵＴの出力と比較しないマスク状態となる。そして、フェイルデータとマスクデータとの組をＩＣチップ間やプリント基板間で送信して、各種処理を行っている。   The comparator of the IC tester creates fail data based on the result of comparing the output of the DUT and the expected value. The comparator is in a mask state that is not compared with the output of the DUT by the mask data. Then, a set of fail data and mask data is transmitted between IC chips or between printed boards to perform various processes.

フェイルデータとマスクデータとの組は、図５のように示され、フェイルデータの「あり」、「なし」、マスクデータの「あり」、「なし」の２ビットで示すことができる。そして、ＤＵＴごとの組の場合、図６に示されるように、ＤＵＴの数が増加すると、ビット幅も大きくなる。   A set of fail data and mask data is shown in FIG. 5, and can be indicated by 2 bits of “present” and “none” of the fail data and “present” and “none” of the mask data. In the case of a set for each DUT, as shown in FIG. 6, the bit width increases as the number of DUTs increases.

しかし、図５のように、フェイルデータとマスクデータとの組を４つの状態で示したが、フェイルデータが「あり」で、マスクデータが「あり」の状態はＩＣテスタではあり得ない。そのため、データ転送に無駄が存在する。   However, as shown in FIG. 5, the combination of fail data and mask data is shown in four states, but the state where the fail data is “present” and the mask data is “present” cannot be an IC tester. Therefore, there is a waste in data transfer.

ＩＣテスタは、各種回路が高集積化して搭載され、ＩＣチップ間やプリント基板間の信号経路数が多数であり、信号経路の確保や配置が大変であった。また、シリアル転送を行うとしても、転送時間がかかってしまい、試験時間に影響してしまうという問題点があった。   The IC tester is mounted with various circuits highly integrated, and there are a large number of signal paths between IC chips and between printed circuit boards, and it is difficult to secure and arrange the signal paths. Further, even if serial transfer is performed, there is a problem in that it takes a long time to transfer and affects the test time.

そこで、本発明の目的は、少なくともフェイルデータとマスクデータからなる複数組のデータ転送が効率的に行えるＩＣテスタを実現することにある。   Accordingly, an object of the present invention is to realize an IC tester capable of efficiently transferring a plurality of sets of data including at least fail data and mask data.

このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象に試験パターンを与え、被試験対象の出力と期待値とを比較し、試験を行うＩＣテスタにおいて、
少なくとも比較結果であるフェイルデータ、比較をマスクするマスクデータからなる複数組のデータを圧縮する圧縮部と、
この圧縮部からの圧縮データを解凍する解凍部と
を備えたことを特徴とするＩＣテスタ。
請求項２記載の発明は、請求項１記載の発明であって、
前記圧縮部と前記解凍部をそれぞれ別のＩＣチップまたは別のプリント基板に搭載したことを特徴とするものである。
請求項３記載の発明は、
複数の被試験対象に試験パターンを与え、複数の被試験対象の出力と期待値とを比較し、同時に試験を行うＩＣテスタにおいて、
前記被試験対象ごとの少なくとも比較結果であるフェイルデータ、比較をマスクするマスクデータからなる複数組のデータを圧縮する判定部と、
この圧縮部からの圧縮データを格納、または、解凍して格納するフェイルメモリと
を備えたことを特徴とするものである。
請求項４記載の発明は、
複数の被試験対象を同時に試験するＩＣテスタにおいて、
前記複数の被試験対象に対して、試験パターンを与え、複数の被試験対象の出力と期待値とを比較し、被試験対象ごとの少なくとも比較結果であるフェイルデータ、比較をマスクするマスクデータからなる複数の前記被試験対象の組のデータを圧縮し、出力する複数のＰＥカードと、
これらのＰＥカードからの圧縮データを解凍し、被試験対象ごとに集約するフェイル制御カードと
を備えたことを特徴とするものである。 In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In an IC tester that gives a test pattern to an object to be tested, compares the output of the object to be tested with an expected value, and performs a test.
A compression unit that compresses a plurality of sets of data including at least fail data as a comparison result and mask data for masking the comparison;
An IC tester comprising: a decompression unit for decompressing compressed data from the compression unit.
Invention of Claim 2 is invention of Claim 1, Comprising:
The compression unit and the decompression unit are mounted on different IC chips or different printed boards, respectively.
The invention described in claim 3
In an IC tester that gives a test pattern to a plurality of objects to be tested, compares the output of the plurality of objects to be tested with an expected value, and performs a test simultaneously.
A determination unit that compresses a plurality of sets of data including fail data that is at least a comparison result for each test target, and mask data that masks comparison;
And a fail memory that stores or decompresses and stores compressed data from the compression unit.
The invention according to claim 4
In an IC tester that tests a plurality of test objects simultaneously,
A test pattern is given to the plurality of objects to be tested, the output of the plurality of objects to be tested is compared with an expected value, fail data that is at least a comparison result for each object to be tested, and mask data that masks comparison A plurality of PE cards that compress and output a plurality of sets of data to be tested;
A fail control card that decompresses the compressed data from these PE cards and aggregates them for each object to be tested is provided.

本発明によれば、以下のような効果がある。
請求項１，２によれば、圧縮部が、フェイルデータ、マスクデータの複数組のデータを圧縮して、転送し、解凍部で解凍するので、転送するビット数が少なくなり、データ転送が効率よく行える。 The present invention has the following effects.
According to the first and second aspects, since the compression unit compresses and transfers a plurality of sets of fail data and mask data, and decompresses the data by the decompression unit, the number of bits to be transferred is reduced and the data transfer is efficient. Well done.

請求項３によれば、判定部が、フェイルデータ、マスクデータの複数組のデータを圧縮して、フェイルメモリへ転送するので、データ転送が効率よく行える。また、フェイルメモリが圧縮されたデータを格納すれば、メモリ容量を減らすことができる。   According to the third aspect, since the determination unit compresses a plurality of sets of fail data and mask data and transfers them to the fail memory, data transfer can be performed efficiently. Further, if the fail memory stores the compressed data, the memory capacity can be reduced.

請求項４によれば、ＰＥカードが、フェイルデータ、マスクデータの複数組のデータを圧縮して、フェイル制御カードに転送するので、データ転送が効率よく行える。   According to the fourth aspect, since the PE card compresses a plurality of sets of fail data and mask data and transfers them to the fail control card, data transfer can be performed efficiently.

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。   Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention.

図１において、複数のＤＵＴ１は、例えば、ＩＣ，ＬＳＩ等である。複数のＰＥＩＣ２はＩＣチップで、ドライバ、コンパレータ等からなるピンエレクトロニクス回路を有し、ＤＵＴ１に試験パターンを与え、ＤＵＴ１の出力と期待値とを比較し、比較結果であるフェイルデータ、比較をマスクするマスクデータを出力する。判定ＩＣ３はＩＣチップで、複数のＰＥＩＣ２からフェイルデータ、マスクデータを入力し、ＤＵＴ１ごとの良否の判定を行い、ＤＵＴごとのフェイルデータ、マスクデータの複数組のデータを圧縮して出力する。そして、判定ＩＣ３は、判定部３１、エンコーダ３２を有する。判定部３１は、複数のＰＥＩＣ２からのフェイルデータ、マスクデータを入力し、ＤＵＴ１ごとの良否判定を行う。エンコーダ３２は圧縮部で、判定部３１からＤＵＴ１ごとのフェイルデータ、マスクデータの複数組のデータを入力し、圧縮する。ＦＭＩＣ４はＩＣチップで、デコーダ４１、フェイルメモリ４２を有し、判定部ＩＣ３の圧縮データを受け取り、解凍して格納する。デコーダ４１は解凍部で、エンコーダ３２からの圧縮データを受け取り、解凍する。フェイルメモリ４２は、デコーダ４１で解凍されたフェイルデータ、マスクデータを格納する。   In FIG. 1, the plurality of DUTs 1 are, for example, ICs, LSIs, and the like. The plurality of PEICs 2 are IC chips having a pin electronics circuit made up of a driver, a comparator, etc., giving a test pattern to the DUT 1, comparing the output of the DUT 1 with an expected value, and masking comparison of fail data and comparison. Output mask data. The determination IC 3 is an IC chip, which receives fail data and mask data from a plurality of PEICs 2, determines pass / fail for each DUT 1, and compresses and outputs a plurality of sets of fail data and mask data for each DUT. The determination IC 3 includes a determination unit 31 and an encoder 32. The determination unit 31 inputs fail data and mask data from a plurality of PEICs 2 and performs pass / fail determination for each DUT 1. The encoder 32 is a compression unit, and inputs and compresses a plurality of sets of fail data and mask data for each DUT 1 from the determination unit 31. The FMIC 4 is an IC chip and includes a decoder 41 and a fail memory 42. The FMIC 4 receives the compressed data of the determination unit IC3, decompresses it, and stores it. The decoder 41 is a decompressing unit that receives the compressed data from the encoder 32 and decompresses it. The fail memory 42 stores fail data and mask data decompressed by the decoder 41.

このような装置の動作を以下に説明する。ＰＥＩＣ２がＤＵＴ１に試験パターンを与え、ＤＵＴ１の出力と期待値と比較し、比較結果を示すフェイルデータを判定ＩＣ３に出力する。また、ＰＥＩＣ２は、通常、ＩＣテスタのピンごとにドライバ、コンパレータの組で構成され、同時にドライバ、コンパレータが動作することがないので、コンパレータに対して、マスクデータを与え、比較が行われないようになっている。このマスクデータを、ＰＥＩＣ２は判定ＩＣ３に出力する。そして、判定部３１は、複数のＰＥＩＣ２のフェイルデータ、マスクデータを入力し、ＤＵＴ１ごとの判定を行い、フェイルデータ、マスクデータの組を作成する。複数組、例えば、３組を、エンコーダ３２は、図２に示されるように、フェイルデータの「あり」かつマスクデータの「あり」、つまり、フェイルデータ、マスクデータの順で２ビットで示される「１１」のデータを除くことで圧縮して、ＦＭＩＣ４のデコーダ４１に圧縮データとして送る。デコーダ４１は、圧縮データを解凍して、フェイルメモリ４２に格納する。   The operation of such an apparatus will be described below. The PEIC 2 gives a test pattern to the DUT 1, compares the output of the DUT 1 with the expected value, and outputs fail data indicating the comparison result to the determination IC 3. The PEIC 2 is usually composed of a pair of a driver and a comparator for each pin of the IC tester, and since the driver and the comparator do not operate at the same time, mask data is given to the comparator so that comparison is not performed. It has become. The PEIC 2 outputs this mask data to the determination IC 3. Then, the determination unit 31 inputs fail data and mask data of a plurality of PEICs 2, performs determination for each DUT 1, and creates a set of fail data and mask data. As shown in FIG. 2, the encoder 32 indicates a plurality of sets, for example, 3 sets, as shown in FIG. 2, in the order of fail data “yes” and mask data “yes”, that is, fail data, mask data The data is compressed by removing the data “11” and sent to the decoder 41 of the FMIC 4 as compressed data. The decoder 41 decompresses the compressed data and stores it in the fail memory 42.

このように、エンコーダ３２が、フェイルデータ、マスクデータの複数組を、フェイルデータの「あり」かつマスクデータの「あり」を除くことで圧縮して、転送し、デコーダ４１で解凍するので、転送するビット数が少なくなり、データ転送が効率よく行える。   In this way, the encoder 32 compresses and transfers a plurality of sets of fail data and mask data by excluding “Yes” of the fail data and “Yes” of the mask data, and decompresses the data by the decoder 41. The number of bits to be reduced is reduced, and data transfer can be performed efficiently.

複数のＤＵＴの場合、フェイルデータ、マスクデータの組の状態数は、フェイルデータの「あり」かつマスクデータの「あり」を除いた３（ＤＵＴ数）で示すことができる。例えば、ＤＵＴ数が４つの場合の状態数は、３４＝８１となる。この値を２進数で表すと７ビット（２６＜８１≦２７）となり、７ビットで、フェイルデータとマスクデータの組を表すことができる。そして、図３に示されるように、ＤＵＴ数が３以上の場合、フェイルデータの「あり」かつマスクデータの「あり」を除く圧縮によりビット数を減らすことができる。 In the case of a plurality of DUTs, the number of states of a set of fail data and mask data can be represented by 3 (the number of DUTs) excluding “Yes” of the fail data and “Yes” of the mask data. For example, the number of states when the number of DUTs is four is 3 4 = 81. When this value is expressed in binary, it becomes 7 bits (2 6 <81 ≦ 2 7 ), and a set of fail data and mask data can be expressed by 7 bits. As shown in FIG. 3, when the number of DUTs is 3 or more, the number of bits can be reduced by compression excluding “Yes” of fail data and “Yes” of mask data.

次に、他の実施例を図４に示し説明する。図４において、複数のＤＵＴ５は、例えば、ＩＣ，ＬＳＩ等である。複数のＰＥカード６はプリント基板で、ピンエレクトロニクス回路等を有し、２．５個のＤＵＴ５に対して、試験パターンを与え、２．５個のＤＵＴ５の出力と期待値とを比較し、ＤＵＴ５ごとの少なくとも比較結果であるフェイルデータ、比較をマスクするマスクデータからなる３組のデータを圧縮し、出力する。また、ＰＥカード６は、エンコーダ６１を有する。エンコーダ６１は圧縮部で、２．５個のＤＵＴ５ごと、つまり、３個のＤＵＴ５ごとのフェイルデータ、マスクデータの３組のデータを圧縮して出力する。フェイル制御カード７はプリント基板で、複数のＰＥカード６からの圧縮データを解凍し、ＤＵＴ５ごとに集約し、ＤＵＴ５ごとのパターンマッチを行い、結果をＰＥカード６に送信する。フェイル制御カード７は、デコーダ７１、マッチ検出部７２を有する。デコーダ７１は解凍部で、エンコーダ６１からの圧縮データを解凍する。マッチ検出部７２は、デコーダ７１が解凍したデータをＤＵＴ５ごとに集約し、パターンマッチを検出し、検出結果をＰＥカード６に送信する。   Next, another embodiment will be described with reference to FIG. In FIG. 4, the plurality of DUTs 5 are, for example, an IC, an LSI, or the like. A plurality of PE cards 6 are printed circuit boards, have pin electronics circuits, etc., give test patterns to 2.5 DUTs 5, compare the outputs of 2.5 DUTs 5 with expected values, Three sets of data consisting of at least fail data as a comparison result and mask data for masking comparison are compressed and output. The PE card 6 has an encoder 61. The encoder 61 is a compression unit, and compresses and outputs three sets of data, that is, fail data and mask data for every 2.5 DUTs 5, that is, every 3 DUTs 5. The fail control card 7 is a printed circuit board, decompresses compressed data from a plurality of PE cards 6, aggregates the data for each DUT 5, performs pattern matching for each DUT 5, and transmits the result to the PE card 6. The fail control card 7 has a decoder 71 and a match detection unit 72. The decoder 71 is a decompressing unit that decompresses the compressed data from the encoder 61. The match detector 72 aggregates the data decompressed by the decoder 71 for each DUT 5, detects a pattern match, and transmits the detection result to the PE card 6.

このような装置の動作を以下に説明する。ＰＥカード６のそれぞれが、２．５個のＤＵＴ５に試験パターンを与え、２．５個のＤＵＴ５の出力と期待値とを図示しないコンパレータが比較、または、コンパレータがマスクデータにより比較を行わない。そして、ＰＥカード６のそれぞれが、ＤＵＴ５ごとのフェイルデータ、マスクデータの３組を作成し、この３組のデータを、エンコーダ６１が、フェイルデータの「あり」かつマスクデータの「あり」を除くことで圧縮して、フェイル制御カード７のデコーダ７１に出力する。デコーダ７１が、圧縮されたデータを解凍する。そして、マッチ検出部７２が、ＤＵＴ５ごとに、フェイルデータ、マスクデータを集約し、パターンマッチを行い、ＰＥカード６に送信する。このパターンマッチ結果により、ＰＥカード６がＤＵＴ５に対する試験を行う。   The operation of such an apparatus will be described below. Each of the PE cards 6 gives a test pattern to 2.5 DUTs 5, and the comparators (not shown) compare the outputs of the 2.5 DUTs 5 with the expected values, or the comparators do not compare with mask data. Each of the PE cards 6 creates three sets of fail data and mask data for each DUT 5, and the encoder 61 excludes “Yes” of the fail data and “Yes” of the mask data from these three sets of data. The data is compressed and output to the decoder 71 of the fail control card 7. The decoder 71 decompresses the compressed data. Then, the match detection unit 72 aggregates fail data and mask data for each DUT 5, performs pattern matching, and transmits the result to the PE card 6. Based on the result of the pattern matching, the PE card 6 performs a test on the DUT 5.

なお、本発明はこれに限定されるものではなく、ＤＵＴごとのフェイルデータ、マスクデータの複数組のデータの圧縮を示したが、ＤＵＴのピンごとのフェイルデータ、マスクデータの複数組のデータを圧縮する構成でもよい。   Note that the present invention is not limited to this, and has shown compression of a plurality of sets of fail data and mask data for each DUT, but a plurality of sets of fail data and mask data for each pin of the DUT are shown. The structure which compresses may be sufficient.

また、デコーダ４１が圧縮されたデータを解凍して、フェイルメモリ４２に格納する構成を示したが、圧縮されたデータを直接フェイルメモリ４２に格納する構成でもよい。このようにすれば、フェイルメモリ４２のメモリ容量を減らすことができる。   In addition, although the configuration in which the decoder 41 decompresses the compressed data and stores it in the fail memory 42 is shown, a configuration in which the compressed data is directly stored in the fail memory 42 may be used. In this way, the memory capacity of the fail memory 42 can be reduced.

また、フェイルデータとマスクデータの複数組のデータを圧縮する例を示したが、他のデータ、例えば、回路の状態等を示すステータスデータを付加して、圧縮してもよい。   Further, although an example of compressing a plurality of sets of fail data and mask data has been shown, other data, for example, status data indicating a circuit state or the like may be added and compressed.

また、ＰＥカード６が２．５個のＤＵＴ５に接続する構成を示したが、ＤＵＴ５の個数に限定されるものではない。   In addition, although the configuration in which the PE card 6 is connected to 2.5 DUTs 5 is shown, the number is not limited to the number of DUTs 5.

そして、フェイル制御カード７がマッチ検出部７２を有する構成を示したが、マッチ検出部をＰＥカード６に設ける構成でもよい。この場合、ＤＵＴごとに集約したフェイルデータ、マスクデータをＰＥカード６に送信する構成となる。   In addition, although the configuration in which the fail control card 7 has the match detection unit 72 is shown, the match detection unit may be provided in the PE card 6. In this case, the fail data and the mask data collected for each DUT are transmitted to the PE card 6.

本発明の一実施例を示した構成図である。It is the block diagram which showed one Example of this invention. 図１に示す装置のエンコーダ３２の動作を説明する図である。It is a figure explaining operation | movement of the encoder 32 of the apparatus shown in FIG. 図１に示す装置のエンコーダ３２の動作を説明する図である。It is a figure explaining operation | movement of the encoder 32 of the apparatus shown in FIG. 本発明の他の実施例を示した構成図である。It is the block diagram which showed the other Example of this invention. フェイルデータ、マスクデータの組を説明する図である。It is a figure explaining the group of fail data and mask data. ＤＵＴ数とフェイルデータ、マスクデータの組のデータ数との関係を示す図である。It is a figure which shows the relationship between the number of DUT, and the data number of the group of fail data and mask data.

符号の説明Explanation of symbols

１，５ ＤＵＴ
３ 判定ＩＣ
３２，６１ エンコーダ
４ ＦＭＩＣ
４１，７１ デコーダ
４２ フェイルメモリ
６ ＰＥカード
７ フェイル制御カード 1,5 DUT
3 judgment IC
32, 61 Encoder 4 FMIC
41, 71 Decoder 42 Fail memory 6 PE card 7 Fail control card

Claims (4)

被試験対象に試験パターンを与え、被試験対象の出力と期待値とを比較し、試験を行うＩＣテスタにおいて、
少なくとも比較結果であるフェイルデータ、比較をマスクするマスクデータからなる複数組のデータを圧縮する圧縮部と、
この圧縮部からの圧縮データを解凍する解凍部と
を備えたことを特徴とするＩＣテスタ。 In an IC tester that gives a test pattern to an object to be tested, compares the output of the object to be tested with an expected value, and performs a test.
A compression unit that compresses a plurality of sets of data including at least fail data as a comparison result and mask data for masking the comparison;
An IC tester comprising: a decompression unit for decompressing compressed data from the compression unit. 前記圧縮部と前記解凍部をそれぞれ別のＩＣチップまたは別のプリント基板に搭載したことを特徴とする請求項１記載のＩＣテスタ。   2. The IC tester according to claim 1, wherein the compression unit and the decompression unit are mounted on different IC chips or different printed boards, respectively. 複数の被試験対象に試験パターンを与え、複数の被試験対象の出力と期待値とを比較し、同時に試験を行うＩＣテスタにおいて、
前記被試験対象ごとの少なくとも比較結果であるフェイルデータ、比較をマスクするマスクデータからなる複数組のデータを圧縮する判定部と、
この圧縮部からの圧縮データを格納、または、解凍して格納するフェイルメモリと
を備えたことを特徴とするＩＣテスタ。 In an IC tester that gives a test pattern to a plurality of objects to be tested, compares the output of the plurality of objects to be tested with an expected value, and performs a test simultaneously.
A determination unit that compresses a plurality of sets of data including fail data that is at least a comparison result for each test target, and mask data that masks comparison;
An IC tester comprising a fail memory for storing or decompressing and storing compressed data from the compression unit. 複数の被試験対象を同時に試験するＩＣテスタにおいて、
前記複数の被試験対象に対して、試験パターンを与え、複数の被試験対象の出力と期待値とを比較し、被試験対象ごとの少なくとも比較結果であるフェイルデータ、比較をマスクするマスクデータからなる複数の前記被試験対象の組のデータを圧縮し、出力する複数のＰＥカードと、
これらのＰＥカードからの圧縮データを解凍し、被試験対象ごとに集約するフェイル制御カードと
を備えたことを特徴とするＩＣテスタ。 In an IC tester that tests a plurality of test objects simultaneously,
A test pattern is given to the plurality of objects to be tested, the output of the plurality of objects to be tested is compared with an expected value, fail data that is at least a comparison result for each object to be tested, and mask data that masks comparison A plurality of PE cards that compress and output a plurality of sets of data to be tested;
An IC tester comprising a fail control card that decompresses compressed data from these PE cards and aggregates the data for each test target.
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