KR20060053978A - Semiconductor integrated circuit - Google Patents

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KR20060053978A
KR20060053978A KR1020050066184A KR20050066184A KR20060053978A KR 20060053978 A KR20060053978 A KR 20060053978A KR 1020050066184 A KR1020050066184 A KR 1020050066184A KR 20050066184 A KR20050066184 A KR 20050066184A KR 20060053978 A KR20060053978 A KR 20060053978A
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KR1020050066184A
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유타카 오쿠이
켄지 테루이
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

입력 버퍼 회로용의 테스트 회로를 구비하는 종래의 반도체 집적회로에서는, 입력 버퍼 회로를 하나하나 선택하여 테스트를 행할 필요가 있기 때문에, 다수의 입력 버퍼 회로의 테스트를 행할 경우, 테스트 시간이 증대하게 될 가능성이 있었다. 본 발명의 반도체 집적회로는, 입력되는 복수의 제 1신호가 모두 제 1논리상태인 경우와 그 외의 경우에서 다른 논리상태의 신호를 출력하는 제 1다입력 논리회로와, 입력되는 복수의 제 1신호가 모두 제 1논리상태와는 다른 제 2논리상태인 경우와 그 외의 경우에서 다른 논리상태의 신호를 출력하는 제 2다입력 논리회로를 구비하는 테스트 회로를 갖는다.In a conventional semiconductor integrated circuit having a test circuit for the input buffer circuit, it is necessary to select and test the input buffer circuits one by one, so that the test time is increased when testing a plurality of input buffer circuits. There was a possibility. The semiconductor integrated circuit of the present invention includes a first multi-input logic circuit that outputs a signal having a different logic state when the plurality of first signals to be input are all in the first logical state and in other cases, and the plurality of first inputs. The test circuit includes a second multi-input logic circuit for outputting a signal having a different logic state in the case where the signals are all in a second logic state different from the first logic state and in other cases.

반도체 집적회로, 다입력 논리신호, 입력 단자, 출력 단자 Semiconductor integrated circuit, multi-input logic signal, input terminal, output terminal

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}Semiconductor Integrated Circuits {SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 본 발명의 실시예 1에 있어서의 반도체 집적회로를 설명하는 도면,1 is a diagram for explaining a semiconductor integrated circuit according to the first embodiment of the present invention;

도 2는 본 발명의 실시예 1에 있어서의 반도체 집적회로의 동작을 설명하는 진리값도,FIG. 2 is a truth value for explaining the operation of the semiconductor integrated circuit according to the first embodiment of the present invention; FIG.

도 3은 본 발명의 실시예 1에 있어서의 반도체 집적회로를 동작을 설명하는 진리값도,3 is a truth value for explaining the operation of the semiconductor integrated circuit according to the first embodiment of the present invention;

도 4는 본 발명의 실시예 2에 있어서의 반도체 집적회로를 설명하는 도면,4 is a diagram for explaining a semiconductor integrated circuit according to a second embodiment of the present invention;

도 5는 본 발명의 실시예 3에 있어서의 반도체 집적회로를 설명하는 도면이다.FIG. 5 is a diagram for explaining the semiconductor integrated circuit according to the third embodiment of the present invention. FIG.

※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

100: 입력 단자 200: 입력버퍼회로100: input terminal 200: input buffer circuit

300: 내부논리회로 400: 출력 단자300: internal logic circuit 400: output terminal

500: 테스트 회로 510: 제 1다입력 논리회로500: test circuit 510: first multi-input logic circuit

520: 제 2다입력 논리회로 530: 셀렉터 회로520: second multi-input logic circuit 530: selector circuit

540: 제 1레지스터 550: 제 2레지스터540: first register 550: second register

본 발명은, 반도체 집적회로에 관한 것으로서, 특히, 복수의 입력 버퍼 회로의 전기적 특성 테스트를 행하는 테스트 회로를 구비한 반도체 집적회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to a semiconductor integrated circuit having a test circuit for conducting electrical characteristic tests of a plurality of input buffer circuits.

종래, 입력 버퍼 회로용의 테스트 회로를 구비한 반도체 집적회로로서, 복수의 입력 버퍼 회로로부터 출력되는 신호를 멀티플렉서에 의해 선택하여 직접 출력 단자에 출력하고, 선택된 입력 버퍼 회로의 전기적 특성을 측정하는 구성이 알려져 있다(예를 들면 특허문헌 1참조). BACKGROUND ART Conventionally, a semiconductor integrated circuit having a test circuit for an input buffer circuit is a configuration that selects signals output from a plurality of input buffer circuits by a multiplexer and outputs them directly to an output terminal, and measures electrical characteristics of the selected input buffer circuit. This is known (for example, refer patent document 1).

［특허문헌 1］일본국 특개평5-126908호 공보[Patent Document 1] Japanese Patent Application Laid-Open No. 5-126908

그러나, 특허문헌 1에 개시된 기술에서는, 입력 버퍼 회로를 하나하나 선택하여 테스트를 행하는 필요가 있기 때문에, 다수의 입력 버퍼 회로의 테스트를 행할 경우, 테스트 시간이 증대될 가능성이 있었다. However, in the technique disclosed in Patent Literature 1, it is necessary to select and test the input buffer circuits one by one, so that the test time may be increased when a plurality of input buffer circuits are tested.

상술한 과제를 해결하기 위해, 본 발명의 반도체 집적회로는, 입력되는 복수의 제 1신호가 모두 제 1논리상태인 경우와 그 외의 경우에서 다른 논리상태의 신 호를 출력하는 제 1다입력 논리회로와, 입력되는 복수의 제 1신호가 모두 제 1논리상태와는 다른 제 2논리상태인 경우와 그 밖의 경우에서 다른 논리상태의 신호를 출력하는 제 2 다입력 논리회로를 구비하는 테스트 회로를 갖는다. In order to solve the above-mentioned problems, the semiconductor integrated circuit of the present invention, the first multi-input logic for outputting a signal of a different logic state when the plurality of input first signal is all in the first logical state and other cases A test circuit comprising a circuit and a second multi-input logic circuit for outputting a signal having a different logic state when the first plurality of input signals are all in a second logic state different from the first logic state and in other cases. Have

이하, 본 발명의 실시예에 대해서 도면을 참조하여 상세하게 설명한다. 또, 전 도면을 통해서 동일한 구성에는 같은 부호를 부여한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described in detail with reference to drawings. In addition, the same code | symbol is attached | subjected to the same structure through all the drawings.

실시예Example 1 One

도 1은 본 발명의 실시예 1에 있어서의 반도체 집적회로를 도시한 도면이다. 1 is a diagram showing a semiconductor integrated circuit in accordance with the first embodiment of the present invention.

본 발명의 반도체 집적회로는, 입력 신호가 각각 공급되는 입력 단자(100)를 복수 갖는다. The semiconductor integrated circuit of the present invention has a plurality of input terminals 100 to which input signals are respectively supplied.

또한, 본 발명에서는, 입력 단자(100)에 공급된 입력 신호에 따른 신호를 각각 출력하는 복수의 입력버퍼 회로(200)를 갖고, 입력버퍼 회로(200)로부터 출력된 복수의 신호가 입력되는 내부논리 회로(300)를 갖는다.In addition, in the present invention, it has a plurality of input buffer circuit 200 for outputting a signal corresponding to the input signal supplied to the input terminal 100, respectively, a plurality of signals output from the input buffer circuit 200 is input Has a logic circuit 300.

입력버퍼 회로(200)에는 내부논리 회로(300)를 구동하는 내부전원전위 및 접지전위가 공급되고, 입력 단자(100)에 공급된 입력 신호에 따라, H레벨, 혹은 L레벨의 신호를 내부논리 회로(300)에 출력한다. The input buffer circuit 200 is supplied with an internal power supply potential and a ground potential for driving the internal logic circuit 300, and according to an input signal supplied to the input terminal 100, an H-level or L-level signal is supplied to the internal logic. Output to the circuit 300.

내부논리 회로(300)는 소정의 기능을 갖고, 입력버퍼 회로(200)로부터 각각 출력되는 출력 신호에 따라 소정의 출력 신호를 복수의 출력 단자(400)에 출력한다. The internal logic circuit 300 has a predetermined function and outputs a predetermined output signal to the plurality of output terminals 400 in accordance with output signals respectively output from the input buffer circuit 200.

또한, 본 발명에서는, 입력버퍼 회로(200)로부터 출력된 복수의 신호가 입력되는 테스트 회로(500)를 갖는다.In addition, the present invention includes a test circuit 500 to which a plurality of signals output from the input buffer circuit 200 are input.

테스트 회로(500)는, 입력버퍼 회로(200)로부터 출력된 복수의 신호에 따른 출력 신호를 출력 단자(400)에 출력한다. The test circuit 500 outputs an output signal corresponding to a plurality of signals output from the input buffer circuit 200 to the output terminal 400.

본 발명에서는, 테스트 회로(500)는, 입력되는 복수의 신호가 모두 제 1논리상태인 경우와, 그 외의 경우에서, 다른 논리상태의 신호를 출력하는 제 1다입력 논리회로(510)와, 입력되는 복수의 신호가 모두 상기 제 1논리상태와는 다른 제 2논리상태인 경우와, 그 외의 경우에서, 다른 논리상태의 신호를 출력하는 제 2다입력 논리회로(520)를 갖는다.In the present invention, the test circuit 500 includes a first multi-input logic circuit 510 for outputting signals in different logic states when the plurality of input signals are all in the first logical state and in other cases; The second multi-input logic circuit 520 outputs a signal having a different logic state when the plurality of input signals are all in a second logic state different from the first logic state, and in other cases.

입력버퍼 회로(200)로부터 출력된 복수의 신호는, 제 1다입력 논리회로(510)와 제 2다입력 논리회로(520)에 각각 입력되고, 각 다입력 논리회로의 출력 신호는 출력 단자(400)에 출력된다. The plurality of signals output from the input buffer circuit 200 are input to the first multi-input logic circuit 510 and the second multi-input logic circuit 520, respectively, and the output signal of each multi-input logic circuit is output terminal ( 400).

본 발명에서는, 제 1다입력 논리회로(510)는 AND논리회로에 의해 구성되고, 도 2의 진리값표로 나타내는 것과 같이, 입력 신호의 논리상태가 모두 H레벨이 아닐 경우, 즉, 하나라도 L레벨의 입력 신호를 포함할 경우에는, L레벨의 신호를 출력하고, 입력 신호의 논리상태가 모두 H레벨일 경우, H레벨의 신호를 출력한다. In the present invention, the first multi-input logic circuit 510 is constituted by an AND logic circuit, and as shown by the truth table in Fig. 2, when all of the logic states of the input signals are not at the H level, that is, at least one of them is L. When a level input signal is included, an L level signal is output. When the logic states of the input signals are all H level, an H level signal is output.

또한, 제 2다입력 논리회로(520)는 NOR논리회로에 의해 구성되고, 도 3의 진리값표로 나타내는 것과 같이, 입력 신호의 논리상태가 모두 L레벨이 아닐 경우, 즉, 하나라도 H레벨의 입력 신호를 포함할 경우에는, L레벨의 신호를 출력하고, 입력 신호의 논리상태가 모두 L레벨일 경우, H레벨의 신호를 출력한다. In addition, the second multi-input logic circuit 520 is constituted by a NOR logic circuit, and as shown by the truth table in FIG. 3, when all of the logic states of the input signals are not at L level, that is, at least one of H level When the input signal is included, an L level signal is output. When the logic states of the input signal are all L level, an H level signal is output.

다음에 본 발명의 반도체 집적회로의 테스트 동작에 대하여 설명한다. Next, a test operation of the semiconductor integrated circuit of the present invention will be described.

입력 단자(100)에는 입력버퍼 회로(200)의 전기적 특성을 테스트하기 위한 테스트 신호가 공급된다. The input terminal 100 is supplied with a test signal for testing electrical characteristics of the input buffer circuit 200.

본 발명에서는, 입력버퍼 회로(200)가 소정의 전위에 따라 적정하게 동작할지를 테스트하기 위해, 예를 들면 H레벨 측의 테스트를 행할 경우에는 소정 전압(VIH)이, L레벨측의 테스트를 행할 경우에는 소정 전위(VIL)가 각각 입력버퍼 회로(200)에 공급된다. In the present invention, in order to test whether the input buffer circuit 200 operates properly according to a predetermined potential, for example, when the test on the H level side is performed, the predetermined voltage VIH is to test the L level side. In this case, the predetermined potential VIL is supplied to the input buffer circuit 200, respectively.

다음에 테스트 회로(500)의 동작을, VIH가 공급되었을 때 입력버퍼 회로(200)로부터 H레벨의 신호가 출력되고, VIL이 공급되었을 때 입력버퍼 회로(200)로부터 L레벨의 신호가 출력되는 구성의 경우를 예로써 설명한다. Next, when the VIH is supplied, the H level signal is output from the input buffer circuit 200, and the L level signal is output from the input buffer circuit 200 when the VIL is supplied. The case of a structure is demonstrated as an example.

VIH가 입력 단자(100)에 입력된 경우, 입력버퍼 회로(200)가 모두 정상적으로 동작할 때는, 입력버퍼 회로(200)의 출력 신호는 모두 "H"레벨이 되고, 제 1다입력 회로(510)의 출력은 "H"가 된다. When the VIH is input to the input terminal 100, when all of the input buffer circuits 200 operate normally, the output signals of the input buffer circuit 200 are all at the "H" level, and the first multi-input circuit 510 is provided. ) Output is "H".

또한 입력버퍼 회로(200)의 어느 하나라도 불량이 있을 경우에는, 입력버퍼 회로(200)의 출력 신호는 모두 "H"레벨이 되지 않고, 제 1다입력 회로(510)의 출력은 "L"이 된다. If any of the input buffer circuits 200 is defective, the output signals of the input buffer circuit 200 are not all at the "H" level, and the output of the first multi-input circuit 510 is "L". Becomes

이에 따라 제 1다입력 회로(510)의 출력을 측정함으로써, 입력버퍼 회로(200)의 H레벨 측의 동작 테스트를 행할 수 있게 된다.Accordingly, by measuring the output of the first multi-input circuit 510, it is possible to perform an operation test on the H level side of the input buffer circuit 200.

또한, VIL이 입력 단자(100)에 입력되었을 경우, 입력버퍼 회로(200)가 모두 정상적으로 동작할 때에는, 입력버퍼 회로(200)의 출력 신호는 모두 L레벨이 되고, 제 2다입력 회로(520)의 출력은 H가 된다. When the VIL is input to the input terminal 100, when all of the input buffer circuits 200 operate normally, the output signals of the input buffer circuit 200 all become L level, and the second multi-input circuit 520 ) Output is H.

또한 입력버퍼 회로(200)의 어느 하나라도 불량이 있을 경우에는, 입력버퍼 회로(200)의 출력 신호는 모두 L레벨이 되지 않고, 제 2다입력 회로(520)의 출력은 L레벨이 된다. If any of the input buffer circuits 200 is defective, all of the output signals of the input buffer circuit 200 do not become L level, and the output of the second multi-input circuit 520 becomes L level.

이에 따라 제 2다입력 회로(520)의 출력을 측정함으로써, 입력버퍼 회로(200)의 L레벨 측의 동작 테스트를 행할 수 있게 된다.As a result, by measuring the output of the second multi-input circuit 520, the operation test on the L level side of the input buffer circuit 200 can be performed.

이와 같이, 본 발명에서는, 복수의 입력버퍼 회로(200)의 전기적 특성 테스트, 특히, 입력버퍼 회로(200)의 H레벨 측의 동작 테스트와 L레벨 측의 동작 테스트를, 일괄적으로 행할 수 있게 되어, 테스트 시간을 대폭적으로 줄일 수 있게 된다.As described above, in the present invention, the electrical characteristic tests of the plurality of input buffer circuits 200, in particular, the operation test on the H level side and the operation test on the L level side of the input buffer circuit 200 can be performed collectively. Thus, the test time can be greatly reduced.

또한 VIH가 공급되었을 때 입력버퍼 회로(200)로부터 L레벨의 신호가 출력되고, VIL이 공급되었을 때 입력버퍼 회로(200)로부터 H레벨의 신호가 출력되는 구성의 경우에는, 제 1다입력 회로(510)의 출력을 측정함으로써, 입력버퍼 회로(200)의 L레벨 측의 동작 테스트가 행해지고, 제 2다입력 회로(520)의 출력을 측정함으로써, 입력버퍼 회로(200)의 H레벨 측의 동작 테스트가 행해진다. In the case of the configuration in which the L level signal is output from the input buffer circuit 200 when VIH is supplied, and the H level signal is output from the input buffer circuit 200 when VIL is supplied, the first multi-input circuit. An operation test on the L level side of the input buffer circuit 200 is performed by measuring the output of 510, and an H level side of the input buffer circuit 200 is measured by measuring the output of the second multi-input circuit 520. An operation test is performed.

실시예Example 2 2

도 2는 본 발명의 실시예 2에 있어서의 반도체 집적회로를 도시한 도면이다. Fig. 2 is a diagram showing a semiconductor integrated circuit in accordance with the second embodiment of the present invention.

본 발명의 실시예 2의 반도체 집적회로는, 도 2에 나타나 있는 바와 같이, 테스트 회로(500)는, 제 1다입력 논리회로(510) 및 제 2다입력 논리회로(520)의 출력 신호가 입력되고, 제 1다입력 논리회로(510)의 출력 신호와, 제 2다입력 논리회로(520)의 출력 신호 중 어느 하나를 선택하여 출력하는 셀렉터 회로(530)를 갖는다. In the semiconductor integrated circuit according to the second embodiment of the present invention, as shown in FIG. 2, the test circuit 500 includes output signals of the first multi-input logic circuit 510 and the second multi-input logic circuit 520. And a selector circuit 530 which selects and outputs one of an output signal of the first multi-input logic circuit 510 and an output signal of the second multi-input logic circuit 520.

셀렉터 회로(530)에는 외부로부터 제어신호Sel가 공급되고, 이 제어신호Sel에 따라, 제 1다입력 논리회로(510)의 출력 신호와, 제 2다입력 논리회로(520)의 출력 신호 중 어느 하나가 출력 단자(400)에 출력된다. The selector circuit 530 is supplied with a control signal Sel from the outside, and according to the control signal Sel, either the output signal of the first multi-input logic circuit 510 or the output signal of the second multi-input logic circuit 520 is supplied. One is output to the output terminal 400.

즉, 셀렉터 회로(530)에 의해, 입력버퍼 회로(200)의 H레벨 측의 동작 테스트를 행할 때와, L레벨 측의 동작 테스트를 행할 때, 출력 단자(400)에 출력되는 신호가 바뀐다. That is, the signal output to the output terminal 400 is changed by the selector circuit 530 when the operation test on the H level side of the input buffer circuit 200 and when the operation test on the L level side are performed.

이에 따라 같은 출력 단자(400)를 이용하여, H레벨 측의 동작 테스트와 L레벨측의 동작 테스트를 행할 수 있게 된다.As a result, the operation test on the H level side and the operation test on the L level side can be performed using the same output terminal 400.

이와 같이, 실시예 2의 본 발명에서는, 측정용 출력 단자(400)의 개수를 저감할 수 있게 되고, 출력 단자의 수에 여유가 없는 경우에 있어서도 발명을 실현시킬 수 있게 된다.As described above, in the present invention of the second embodiment, the number of measurement output terminals 400 can be reduced, and the invention can be realized even when the number of output terminals is not sufficient.

실시예Example 3 3

도 5는 본 발명의 실시예 3에 있어서의 반도체 집적회로를 도시한 도면이다. Fig. 5 is a diagram showing a semiconductor integrated circuit in accordance with the third embodiment of the present invention.

본 발명의 실시예 3의 반도체 집적회로는, 도 5에 나타나 있는 바와 같이, 테스트 회로(500)는, 제 1다입력 논리회로(510)의 출력 신호가 입력되는 제 1레지스터(540)와, 제 2다입력 논리회로(520)의 출력 신호가 입력되는 제 2레지스터(550)를 갖는다.In the semiconductor integrated circuit according to the third embodiment of the present invention, as shown in FIG. 5, the test circuit 500 includes a first register 540 to which an output signal of the first multi-input logic circuit 510 is input, And a second register 550 to which an output signal of the second multi-input logic circuit 520 is input.

이 구성에 의하면, 입력버퍼 회로(200)의 H레벨 측 및 L레벨 측의 동작 테스트를, 각각 복수의 레벨에 대하여 행하는 경우에 있어서, 대응하는 각 다입력 논리회로의 복수의 출력 신호를, 레지스터(540) 및 레지스터(550)에 의해, 각각 데이터 로서 출력 단자(400)에 출력하는 것이 가능하게 되고, 이 데이터를 측정하는 경우에 의해서만 복수의 레벨에 대한 동작 테스트를 행할 수 있게 된다.According to this configuration, when the operation test on the H level side and the L level side of the input buffer circuit 200 is performed for a plurality of levels, respectively, a plurality of output signals of the corresponding multi-input logic circuits are registered. By the 540 and the register 550, it is possible to output to the output terminal 400 as data, respectively, and the operation test for a plurality of levels can be performed only when this data is measured.

즉, 실시예 3의 본 발명에서는, 테스트 시간을 대폭적으로 증대시킴 없이, 입력버퍼 회로(200)의 H레벨 측 및 L레벨 측의 동작 테스트를, 복수의 레벨에 대하여 행할 수 있게 된다.That is, in the present invention of the third embodiment, it is possible to perform the operation test on the H level side and the L level side of the input buffer circuit 200 for a plurality of levels without significantly increasing the test time.

본 발명에 의하면, 복수의 입력 버퍼 회로의 전기적 특성 테스트를, 테스트 시간을 대폭 증대시킴 없이 행할 수 있게 된다.According to the present invention, an electrical characteristic test of a plurality of input buffer circuits can be performed without significantly increasing the test time.

Claims (4)

입력 신호가 각각 공급되는 복수의 입력 단자와, A plurality of input terminals to which input signals are respectively supplied; 상기 입력 단자에 공급된 상기 입력 신호에 따라 제 1신호를 각각 출력하는 복수의 버퍼 회로와, A plurality of buffer circuits respectively outputting a first signal in accordance with the input signal supplied to the input terminal; 상기 버퍼 회로로부터 출력된 복수의 상기 제 1신호가 입력되는 내부논리회로와, An internal logic circuit to which the plurality of first signals output from the buffer circuit are input; 상기 버퍼 회로로부터 출력된 복수의 상기 제 1신호가 입력되는 테스트 회로를 갖고, And a test circuit to which the plurality of first signals output from the buffer circuit are input, 상기 테스트 회로는, The test circuit, 입력되는 복수의 상기 제 1신호가 모두 제 1논리상태인 경우와, 그 외의 경우에서, 다른 논리상태의 출력 신호를 출력하는 제 1다입력 논리회로와, A first multi-input logic circuit for outputting an output signal of a different logic state in a case where all of the plurality of input first signals are in a first logical state and in other cases; 입력되는 복수의 상기 제 1신호가 모두 상기 제 1논리상태와는 다른 제 2논리상태인 경우와, 그 외의 경우에서, 다른 논리상태의 출력 신호를 출력하는 제 2다입력 논리회로를 구비하는 것을 특징으로 하는 반도체 집적회로. And a second multi-input logic circuit for outputting an output signal of a different logic state in the case where the plurality of input first signals are all in a second logic state different from the first logic state, and in other cases. A semiconductor integrated circuit characterized by. 제 1항에 있어서,The method of claim 1, 상기 제 1다입력 논리회로는 AND논리회로에 의해 구성되고, 상기 제 2다입력 논리회로는 NOR논리회로에 의해 구성되는 것을 특징으로 하는 반도체 집적회로. And the first multi-input logic circuit is constituted by an AND logic circuit, and the second multi-input logic circuit is constituted by a NOR logic circuit. 제 1항에 있어서,The method of claim 1, 상기 테스트 회로는,The test circuit, 상기 제 1다입력 논리회로 및 상기 제 2다입력 논리회로의 상기 출력 신호가 입력되고, 이 제 1다입력 논리회로의 해당 출력 신호와, 이 제 2다입력 논리회로의 해당 출력 신호 중 어느 하나를 선택하여 출력하는 셀렉터를 갖는 것을 특징으로 하는 반도체 집적회로. The output signal of the first multi-input logic circuit and the second multi-input logic circuit is input, and any one of a corresponding output signal of the first multi-input logic circuit and a corresponding output signal of the second multi-input logic circuit And a selector for selecting and outputting. 제 1항에 있어서,The method of claim 1, 상기 테스트 회로는, The test circuit, 상기 제 1다입력 논리회로의 상기 출력 신호가 입력되는 제 1레지스터와, 상기 제 2다입력 논리회로의 상기 출력 신호가 입력되는 제 2레지스터를 갖는 것을 특징으로 하는 반도체 집적회로.And a first register to which the output signal of the first multi-input logic circuit is input, and a second register to which the output signal of the second multi-input logic circuit is input.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101998442A (en) * 2009-08-10 2011-03-30 北京三星通信技术研究有限公司 Remote access method and system
KR101498514B1 (en) * 2007-07-13 2015-03-04 프리스케일 세미컨덕터, 인크. Dynamic voltage adjustment for memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6138576A (en) * 1984-07-31 1986-02-24 Nec Corp Semiconductor integrated circuit
JPH0512900A (en) * 1991-06-28 1993-01-22 Nec Corp Semiconductor storage containing test function and its test method
JP2723698B2 (en) * 1991-06-29 1998-03-09 日本電気アイシーマイコンシステム株式会社 Test circuit for semiconductor integrated circuit
JPH0535521A (en) * 1991-07-26 1993-02-12 Nec Ic Microcomput Syst Ltd Input circuit
JPH05126908A (en) * 1991-11-07 1993-05-25 Mitsubishi Electric Corp Test circuit device
JP2950313B2 (en) * 1998-01-19 1999-09-20 日本電気株式会社 Input buffer circuit of semiconductor integrated circuit
JP2000121686A (en) * 1998-10-13 2000-04-28 Mitsubishi Electric Corp Threshold test circuit
JP2004072680A (en) * 2002-08-09 2004-03-04 Renesas Technology Corp Semiconductor integrated circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101498514B1 (en) * 2007-07-13 2015-03-04 프리스케일 세미컨덕터, 인크. Dynamic voltage adjustment for memory
CN101998442A (en) * 2009-08-10 2011-03-30 北京三星通信技术研究有限公司 Remote access method and system
US9179289B2 (en) 2009-08-10 2015-11-03 Samsung Electronics Co., Ltd. Method and system for remotely accessing

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