JP2008177374A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】製造コストの増大または半導体チップのチッピングを抑制する半導体装置及びその製造方法を提供すること。
【解決手段】本発明は、オフ基板１０上に設けられた動作層１８を有する半導体装置の第１面Ｓ１及びＳ２が第１劈開面となるようにオフ基板１０を分割する工程と、半導体装置の第１面Ｓ１及びＳ２と交差する第２面Ｓ３及びＳ４がオフ基板１０の第２劈開面よりも前記オフ基板の表面に対し垂直に近くなるように分割する工程と、を有することを特徴とする半導体装置及びその製造方法である。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特にオフ基板を有する半導体装置及びその製造方法に関する。

基板上にエピタキシャル層を成長し形成する半導体装置においては、オフ基板を用いたものがある。一方、半導体装置を構成するチップの側面を劈開面とすることが求められる場合がある。特許文献１には、オフ基板を用いるのはＰ型不純物濃度の改善や自然超格子の抑制のため、基板の表面（主面）が（−１００）面から［０−１１］または［０１−１］に傾斜したＧａＡｓ基板を用い、ＡｌＧａＩｎＰ／ＧａＡｓ系半導体レーザを形成する技術が開示されている。

図１はオフ基板を用いたレーザダイオード（ＬＤ）の斜視図である。ｎ型のオフ基板１０上（図１では下）にキャリアが流れる動作層１８として、ｎ型の第２クラッド層１２、活性層１４及びｐ型の第１クラッド層１６が設けられている。第１クラッド層１６上に第１電極２０、オフ基板１０の裏面（図１では上面）に第２電極２２が設けられている。活性層１４の中央部がレーザ光を増幅する導波路２４である。レーザダイオードは、レーザ光を出射する第１面Ｓ１、第１面Ｓ１に対向する第１面Ｓ２、導波路２４の幅方向に設けられた第２面Ｓ３ａ及びＳ４ａを有する。また、動作層１８側の面（基板１０の表面側の面）でありパッケージ等に実装される実装面である面Ｓ５、及び面Ｓ５に対向する面Ｓ６（基板１０の裏面側の面）を有する。

レーザダイオードは、レーザ光を誘導放出するためレーザ光を出射する第１面Ｓ１とＳ２とを厳密に平行にすることが求められる。このため、第１面Ｓ１及びＳ２を劈開面とすることが求められる。第１面Ｓ１及びＳ２を劈開面とするため、基板の分割はスクライブ法を用い行われる。特許文献１のように、基板１０にオフ基板を用い、レーザダイオードの分割をスクライブ法を用い行うと、第２面Ｓ３ａ及びＳ４ａも劈開面となってしまう。そのため、第２面Ｓ３ａと表面Ｓ５とのなす角θは基板１０の表面に対し垂直ではなくなる。
特開平９−２６６３４７号公報

第２面Ｓ３ａ及びＳ４ａが基板に対し垂直でない場合の課題につき以下に説明する。第１に、レーザダイオードの実装では、第２面Ｓ３ａ及びＳ４ａが基板表面Ｓ５に対し垂直ではないため、第２面Ｓ３ａまたはＳ４ａを基準面とした場合には、実装が困難である。すなわち、第２面Ｓ３ａまたはＳ４ａを、レーザダイオードの半導体チップを実装のための冶具やダイボンダの面（半導体チップの位置合わせをする面）に合わせることが困難である。例えば、レーザダイオードでは、レーザ光の出射位置を厳密に位置合わせすることが求められている。これを実現するためには、画像認識等を用い実装する必要がある。このように、画像認識等を用いると半導体装置を実装する際の製造コストが増大してしまう。

第２に、第２面Ｓ３ａ及びＳ４ａが基板表面Ｓ５に対し垂直ではないため、レーザダイオードの半導体チップをピンセットやコレットで保持する際チッピングが生じやすいという課題がある。このため、半導体チップの厚さを薄くすることが難しい。また、基板の欠けによる塵が増大してしまう。

本発明は、上記課題に鑑みなされたものであり、半導体チップを実装する際の製造コストの増大または半導体チップのチッピングを抑制することが可能な半導体装置及びその製造方法を提供することを目的とする。

本発明は、オフ基板上に設けられた動作層を有する半導体装置の第１面が第１劈開面となるように前記オフ基板を分割する工程と、前記半導体装置の前記第１面と交差する第２面が前記オフ基板の第２劈開面よりも前記オフ基板の表面に対し垂直に近くなるように分割する工程と、を有する半導体装置の製造方法である。本発明によれば、半導体チップを実装する際、第２面を基準面として位置を検出することができる。よって、画像認識等を用い実装する必要がなく、製造コストを削減することができる。さらに、半導体チップを保持する際生じるチッピングを抑制することができる。よって、半導体チップの厚さを薄くすること、また、基板の欠けによる塵の抑制が可能となる。

上記構成において、前記半導体装置の第２面が前記オフ基板の第２劈開面よりも前記オフ基板の表面に対し垂直に近くなるように分割する工程は、前記オフ基板をレーザ分割法またはダイシング法を用いる構成とすることができる。この構成によれば、第２面を基板の表面に対しほぼ垂直とすることができる。

本発明は、オフ基板上に設けられた動作層と、第１劈開面である第１面と、前記第１面と交差し前記オフ基板の第２劈開面よりも前記オフ基板の表面に対し垂直に近くなるように設けられた第２面と、を有する半導体素子に対し、前記第２面と位置合わせ部とを位置合わせする工程と、前記位置合わせする工程の後、前記半導体素子を実装部に実装する工程と、を有する半導体装置の製造方法である。本発明によれば、第２面と位置合わせ部とで半導体チップを位置合わせするため、画像認識等を用い実装する必要がなく、製造コストを削減することができる。

上記構成において、前記基板はＩｎＰまたはＧａＡｓである構成とすることができる。この構成によれば、基板の劈開面を用いる半導体装置を提供することができる。

上記構成において、前記半導体装置はレーザダイオードであり、前記第１面はレーザ光が出射する面である構成とすることができる。この構成によれば、第１面を劈開面とし、オフ基板を用いることが求められるレーザダイオードにおいて、製造コストを削減し、半導体チップを保持する際に生じるチッピングを抑制することができる。

上記構成において、前記基板の表面側に第１電極を形成する工程と、前記基板の裏面側の前記第１電極と対向する位置に第２電極を形成する工程と、を有する構成とすることができる。

上記構成において、前記第１面は前記基板の表面及び前記第２面と垂直である構成とすることができる。

上記構成において、前記オフ基板は（−１００）から［０−１１］にオフしている構成とすることができる。また、上記構成において、前記オフ基板のオフ角度は、５度以上である構成とすることができる。

本発明は、オフ基板上に設けられた動作層と、第１劈開面である第１面と、前記第１面と交差し、前記オフ基板の第２劈開面よりも前記オフ基板の表面に対し垂直近くなるように形成された第２面と、を具備することを特徴とする半導体装置である。本発明によれば、製造コストを削減することができる。さらに、半導体チップを保持する際生じるチッピングを抑制することができる。

本発明は、オフ基板上に設けられた動作層と、第１劈開面である第１面と、前記第１面と交差し前記オフ基板の第２劈開面よりも前記オフ基板の表面に対し垂直に近くなるように設けられた第２面と、を有する半導体素子と、前記半導体素子を実装する実装部であって、前記第２面を用い前記半導体素子を位置合わせする位置合わせ部を有する前記実装部と、を具備することを特徴とする半導体装置である。本発明によれば、第２面と位置合わせ部とを用い位置合わせし、半導体チップを実装部に実装することができる。よって、製造コストを削減することができる。

本発明によれば、半導体チップを実装する際、第２面を基準面として位置を検出することができる。よって、半導体チップを実装する際には、画像認識等を用いる必要がなく、製造コストを削減することができる。さらに、半導体チップを保持する際生じるチッピングを抑制することができる。よって、半導体チップの厚さを薄くすること、また、基板の欠けによる塵の抑制が可能となる。

以下、図面を参照に本発明の実施例について説明する。

図２は実施例１に係るレーザダイオードチップ２９の斜視図である。実施例１に係るレーザダイオードは図１に対し、基板１０の表面Ｓ５に対する第２面Ｓ３及びＳ４の角θが９０°である。その他の構成は図１と同じであり説明を省略する。

図３は実施例１に係るレーザダイオードを形成するためのＧａＡｓ（砒化ガリウム）ウエハを示している。ＧａＡｓウエハ３０の主面（表面）は（−１００）面から［０−１１］に１０°オフしている。図４はＧａＡｓの結晶面及び結晶方向を示す図である。（−１００）面に対し［０−１１］に１０°オフした面がウエハ表面である。図３に戻り、ウエハの主のオリエンテーションフラット（ＯＦ）の水平方向も１０°オフしている。インデックスフラット（副のオリエーテーションフラット、ＩＦ）の水平方向は［０１１］である。

図５（ａ）から図７（ｃ）を用い実施例１に係る半導体装置の製造方法について説明する。図５（ａ）のように、Ｓｉ（シリコン）をドープしたｎ型ＧａＡｓ基板１０上に、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い、動作層１８として、ＡｌＧａＩｎＰ（アルミニウムガリウムインジウムリン）からなるｎ型の第２クラッド層１２、ＩｎＧａＰ／ＡｌＧａＩｎＰのＭＱＷ（多重量子井戸）からなる活性層１４、Ｚｎ（亜鉛）をドープしたＡｌＧａＩｎＰ層からなるｐ型の第１クラッド層１６を成長する。

図５（ｂ）のように、基板１０の表面側に第１電極２０を蒸着法を用い形成する。図５（ｃ）のように、基板１０の裏面を研磨し基板１０の厚さを薄くする。図５（ｄ）のように、基板１０の裏面側に、第１電極２０に対向するように第２電極２２を蒸着法を用い形成する。

図６を参照に、このようにしてレーザダイオードを形成したウエハ３０をレーザ分割法またはダイシング法を用いＩＦ方向に分割する。これにより、ＩＦ方向の分割面３２により分割された短冊片３４が形成される。

図７（ａ）を参照に、短冊片３４の分割面３２にスクライブ法を用いスクライブ線３５を形成する。スクライブ線３５上または下を突き上げることにより短冊片３４は劈開面３６（０−１−１）（第１劈開面）で劈開する。これにより、図７（ｂ）のように、劈開面３６で分割された短冊片３８が形成される。劈開面３６は図２のレーザダイオードチップ２９の第１面Ｓ１及びＳ２に相当する。

図７（ｃ）のように、レーザ分割法またはダイシング法を用い、劈開面３６に垂直に短冊片３８を分割面４０で分割し短冊片４２が形成される。分割面４０は図２のレーザダイオードの第２面Ｓ３及びＳ４に相当する。短冊片４２が図２に示したレーザダイオードチップ２９に相当する。レーザダイオードの長手方向の長さ（図２の第１面Ｓ１とＳ２との間の距離）は例えば２００μｍから２２００μｍであり、レーザダイオードの幅方向の幅（図２の第２面Ｓ３とＳ４との距離）は例えば１５０μｍから２５０μｍ程度である。

なお、図６及び図７（ｃ）で行ったレーザ分割法は、例えばレーザ装置としてパルスレーザを用い、パルス幅が１２０ｆ秒、中心波長が８００ｎｍ、パルスエネルギが０．０１ｍＪ／パルス、レンズ焦点距離が１００ｍｍ、レーザ照射回数が２０ショットの条件で行うことができる。また、レーザ分割法の代わりにダイシング法を用いることができる。ダイシング法は、例えば、ブレード刃幅が０．０１ｍｍ、ブレード回転数が３００００ｒｐｍ／分、冷却水の流量が１１リットル／分、カットスピードが１０ｍｍ／秒の条件で行うことができる。

図８（ａ）及び図８（ｂ）は、図２のレーザダイオードチップ２９（半導体素子）を実装部に実装する斜視図である。図８（ａ）のように、セラミック等からなるサブキャリア５０は、Ｌ字状をしており、レーザダイオードチップ２９を実装する面５３と、位置合わせ面５５（位置合わせ部）と、を有している。面５３上にはＡｕＳｎ（金錫）や半田等のろう材５２が設けられている。レーザダイオードチップ２９の第２面Ｓ４を位置合わせ面５５に当接させ（矢印７０）、横方向の位置合わせを行う。その後、レーザダイオードチップ２９の面Ｓ５を面５３に当接させる（矢印７２）

図８（ｂ）のように、第１電極２０とろう材５２とを反応させ接合部５６が形成される。その後、サブキャリア５０をパッケージまたは基板に実装する。

実施例１においては、図７（ｂ）のように、図２のレーザダイオードの第１面Ｓ１及びＳ２が劈開面（第１劈開面）となるように短冊片３４（つまり基板１０）を分割する。また、図７（ｃ）のように、図２のレーザダイオードの第１面Ｓ１及びＳ２と交差する第２面Ｓ３及びＳ４が基板１０の表面Ｓ５に垂直となるように短冊片３８（つまり基板）を分割する。このように、劈開面であることが求められ、かつレーザ光が出射する第１面Ｓ１及びＳ２を劈開面とし、第１面Ｓ１及びＳ２に交差する第２面Ｓ３及びＳ４は、基板１０の表面Ｓ５に垂直とする。

これにより、レーザダイオードチップ２９を実装する際、第２面Ｓ３またはＳ４を基準面として位置を検出することができる。すなわち、図８（ａ）のように、第２面Ｓ４と位置合わせ面５５とを位置合わせし、図８（ｂ）のように、その後、レーザダイオードチップ２９（半導体素子）をサブキャリア５０（実装部）に実装することができる。このように、レーザダイオードチップ２９の第２面Ｓ４を位置合わせ面５５に当接することにより横方向の位置検出を行うことができる。よって、チップ２９を実装する際には、画像認識等を用い実装する必要がなく、製造コストを削減することができる。なお、位置合わせ面５５は、ダイボンダ、冶具またはパッケージ等に設けられていてもよい。また、実装部はレーザダイオードチップ２９が実装されていればよく、ステム等のパッケージや基板等でもよい。

さらに、レーザダイオードチップ２９をピンセットやコレットで保持する際生じるチッピングを抑制することもできる。よって、レーザダイオードのチップの厚さを薄くすること、また、基板の欠けによる塵の抑制が可能となる。なお、第２面Ｓ３及びＳ４は、オフ基板１０の第１面Ｓ１及びＳ２と交差する別の劈開面（図１の第２面Ｓ３ａ及びＳ４ａ：第２劈開面）よりもオフ基板１０の表面Ｓ５に対し垂直に近くなるように形成されていればよい。これにより、図１のレーザダーオードチップに比べ、チップ２９を実装する際の位置合わせ面５５を用いた位置合わせ工程が容易となる。なお、位置合わせを容易とするためには、第２面Ｓ３及びＳ４は、オフ基板１０の表面Ｓ５に対し５度以内であることが好ましい。よって、オフ基板１０のオフ角度が５度以上オフしている場合に、実施例１の方法は特に有効である。

第２面Ｓ３及びＳ４の形成並びに第１面Ｓ１及びＳ２の形成は、実施例１に例示した方法以外を用いることもできるが、図７（ｂ）のように、劈開面３６の形成は、スクライブ法を用いることが好ましい。これにより、簡単に第１面Ｓ１及びＳ２を劈開面とすることができる。また、図７（ａ）のように、分割面４０の形成はレーザ分割法またはダイシング法を用いることが好ましい。これにより、分割面４０は劈開面とはならないため、簡単に第２面Ｓ３及びＳ４を基板表面Ｓ５に対しほぼ垂直に形成することができる。なお、第２面Ｓ３及びＳ４の形成と第１面Ｓ１及びＳ２の形成との工程の順番は逆でもよい。

図５（ｃ）のように、基板１０の表面側に第１電極２０を形成し、図５（ｄ）のように、基板１０の裏面側の第１電極２０と対向する位置に第２電極２２を形成する。第２面Ｓ３及びＳ４が基板１０の表面Ｓ５に垂直に形成するため、第１電極２０と第２電極２２とを対向するように形成することができる。この構成により、以下の効果を奏することができる。すなわち、従来、図１のように、面Ｓ５及びＳ６に第１電極２０及び第２電極２２が形成される場合には、第１電極２０と第２電極２２とはオフセットして形成される。これにより、実施例１のように、第２面Ｓ３及びＳ４を面Ｓ５及びＳ６に対し垂直に分割すると、第１電極２０や第２電極２２が分割されてしまう。実施例１によれば、第１電極２０と第２電極２２とが対向しているため、第１電極２０及び第２電極２２が分割することなく、第２面Ｓ３及びＳ４を形成できる。

さらに、第１面Ｓ１及びＳ２は基板の表面Ｓ５並びに第２面Ｓ３及びＳ４と垂直である。これにより、第１面Ｓ１とＳ２との間の導波路２４内でレーザ光が誘導放出することができる。

基板１０はオフ基板であればよく、ＧａＡｓ基板には限られない。しかしながら、劈開面を形成するためには、基板１０はＩｎＰ(インジウムリン）またはＧａＡｓであることが好ましい。

また、第１面Ｓ１及びＳ２は、劈開する面（劈開面）であれば（０１１）または（０−１−１）とは限らない。さらに、基板１０の表面は（−１００）または（１００）から［０−１１］にオフした面とは限らないが、第１面Ｓ１及びＳ２に垂直な面（実施例１では［０−１１］または［０１−１］）にオフした面であることが好ましい。これにより、第１面Ｓ１及びＳ２を基板１０の表面Ｓ５並びに第２面Ｓ３及びＳ４と垂直とすることができる。

実施例１では、半導体装置としてレーザダイオード（ＬＤ）を例に説明した。オフ基板１０を用い、劈開面を有する半導体装置に本発明を適用することができる。例えば、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）、受光素子及びＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用することができる。これらの半導体装置においては、第１面を劈開面で分割することにより半導体チップの分割が容易となる。さらに、第１面を劈開面に対し垂直に近くすることにより、実装の際の位置合わせを容易に行うことができる。なお、これらの半導体装置において、動作層は電子またはホールが伝導する層である。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は従来例に係るＬＤの斜視図である。 図２は実施例１に係るＬＤの斜視図である。 図３はウエハの平面図である。 図４は結晶面及び結晶方向を示す図である。 図５（ａ）から図５（ｄ）は実施例１に係るＬＤの製造方法を示す断面図である。 図６は実施例１に係るＬＤの製造方法を示す平面図（その１）である。 図７は実施例１に係るＬＤの製造方法を示す平面図（その２）である。 図８（ａ）及び図８（ｂ）はＬＤチップを実装する際の斜視図である。

符号の説明

１０ 基板
１２ 第２クラッド層
１４ 活性層
１６ 第１クラッド層
１８ 動作層
２０ 第１電極
２２ 第２電極
２９ レーザダイオードチップ
３０ ウエハ
３２、４０ 分割面
３４、３８ 短冊片
４２ 劈開面
５０ サブキャリア
５２ ろう材
５３ 面
５５ 位置合わせ面
Ｓ１、Ｓ２ 第２面
Ｓ３、Ｓ４ 第１面
Ｓ５ 表面
Ｓ６ 裏面

Claims (15)

1. オフ基板上に設けられた動作層を有する半導体装置の第１面が第１劈開面となるように前記オフ基板を分割する工程と、
   前記半導体装置の前記第１面と交差する第２面が前記オフ基板の第２劈開面よりも前記オフ基板の表面に対し垂直に近くなるように分割する工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記半導体装置の第２面が前記オフ基板の第２劈開面よりも前記オフ基板の表面に対し垂直に近くなるように分割する工程は、前記オフ基板をレーザ分割法またはダイシング法を用いることを特徴とする請求項１記載の半導体装置の製造方法。
3. オフ基板上に設けられた動作層と、第１劈開面である第１面と、前記第１面と交差し前記オフ基板の第２劈開面よりも前記オフ基板の表面に対し垂直に近くなるように設けられた第２面と、を有する半導体素子に対し、
   前記第２面と位置合わせ部とを位置合わせする工程と、
   前記位置合わせする工程の後、前記半導体素子を実装部に実装する工程と、を有することを特徴とする半導体装置の製造方法。
4. 前記基板はＩｎＰまたはＧａＡｓであることを特徴とする請求項１または３記載の半導体装置の製造方法。
5. 前記半導体装置はレーザダイオードであり、
   前記第１面はレーザ光が出射する面であることを特徴とする請求項１または３記載の半導体装置の製造方法。
6. 前記オフ基板の表面側に第１電極を形成する工程と、
   前記オフ基板の裏面側の前記第１電極と対向する位置に第２電極を形成する工程と、を有することを特徴とする請求項１または３記載の半導体装置の製造方法。
7. 前記第１面は前記オフ基板の表面及び前記第２面と垂直であることを特徴とする請求項１または３記載の半導体装置の製造方法。
8. 前記オフ基板は（−１００）から［０−１１］にオフしていることを特徴とする請求項１または３記載の半導体装置の製造方法。
9. 前記オフ基板のオフ角度は、５度以上であることを特徴とする請求項１または３記載の半導体装置の製造方法。
10. オフ基板上に設けられた動作層と、
    第１劈開面である第１面と、
    前記第１面と交差し、前記オフ基板の第２劈開面よりも前記オフ基板の表面に対し垂直近くなるように形成された第２面と、を具備することを特徴とする半導体装置。
11. オフ基板上に設けられた動作層と、第１劈開面である第１面と、前記第１面と交差し前記オフ基板の第２劈開面よりも前記オフ基板の表面に対し垂直に近くなるように設けられた第２面と、を有する半導体素子と、
    前記半導体素子を実装する実装部であって、前記第２面を用い前記半導体素子を位置合わせする位置合わせ部を有する前記実装部と、を具備することを特徴とする半導体装置。
12. 前記オフ基板はＩｎＰまたはＧａＡｓであることを特徴とする請求項１０または１１記載の半導体装置。
13. 前記半導体装置はレーザダイオードであり、
    前記第１面はレーザ光が出射する面であることを特徴とする請求項１０または１１記載の半導体装置。
14. 前記オフ基板は（−１００）から［０−１１］にオフしていることを特徴とする請求項１０または１１記載の半導体装置。
15. 前記オフ基板のオフ角度は、５度以上であることを特徴とする請求項１０または１１記載の半導体装置。

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