JP2008160655A - 圧電薄膜共振器の製造方法 - Google Patents

Abstract

【課題】周波数調整層の形成に関する製造工程の簡略化を図ると共に、上部電極の酸化を防止することができる圧電薄膜共振器の製造方法を提供する。
【解決手段】成膜用基板１１１と基板１０５とを貼り合わせた（図３Ｂ、工程ｈ）後、成膜用基板１１１上の振動部１０４に対応する部分に所定のレジストを形成し、Ｄｅｅｐ−ＲＩＥプロセスによってエッチングして成膜用基板１１１の一部を除去する（図３Ｂ、工程ｉ）。これにより、成膜用基板１１１の残った部分（シリコン層）を周波数調整層１０８として機能させる。次に、成膜用基板１１１が除去された電極膜１１３上に所定のレジストを形成し、この電極膜１１３をパターニングして、上部電極１０３を形成する（図３Ｂ、工程ｊ）。
【選択図】図３Ｂ

Description

本発明は、貼り合わせ手法を用いた圧電薄膜共振器（Ｆｉｌｍ Ｂｕｌｋ Ａｃｏｕｓｔｉｃ Ｒｅｓｏｎａｔｏｒ）の製造方法に関する。

近年、携帯電話において国内での通話機能やメール機能に加え、海外でも使用可能とするためのマルチモード化やマルチバンド化によるシステムの複雑化、カメラモジュールやＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）機能やクレジット機能等の搭載による高機能化に伴い、無線部には高性能化は当然のことながら、さらなる小型化及び低コスト化が要求されている。これに応じて、無線部を構成するキーデバイスの１つであるＲＦフィルタや共用器は、現在主流である弾性表面波（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）共振器を使用する構成に代えて、さらなる小型化及び高性能化が可能な圧電薄膜共振器を使用する構成の開発が盛んである。

従来の圧電薄膜共振器は、例えば図４Ａ及び図４Ｂに示される製造方法によって実現される（特許文献１を参照）。
まず、シリコン等からなる成膜用基板２１１を準備し、この成膜用基板２１１の上に圧電体層２０１を形成する（図４Ａ、工程ａ）。次に、圧電体層２０１上に、下部電極２０２となる電極膜２１２を形成する（図４Ａ、工程ｂ）。その後、フォトリソグラフィやリフトオフ加工によって電極膜２１２をパターニングし、下部電極２０２及び支持部２０９の下地となる支持部層２１９ａを形成する（図４Ａ、工程ｃ）。さらに、この支持部層２１９ａの上に、電子ビーム蒸着やスパッタ法等を用いて、支持部２０９の一部となる支持部層２１９ｂを形成する（図４Ａ、工程ｄ）。

次に、振動部２０４を支持する基板２０５を準備し、電子ビーム蒸着やスパッタ法等を用いて、この基板２０５の上に導体層２１９を形成する（図４Ａ、工程ｅ）。次に、フォトリソグラフィやリフトオフ加工によって導体層２１９をパターニングし、支持部２０９の一部となる支持部層２１９ｃを形成する（図４Ａ、工程ｆ）。

次に、成膜用基板２１１の支持部層２１９ｂと基板２０５の支持部層２１９ｃとを向かい合わせ、支持部層２１９ｂと支持部層２１９ｃとを共晶結晶させて貼り合わせる（図４Ｂ、工程ｇ）。次に、２つの基板を貼り合わせた形成物から、成膜用基板２１１を除去する（図４Ｂ、工程ｈ）。例えば、成膜用基板２１１の表面にバッファ層として窒化ガリウム（ＧａＮ）を数μｍの膜厚で形成しておき、成膜用基板２１１の裏面から高出力のパルスレーザを照射してＧａ（ガリウム）とＮ（窒素）との結合を切断することで、成膜用基板２１１を全面除去できる。

この工程ｇ及び工程ｈにより、元々成膜用基板２１１にあった形成物が、基板２０５に転写されたことになる。次に、成膜用基板２１１を除去した圧電体層２０１の上に、上部電極２０３となる電極膜２１３を形成する（図４Ｂ、工程ｉ）。そして、この電極膜２１３をパターニングして、上部電極２０３を形成する（図４Ｂ、工程ｊ）。これにより、圧電薄膜共振器が完成する。

また、この圧電薄膜共振器を複数用いてフィルタや共用器等を構成する場合には、必要に応じて複数の圧電薄膜共振器間で共振周波数の調整が行われる。この共振周波数の調整は、上部電極２０３上に周波数調整層をさらに設けることで行われるのが一般的である（特許文献２を参照）。この周波数調整層２０８は、図４Ｂの工程ｊによって上部電極２０３を形成した後、シリコン層２１８を積層し（図４Ｃ、工程ｋ）、このシリコン層２１８を所定の大きさ及び厚さにパターニングする（図４Ｃ、工程ｌ）ことで形成される。
特開２００６−０６０３８５号公報 特開２００５−１９８２３３号公報

しかしながら、上述した従来の圧電薄膜共振器の製造方法では、成膜用基板２１１を全面除去した後、シリコン層２１８を積層してパターニングすることで、周波数調整層２０８を形成するため、製造工程の数が多いという課題がある。
また、上部電極２０３を形成してから周波数調整層２０８を形成するまでの間は、上部電極２０３が露出されている状態となるため、この間に上部電極２０３の表面が酸化して損失が増加するという課題がある。

それ故に、本発明の目的は、周波数調整層の形成に関する製造工程の簡略化を図ると共に、上部電極の酸化を防止することができる圧電薄膜共振器の製造方法を提供することである。

本発明は、圧電薄膜共振器の製造方法に向けられている。そして、上記目的を達成させるために、本発明の圧電薄膜共振器の製造方法は、第１の基板に電極膜を形成する工程と、電極膜の上に圧電体層を形成する工程と、圧電体層の上に下部電極及び第１の支持部層を形成する工程と、第２の基板の上に第２の支持部層を形成する工程と、第１の支持部層と第２の支持部層とを貼り合わせる工程と、貼り合わせ工程の後に、第１の基板の一部を除去して周波数調整層を形成する工程と、第１の基板の一部除去によって露出する電極膜をパターニングして、上部電極を形成する工程とを備える。

又は、上記目的を達成させるために、本発明の圧電薄膜共振器の製造方法は、第１の基板に電極膜を形成する工程と、電極膜の上に圧電体層を形成する工程と、圧電体層の上に下部電極及び第１の支持部層を形成する工程と、第２の基板の上に第２の支持部層を形成する工程と、第１の支持部層と第２の支持部層とを貼り合わせる工程と、貼り合わせ工程の後に、第１の基板の一部を除去すると共に一部除去によって露出する電極膜をパターニングして、周波数調整層と上部電極とを同時に形成する工程とを備える。

典型的には、貼り合わせる工程が、第１の支持部層と第２の支持部層とを共晶結晶接合することによって行われる。この場合、第１の支持部層及び第２の支持部層は、少なくとも金錫（ＡｕＳｎ）又は金シリコン（ＡｕＳｉ）を含む多層膜であることが望ましい。

上記本発明によれば、本来なら除去されてしまう成膜用基板１１１の一部を周波数調整層１０８として使用する。これにより、周波数調整層を追加で成膜する工程が不要となり、製造工程の簡略化を図ることができる。また、上部電極１０３の上には必ず成膜用基板１１１が残った状態となるため、上部電極１０３の酸化を防止することができ、圧電薄膜共振器の低損失化に貢献できる。

図１は、本発明の製造方法によって形成される圧電薄膜共振器の構造例を模式的に示した上面図である。図２は、図１に示した圧電薄膜共振器のＸ−Ｘ断面図である。この図面に示した圧電薄膜共振器は、以下の構造を有している。

圧電体層１０１の一方主面に上部電極１０３が、他方主面に下部電極１０２が形成される。圧電体層１０１を下部電極１０２と上部電極１０３とで挟んだ領域が、振動部１０４となる。この振動部１０４は、支持部１０９を介して基板１０５に載置（接合）される。基板１０５と下部電極１０２との空間が、キャビティ１０６となる。上部電極１０３の上方には、周波数調整層１０８が形成される。振動部１０４の形状は自由に設計することができ、図１に示す円形以外にも、楕円形、正方形、又は多角形等でもよい。

圧電体層１０１には、窒化アルミニウム（ＡｌＮ）、酸化亜鉛（ＺｎＯ）、チタン酸ジルコン酸鉛（ＰＺＴ）系材料、ニオブ酸リチウム（ＬｉＮｂＯ３）、タンタル酸リチウム（ＬｉＴａＯ３）、又はニオブ酸カリウム（ＫＮｂＯ３）等の、圧電性材料が用いられる。下部電極１０２及び上部電極１０３には、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、又は銅（Ｃｕ）等の導電性材料や、それらの積層金属又は合金が用いられる。なお、下部電極１０２と上部電極１０３とは、異なる導電性材料で形成しても構わない。

基板１０５には、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、ガラス、又はサファイア等の材料が用いられる。支持部１０９には、後述する特徴的な圧電薄膜共振器の製造方法を用いるため、チタン、金、錫（Ｓｎ）、クロム（Ｃｒ）、金錫（ＡｕＳｎ）や金シリコン（ＡｕＳｉ）の合金等の導電性材料が用いられる。これらの導電性材料は、単体構造で用いてもよいし多層構造で用いてもよい。なお、支持部１０９を導電性バンプで構成することも可能である。

図３Ａ及び図３Ｂは、本発明の一実施形態に係る圧電薄膜共振器の製造方法の手順を概略的に示した図である。
まず、シリコン、ガラス、又はサファイア等からなる成膜用基板１１１を準備し、この成膜用基板１１１の上に、上部電極１０３となる電極膜１１３を形成する（図３Ａ、工程ａ）。次に、電極膜１１３上に、圧電体層１０１を形成する（図３Ａ、工程ｂ）。次に、圧電体層１０１上に、下部電極１０２となる電極膜１１２を形成する（図３Ａ、工程ｃ）。本実施形態では、成膜用基板１１１を３００μｍ厚のシリコンで、電極膜１１２及び電極膜１１３を０．３μｍ厚のモリブデンで、圧電体層１０１を１．１μｍ厚の窒化アルミニウムで構成した。

なお、圧電体層１０１、電極膜１１２、電極膜１１３、及び成膜用基板１１１は、加工されて最終的に圧電体層１０１、下部電極１０２、上部電極１０３、及び周波数調整層１０８となって振動部１０４を構成した場合に、所望の共振周波数で振動するように各々の厚みが予め設定されている。

その後、フォトリソグラフィやリフトオフ加工によって電極膜１１２をパターニングし、下部電極１０２及び支持部１０９の下地となる支持部層１１９ａを形成する（図３Ａ、工程ｄ）。さらに、この支持部層１１９ａの上に、電子ビーム蒸着やスパッタ法等を用いて、支持部１０９の一部となる支持部層１１９ｂを形成する（図３Ａ、工程ｅ）。この支持部層１１９ｂは、例えば０．０５μｍ厚のチタン／０．１μｍ厚の金／０．５μｍ厚の金錫の多層膜からなる導電性材料で形成される。なお、導電性材料が同じであれば、支持部層１１９ａと支持部層１１９ｂとを一体的に形成してもよい。これにより、成膜用基板１１１の準備が整ったことになる。

次に、振動部１０４を支持する基板１０５を準備し、電子ビーム蒸着やスパッタ法等を用いて、この基板１０５の上に導体層１１９を形成する（図３Ａ、工程ｆ）。次に、フォトリソグラフィやリフトオフ加工によって導体層１１９をパターニングし、支持部１０９の一部となる支持部層１１９ｃを形成する（図３Ａ、工程ｇ）。この支持部層１１９ｃは、例えば０．０５μｍ厚のチタン／０．１５μｍ厚の金の多層膜からなる導電性材料で形成される。

本実施形態では、電子ビーム蒸着を用いて基板１０５を成膜用基板１１１と向かい合わせたときにＡｕＳｎ合金層が接するように、支持部層１１９ｂ及び支持部層１１９ｃのパターン形成している。なお、基板１０５に形成された支持部層１１９ｃのパターンは、成膜用基板１１１に形成された支持部層１１９ｂのパターンと完全に一致させる必要はなく、両基板の位置合わせ精度を考慮して、余裕を持たせることが好ましい。その結果、それぞれの支持部層１１９ｂと支持部層１１９ｃとがずれることで圧電体層１０１が支持されずに宙に浮いた状態となることを回避することができ、機械的強度を確保することができる。

なお、支持部層１０９ａ〜１０９ｃの合計膜厚は、下部電極１０２の膜厚以上に設定される。これにより、振動部１０４の振動が阻害されることがなくなり、良好な共振器特性を得ることができる。また、支持部層１０９ａ〜１０９ｃの膜厚は、共晶結晶時の溶解によって成膜量よりも薄くなることを考慮して余裕を持たせることが望ましい。

次に、成膜用基板１１１の支持部層１１９ｂと基板１０５の支持部層１１９ｃとを向かい合わせ、金と錫とを共晶結晶接合させて貼り合わせる（図３Ｂ、工程ｈ）。この際、両基板に圧力をかけてもよい。また、貼り合わせた基板を加熱し、互いに接触しているＡｕＳｎを溶融状態にし、温度を下げることにより強固な金属結合を得ることができる。これにより、接合信頼性に優れた圧電薄膜共振器を得ることができる。例えば、３７５℃かつ０．３ＭＰａで金錫をいったん溶融させ、再度凝固させることにより、容易に接合することができる。

この実施例では、支持部１０９にＡｕＳｎ多層膜の合金を用いているが、これに限るものではない。例えば、金シリコン（ＡｕＳｉ）多層膜の合金を用いることができる。また、支持部１０９が半溶融状態又は溶融状態を経ることで２つの基板が貼り合わされる場合は、その融点（固相線温度）が、圧電薄膜共振器をマザーボードに実装する際の半田リフロー温度よりも高く、かつ圧電薄膜共振器の電極材料等の融点よりも低ければよい。また、支持部１０９は、溶融温度以下での金属同士の相互拡散による拡散接合によって貼り合わせてもよいし、プラズマ処理等により接続面を表面活性化させて常温で接合させてもよい。常温で接合することにより、振動部の残留熱応力をなくすことができるので、製造歩留まりが高くかつ周波数変動等の経時変化が少ない圧電薄膜共振器を得ることができる。

次に、成膜用基板１１１上の振動部１０４に対応する部分に所定のレジスト（図示せず）を形成し、Ｄｅｅｐ−ＲＩＥプロセスによってエッチングして成膜用基板１１１の一部を除去する（図３Ｂ、工程ｉ）。これにより、成膜用基板１１１の除去されずに残った部分（シリコン層）を周波数調整層１０８として機能させる。次に、成膜用基板１１１が一部除去されて露出した電極膜１１３上に所定のレジスト（図示せず）を形成し、この電極膜１１３をパターニングして、上部電極１０３を形成する（図３Ｂ、工程ｊ）。これにより、図１及び図２に示す圧電薄膜共振器が完成する。

以上のように、本発明の一実施形態に係る圧電薄膜共振器の製造方法によれば、本来なら除去されてしまう成膜用基板１１１の一部を周波数調整層１０８として使用する。これにより、周波数調整層１０８用のシリコン層を成膜する工程が不要となり、製造工程の簡略化を図ることができる。また、上部電極１０３の上には必ず成膜用基板１１１が残った状態となるため、上部電極１０３の酸化を防止することができ、圧電薄膜共振器の低損失化に貢献できる。

なお、上記実施形態では、Ｄｅｅｐ−ＲＩＥプロセスによって成膜用基板１１１の一部を除去する場合、エッチングストップ用に成膜用基板１１１上に熱酸化膜（ＳｉＯ２）を形成してもよい。このような構成とすることで、Ｄｅｅｐ−ＲＩＥプロセスでのオーバーエッチングによって上部電極１０３へのダメージを低減することができる。

また、成膜用基板１１１の一部を除去する方法として、例えばフッ硝酸を用いたウェットエッチングも利用することができる。ただし、上部電極１０３としてモリブデンを使用した場合は、フッ硝酸によってエッチングされてしまうため、成膜用基板１１１に上部電極１０３を成膜する前にフッ硝酸に対して選択性の高い薄膜材料をバリア層として成膜しておくことが好ましい。例えば、フッ硝酸に対するバリア層として窒化アルミニウムを用いることで、シリコンである成膜用基板１１１を部分的にエッチングしてもよい。
あるいは、フッ硝酸を用いたウェットエッチングによって成膜用基板１１１を薄型化した後に、Ｄｅｅｐ−ＲＩＥプロセスによって成膜用基板１１１を部分的に除去してもよい。こうすれば、上述したバリア層が不要になると共に、Ｄｅｅｐ−ＲＩＥプロセスによる加工時間を短縮することができる。

さらに、上記実施形態では、工程ｉにおいて周波数調整層１０８を形成し、その後工程ｊにおいて上部電極１０３を構成する製造方法を説明した。しかし、成膜用基板１１１の材料（シリコン）と電極膜１１３の材料（モリブデン）との両方を精度良く同時にエッチングできる手法を用いれば、これら２つの工程ｉ及び工程ｊを１つの工程で実施することも可能である。

例えば、上述したように、フッ硝酸を用いたウエットエッチングを行うことで工程の簡略化が実現できる。まず、成膜用基板１１１の上に所定のレジストを形成し、この成膜用基板１１１をパターニングして周波数調整層１０８を形成する。この状態でさらにエッチングを追加していくことで、成膜用基板１１１と上部電極１０３とを同時に形成する。フッ硝酸は、シリコンもモリブデンもエッチング可能であり、モリブデンの下側に存在する窒化アルミニウムに対しては選択性が高いため、シリコン及びモリブデンを良好にパターニングし、窒化アルミニウムへのダメージを抑えることができる。このため、信頼性の高いデバイスを製造できると共に、製造工程を省略することができる。

本発明の圧電薄膜共振器の製造方法は、貼り合わせ手法を用いた圧電薄膜共振器の製造等に利用可能であり、特に周波数調整層の形成に関する工程を削減したい場合等に有用である。

本発明の製造方法によって形成される圧電薄膜共振器の構造例を模式的に示した図 本発明の製造方法によって形成される圧電薄膜共振器の構造例を模式的に示した図 本発明の一実施形態に係る圧電薄膜共振器の製造方法の手順を概略的に示した図 本発明の一実施形態に係る圧電薄膜共振器の製造方法の手順を概略的に示した図 従来の圧電薄膜共振器の製造方法の手順を概略的に示した図 従来の圧電薄膜共振器の製造方法の手順を概略的に示した図 従来の圧電薄膜共振器の製造方法の手順を概略的に示した図

符号の説明

１０１、２０１ 圧電体層
１０２、２０２ 下部電極
１０３、２０３ 上部電極
１０４、２０４ 振動部
１０５、２０５ 基板
１０６、２０６ キャビティ
１０８、２０８ 周波数調整層
１０９、２０９ 支持部
１１１、２１１ 成膜用基板
１１２、１１３、２１２、２１３ 電極膜
１１９、２１９ 導体層
１１９ａ〜１１９ｃ、２１９ａ〜２１９ｃ 支持部層
２１８ シリコン層

Claims (4)

1. 圧電薄膜共振器の製造方法であって、
   第１の基板に電極膜を形成する工程と、
   前記電極膜の上に圧電体層を形成する工程と、
   前記圧電体層の上に下部電極及び第１の支持部層を形成する工程と、
   第２の基板の上に第２の支持部層を形成する工程と、
   前記第１の支持部層と前記第２の支持部層とを貼り合わせる工程と、
   前記貼り合わせ工程の後に、前記第１の基板の一部を除去して周波数調整層を形成する工程と、
   前記第１の基板の一部除去によって露出する前記電極膜をパターニングして、上部電極を形成する工程とを備える、製造方法。
2. 圧電薄膜共振器の製造方法であって、
   第１の基板に電極膜を形成する工程と、
   前記電極膜の上に圧電体層を形成する工程と、
   前記圧電体層の上に下部電極及び第１の支持部層を形成する工程と、
   第２の基板の上に第２の支持部層を形成する工程と、
   前記第１の支持部層と前記第２の支持部層とを貼り合わせる工程と、
   前記貼り合わせ工程の後に、前記第１の基板の一部を除去すると共に一部除去によって露出する前記電極膜をパターニングして、周波数調整層と上部電極とを同時に形成する工程とを備える、製造方法。
3. 前記貼り合わせる工程が、前記第１の支持部層と前記第２の支持部層とを共晶結晶接合することで行われることを特徴とする、請求項１又は２に記載の製造方法。
4. 前記第１の支持部層及び前記第２の支持部層は、少なくとも金錫（ＡｕＳｎ）又は金シリコン（ＡｕＳｉ）を含む多層膜であることを特徴とする、請求項１又は２に記載の製造方法。

Images