JP2008147252A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
この発明は、Cu配線を有する半導体装置とその製造方法に関するものである。 The present invention relates to a semiconductor device having Cu wiring and a method for manufacturing the same.
近年の半導体装置の配線層には、高信頼性を有し、高性能なCuダマシン配線が多く用いられるようになっている。図7−1〜図7−5は、半導体装置におけるCuダマシン配線の従来の製造手順を模式的に示す断面図である。まず、図示しないトランジスタを含む電子部品が形成された半導体基材上に第1の層間絶縁膜111を形成し、この第1の層間絶縁膜111上に所定の形状の下層配線用溝を形成する。ついで、下層配線用溝の底面と側面を含む第1の層間絶縁膜111上に、TaN膜113とTa膜114が積層して形成されたバリアメタル膜をスパッタ法で形成する(図7−1)。引き続き、バリアメタル膜113,114上に、スパッタ法でCuシード膜115を形成する(図7−2)。
In recent years, high-reliability and high-performance Cu damascene wiring is often used for wiring layers of semiconductor devices. 7-1 to 7-5 are cross-sectional views schematically showing a conventional manufacturing procedure of Cu damascene wiring in a semiconductor device. First, a first interlayer
ついで、メッキ法によって、Cuシード膜115上にCu膜116aを形成する(図7−3)。このとき形成されるCu膜116aの表面は、第1の層間絶縁膜111の上面よりも高くなるように形成される。その後、CMP(Chemical Mechanical Polishing)によって、下層配線用溝に形成されたCu膜116aと第1の層間絶縁膜111とが露出するまで、余剰なCu膜116aを除去する(図7−4)。これにより、下層Cu配線116が形成される。
Next, a
その後、下層Cu配線116を形成した第1の層間絶縁膜111上に、配線材料であるCuの層間絶縁膜への拡散を防止する銅拡散防止膜121を形成し、さらにその上に絶縁材料からなる第2の層間絶縁膜131を形成する。この第2の層間絶縁膜131の所定の位置に下層Cu配線116に達するビア132を形成し、さらに、上層Cu配線136を形成するための所定の深さのトレンチ133を形成する。そして、上述した下層Cu配線116を形成した場合と同様に、ビア132とトレンチ133内にスパッタ法でTaN膜134とTa膜135からなるバリアメタル膜を形成し、スパッタ法でCuシード膜を形成した後にメッキ法によってCu膜を形成し、CMPで余剰なCu膜を除去して、上層Cu配線136を形成する(図7−5)。
Thereafter, a copper
上述したように、従来の半導体装置の製造においては、バリアメタル膜のTaN膜とTa膜、およびCuシード膜はスパッタ法で形成するのが一般的であったが、デバイスの微細化が進むにしたがって、配線幅とビア径が縮小するため、配線抵抗やビア抵抗が上昇することが問題となってきている。ここで、Cu配線においては、Cuが絶縁膜中に拡散することを防止するために、一般にTaやTaNなどの金属をバリアメタル膜として用いるのであるが、配線抵抗とビア抵抗の上昇を抑制するためには、これらのバリアメタル膜を薄膜化し、配線断面積に占めるバリアメタル膜の面積をできる限り少なくすることが要求される。つまり、配線断面積中にCuが占める面積をできる限り大きく確保し、低抵抗な配線を形成することが要求される。そのため、薄膜バリアメタル膜を形成する方法として、従来のスパッタ法ではなく、CVD(Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を用いることが近年提唱されている。 As described above, in the manufacture of the conventional semiconductor device, the TaN film and the Ta film of the barrier metal film and the Cu seed film are generally formed by the sputtering method, but the miniaturization of the device proceeds. Therefore, since the wiring width and the via diameter are reduced, the wiring resistance and the via resistance are increasing. Here, in the Cu wiring, in order to prevent Cu from diffusing into the insulating film, a metal such as Ta or TaN is generally used as a barrier metal film, but the increase in wiring resistance and via resistance is suppressed. For this purpose, it is required to reduce the thickness of these barrier metal films so that the area of the barrier metal film occupying the wiring cross-sectional area is as small as possible. That is, it is required to secure a large area occupied by Cu in the wiring cross-sectional area and to form a low-resistance wiring. Therefore, as a method for forming a thin barrier metal film, it has recently been proposed to use a CVD (Chemical Vapor Deposition) method or an ALD (Atomic Layer Deposition) method instead of the conventional sputtering method.
一般的に、CVD法やALD法で形成したTaN膜とCu膜との密着性はよくないため、ALD法で形成したTaN膜(以下、ALD−TaN膜という)とCu膜との間にスパッタ法でTa膜を形成する方法が用いられてきた(たとえば、非特許文献1参照)。しかし、一般的に数nmの膜厚が採用されるALD−TaN膜上に十数nmの膜厚のスパッタ法などのPVD(Physical Vapor Deposition)法で形成したTa膜(以下、PVD−Ta膜という)を形成するのでは、十分に薄膜のバリアメタル膜を得ることは困難であるという問題点があった。 In general, adhesion between a TaN film formed by a CVD method or an ALD method and a Cu film is not good. Therefore, sputtering is performed between a TaN film formed by an ALD method (hereinafter referred to as an ALD-TaN film) and a Cu film. A method of forming a Ta film by a method has been used (see, for example, Non-Patent Document 1). However, a Ta film (hereinafter referred to as a PVD-Ta film) formed by a PVD (Physical Vapor Deposition) method such as a sputtering method having a film thickness of several tens of nanometers on an ALD-TaN film generally having a film thickness of several nm. In other words, it is difficult to obtain a sufficiently thin barrier metal film.
この発明は、上記に鑑みてなされたもので、ALD−TaN膜上にPVD−Ta膜を形成することなく信頼性に優れた低抵抗なCu配線を形成した半導体装置とその製造方法を得ることを目的とする。 The present invention has been made in view of the above, and to obtain a semiconductor device in which a low-resistance Cu wiring excellent in reliability is formed on an ALD-TaN film without forming a PVD-Ta film and a method for manufacturing the same. With the goal.
上記目的を達成するため、この発明にかかる半導体装置は、半導体基板上にトランジスタを含む電子部品が形成された半導体基材上に、少なくとも1層の銅配線を含む多層配線構造が層間絶縁膜を介して形成される半導体装置において、銅配線が形成される層間絶縁膜と、前記層間絶縁膜に形成された配線用溝の側面と底面に、原子層レベルで膜厚が制御されて形成されるバリアメタル膜と、前記バリアメタル膜上に形成されるCuAl合金からなるCuAl合金シード膜と、前記バリアメタル膜が形成された前記配線用溝に埋め込まれたCuを含む材料からなる下層Cu配線と、を備えることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention has an interlayer insulating film comprising a multilayer wiring structure including at least one layer of copper wiring on a semiconductor substrate on which an electronic component including a transistor is formed on a semiconductor substrate. In the semiconductor device formed via the interlayer insulating film, copper wiring is formed, and the side and bottom surfaces of the wiring trench formed in the interlayer insulating film are formed with the film thickness controlled at the atomic layer level. A barrier metal film, a CuAl alloy seed film made of a CuAl alloy formed on the barrier metal film, and a lower layer Cu wiring made of a material containing Cu embedded in the wiring groove in which the barrier metal film is formed; It is characterized by providing.
この発明によれば、原子層レベルで膜厚制御され、十分に薄膜化されたALD法で形成されたバリアメタル膜上に、Cu膜との密着性を高めるためのバリアメタル膜をPVD法で形成することなくバリアメタル膜とCu膜との密着性を高め、信頼性に優れた低抵抗なCu配線を形成することができるという効果を有する。また、ビア底にバリアメタル膜がなく、かつ配線部分のバリアメタル膜の断面積を薄膜化しているので、低い配線抵抗とビア抵抗を実現すると同時に高信頼性(耐エレクトロマイグレーション、耐ストレスマイグレーション、耐BTS(Bias Temperature Stress)を実現することができるという効果も有する。 According to the present invention, the barrier metal film for improving the adhesion with the Cu film is formed by the PVD method on the barrier metal film formed by the ALD method whose film thickness is controlled at the atomic layer level and sufficiently thinned. Without being formed, the adhesion between the barrier metal film and the Cu film is enhanced, and a low resistance Cu wiring having excellent reliability can be formed. In addition, since there is no barrier metal film at the bottom of the via and the cross-sectional area of the barrier metal film in the wiring part is reduced, it realizes low wiring resistance and via resistance and at the same time high reliability (electromigration resistance, stress migration resistance, There is also an effect that BTS (Bias Temperature Stress) resistance can be realized.
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。 Exemplary embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be explained below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments. The cross-sectional views of the semiconductor devices used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thicknesses of the layers, and the like are different from the actual ones.
実施の形態1.
図1は、この発明にかかる半導体装置の実施の形態1の配線構造を模式的に示す断面図である。この半導体装置は、半導体基板上にトランジスタなどの電子部品が形成された図示しない半導体基材上にシリコン酸化物などからなる下部層間絶縁膜11、下層Cu配線15の配線材料である銅の層間絶縁膜への拡散を防止するシリコン窒化物などからなる銅拡散防止膜21、およびシリコン酸化物などからなる上部層間絶縁膜31が順に積層され、上部層間絶縁膜31に埋め込まれた上層Cu配線36bと、下部層間絶縁膜11内に形成された下層Cu配線15とが、上部層間絶縁膜31に形成されたコンタクト36aによって電気的に接続される構造を有する。以上において、下部層間絶縁膜11は、特許請求の範囲における第1の層間絶縁膜に相当し、銅拡散防止膜21と上部層間絶縁膜31とは、同じく第2の層間絶縁膜に相当する。
Embodiment 1 FIG.
1 is a cross-sectional view schematically showing a wiring structure of a semiconductor device according to a first embodiment of the present invention. In this semiconductor device, an interlayer insulation of copper which is a wiring material of a lower
下部層間絶縁膜11の所定の位置には、下層Cu配線15を形成するための配線用溝12が形成され、この配線用溝12の底面と側面には、銅の下部層間絶縁膜11への拡散を防止するための、ALD法によって形成されるバリアメタル膜(以下、ALD−バリアメタル膜という)13とCuAl合金シード膜14が形成される。このALD−バリアメタル膜13とCuAl合金シード膜14で内面が被覆された配線用溝12にCu膜が埋め込まれて、下層Cu配線15が形成される。
A
また、上部層間絶縁膜31には下層Cu配線15と接続するためのビア32と、ビア32に接続される所定形状の上層Cu配線36bを形成するためのトレンチ33が形成され、このトレンチ33の側面と底面、およびビア32の側面には、銅の上部層間絶縁膜31への拡散を防止するためのALD−バリアメタル膜34とCuAl合金シード膜35が形成される。そして、これらのALD−バリアメタル膜34とCuAl合金シード膜35で内面が被覆されたビア32とトレンチ33にCu膜が埋め込まれて、ビア32の部分にはコンタクト36aが、トレンチ33の部分には上層Cu配線36bが形成される。
Further, a
このような配線構造におけるALD−バリアメタル膜13,34は、原子層レベルで膜厚が制御される薄膜であり、通常数nmの膜厚を有し、厚くとも10nm未満の膜厚であることが望ましい。また、ALD−バリアメタル膜13,34としては、ALD−TaN膜、ALD−TaCN膜、ALD−WN膜、ALD−WCN膜、ALD−Ru膜、ALD−RuN膜、ALD−RuO膜などのCuの層間絶縁膜への拡散を防止することができる材料の膜がALD法で形成されたものであればよい。
The ALD-
また、CuAl合金シード膜14,35はメッキ法でCu膜を形成するためのシード層であり、Cu膜に0.1wt%以上のAlが含有されるCuAl合金からなる。ここで、純Cuシード膜を用いずにCuAl合金シード膜14,35を用いたのは、純Cuシード膜とALD−バリアメタル膜13,34とは密着性に乏しいが、Cu中にAlを含有させたCuAl合金シード膜14,35とALD−バリアメタル膜13,34とは、Cu配線の信頼性を改善するのに十分な密着性が得られることによるものである。密着性の観点からは、CuAl合金シード膜14,35のAl含有量は、0.1wt%以上であれば多いほどよいが、Cu中のAl含有量が多くなると配線抵抗が上昇してしまう。そこで、配線抵抗の上昇を最小限に抑えるとともに、ALD−バリアメタル膜13,34との密着性を確保するためには、Al含有量の上限を2.0wt%程度とするのがよい。ただし、配線抵抗の上昇を問題としない場合には、Al含有量を2.0wt%以上とすることも可能である。
The CuAl
このように、この実施の形態1では、層間絶縁膜にダマシン構造のCu配線を形成する際に、ALD−バリアメタル膜13,34とCuAl合金シード膜14,35を形成した後に、Cu配線を形成するようにしたので、ALD−バリアメタル膜13,34とCu膜を形成するためのシード膜との密着性を高めることができる。なお、図では、厚くても10nm未満の膜厚のALD−バリアメタル膜13,34が厚く描かれているが、これは説明の都合によるものであり、上述したように図に示される比率は、実際の半導体装置の層構造の比率を表すものではない。また、この実施の形態1の特徴を説明する都合上、図中にCuAl合金シード膜14,35を示しているが、実際には、CuAl合金シード膜14,35の存在は明らかではなく、CuAl合金シード膜14,35とCu膜15,36a,36bとが1つの連続的な膜として存在し、図中のCuAl合金シード膜14,35の位置にAl含有量の高い領域があり、Cu膜15,36a,36bに向かってAl含有量が低くなる膜となっている。
As described above, in the first embodiment, when the Cu wiring having the damascene structure is formed in the interlayer insulating film, the Cu wiring is formed after the ALD-
つぎに、このような半導体装置の配線構造の製造方法について説明する。図2−1〜図2−11は、この発明にかかる半導体装置の実施の形態1の配線構造の製造方法の一例を模式的に示す断面図である。まず、半導体基板上に半導体素子などを形成した図示しない半導体基材上にシリコン酸化物などからなる下部層間絶縁膜11を形成する(図2−1)。ついで、フォトリソグラフィ技術とエッチング技術とを用いて、下層Cu配線を形成するための配線用溝12を下部層間絶縁膜11に形成する(図2−2)。
Next, a method for manufacturing such a wiring structure of a semiconductor device will be described. 2-1 to 2-11 are cross-sectional views schematically showing an example of the manufacturing method of the wiring structure according to the first embodiment of the semiconductor device according to the present invention. First, a lower
その後、配線用溝12が形成された下部層間絶縁膜11上にALD法を用いてバリアメタル膜13を形成する。ここでは、バリアメタル膜13としてTaN膜を使用する場合を例に挙げる。ALD−TaN膜13の膜厚は、数nm〜10nm未満であるものとする。ついで、スパッタ法などのPVD法によって、ALD−TaN膜13上に、0.1wt%以上のAl含有量を有するCuAl合金シード膜14を形成する。これにより、下層配線用溝の側面と底面にはALD−TaN膜13とCuAl合金シード膜14が順に形成される。さらに、メッキ法によって、CuAl合金シード膜14上にCu膜15aを形成する(図2−3)。
Thereafter, a
ついで、100℃以上450℃以下の温度でアニール処理を行い、CuAl合金シード膜14中のAlをCu膜15a中に拡散させる(図2−4)。ここで、メッキ法によってCu膜15aを形成した後に、100℃以上450℃以下の温度でアニール処理を行うことによって、Cuの粒成長とメッキ法によって形成されたCu膜15a中へのAlの拡散が生じるため、アニール処理後は、CuAl合金シード膜14とCu膜15aとの界面は必ずしも明確ではなく、一つのグレインとして形成されることもある。また、このときのCu膜15a中のAlの分布は、ALD−TaN膜13と接する付近(もともとCuAl合金シード膜14を成膜した付近)のAl濃度が高く、もともとメッキ法によって形成されたCu膜15aが存在していた付近のAl濃度は、成膜時におけるCuAl合金シード膜14中のAl濃度以下となる。ただし、アニール時の雰囲気(酸素含有量)によっては、メッキ法によって形成されたCu膜15aの表面にて拡散したAlが酸化される結果として、表面部分のAl濃度が高くなることがある。
Next, annealing is performed at a temperature of 100 ° C. or higher and 450 ° C. or lower to diffuse Al in the CuAl
その後、CMP法を用いて、配線用溝12の形成位置以外の位置で下部層間絶縁膜11の表面が露出するまでCu膜15aを除去する(図2−5)。これにより、下層Cu配線15が形成される。
Thereafter, the CMP film is used to remove the
ついで、下層Cu配線15を形成した下部層間絶縁膜11上に、1種類以上の層間絶縁膜を形成する。ここでは、シリコン窒化物などからなる銅拡散防止膜21とシリコン酸化物などからなる上部層間絶縁膜31を順に積層させる(図2−6)。その後、フォトリソグラフィ技術とエッチング技術とを用いて、上部層間絶縁膜31と銅拡散防止膜21の所定の位置にビア32を形成し、さらに上部層間絶縁膜31の所定の位置に上部Cu配線を形成するためのトレンチ33を形成する(図2−7)。なお、ビア32の形成に当っては、下層Cu配線15が露出するように銅拡散防止膜21が除去される。
Next, one or more types of interlayer insulating films are formed on the lower
ついで、ビア32とトレンチ33を形成した上部層間絶縁膜31上に、ALD法によってALD−TaN膜34を、通常、数nmの厚さで、厚くとも10nm未満の膜厚で形成する(図2−8)。これにより、上部層間絶縁膜31上と、ビア32とトレンチ33の側面と底面にALD−TaN膜34が形成される。
Next, an ALD-
続いて、ビア底部分のALD−TaN膜34のみを選択的にエッチングして、除去する(図2−9)。なお、このとき、図3に示されるように、ビア底のALD−TaN膜34よりも下部の下層Cu配線15を掘り込んでもよい。また、ビア底のALD−TaN膜34を選択的にエッチングする際に、ビア底以外のALD−TaN膜34を保護するために、若干のTa膜やTaN膜などのバリアメタル膜をPVD法を用いて堆積させるようにしてもよい。
Subsequently, only the ALD-
ついで、上述した下層Cu配線15の形成時と同様に、ALD−TaN膜34上に0.1wt%以上のAlを有するCuAl合金シード膜35を成膜し、続いて、メッキ法によってCu膜36Aを形成する(図2−10)。これにより、ビア32とトレンチ33にCu膜36Aが埋め込まれる。
Subsequently, similarly to the formation of the lower
ついで、100℃以上450℃以下の温度でアニール処理をほどこして、CuAl合金シード膜35中のAlをメッキ法で形成されたCu膜36A中に拡散させる。その後、CMP法を用いて、トレンチ33の形成位置以外の位置で上部層間絶縁膜31の表面が露出するまでCu膜36Aを除去する(図2−11)。これにより、上層Cu配線36が形成される。以上によって、半導体装置の配線構造が形成される。なお、3層以上の配線構造を有する場合にも、同様の手順で配線を形成することができる。
Next, an annealing process is performed at a temperature of 100 ° C. or higher and 450 ° C. or lower to diffuse Al in the CuAl
この実施の形態1によれば、層間絶縁膜に形成された配線用溝、または配線用溝とビアに、ALD法によってバリアメタル膜を形成し、さらにPVD法によってCuAl合金シード膜を順に形成した後にメッキ法でCu膜を形成するようにしたので、配線部分のバリアメタル膜が薄膜であり、かつビア底のバリアメタル膜がないために、配線抵抗とビア抵抗を低抵抗に制御しつつ、信頼性に優れた半導体装置を得ることができるという効果を有する。また、従来の技術のようにALD−TaN膜上にPVD−Ta膜を形成することなく、メッキ法によってCu膜を密着性よく形成することができるという効果も有する。 According to the first embodiment, the barrier metal film is formed in the wiring groove formed in the interlayer insulating film, or the wiring groove and the via by the ALD method, and the CuAl alloy seed film is formed in order by the PVD method. Since the Cu film was formed later by plating, the barrier metal film at the wiring part was a thin film and there was no barrier metal film at the bottom of the via. Therefore, while controlling the wiring resistance and the via resistance to low resistance, This has the effect that a highly reliable semiconductor device can be obtained. Further, there is an effect that the Cu film can be formed with good adhesion by a plating method without forming the PVD-Ta film on the ALD-TaN film as in the prior art.
実施の形態2.
実施の形態1では、ALD−TaN膜13,34を形成した(図2−3、図2−8)後、CuAl合金シード膜14,35を形成していた(図2−3、図2−10)が、ALD−TaN膜13,34を形成した後、CuAl合金シード膜14,35を形成する前に、H2雰囲気中でALD−TaN膜13,34の表面をプラズマ処理してもよい。
Embodiment 2. FIG.
In the first embodiment, after the ALD-
図4は、H2雰囲気中でのALD−TaN膜のプラズマ処理の様子を模式的に示す断面図である。この図に示されるように、ALD−TaN膜13をH2雰囲気中でプラズマ処理することによって、ALD−TaN膜13の表面のN含有量を低下させ、ALD−TaN膜14中のNとその上層に形成されるCuAl合金シード膜14中のAlとが反応してAlNが形成されることを防止することができる。
FIG. 4 is a cross-sectional view schematically showing a state of plasma processing of the ALD-TaN film in an H 2 atmosphere. As shown in this figure, the ALD-
この実施の形態2によれば、ALD−TaN膜を形成し、H2雰囲気中でプラズマ処理した後に、CuAl合金シード膜を形成するようにしたので、ALD−TaN膜中のNとCuAl合金シード膜中のAlとの反応を防止し、ALD−TaN膜とCuAl合金シード膜との密着性が劣化することを防止することができるという効果を有する。 According to the second embodiment, since the ALD-TaN film is formed and the CuAl alloy seed film is formed after the plasma treatment in the H 2 atmosphere, the N in the ALD-TaN film and the CuAl alloy seed are formed. The reaction with Al in the film can be prevented, and the adhesion between the ALD-TaN film and the CuAl alloy seed film can be prevented from deteriorating.
実施の形態3.
実施の形態1では、ALD−TaN膜13,34を形成し(図2−3、図2−8)、CuAl合金シード膜14,35を形成し(図2−3、図2−10)、メッキ法によってCu膜15a,36Aを形成した(図2−3と図2−10)後に、100℃以上450℃以下の温度で熱処理を行っていたが、ALD−TaN膜13,34を形成し(図2−3、図2−8)、CuAl合金シード膜14,35を形成した(図2−3、図2−10)後に、100℃以上450℃以下の温度で熱処理を行うようにしてもよい。
Embodiment 3 FIG.
In the first embodiment, ALD-
図5は、実施の形態3による半導体装置の配線構造の一例を示す図である。この図5に示される配線構造では、図1において、ALD−TaN膜13,34とCuAl合金シード膜14,35との界面にAlN膜16,37をさらに有する構造となっている。このAlN膜16,37はバリアメタル膜として用いられる。このような配線構造を形成するには、上述したように、ALD−TaN膜13,34を形成し、CuAl合金シード膜14,35を形成した後に、100℃以上450℃以下の温度で熱処理を行うことによって、ALD−TaN膜13,34中のNとCuAl合金シード膜14,35中のAlとを反応させて、AlN膜16,37を生成させることができる。
FIG. 5 is a diagram showing an example of the wiring structure of the semiconductor device according to the third embodiment. The wiring structure shown in FIG. 5 has a structure further including
この実施の形態3によれば、ALD−TaN膜とCuAl合金シード膜を形成した後、熱処理を行って、両者の界面にAlN膜を形成させてバリアメタル膜として用いるようにしたので、さらにALD−TaN膜を薄膜化して、配線抵抗の低抵抗化を実現することができるという効果を有する。 According to the third embodiment, after the ALD-TaN film and the CuAl alloy seed film are formed, heat treatment is performed, and an AlN film is formed at the interface between the two and used as a barrier metal film. The effect is that the wiring resistance can be reduced by reducing the thickness of the -TaN film.
実施の形態4.
図6は、この発明にかかる半導体装置の実施の形態4の配線構造を模式的に示す断面図である。この半導体装置は、実施の形態1の図1の半導体装置の配線構造において、下層Cu配線15上にキャップメタル膜17を有し、さらに上部層間絶縁膜31に形成されたビア32の底部のALD−バリアメタル膜34が残された構造となっている。キャップメタル膜17としては、WCO(B)、WCO(P)、WなどのWを含む化合物間またはCuシリサイドが用いられる。なお、その他の構成は、実施の形態1と同様であるので、その説明を省略する。
Embodiment 4 FIG.
FIG. 6 is a sectional view schematically showing a wiring structure of a semiconductor device according to a fourth embodiment of the present invention. In the semiconductor device wiring structure of FIG. 1 according to the first embodiment, this semiconductor device has a
このような配線構造を製造する場合は、基本的に、実施の形態1で説明した手順と同様であるが、図2−3〜図2−4でメッキ法でCu膜15aを形成して熱処理を行い、CMP法によって余剰な膜を除去して下層Cu配線15を形成した後、下層Cu配線15上にキャップメタル膜17を形成し、また、図2−8で、上部層間絶縁膜31にALD−バリアメタル膜34を形成した後に、ビア底のALD−バリアメタル膜34を除去することなく、すなわち図2−9の処理を行うことなく、CuAl合金シード膜35を形成する点が、実施の形態1の場合とは異なる。
When such a wiring structure is manufactured, the procedure is basically the same as that described in the first embodiment. However, a
この実施の形態4によれば、下層Cu配線上にキャップメタル膜を形成するようにしたので、ビア底のALD−バリアメタル膜を除去しなくても、低抵抗を実現することができるという効果を有する。また、下層Cu配線上にキャップメタルを形成し、かつ配線部分のバリアメタル膜の断面積を薄膜化しているので、低い配線抵抗とビア抵抗を実現すると同時に高信頼性(耐エレクトロマイグレーション、耐ストレスマイグレーション、耐BTS(Bias Temperature Stress)を実現することができるという効果も有する。 According to the fourth embodiment, since the cap metal film is formed on the lower layer Cu wiring, it is possible to realize a low resistance without removing the ALD-barrier metal film on the via bottom. Have In addition, since the cap metal is formed on the lower layer Cu wiring and the cross-sectional area of the barrier metal film in the wiring portion is reduced, low wiring resistance and via resistance are achieved, and at the same time, high reliability (electromigration resistance, stress resistance) It also has an effect that migration and BTS (Bias Temperature Stress) resistance can be realized.
なお、上述した説明では、配線層が2層である場合を説明したが、3層以上の場合でも、同様にして配線構造を構成し、形成することができる。 In the above description, the case where there are two wiring layers has been described. However, even in the case of three or more layers, the wiring structure can be configured and formed in the same manner.
以上のように、この発明にかかる半導体装置の製造方法は、Cu配線を使用する半導体デバイス全般に有用である。 As described above, the method for manufacturing a semiconductor device according to the present invention is useful for all semiconductor devices using Cu wiring.
11 下部層間絶縁膜
12 配線用溝
13,34 ALD−バリアメタル膜
14,35 CuAl合金シード膜
15 下部Cu配線
16,37 バリアメタル膜
21 銅拡散防止膜
31 上部層間絶縁膜
32 ビア
33 トレンチ
36a コンタクト
36b 上部Cu配線
37 キャップメタル膜
DESCRIPTION OF
Claims (15)
銅配線が形成される層間絶縁膜と、
前記層間絶縁膜に形成された配線用溝の側面と底面に、原子層レベルで膜厚が制御されて形成されるバリアメタル膜と、
前記バリアメタル膜上に形成されるCuAl合金からなるCuAl合金シード膜と、
前記バリアメタル膜が形成された前記配線用溝に埋め込まれたCuを含む材料からなる下層Cu配線と、
を備えることを特徴とする半導体装置。 In a semiconductor device in which a multilayer wiring structure including at least one layer of copper wiring is formed via an interlayer insulating film on a semiconductor substrate on which an electronic component including a transistor is formed on a semiconductor substrate.
An interlayer insulating film on which copper wiring is formed;
A barrier metal film formed on the side surface and bottom surface of the wiring groove formed in the interlayer insulating film, the film thickness of which is controlled at the atomic layer level;
A CuAl alloy seed film made of a CuAl alloy formed on the barrier metal film;
A lower layer Cu wiring made of a material containing Cu embedded in the wiring groove in which the barrier metal film is formed;
A semiconductor device comprising:
下層配線が形成された第1の層間絶縁膜上に形成される第2の層間絶縁膜と、
前記第2の層間絶縁膜中の所定の位置に前記下層配線に至る深さまで形成されたビアの側面と、上層Cu配線が形成される位置に形成されたトレンチの底面と側面に、原子層レベルで膜厚が制御されて形成されるバリアメタル膜と、
前記バリアメタル膜上に形成されるCuAl合金からなるCuAl合金シード膜と、
前記バリアメタル膜が形成された前記配線用溝に埋め込まれたCuを含む材料からなる下層Cu配線と、
を備えることを特徴とする半導体装置。 In a semiconductor device in which a multilayer wiring structure including at least one layer of copper wiring is formed via an interlayer insulating film on a semiconductor substrate on which an electronic component including a transistor is formed on a semiconductor substrate.
A second interlayer insulating film formed on the first interlayer insulating film on which the lower layer wiring is formed;
At the atomic layer level on the side surface of the via formed in a predetermined position in the second interlayer insulating film to the depth reaching the lower layer wiring, and on the bottom surface and side surface of the trench formed in the position where the upper layer Cu wiring is formed A barrier metal film formed by controlling the film thickness at
A CuAl alloy seed film made of a CuAl alloy formed on the barrier metal film;
A lower layer Cu wiring made of a material containing Cu embedded in the wiring groove in which the barrier metal film is formed;
A semiconductor device comprising:
前記下層配線上にキャップメタル膜をさらに備え、
前記バリアメタル膜は、前記ビアの底面にも形成されていることを特徴とする請求項2に記載の半導体装置。 The lower layer wiring is made of Cu wiring,
A cap metal film is further provided on the lower layer wiring,
The semiconductor device according to claim 2, wherein the barrier metal film is also formed on a bottom surface of the via.
前記バリアメタル膜と前記CuAl合金シード膜との界面にAlN膜をさらに備えることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。 The barrier metal film is a refractory metal film containing N that suppresses diffusion of Cu formed by the ALD method,
The semiconductor device according to claim 1, further comprising an AlN film at an interface between the barrier metal film and the CuAl alloy seed film.
前記半導体基材上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜の所定の位置に配線層を形成するための配線用溝を形成する配線用溝形成工程と、
前記配線用溝の側面と底面にALD法によってバリアメタル膜を形成するバリアメタル膜形成工程と、
前記バリアメタル膜上にCuAl合金からなるCuAl合金シード膜をPVD法によって形成するシード膜形成工程と、
前記バリアメタル膜と前記CuAl合金シード膜を形成した前記配線用溝内に、メッキ法によってCu膜を形成し、所定の条件で熱処理を行ってCu配線を形成するCu配線形成工程と、
を含むことを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device, a multilayer wiring structure including at least one layer of copper wiring is formed through an interlayer insulating film on a semiconductor substrate on which an electronic component including a transistor is formed on a semiconductor substrate.
An interlayer insulating film forming step of forming an interlayer insulating film on the semiconductor substrate;
A wiring groove forming step for forming a wiring groove for forming a wiring layer at a predetermined position of the interlayer insulating film;
A barrier metal film forming step of forming a barrier metal film on the side and bottom surfaces of the wiring groove by an ALD method;
A seed film forming step of forming a CuAl alloy seed film made of a CuAl alloy on the barrier metal film by a PVD method;
A Cu wiring forming step in which a Cu film is formed by plating in the wiring groove in which the barrier metal film and the CuAl alloy seed film are formed, and a Cu wiring is formed by performing a heat treatment under a predetermined condition;
A method for manufacturing a semiconductor device, comprising:
前記半導体基材上の下層配線が形成された第1の層間絶縁膜上に第2の層間絶縁膜を形成する層間絶縁膜形成工程と、
前記第2の層間絶縁膜中の所定の位置に前記下層配線に至る深さまでビアを形成するビア形成工程と、
前記第2の層間絶縁膜の所定の位置に上層配線を形成するためのトレンチを形成するトレンチ形成工程と、
前記ビアと前記トレンチの底面と側面にALD法によってバリアメタル膜を形成するバリアメタル膜形成工程と、
前記バリアメタル膜上にCuAl合金からなるCuAl合金シード膜をPVD法によって形成するシード膜形成工程と、
前記バリアメタル膜と前記CuAl合金シード膜を形成した前記配線用溝内に、メッキ法によってCu膜を形成し、所定の条件で熱処理を行って銅配線を形成する銅配線形成工程と、
を含むことを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device, a multilayer wiring structure including at least one layer of copper wiring is formed through an interlayer insulating film on a semiconductor substrate on which an electronic component including a transistor is formed on a semiconductor substrate.
An interlayer insulating film forming step of forming a second interlayer insulating film on the first interlayer insulating film in which the lower layer wiring on the semiconductor substrate is formed;
A via formation step of forming a via at a predetermined position in the second interlayer insulating film to a depth reaching the lower layer wiring;
A trench forming step of forming a trench for forming an upper layer wiring at a predetermined position of the second interlayer insulating film;
A barrier metal film forming step of forming a barrier metal film on the bottom and side surfaces of the via and the trench by an ALD method;
A seed film forming step of forming a CuAl alloy seed film made of a CuAl alloy on the barrier metal film by a PVD method;
A copper wiring forming step in which a Cu film is formed by plating in the wiring groove in which the barrier metal film and the CuAl alloy seed film are formed, and heat treatment is performed under predetermined conditions to form a copper wiring;
A method for manufacturing a semiconductor device, comprising:
前記バリアメタル膜形成工程の後で前記シード膜形成工程の前に、前記バリアメタル膜の表面をH2雰囲気中でプラズマ処理するバリアメタル膜表面処理工程をさらに含むことを特徴とする請求項7〜11のいずれか1つに記載の半導体装置の製造方法。 In the barrier metal film forming step, the barrier metal film is a refractory metal film containing N that suppresses diffusion of Cu formed by an ALD method,
8. The method according to claim 7, further comprising a barrier metal film surface treatment step of performing plasma treatment on the surface of the barrier metal film in an H 2 atmosphere after the barrier metal film formation step and before the seed film formation step. The manufacturing method of the semiconductor device as described in any one of -11.
前記シード膜形成工程の後に、熱処理を行って前記バリアメタル膜と前記CuAl合金シード膜との界面にAlN膜を形成するAlN膜形成工程をさらに含むことを特徴とする請求項7〜11のいずれか1つに記載の半導体装置の製造方法。 In the barrier metal film forming step, the barrier metal film is a refractory metal film containing N that suppresses diffusion of Cu formed by an ALD method,
12. The AlN film forming step of forming an AlN film at an interface between the barrier metal film and the CuAl alloy seed film by performing a heat treatment after the seed film forming step. A method for manufacturing a semiconductor device according to claim 1.
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