JP2010040771A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device capable of reducing a residual quantity of Mn in a Cu wire while preventing the occurrence of film separation of a metal film on a side face of a groove. <P>SOLUTION: A second insulation layer 6 containing Si and O is formed on a first wire 5, and thereafter a second groove 11 and a via hole 12 are formed in the second insulation layer 6. Next, the inner surface of the groove and that of the via hole are coated with a metal film 18 formed of MnO by a sputtering method. Then, MnO in the metal film 18 enters in the inner surface of the second groove 11 and a side surface of the via hole 12 by energy of sputtering, and a second barrier film 13 formed of MnSiO is formed. A part formed on a bottom face of the via hole 12 in the metal film 18 is removed, thereafter a via 15 is embedded in the via hole 12, and a wire 14 is embedded in the second groove 11. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、Ｃｕ（銅）を主成分とする金属材料からなるＣｕ配線を有する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device having a Cu wiring made of a metal material mainly composed of Cu (copper).

高集積化された半導体装置において、配線の材料として、Ａｌ（アルミニウム）よりも導電性の高いＣｕを採用したものがある。Ｃｕからなる配線は、Ｃｕがドライエッチングによる微細なパターニングが困難であることから、ダマシン法により、半導体基板上の絶縁膜（層間絶縁膜）に形成された微細な溝に埋設される。
絶縁膜の材料としては、通常、ＳｉＯ２が採用される。ところが、Ｃｕは、ＳｉＯ２への拡散性が高い。そのため、ＳｉＯ２からなる絶縁膜に形成された溝の内面とＣｕからなる配線とが直に接すると、Ｃｕが絶縁膜中に拡散し、これにより絶縁膜の絶縁耐圧が低下する。したがって、絶縁膜とＣｕからなる配線との間には、Ｃｕの絶縁膜への拡散を防止するためのバリア膜が必要となる。 Some highly integrated semiconductor devices employ Cu, which has higher conductivity than Al (aluminum), as a wiring material. A wiring made of Cu is buried in a fine groove formed in an insulating film (interlayer insulating film) on a semiconductor substrate by a damascene method because fine patterning of Cu by dry etching is difficult.
As a material for the insulating film, SiO 2 is usually employed. However, Cu has high diffusibility to SiO 2 . Therefore, when the inner surface of the groove formed in the insulating film made of SiO 2 and the wiring made of Cu are in direct contact with each other, Cu diffuses into the insulating film, thereby reducing the withstand voltage of the insulating film. Therefore, a barrier film for preventing diffusion of Cu into the insulating film is necessary between the insulating film and the wiring made of Cu.

バリア膜を形成する手法として、ＣｕとＭｎ（マンガン）との合金（ＣｕＭｎ合金）を用いた自己形成プロセスが知られている（たとえば、特許文献１参照）。この自己形成プロセスでは、配線の形成に先立ち、スパッタ法により、溝の内面を含む絶縁膜の表面上に、ＣｕＭｎ合金からなる合金膜が形成される。次いで、めっき法により、合金膜上に、Ｃｕからなるめっき層が形成される。その後、熱処理が行われることにより、合金膜中のＭｎが絶縁膜中のＳｉ（シリコン）およびＯ（酸素）と結合し、溝の内面上にＭｎｘＳｉｙＯｚ（ｘ，ｙ，ｚ：零よりも大きい数。以下、単に「ＭｎＳｉＯ」と記載する。）からなるバリア膜が形成される。
特開２００５−２７７３９０号公報 As a method for forming a barrier film, a self-forming process using an alloy of Cu and Mn (manganese) (CuMn alloy) is known (for example, see Patent Document 1). In this self-forming process, an alloy film made of a CuMn alloy is formed on the surface of the insulating film including the inner surface of the groove by sputtering before forming the wiring. Next, a plating layer made of Cu is formed on the alloy film by a plating method. Thereafter, heat treatment is performed, whereby Mn in the alloy film is combined with Si (silicon) and O (oxygen) in the insulating film, and Mn x Si y O z (x, y, z: A barrier film made of a number greater than zero (hereinafter simply referred to as “MnSiO”) is formed.
JP 2005-277390 A

バリア膜の形成に寄与しない余分なＭｎは、Ｃｕからなるめっき層中に拡散する。Ｍｎのめっき層中への拡散量が多いと、そのめっき層を平坦化して形成されるＣｕ配線中にＭｎが残留し、配線の抵抗が増大する。そのため、ＣｕＭｎ合金からなる合金膜は、バリア膜の形成に必要十分な厚さに形成されることが好ましい。
しかし、スパッタ法では、溝の底面と比べてその側面にＣｕＭｎ合金が付着しにくいため、溝の底面上における合金膜の厚さがバリア膜の形成に必要十分な厚さとなるように、合金膜が全体的に薄く形成されると、合金膜における溝の側面上に形成される部分が薄くなりすぎる。その結果、合金膜と溝の側面との密着性が低下し、溝の側面上で合金膜の膜剥がれが生じるおそれがある。膜剥がれが生じると、その部分に、ＭｎＳｉＯからなるバリア膜が良好に形成されない。 Excess Mn that does not contribute to the formation of the barrier film diffuses into the plating layer made of Cu. If the diffusion amount of Mn into the plating layer is large, Mn remains in the Cu wiring formed by planarizing the plating layer, and the resistance of the wiring increases. For this reason, the alloy film made of a CuMn alloy is preferably formed to a thickness necessary and sufficient for forming the barrier film.
However, in the sputtering method, the CuMn alloy is less likely to adhere to the side surface than the bottom surface of the groove, so that the alloy film on the bottom surface of the groove is thick enough to form the barrier film. When the film is formed to be thin as a whole, the portion formed on the side surface of the groove in the alloy film becomes too thin. As a result, the adhesion between the alloy film and the side surface of the groove is lowered, and the alloy film may be peeled off on the side surface of the groove. When film peeling occurs, a barrier film made of MnSiO is not satisfactorily formed at that portion.

そこで、本発明の目的は、バリア膜を良好に形成することができながら、Ｃｕ配線中のＭｎの残留量を低減することができる、半導体装置の製造方法を提供することである。   Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device, which can reduce the amount of Mn remaining in a Cu wiring while being able to satisfactorily form a barrier film.

前記の目的を達成するための請求項１記載の発明は、ＳｉおよびＯを含む絶縁性材料からなる絶縁層を形成する絶縁層形成工程と、前記絶縁層に溝を形成する溝形成工程と、スパッタ法により、前記溝の内面にＭｎＯｘ（ｘ：零よりも大きい数）からなる金属膜を被着させる金属膜被着工程と、前記金属膜上にＣｕを主成分とする金属材料からなるＣｕ配線を形成する配線形成工程とを含む、半導体装置の製造方法である。 The invention according to claim 1 for achieving the above object includes an insulating layer forming step of forming an insulating layer made of an insulating material containing Si and O, and a groove forming step of forming a groove in the insulating layer; A metal film deposition step of depositing a metal film made of MnO x (x: a number greater than zero) on the inner surface of the groove by sputtering, and a metal material mainly composed of Cu on the metal film A method of manufacturing a semiconductor device, including a wiring forming step of forming a Cu wiring.

この方法によれば、まず、ＳｉおよびＯを含む絶縁性材料からなる絶縁層に、溝が形成される。次に、スパッタ法により、溝の内面（溝が凹状に形成される場合、その溝の側面および底面）に、ＭｎＯｘ（ｘ：零よりも大きい数、以下、単に「ＭｎＯ」と記載する。）からなる金属膜が被着される。このとき、溝の内面、つまり絶縁層における溝に臨む部分には、スパッタリングのエネルギーによって、金属膜中のＭｎＯが入り込む。これにより、絶縁層中のＳｉおよびＯと金属膜中のＭｎＯとが結合して、溝の内面に、ＭｎＳｉＯからなるバリア膜が形成される。その後、金属膜（バリア膜）上に、Ｃｕを主成分とするＣｕ配線が形成される。 According to this method, first, a groove is formed in an insulating layer made of an insulating material containing Si and O. Next, MnO x (x: a number larger than zero, hereinafter simply referred to as “MnO”) is written on the inner surface of the groove (when the groove is formed in a concave shape, the side and bottom surfaces of the groove) by sputtering. ) Is deposited. At this time, MnO in the metal film enters the inner surface of the groove, that is, the portion of the insulating layer facing the groove by the energy of sputtering. As a result, Si and O in the insulating layer and MnO in the metal film are combined to form a barrier film made of MnSiO on the inner surface of the groove. Thereafter, a Cu wiring containing Cu as a main component is formed on the metal film (barrier film).

ＭｎＯは、ＣｕＭｎ合金と比較して、ＳｉおよびＯを含む絶縁材料に対する密着性が高い。そのため、ＭｎＯからなる金属膜は、所望する厚さのバリア膜の形成に必要十分な程度の小さい厚さに形成されても、溝の側面からの膜剥がれを生じにくい。したがって、溝の内面上にバリア膜を良好に形成することができる。また、溝の内面に金属膜を被着させる際に、スパッタリングのエネルギーによってＭｎＳｉＯからなるバリア膜を形成することができるので、バリア膜を形成するための熱処理を行う必要がない。   MnO has higher adhesion to an insulating material containing Si and O than a CuMn alloy. Therefore, even if the metal film made of MnO is formed to a thickness as small as necessary and sufficient for forming a barrier film having a desired thickness, film peeling from the side surface of the groove hardly occurs. Therefore, a barrier film can be satisfactorily formed on the inner surface of the groove. In addition, when depositing a metal film on the inner surface of the groove, a barrier film made of MnSiO can be formed by sputtering energy, so that it is not necessary to perform a heat treatment for forming the barrier film.

そして、金属膜をそのような小さい厚さ（所望する厚さのバリア膜の形成に必要十分な厚さ）に形成することにより、バリア膜の形成に寄与しない余分なＭｎの量を低減することができる。これにより、バリア膜上に形成されるＣｕ配線中のＭｎの残留量を低減することができる。
よって、溝の内面上にバリア膜を良好に形成することができながら、Ｃｕ配線中のＭｎの残留量を低減することができる。 Then, by forming the metal film to such a small thickness (thickness necessary and sufficient for forming a barrier film having a desired thickness), the amount of excess Mn that does not contribute to the formation of the barrier film is reduced. Can do. Thereby, the residual amount of Mn in the Cu wiring formed on the barrier film can be reduced.
Therefore, the residual amount of Mn in the Cu wiring can be reduced while the barrier film can be satisfactorily formed on the inner surface of the groove.

また、請求項２に記載のように、前記絶縁層の下層に、前記Ｃｕ配線と電気的に接続される下配線が形成されていてもよい。この場合、前記溝形成工程後であって前記金属膜被着工程の前に、前記溝から前記下配線に向けて延び、前記絶縁層を厚さ方向に貫通するビアホールを形成するビアホール形成工程が行われ、前記金属膜被着工程後に、前記ビアホールにＣｕを主成分とするビアを形成するビア形成工程が行われることにより、下配線とＣｕ配線との電気的な接続を達成することができる。また、前記金属膜被着工程では、前記溝の内面に加えて、前記ビアホールの側面および前記下配線の表面における前記ビアホールに臨む部分に前記金属膜が被着されることにより、ビアホールの側面に、ＭｎＳｉＯからなるバリア膜を形成することができる。   Moreover, the lower wiring electrically connected with the said Cu wiring may be formed in the lower layer of the said insulating layer like Claim 2. In this case, there is a via hole forming step for forming a via hole extending from the groove toward the lower wiring and penetrating the insulating layer in the thickness direction after the groove forming step and before the metal film deposition step. After the metal film deposition step, a via formation step of forming a via mainly containing Cu in the via hole is performed, whereby electrical connection between the lower wiring and the Cu wiring can be achieved. . In the metal film deposition step, in addition to the inner surface of the groove, the metal film is deposited on the side surface of the via hole and the portion facing the via hole on the surface of the lower wiring, thereby forming the side surface of the via hole. A barrier film made of MnSiO can be formed.

金属膜の材料であるＭｎＯは、Ｃｕと比較して電気抵抗が高い。そのため、下配線の表面におけるビアホールに臨む部分上にＭｎＯからなる金属膜が存在していると、ビアと下配線との間の電気抵抗が高くなる。
そこで、請求項３に記載のように、前記ビア形成工程に先立ち、水素還元処理により、前記金属膜における前記下配線の表面に接する部分からＯを除去する工程を含むことが好ましい。Ｏが除去されることにより、ＭｎＯがＭｎに還元される。そして、Ｍｎがビアなどに拡散することにより、下配線上から金属膜が消失する。 MnO, which is a material for the metal film, has a higher electrical resistance than Cu. For this reason, if a metal film made of MnO is present on a portion of the surface of the lower wiring facing the via hole, the electrical resistance between the via and the lower wiring is increased.
Therefore, it is preferable to include a step of removing O from a portion of the metal film in contact with the surface of the lower wiring by a hydrogen reduction process prior to the via formation step. By removing O, MnO is reduced to Mn. Then, when Mn diffuses into the vias, the metal film disappears from the lower wiring.

また、その工程に代えて、請求項４に記載のように、前記ビア形成工程に先立ち、逆スパッタ法により、前記金属膜における前記下配線の表面に接する部分を選択的に除去する工程が行われてもよい。逆スパッタ法は、スパッタ法と同一のスパッタリング装置で実施することができる。そのため、金属膜における下配線の表面に接する部分を除去する工程で逆スパッタ法が用いられることにより、同一のスパッタリング装置において、金属膜被着工程に連続して、その金属膜の部分的な除去の工程を行うことができる。さらに、Ｃｕ配線がめっき法により形成される場合には、スパッタ法により、金属膜上にシード膜が形成される。この場合、金属膜被着工程およびその金属膜の部分的な除去の工程に加えて、そのシード膜を形成する工程を同一のスパッタリング装置で連続して行うことができる。そのため、半導体製造装置の構成を簡素化することができ、また、それらの工程間での半導体ウエハ（前記絶縁層が形成されたウエハ状態の半導体基板）の搬送が不要であるので、半導体装置の製造に要する時間を短縮することができる。   Further, instead of the step, the step of selectively removing a portion of the metal film in contact with the surface of the lower wiring by reverse sputtering is performed prior to the via forming step. It may be broken. The reverse sputtering method can be performed with the same sputtering apparatus as the sputtering method. Therefore, the reverse sputtering method is used in the process of removing the portion of the metal film that contacts the surface of the lower wiring, and in the same sputtering apparatus, the metal film is partially removed continuously after the metal film deposition process. These steps can be performed. Furthermore, when the Cu wiring is formed by plating, a seed film is formed on the metal film by sputtering. In this case, in addition to the metal film deposition step and the partial removal step of the metal film, the step of forming the seed film can be continuously performed with the same sputtering apparatus. Therefore, the configuration of the semiconductor manufacturing apparatus can be simplified, and since it is not necessary to transport the semiconductor wafer (the semiconductor substrate in the wafer state on which the insulating layer is formed) between these processes, The time required for manufacturing can be shortened.

請求項５に記載のように、前記配線形成工程は、スパッタ法により、前記金属膜上にＣｕを主成分とする金属材料からなるシード膜を形成する工程と、めっき法により、前記シード膜上にＣｕからなるめっき層を形成する工程とが含まれていてもよい。
ただし、めっき層は、めっき成長したままの状態では、その結晶構造が均一でなく、比抵抗が高い。そこで、めっき法により第２配線およびビアが形成される場合には、請求項
６に記載のように、前記配線形成工程後、熱処理により、前記めっき層を結晶化させる結晶化工程を含むことが好ましい。これにより、めっき層の結晶構造が均一化（結晶化）されるので、そのめっき層からなるＣｕ配線およびビアの比抵抗を低減することができる。 According to a fifth aspect of the present invention, the wiring forming step includes a step of forming a seed film made of a metal material mainly composed of Cu on the metal film by a sputtering method, and a step of forming a seed film on the seed film by a plating method. And a step of forming a plating layer made of Cu.
However, the plating layer has a non-uniform crystal structure and a high specific resistance in a state where the plating is grown. Therefore, when the second wiring and the via are formed by a plating method, as described in claim 6, the method includes a crystallization step of crystallizing the plating layer by a heat treatment after the wiring formation step. preferable. Thereby, since the crystal structure of the plating layer is made uniform (crystallization), it is possible to reduce the specific resistance of the Cu wiring and via made of the plating layer.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
半導体装置１は、半導体基板（図示せず）上に、Ｃｕを配線材料として用いた多層配線構造を有している。
半導体基板は、たとえば、Ｓｉ（シリコン）基板からなる。半導体基板の表層部には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの機能素子が作り込まれている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention.
The semiconductor device 1 has a multilayer wiring structure using Cu as a wiring material on a semiconductor substrate (not shown).
The semiconductor substrate is made of, for example, a Si (silicon) substrate. A functional element such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is formed in the surface layer portion of the semiconductor substrate.

半導体基板上には、ＳｉＯ２（酸化シリコン）からなる第１絶縁層２が積層されている。
第１絶縁層２の表層部には、所定の配線パターンに対応した微細な第１溝３が形成されている。第１溝３の内面（側面および底面）には、ＭｎＳｉＯからなる第１バリア膜４が形成されている。そして、第１溝３内には、第１バリア膜４を介して、Ｃｕを主成分とする金属材料からなる第１配線５が埋設されている。 A first insulating layer 2 made of SiO 2 (silicon oxide) is stacked on the semiconductor substrate.
A fine first groove 3 corresponding to a predetermined wiring pattern is formed in the surface layer portion of the first insulating layer 2. A first barrier film 4 made of MnSiO is formed on the inner surface (side surface and bottom surface) of the first groove 3. A first wiring 5 made of a metal material containing Cu as a main component is embedded in the first groove 3 with a first barrier film 4 interposed therebetween.

第１絶縁層２上には、第２絶縁層６が積層されている。第２絶縁層６は、拡散防止膜７、第１層間絶縁膜８、エッチングストッパ膜９および第２層間絶縁膜１０を、第１絶縁層２側からこの順に積層した構造を有している。
拡散防止膜７は、たとえば、ＳｉＣ（炭化シリコン）およびＳｉＣＮ（炭窒化シリコン）を積層した構造を有している。第１層間絶縁膜８および第２層間絶縁膜１０は、たとえば、ＳｉＯ２からなる。エッチングストッパ膜９は、たとえば、ＳｉＣからなる。 A second insulating layer 6 is stacked on the first insulating layer 2. The second insulating layer 6 has a structure in which a diffusion preventing film 7, a first interlayer insulating film 8, an etching stopper film 9, and a second interlayer insulating film 10 are stacked in this order from the first insulating layer 2 side.
The diffusion prevention film 7 has a structure in which, for example, SiC (silicon carbide) and SiCN (silicon carbonitride) are laminated. The first interlayer insulating film 8 and the second interlayer insulating film 10 are made of, for example, SiO 2 . The etching stopper film 9 is made of, for example, SiC.

第２絶縁層６の表層部には、所定の配線パターンに対応した第２溝１１が形成されている。また、第２絶縁層６には、第１配線５と第２溝１１とが対向する部分に、ビアホール１２が貫通して形成されている。
第２溝１１およびビアホール１２の内面には、ＭｎＳｉＯからなる第２バリア膜１３が形成されている。そして、第２溝１１およびビアホール１２内には、第２バリア膜１３を介して、それぞれＣｕを主成分とする金属材料からなる第２配線１４およびビア１５が埋設されている。第２配線１４およびビア１５は、一体をなしている。 A second groove 11 corresponding to a predetermined wiring pattern is formed in the surface layer portion of the second insulating layer 6. In the second insulating layer 6, a via hole 12 is formed through the portion where the first wiring 5 and the second groove 11 face each other.
A second barrier film 13 made of MnSiO is formed on the inner surfaces of the second trench 11 and the via hole 12. In the second trench 11 and the via hole 12, a second wiring 14 and a via 15 made of a metal material containing Cu as a main component are embedded through a second barrier film 13, respectively. The second wiring 14 and the via 15 are integrated.

図２Ａ〜２Ｇは、本発明の第１の実施形態に係る半導体装置の製造工程を順に示す模式的な断面図である。
図２Ａに示すように、第１バリア膜４および第１配線５が埋設された第１絶縁層２上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、拡散防止膜７、第１層間絶縁膜８、エッチングストッパ膜９および第２層間絶縁膜１０がこの順に積層される。これにより、第１絶縁層２上に、第２絶縁層６が形成される。 2A to 2G are schematic cross-sectional views sequentially showing manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
As shown in FIG. 2A, on the first insulating layer 2 in which the first barrier film 4 and the first wiring 5 are embedded, a diffusion prevention film 7 and a first film are formed by a CVD (Chemical Vapor Deposition) method. The first interlayer insulating film 8, the etching stopper film 9, and the second interlayer insulating film 10 are laminated in this order. Thereby, the second insulating layer 6 is formed on the first insulating layer 2.

その後、図２Ｂに示すように、第２絶縁層６に、第２溝１１およびビアホール１２が形成される。具体的には、まず、第２絶縁層６上に、ビアホール１２が形成されるべき部分を選択的に露出させる開口を有するマスク（図示せず）が形成される。そして、そのマスクを介して、第２層間絶縁膜１０、エッチングストッパ膜９および第１層間絶縁膜８がドライエッチングされる。このとき、適当なタイミングで反応ガス（エッチャント）を切り換えることにより、第２層間絶縁膜１０、エッチングストッパ膜９および第１層間絶縁膜８が連続的にエッチングされる。次に、第２絶縁層６上からマスクが除去された後、第２絶縁層６上に、第２溝１１が形成されるべき部分を選択的に露出させる開口を有する新たなマスク（図示せず）が形成される。そして、そのマスクを介して、第２層間絶縁膜１０がドライエッチングされる。その後、拡散防止膜７およびエッチングストッパ膜９の露出した部分が除去されることにより、第２溝１１およびビアホール１２が形成される。   Thereafter, as shown in FIG. 2B, the second groove 11 and the via hole 12 are formed in the second insulating layer 6. Specifically, first, a mask (not shown) having an opening for selectively exposing a portion where the via hole 12 is to be formed is formed on the second insulating layer 6. Then, the second interlayer insulating film 10, the etching stopper film 9, and the first interlayer insulating film 8 are dry-etched through the mask. At this time, the second interlayer insulating film 10, the etching stopper film 9, and the first interlayer insulating film 8 are continuously etched by switching the reaction gas (etchant) at an appropriate timing. Next, after the mask is removed from the second insulating layer 6, a new mask (not shown) having an opening on the second insulating layer 6 that selectively exposes a portion where the second groove 11 is to be formed. Is formed. Then, the second interlayer insulating film 10 is dry-etched through the mask. Thereafter, the exposed portions of the diffusion prevention film 7 and the etching stopper film 9 are removed, whereby the second groove 11 and the via hole 12 are formed.

次いで、図２Ｃに示すように、スパッタ法により、第２溝１１およびビアホール１２の内面を含む第２絶縁層６の表面全域、ならびに第１配線５の表面におけるビアホール１２に臨む部分に、ＭｎＯからなる金属膜１８が被着される。金属膜１８は、第２バリア膜１３の形成に必要かつ十分な程度の厚さ（たとえば、１〜１０ｎｍ）に形成される。このとき、金属膜１８における第２絶縁層６に接する部分（第２溝１１およびビアホール１２の内面を含む第２絶縁層６の表面全域）には、スパッタリングのエネルギーによって、金属膜１８中のＭｎＯが入り込む。これにより、第２絶縁層６中のＳｉおよびＯと金属膜１８中のＭｎＯとが結合して、第２溝１１およびビアホール１８の内面を含む第２絶縁層６の表面全域に、ＭｎＳｉＯからなるバリア膜１３が形成される。金属膜１８における第２絶縁層６に接する部分は、第２バリア膜１３の形成に伴って消失し、第１配線５上にのみ金属膜１８が残る。   Next, as shown in FIG. 2C, by sputtering, the entire surface of the second insulating layer 6 including the inner surfaces of the second groove 11 and the via hole 12 and the portion facing the via hole 12 on the surface of the first wiring 5 are made of MnO. A metal film 18 is deposited. The metal film 18 is formed to a thickness (for example, 1 to 10 nm) necessary and sufficient for forming the second barrier film 13. At this time, the portion of the metal film 18 in contact with the second insulating layer 6 (the entire surface of the second insulating layer 6 including the inner surfaces of the second groove 11 and the via hole 12) is exposed to MnO in the metal film 18 by sputtering energy. Enters. Thereby, Si and O in the second insulating layer 6 and MnO in the metal film 18 are combined, and the entire surface of the second insulating layer 6 including the inner surfaces of the second groove 11 and the via hole 18 is made of MnSiO. A barrier film 13 is formed. A portion of the metal film 18 in contact with the second insulating layer 6 disappears with the formation of the second barrier film 13, and the metal film 18 remains only on the first wiring 5.

その後、水素還元処理が行われる。この水素還元処理により、図２Ｄに示すように、第１配線５上に残された金属膜１８が還元されて、その金属膜１８がＭｎからなるＭｎ膜１９に変質する。水素還元処理は、たとえば、水素雰囲気中での熱処理であってもよいし、水素プラズマ処理であってもよい。
次いで、図２Ｅに示すように、スパッタ法により、第２バリア膜１３の表面全域およびＭｎ膜１９の表面を被覆するように、Ｃｕを主成分とする金属材料からなるシード膜２０が形成される。 Thereafter, a hydrogen reduction process is performed. By this hydrogen reduction treatment, as shown in FIG. 2D, the metal film 18 left on the first wiring 5 is reduced, and the metal film 18 is transformed into a Mn film 19 made of Mn. The hydrogen reduction treatment may be, for example, a heat treatment in a hydrogen atmosphere or a hydrogen plasma treatment.
Next, as shown in FIG. 2E, a seed film 20 made of a metal material containing Cu as a main component is formed by sputtering to cover the entire surface of the second barrier film 13 and the surface of the Mn film 19. .

その後、図２Ｆに示すように、めっき法により、シード膜２０上にＣｕからなるめっき層２１が形成される。めっき層２１は、ビアホール１２および第２溝１１を埋め尽くす厚さに形成される。
めっき層２１は、めっき成長したままの状態では、その結晶構造が均一でなく、比抵抗が高い。そこで、めっき成長後には、めっき層２１を結晶化（結晶構造の均一化）するための熱処理が行われる。このとき、図２Ｇに示すように、Ｍｎ膜１９中のＭｎは、めっき層２１中を移動し、めっき層２１の表面に析出する。したがって、Ｍｎ膜１９は、この結晶化のための熱処理時に消失する。 Thereafter, as shown in FIG. 2F, a plating layer 21 made of Cu is formed on the seed film 20 by plating. The plating layer 21 is formed to a thickness that completely fills the via hole 12 and the second groove 11.
The plated layer 21 has a non-uniform crystal structure and a high specific resistance in a state where the plating is grown. Therefore, after the plating growth, a heat treatment for crystallizing the plating layer 21 (homogenizing the crystal structure) is performed. At this time, as shown in FIG. 2G, Mn in the Mn film 19 moves in the plating layer 21 and precipitates on the surface of the plating layer 21. Therefore, the Mn film 19 disappears during the heat treatment for this crystallization.

次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、めっき層２１および第２バリア膜１３が研磨される。この研磨は、めっき層２１および第２バリア膜１３における第２溝１１外に形成されている不要部分がすべて除去されて、第２絶縁層６（第２層間絶縁膜１０）が露出し、その第２絶縁層６の露出した表面と第２溝１１内のめっき層２１の表面とが面一になるまで続けられる。これにより、図１に示す半導体装置１が得られる。   Next, the plating layer 21 and the second barrier film 13 are polished by a CMP (Chemical Mechanical Polishing) method. In this polishing, all unnecessary portions formed outside the second groove 11 in the plating layer 21 and the second barrier film 13 are removed, and the second insulating layer 6 (second interlayer insulating film 10) is exposed. The process is continued until the exposed surface of the second insulating layer 6 and the surface of the plating layer 21 in the second groove 11 are flush with each other. Thereby, the semiconductor device 1 shown in FIG. 1 is obtained.

ＭｎＯからなる金属膜１８は、ＳｉＯ２からなる第２層間絶縁膜１０に対する密着性が比較的高い。そのため、金属膜１８が所望する厚さの第２バリア膜１３の形成に必要かつ十分な程度の小さい厚さに形成されても、第２溝１１の側面からの（第２層間絶縁膜１０に対する）金属膜１８の膜剥がれを生じにくい。したがって、第２溝１１の内面上に第２バリア膜１３を良好に形成することができる。また、第２溝１１の内面に金属膜１８を被着させる際に、スパッタリングのエネルギーによって第２バリア膜１３を形成することができるので、第２バリア膜１３を形成するための熱処理を行う必要がない。 The metal film 18 made of MnO has relatively high adhesion to the second interlayer insulating film 10 made of SiO 2 . Therefore, even if the metal film 18 is formed to a thickness as small as necessary and sufficient for forming the second barrier film 13 having a desired thickness, the metal film 18 from the side surface of the second trench 11 (with respect to the second interlayer insulating film 10) ) It is difficult for the metal film 18 to peel off. Therefore, the second barrier film 13 can be satisfactorily formed on the inner surface of the second groove 11. In addition, since the second barrier film 13 can be formed by sputtering energy when the metal film 18 is deposited on the inner surface of the second groove 11, it is necessary to perform a heat treatment for forming the second barrier film 13. There is no.

また、水素還元処理により、金属膜１８における第１配線５の表面に接する部分からＯが除去されて、その部分がＭｎからなるＭｎ膜１９に還元される。このＭｎ膜１９は、ビア１５などに拡散することによって消失する。Ｍｎは、Ｃｕよりも電気抵抗が高いので、こうして第１配線５上から金属膜１８（Ｍｎ膜１９）が除去されることにより、第１配線５とビアとの間にＭｎＯからなる金属膜１８が残された構成と比較して、第１配線５と第２配線１４との間の電気抵抗を低減することができる。   Moreover, O is removed from the part in contact with the surface of the first wiring 5 in the metal film 18 by the hydrogen reduction treatment, and the part is reduced to the Mn film 19 made of Mn. The Mn film 19 disappears by diffusing into the via 15 or the like. Since Mn has a higher electrical resistance than Cu, the metal film 18 (Mn film 19) is removed from the first wiring 5 in this way, so that the metal film 18 made of MnO is formed between the first wiring 5 and the via. Compared with the configuration in which is left, the electrical resistance between the first wiring 5 and the second wiring 14 can be reduced.

また、めっき成長により形成されるめっき層２１は、めっき成長したままの状態では、その結晶構造が均一でなく、比抵抗が高い。めっき層２１の形成後に、めっき層２１の結晶化のための熱処理が行われることにより、めっき層２１の結晶構造が均一化（結晶化）されるので、そのめっき層２１からなる第２配線１４およびビア１５の比抵抗を低減することができる。   In addition, the plating layer 21 formed by plating growth has a non-uniform crystal structure and a high specific resistance in a state where the plating growth has been continued. Since the heat treatment for crystallization of the plating layer 21 is performed after the formation of the plating layer 21, the crystal structure of the plating layer 21 is made uniform (crystallization). Therefore, the second wiring 14 made of the plating layer 21 is formed. In addition, the specific resistance of the via 15 can be reduced.

図３Ａ〜３Ｇは、本発明の第２の実施形態に係る半導体装置の製造工程を順に示す模式的な断面図である。
図３Ａに示すように、第１バリア膜４および第１配線５が埋設された第１絶縁層２上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、拡散防止膜７、第１層間絶縁膜８、エッチングストッパ膜９および第２層間絶縁膜１０がこの順に積層される。これにより、第１絶縁層２上に、第２絶縁層６が形成される。 3A to 3G are schematic cross-sectional views sequentially showing manufacturing steps of the semiconductor device according to the second embodiment of the present invention.
As shown in FIG. 3A, on the first insulating layer 2 in which the first barrier film 4 and the first wiring 5 are embedded, a diffusion prevention film 7 and a first film are formed by a CVD (Chemical Vapor Deposition) method. The first interlayer insulating film 8, the etching stopper film 9, and the second interlayer insulating film 10 are laminated in this order. Thereby, the second insulating layer 6 is formed on the first insulating layer 2.

その後、図３Ｂに示すように、第２絶縁層６に、第２溝１１およびビアホール１２が形成される。具体的には、まず、第２絶縁層６上に、ビアホール１２が形成されるべき部分を選択的に露出させる開口を有するマスク（図示せず）が形成される。そして、そのマスクを介して、第２層間絶縁膜１０、エッチングストッパ膜９および第１層間絶縁膜８がドライエッチングされる。このとき、適当なタイミングで反応ガス（エッチャント）を切り換えることにより、第２層間絶縁膜１０、エッチングストッパ膜９および第１層間絶縁膜８が連続的にエッチングされる。次に、第２絶縁層６上からマスクが除去された後、第２絶縁層６上に、第２溝１１が形成されるべき部分を選択的に露出させる開口を有する新たなマスク（図示せず）が形成される。そして、そのマスクを介して、第２層間絶縁膜１０がドライエッチングされる。その後、拡散防止膜７およびエッチングストッパ膜９の露出した部分が除去されることにより、第２溝１１およびビアホール１２が形成される。   Thereafter, as shown in FIG. 3B, the second groove 11 and the via hole 12 are formed in the second insulating layer 6. Specifically, first, a mask (not shown) having an opening for selectively exposing a portion where the via hole 12 is to be formed is formed on the second insulating layer 6. Then, the second interlayer insulating film 10, the etching stopper film 9, and the first interlayer insulating film 8 are dry-etched through the mask. At this time, the second interlayer insulating film 10, the etching stopper film 9, and the first interlayer insulating film 8 are continuously etched by switching the reaction gas (etchant) at an appropriate timing. Next, after the mask is removed from the second insulating layer 6, a new mask (not shown) having an opening on the second insulating layer 6 that selectively exposes a portion where the second groove 11 is to be formed. Is formed. Then, the second interlayer insulating film 10 is dry-etched through the mask. Thereafter, the exposed portions of the diffusion prevention film 7 and the etching stopper film 9 are removed, whereby the second groove 11 and the via hole 12 are formed.

次いで、図３Ｃに示すように、スパッタ法により、第２溝１１およびビアホール１２の内面を含む第２絶縁層６の表面全域、ならびに第１配線５の表面におけるビアホール１２に臨む部分に、ＭｎＯからなる金属膜１８が被着される。金属膜１８は、第２バリア膜１３の形成に必要かつ十分な程度の厚さ（たとえば、１〜１０ｎｍ）に形成される。このとき、金属膜１８における第２絶縁層６に接する部分（第２溝１１およびビアホール１２の内面を含む第２絶縁層６の表面全域）には、スパッタリングのエネルギーによって、金属膜１８中のＭｎＯが入り込む。これにより、第２絶縁層６中のＳｉおよびＯと金属膜１８中のＭｎＯとが結合して、第２溝１１およびビアホール１８の内面を含む第２絶縁層６の表面全域に、ＭｎＳｉＯからなるバリア膜１３が形成される。金属膜１８における第２絶縁層６に接する部分は、第２バリア膜１３の形成に伴って消失し、第１配線５上にのみ金属膜１８が残る。   Next, as shown in FIG. 3C, by sputtering, the entire surface of the second insulating layer 6 including the inner surfaces of the second groove 11 and the via hole 12 and the portion facing the via hole 12 on the surface of the first wiring 5 are made of MnO. A metal film 18 is deposited. The metal film 18 is formed to a thickness (for example, 1 to 10 nm) necessary and sufficient for forming the second barrier film 13. At this time, the portion of the metal film 18 in contact with the second insulating layer 6 (the entire surface of the second insulating layer 6 including the inner surfaces of the second groove 11 and the via hole 12) is exposed to MnO in the metal film 18 by sputtering energy. Enters. Thereby, Si and O in the second insulating layer 6 and MnO in the metal film 18 are combined, and the entire surface of the second insulating layer 6 including the inner surfaces of the second groove 11 and the via hole 18 is made of MnSiO. A barrier film 13 is formed. A portion of the metal film 18 in contact with the second insulating layer 6 disappears with the formation of the second barrier film 13, and the metal film 18 remains only on the first wiring 5.

その後、図３Ｄに示すように、逆スパッタ法により、第１配線５上に残された金属膜１８が除去される。具体的には、金属膜１８に対して、ほぼ鉛直方向（第２絶縁層６の積層方向に沿う方向）からガス粒子（たとえば、アルゴンガス粒子）を衝突させることにより、第１配線５上に形成された部分が除去される。第２バリア膜１３は、第２絶縁層６と強く結合しているため、この逆スパッタ法によって除去されない。   Thereafter, as shown in FIG. 3D, the metal film 18 left on the first wiring 5 is removed by reverse sputtering. Specifically, gas particles (for example, argon gas particles) are caused to collide with the metal film 18 from a substantially vertical direction (a direction along the stacking direction of the second insulating layer 6) on the first wiring 5. The formed part is removed. Since the second barrier film 13 is strongly bonded to the second insulating layer 6, it is not removed by this reverse sputtering method.

次いで、図３Ｅに示すように、スパッタ法により、第２バリア膜１３の表面全域および第１配線５におけるビアホール１２を介して露出する部分を被覆するように、Ｃｕを主成分とする金属材料からなるシード膜２０が形成される。
その後、図３Ｆに示すように、めっき法により、シード膜２０上にＣｕからなるめっき層２１が形成される。めっき層２１は、ビアホール１２および第２溝１１を埋め尽くす厚さに形成される。 Next, as shown in FIG. 3E, by sputtering, a metal material mainly composed of Cu is used to cover the entire surface of the second barrier film 13 and a portion exposed through the via hole 12 in the first wiring 5. A seed film 20 is formed.
Thereafter, as shown in FIG. 3F, a plating layer 21 made of Cu is formed on the seed film 20 by plating. The plating layer 21 is formed to a thickness that completely fills the via hole 12 and the second groove 11.

次に、めっき層２１を結晶化（結晶構造の均一化）するための熱処理が行われる。
そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、めっき層２１および第２バリア膜１３が研磨される。この研磨は、めっき層２１および第２バリア膜１３における第２溝１１外に形成されている不要部分がすべて除去されて、第２絶縁層６（第２層間絶縁膜１０）が露出し、その第２絶縁層６の露出した表面と第２溝１１内のめっき層２１の表面とが面一になるまで続けられる。これにより、図１に示す半導体装置１が得られる。 Next, heat treatment is performed to crystallize the plating layer 21 (uniform crystal structure).
Then, the plating layer 21 and the second barrier film 13 are polished by a CMP (Chemical Mechanical Polishing) method. In this polishing, all unnecessary portions formed outside the second groove 11 in the plating layer 21 and the second barrier film 13 are removed, and the second insulating layer 6 (second interlayer insulating film 10) is exposed. The process is continued until the exposed surface of the second insulating layer 6 and the surface of the plating layer 21 in the second groove 11 are flush with each other. Thereby, the semiconductor device 1 shown in FIG. 1 is obtained.

この実施形態に係る製造方法によっても、第１の実施形態に係る製造方法（図２Ａ〜図２Ｇ）と同様の効果を奏することができる。また、この実施形態では、逆スパッタ法によって、第２バリア膜１３の形成後に、第１配線５上に残された金属膜が除去される。これにより、第１配線５と第２配線１４との間の電気抵抗を低減することができる。
また、スパッタ法および逆スパッタ法は、同一のスパッタリング装置で実施することができるので、金属膜１８におけるビアホール１２の底面上に形成された部分を除去するために逆スパッタ法が用いられることにより、同一のスパッタリング装置において、金属膜１８を形成する工程に連続して、その金属膜１８の部分的な除去の工程を行うことができる。さらに、金属膜１８の除去の工程に連続して、シード膜２０を形成する工程を行うことができる。したがって、半導体製造装置の構成を簡素化することができ、また、それらの工程間での半導体ウエハ（前記絶縁層が形成されたウエハ状態の半導体基板）の搬送が不要であるので、半導体装置１の製造に要する時間を短縮することができる。 Also by the manufacturing method according to this embodiment, the same effects as those of the manufacturing method according to the first embodiment (FIGS. 2A to 2G) can be obtained. In this embodiment, the metal film remaining on the first wiring 5 is removed by the reverse sputtering method after the second barrier film 13 is formed. Thereby, the electrical resistance between the 1st wiring 5 and the 2nd wiring 14 can be reduced.
In addition, since the sputtering method and the reverse sputtering method can be performed with the same sputtering apparatus, the reverse sputtering method is used to remove the portion formed on the bottom surface of the via hole 12 in the metal film 18. In the same sputtering apparatus, a step of partially removing the metal film 18 can be performed following the step of forming the metal film 18. Furthermore, a step of forming the seed film 20 can be performed following the step of removing the metal film 18. Accordingly, the configuration of the semiconductor manufacturing apparatus can be simplified, and since it is not necessary to transport the semiconductor wafer (the semiconductor substrate in the wafer state on which the insulating layer is formed) between these processes, the semiconductor device 1 The time required for manufacturing can be shortened.

なお、第１バリア膜４および第１配線５の形成手法については、その説明を省略したが、第１バリア膜４および第１配線５は、第２バリア膜１３および第２配線１４の形成手法と同様な手法で形成することができる。すなわち、フォトリソグラフィおよびエッチングにより、第１絶縁層２にその表面から掘り下がった形状の第１溝３が形成された後、スパッタ法により、ＭｎＯからなる金属膜が第１溝３の側面および底面に被着される。このとき、スパッタリングのエネルギーによって第１絶縁層２中のＳｉおよびＯと、金属膜中のＭｎＯとが結合し、第１溝３の側面および底面上に、ＭｎＳｉＯからなる第１バリア膜４が形成される。その後、第１バリア膜４上に、めっき法により、Ｃｕを主成分とする金属材料からなるシード膜およびＣｕからなるめっき層が順に形成される。そして、ＣＭＰ法により、そのめっき層の不要部分（第１溝３外の部分）が除去される。これにより、第１溝３内に、第１バリア膜４および第１配線５が得られる。   The description of the method for forming the first barrier film 4 and the first wiring 5 is omitted, but the method for forming the second barrier film 13 and the second wiring 14 is used for the first barrier film 4 and the first wiring 5. It can be formed by the same method. That is, after the first groove 3 having a shape dug from the surface is formed in the first insulating layer 2 by photolithography and etching, the metal film made of MnO is formed on the side surface and the bottom surface of the first groove 3 by sputtering. To be attached. At this time, Si and O in the first insulating layer 2 and MnO in the metal film are combined by sputtering energy, and the first barrier film 4 made of MnSiO is formed on the side and bottom surfaces of the first groove 3. Is done. Thereafter, a seed film made of a metal material containing Cu as a main component and a plating layer made of Cu are sequentially formed on the first barrier film 4 by plating. Then, unnecessary portions (portions outside the first groove 3) of the plating layer are removed by CMP. Thereby, the first barrier film 4 and the first wiring 5 are obtained in the first trench 3.

以上、本発明の２つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、拡散防止膜７は、ＳｉＣおよびＳｉＣＮを積層した構造を有しているとした。しかし、拡散防止膜７は、Ｃｕの拡散に対するバリア性を有していればよく、たとえば、ＳｉＣのみからなる構造であってもよい。 As mentioned above, although two embodiment of this invention was described, this invention can also be implemented with another form.
For example, the diffusion prevention film 7 has a structure in which SiC and SiCN are laminated. However, the diffusion preventing film 7 only needs to have a barrier property against the diffusion of Cu, and for example, may have a structure made of only SiC.

また、第１層間絶縁膜８および第２層間絶縁膜１０は、ＳｉＯ２からなるとした。しかし、第１層間絶縁膜８および第２層間絶縁膜１０の材料は、ＳｉおよびＯを含む絶縁性材料であればよく、その材料として、ＳｉＯ２以外に、たとえば、ＳｉＯＣ（炭素が添加された酸化シリコン）、またはＳｉＯＦ（フッ素が添加された酸化シリコン）などを例示することができる。 The first interlayer insulating film 8 and the second interlayer insulating film 10 are made of SiO 2 . However, the material of the first interlayer insulating film 8 and the second interlayer insulating film 10 may be any insulating material containing Si and O. As the material, for example, SiOC (carbon is added) in addition to SiO 2 Examples thereof include silicon oxide) and SiOF (silicon oxide to which fluorine is added).

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention. 図２Ａは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 2A is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG. 図２Ｂは、図２Ａの次の工程を示す模式的な断面図である。FIG. 2B is a schematic cross-sectional view showing a step subsequent to FIG. 2A. 図２Ｃは、図２Ｂの次の工程を示す模式的な断面図である。FIG. 2C is a schematic cross-sectional view showing a step subsequent to FIG. 2B. 図２Ｄは、図２Ｃの次の工程を示す模式的な断面図である。FIG. 2D is a schematic cross-sectional view showing a step subsequent to FIG. 2C. 図２Ｅは、図２Ｄの次の工程を示す模式的な断面図である。FIG. 2E is a schematic cross-sectional view showing a step subsequent to FIG. 2D. 図２Ｆは、図２Ｅの次の工程を示す模式的な断面図である。FIG. 2F is a schematic cross-sectional view showing a step subsequent to FIG. 2E. 図２Ｇは、図２Ｆの次の工程を示す模式的な断面図である。FIG. 2G is a schematic cross-sectional view showing a step subsequent to FIG. 2F. 図３Ａは、図１に示す半導体装置の他の製造方法を説明するための模式的な断面図である。3A is a schematic cross-sectional view for explaining another method for manufacturing the semiconductor device shown in FIG. 図３Ｂは、図３Ａの次の工程を示す模式的な断面図である。FIG. 3B is a schematic cross-sectional view showing a step subsequent to FIG. 3A. 図３Ｃは、図３Ｂの次の工程を示す模式的な断面図である。FIG. 3C is a schematic cross-sectional view showing a step subsequent to FIG. 3B. 図３Ｄは、図３Ｃの次の工程を示す模式的な断面図である。FIG. 3D is a schematic cross-sectional view showing a step subsequent to FIG. 3C. 図３Ｅは、図３Ｄの次の工程を示す模式的な断面図である。FIG. 3E is a schematic cross-sectional view showing a step subsequent to FIG. 3D. 図３Ｆは、図３Ｅの次の工程を示す模式的な断面図である。FIG. 3F is a schematic cross-sectional view showing a step subsequent to FIG. 3E. 図３Ｇは、図３Ｆの次の工程を示す模式的な断面図である。FIG. 3G is a schematic cross-sectional view showing a step subsequent to FIG. 3F.

符号の説明Explanation of symbols

１ 半導体装置
６ 第２絶縁層（絶縁層）
１１ 第２溝（溝）
１２ ビアホール
１３ 第２バリア膜（バリア膜）
１４ 第２配線（Ｃｕ配線）
１５ ビア
１８ 金属膜
１９ Ｍｎ膜
２０ シード膜
２１ めっき層 1 Semiconductor Device 6 Second Insulating Layer (Insulating Layer)
11 Second groove (groove)
12 via hole 13 second barrier film (barrier film)
14 Second wiring (Cu wiring)
15 Via 18 Metal film 19 Mn film 20 Seed film 21 Plating layer

Claims (6)

ＳｉおよびＯを含む絶縁性材料からなる絶縁層を形成する絶縁層形成工程と、
前記絶縁層に溝を形成する溝形成工程と、
スパッタ法により、前記溝の内面にＭｎＯｘ（ｘ：零よりも大きい数）からなる金属膜を被着させる金属膜被着工程と、
前記金属膜上にＣｕを主成分とする金属材料からなるＣｕ配線を形成する配線形成工程とを含む、半導体装置の製造方法。 An insulating layer forming step of forming an insulating layer made of an insulating material containing Si and O;
A groove forming step of forming a groove in the insulating layer;
A metal film deposition step of depositing a metal film made of MnO x (x: a number greater than zero) on the inner surface of the groove by sputtering;
And a wiring forming step of forming a Cu wiring made of a metal material containing Cu as a main component on the metal film. 前記絶縁層の下層には、前記Ｃｕ配線と電気的に接続される下配線が形成されており、
前記溝形成工程後であって前記金属膜被着工程の前に、前記溝から前記下配線に向けて延び、前期絶縁層を厚さ方向に貫通するビアホールを形成するビアホール形成工程と、
前記金属膜被着工程後に、前記ビアホールにＣｕを主成分とするビアを形成するビア形成工程とを含み、
前記金属膜被着工程では、前記溝の内面に加えて、前記ビアホールの側面および前記下配線の表面における前記ビアホールに臨む部分に前記金属膜が被着される、請求項１に記載の半導体装置の製造方法。 A lower wiring electrically connected to the Cu wiring is formed under the insulating layer,
A via hole forming step for forming a via hole extending from the groove toward the lower wiring and penetrating the insulating layer in the thickness direction after the groove forming step and before the metal film deposition step;
A via formation step of forming a via mainly comprising Cu in the via hole after the metal film deposition step;
2. The semiconductor device according to claim 1, wherein, in the metal film deposition step, in addition to the inner surface of the groove, the metal film is deposited on a side surface of the via hole and a portion facing the via hole on the surface of the lower wiring. Manufacturing method. 前記ビア形成工程に先立ち、水素還元処理により、前記金属膜における前記下配線の表面に接する部分からＯを除去する工程を含む、請求項２に記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, further comprising a step of removing O from a portion of the metal film in contact with the surface of the lower wiring by hydrogen reduction prior to the via formation step. 前記ビア形成工程に先立ち、逆スパッタ法により、前記金属膜における前記下配線の表面に接する部分を選択的に除去する工程を含む、請求項２に記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, further comprising a step of selectively removing a portion of the metal film in contact with the surface of the lower wiring by a reverse sputtering method prior to the via formation step. 前記配線形成工程は、
スパッタ法により、前記金属膜上にＣｕを主成分とする金属材料からなるシード膜を形成する工程と、
めっき法により、前記シード膜上にＣｕからなるめっき層を形成する工程とを含む、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。 The wiring formation step includes
Forming a seed film made of a metal material mainly composed of Cu on the metal film by sputtering;
The manufacturing method of the semiconductor device as described in any one of Claims 1-4 including the process of forming the plating layer which consists of Cu on the said seed film | membrane by the plating method. 前記配線形成工程後、熱処理により、前記めっき層を結晶化させる結晶化工程を含む、請求項５に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 5, further comprising a crystallization step of crystallizing the plating layer by heat treatment after the wiring formation step.
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Cited By (4)

* Cited by examiner, † Cited by third party
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WO2012173067A1 (en) * 2011-06-16 2012-12-20 東京エレクトロン株式会社 Semiconductor device manufacturing method, semiconductor device, semiconductor device manufacturing apparatus, and storage medium
WO2013153777A1 (en) * 2012-04-11 2013-10-17 東京エレクトロン株式会社 Method for manufacturing semiconductor device, semiconductor device, and apparatus for producing semiconductor
WO2014013941A1 (en) * 2012-07-18 2014-01-23 東京エレクトロン株式会社 Method for manufacturing semiconductor device
CN113088902A (en) * 2021-04-12 2021-07-09 贵州大学 Process method for preparing single-phase high manganese silicon film under raw material oxidation condition

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63121640A (en) * 1986-11-11 1988-05-25 Sumitomo Metal Ind Ltd Case hardening steel
JPH11152528A (en) * 1997-11-18 1999-06-08 Japan Energy Corp Production of high purity mn material, and high purity mn material for thin film formation
JP2001284678A (en) * 2000-03-17 2001-10-12 Read Rite Corp Spin-valve magnetoresistive effect element
JP2001345325A (en) * 2000-06-02 2001-12-14 Nec Kyushu Ltd Wiring formation method of semiconductor device
JP2004052036A (en) * 2002-07-19 2004-02-19 Kubota Corp Member for heating furnace having excellent carburization resistance
JP2004319834A (en) * 2003-04-17 2004-11-11 Renesas Technology Corp Semiconductor device and manufacturing method thereof
JP2006135363A (en) * 2006-02-14 2006-05-25 Renesas Technology Corp Semiconductor device and method of manufacturing the semiconductor device
JP2007059660A (en) * 2005-08-25 2007-03-08 Sony Corp Semiconductor device and manufacturing method thereof
JP2007173511A (en) * 2005-12-22 2007-07-05 Sony Corp Method for fabricating a semiconductor device
JP2007208170A (en) * 2006-02-06 2007-08-16 Toshiba Corp Semiconductor device and manufacturing method thereof
JP2007221103A (en) * 2006-01-20 2007-08-30 Fujitsu Ltd Method for manufacturing semiconductor device
WO2008027214A2 (en) * 2006-08-30 2008-03-06 Lam Research Corporation Methods and apparatus for barrier interface preparation of copper interconnect
JP2008066428A (en) * 2006-09-06 2008-03-21 Sony Corp Semiconductor device and manufacturing method thereof
WO2008049019A2 (en) * 2006-10-17 2008-04-24 Enthone Inc. Copper deposition for filling features in manufacture of microelectronic devices
JP2008124275A (en) * 2006-11-13 2008-05-29 Fujitsu Ltd Manufacturing method for semiconductor device
JP2008153472A (en) * 2006-12-18 2008-07-03 Toshiba Corp Manufacturing method of semiconductor device
JP2008192684A (en) * 2007-02-01 2008-08-21 Matsushita Electric Ind Co Ltd Manufacturing method of semiconductor device

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63121640A (en) * 1986-11-11 1988-05-25 Sumitomo Metal Ind Ltd Case hardening steel
JPH11152528A (en) * 1997-11-18 1999-06-08 Japan Energy Corp Production of high purity mn material, and high purity mn material for thin film formation
JP2001284678A (en) * 2000-03-17 2001-10-12 Read Rite Corp Spin-valve magnetoresistive effect element
JP2001345325A (en) * 2000-06-02 2001-12-14 Nec Kyushu Ltd Wiring formation method of semiconductor device
JP2004052036A (en) * 2002-07-19 2004-02-19 Kubota Corp Member for heating furnace having excellent carburization resistance
JP2004319834A (en) * 2003-04-17 2004-11-11 Renesas Technology Corp Semiconductor device and manufacturing method thereof
JP2007059660A (en) * 2005-08-25 2007-03-08 Sony Corp Semiconductor device and manufacturing method thereof
JP2007173511A (en) * 2005-12-22 2007-07-05 Sony Corp Method for fabricating a semiconductor device
JP2007221103A (en) * 2006-01-20 2007-08-30 Fujitsu Ltd Method for manufacturing semiconductor device
JP2007208170A (en) * 2006-02-06 2007-08-16 Toshiba Corp Semiconductor device and manufacturing method thereof
JP2006135363A (en) * 2006-02-14 2006-05-25 Renesas Technology Corp Semiconductor device and method of manufacturing the semiconductor device
WO2008027214A2 (en) * 2006-08-30 2008-03-06 Lam Research Corporation Methods and apparatus for barrier interface preparation of copper interconnect
JP2010503204A (en) * 2006-08-30 2010-01-28 ラム リサーチ コーポレーション Method and apparatus for adjusting the barrier interface of copper wiring
JP2008066428A (en) * 2006-09-06 2008-03-21 Sony Corp Semiconductor device and manufacturing method thereof
WO2008049019A2 (en) * 2006-10-17 2008-04-24 Enthone Inc. Copper deposition for filling features in manufacture of microelectronic devices
JP2010507263A (en) * 2006-10-17 2010-03-04 エントン インコーポレイテッド Copper deposition to embed features in the fabrication of microelectronic devices
JP2008124275A (en) * 2006-11-13 2008-05-29 Fujitsu Ltd Manufacturing method for semiconductor device
JP2008153472A (en) * 2006-12-18 2008-07-03 Toshiba Corp Manufacturing method of semiconductor device
JP2008192684A (en) * 2007-02-01 2008-08-21 Matsushita Electric Ind Co Ltd Manufacturing method of semiconductor device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012173067A1 (en) * 2011-06-16 2012-12-20 東京エレクトロン株式会社 Semiconductor device manufacturing method, semiconductor device, semiconductor device manufacturing apparatus, and storage medium
KR20140041745A (en) * 2011-06-16 2014-04-04 도쿄엘렉트론가부시키가이샤 Semiconductor device manufacturing method, semiconductor device, semiconductor device manufacturing apparatus, and storage medium
TWI470679B (en) * 2011-06-16 2015-01-21 Tokyo Electron Ltd Semiconductor device manufacturing method
JPWO2012173067A1 (en) * 2011-06-16 2015-02-23 東京エレクトロン株式会社 Semiconductor device manufacturing method, semiconductor device, semiconductor device manufacturing apparatus, and storage medium
KR101659469B1 (en) 2011-06-16 2016-09-23 도쿄엘렉트론가부시키가이샤 Semiconductor device manufacturing method, semiconductor device, semiconductor device manufacturing apparatus, and storage medium
WO2013153777A1 (en) * 2012-04-11 2013-10-17 東京エレクトロン株式会社 Method for manufacturing semiconductor device, semiconductor device, and apparatus for producing semiconductor
JPWO2013153777A1 (en) * 2012-04-11 2015-12-17 東京エレクトロン株式会社 Semiconductor device manufacturing method, semiconductor device, and semiconductor manufacturing apparatus
WO2014013941A1 (en) * 2012-07-18 2014-01-23 東京エレクトロン株式会社 Method for manufacturing semiconductor device
JPWO2014013941A1 (en) * 2012-07-18 2016-06-30 東京エレクトロン株式会社 Manufacturing method of semiconductor device
CN113088902A (en) * 2021-04-12 2021-07-09 贵州大学 Process method for preparing single-phase high manganese silicon film under raw material oxidation condition

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