JP2008131004A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of preventing the semiconductor device from becoming overheated due to generation of heat by a level shifter transistor. <P>SOLUTION: The semiconductor device has an isolation region 20, that is insulated from both a low potential circuit region 10 and a high potential circuit region 30. A plurality of first transistors Tr1, formed in the isolation region 20 turn on at the rising timing for a signal which is transmitted from one of the low and high potential circuit regions 10 and 30, to the other and changes over between high and low. A plurality of second transistors Tr2, formed in the isolation region 20 turn on at a falling timing of the signal. The plurality of first transistors Tr1 and the plurality of second transistors Tr2 are provided in the isolation region 20, in such a pattern that the first transistor Tr1, a non-conductive region, the second transistor Tr2 and a non-conductive region are repeated in this order. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、低電位回路領域と高電位回路領域が混在している半導体装置の過熱を抑制する技術に関する。   The present invention relates to a technique for suppressing overheating of a semiconductor device in which a low potential circuit region and a high potential circuit region are mixed.

低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域を備えている半導体装置が知られている。
低電位回路領域には、基準電位が低い回路ブロックが形成されている。例えば、低電位回路領域には、０Ｖを基準電位とし、オフ時とオン時で出力信号レベルが０Ｖと１５Ｖの間で変化する回路が形成されている。高電位回路領域には、基準電位が高い回路ブロックが形成されている。例えば、高電位回路領域には、１０００Ｖを基準電位とし、オフ時とオン時で出力信号レベルが１０００Ｖと１０１５Ｖの間で変化する回路が形成されている。
低電位回路領域と高電位回路領域が混在している半導体装置では、一方の回路領域から他方の回路領域にハイとロウの間で変化する信号を伝達する場合に、トランジスタ（レベルシフトトランジスタ）が用いられることがある。
特許文献１の半導体装置は、低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域と、低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を備えており、この分離領域内に上記レベルシフトトランジスタを形成している。これにより、半導体装置の耐圧の向上を図っている。 2. Description of the Related Art A semiconductor device is known that includes a low potential circuit region and a high potential circuit region that is insulated from the low potential circuit region.
A circuit block having a low reference potential is formed in the low potential circuit region. For example, in the low potential circuit region, a circuit is formed in which 0V is a reference potential and the output signal level changes between 0V and 15V when off and on. A circuit block having a high reference potential is formed in the high potential circuit region. For example, in the high-potential circuit region, a circuit having a reference potential of 1000 V and an output signal level changing between 1000 V and 1015 V when off and on is formed.
In a semiconductor device in which a low potential circuit region and a high potential circuit region are mixed, a transistor (level shift transistor) is used when a signal changing between high and low is transmitted from one circuit region to the other circuit region. Sometimes used.
The semiconductor device of Patent Document 1 includes a low potential circuit region, a high potential circuit region that is insulated and separated from the low potential circuit region, and an isolation region that is insulated and separated from both the low potential circuit region and the high potential circuit region. The level shift transistor is formed in the isolation region. Thereby, the breakdown voltage of the semiconductor device is improved.

特開２００５−１２３５１２号公報JP 2005-123512 A

レベルシフトトランジスタには、高電位回路の高電圧がかかっている。例えば、上記に例示したように、出力信号レベルが１０００Ｖと１０１５Ｖの間で変化する高電位回路を利用する場合、レベルシフトトランジスタには１０００Ｖ以上の電圧がかかっている。したがって、レベルシフトトランジスタのオン時にレベルシフトトランジスタに１０ｍＡの電流が流れるとすれば、レベルシフトトランジスタで１０Ｗもの電力を消費する。レベルシフトトランジスタの消費電力が大きければ、その発熱量も大きくなる。これにより、半導体装置が過熱し易くなる。レベルシフトトランジスタに流す電流を低減する技術が開発されているが、限界があり、レベルシフトトランジスタの消費電力を大幅に低減することは難しい。レベルシフトトランジスタの発熱量が大きな問題となっている。
特に、半導体装置がＳＯＩ(Silicon On Insulator)基板を利用している場合には、その問題が深刻となる。ＳＯＩ基板に埋め込まれている埋め込み絶縁層（酸化膜等）の熱伝導率が、半導体層（Ｓｉ等）と比較して小さいために、レベルシフトトランジスタの発熱を放熱することが難しい。
本発明は、上記の問題点を解決するために創案された。すなわち、レベルシフトトランジスタの発熱によって半導体装置が過熱されることを防止できる半導体装置を実現する。 The high voltage of the high potential circuit is applied to the level shift transistor. For example, as illustrated above, when a high potential circuit whose output signal level changes between 1000 V and 1015 V is used, a voltage of 1000 V or more is applied to the level shift transistor. Therefore, if a current of 10 mA flows through the level shift transistor when the level shift transistor is on, the level shift transistor consumes as much as 10 W of power. If the power consumption of the level shift transistor is large, the amount of heat generated is also large. As a result, the semiconductor device is likely to overheat. Although techniques for reducing the current flowing through the level shift transistor have been developed, there are limitations and it is difficult to significantly reduce the power consumption of the level shift transistor. The amount of heat generated by the level shift transistor is a big problem.
In particular, when the semiconductor device uses an SOI (Silicon On Insulator) substrate, the problem becomes serious. Since the thermal conductivity of the buried insulating layer (such as an oxide film) embedded in the SOI substrate is smaller than that of the semiconductor layer (such as Si), it is difficult to dissipate the heat generated by the level shift transistor.
The present invention has been devised to solve the above problems. That is, a semiconductor device that can prevent the semiconductor device from being overheated by the heat generated by the level shift transistor is realized.

（請求項１に記載の発明）
本発明の半導体装置は、低電位回路領域と、低電位回路領域から絶縁分離されている高電位回路領域と、低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を備えている。その分離領域内に、複数個の第１トランジスタと複数個の第２トランジスタが形成されている。
各々の第１トランジスタは、低電位回路領域と高電位回路領域のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングにオンする。各々の第２トランジスタは、前記信号の立ち下がりタイミングにオンする。複数個の第１トランジスタと複数個の第２トランジスタは、第１トランジスタと非導通領域と第２トランジスタと非導通領域の順序が繰り返されるパターンに従って分離領域内に配置されている。
信号は、低電位回路領域から高電位回路領域に伝達される場合もあれば、高電位回路領域から低電位回路領域に伝達される場合もある。信号が双方向に伝達される場合、いずれか一方の向きにのみ本発明を適用してもよい。もちろん、双方向に本発明を適用してもよい。 (Invention of Claim 1)
The semiconductor device of the present invention includes a low potential circuit region, a high potential circuit region that is insulated from the low potential circuit region, and an isolation region that is insulated and separated from both the low potential circuit region and the high potential circuit region. ing. A plurality of first transistors and a plurality of second transistors are formed in the isolation region.
Each first transistor is a signal transmitted from one of the low potential circuit region and the high potential circuit region to the other circuit region, and is turned on at the rising timing of the signal that changes between high and low. To do. Each second transistor is turned on at the falling timing of the signal. The plurality of first transistors and the plurality of second transistors are arranged in the isolation region according to a pattern in which the order of the first transistor, the non-conductive region, the second transistor, and the non-conductive region is repeated.
The signal may be transmitted from the low potential circuit region to the high potential circuit region, or may be transmitted from the high potential circuit region to the low potential circuit region. When signals are transmitted in both directions, the present invention may be applied to only one of the directions. Of course, the present invention may be applied in both directions.

本発明の半導体装置では、一方の回路領域から他方の回路領域に伝達する信号（以下では被伝達信号という）の立ち上がりのタイミングを示す信号（以下では立ち上がりエッジ信号という）が第１トランジスタから他方の回路領域に出力される。また、被伝達信号の立ち下がりのタイミングを示す信号（以下では立ち下がりエッジ信号という）が第２トランジスタから他方の回路領域に出力される。立ち上がりエッジ信号と立ち下がりエッジ信号を受領した他方の領域では、これらのタイミング信号から被伝達信号を容易に復元することができる。
第１トランジスタと第２トランジスタでレベルシフトトランジスタを構成すると、被伝達信号がハイの間はオンしてロウの間はオフするレベルシフトトランジスタを利用する場合に比して、レベルシフトトランジスタに電流が流れる時間を短くすることができ、消費電力と発熱量を抑えることができる。
本発明の半導体装置では、第１トランジスタと第２トランジスタが、被導通領域を挟んで交互に形成されている。立ち上がりエッジ信号を出力する第１トランジスタと、立ち下がりエッジ信号を出力する第２トランジスタは、同時にオンすることがない。同時にオンすることがない第１トランジスタと第２トランジスタが交互に配置されているために、第１トランジスタの発熱中は第２トランジスタに伝熱され、第２トランジスタの発熱中は第１トランジスタに伝熱される。第１トランジスタと第２トランジスタの温度の平均化が促進され、一方のトランジスタが過熱されることが抑制される。
さらに本発明の半導体装置では、第１トランジスタと第２トランジスタの各々が複数個に分割されている。しかも、分割された１個の第１トランジスタと、非導通領域と、分割された１個の第２トランジスタと、非導通領域の順序が繰り返される配置パターンが採用されている。このために、大発熱が局所的に集中して発生することがなく、小発熱が複数個所に分散して発生することになる。これによって、半導体装置が局所的に過熱されることが抑制される。
本発明の半導体装置を用いれば、低電位回路領域と高電位回路領域との間で信号を伝達する各々のレベルシフトトランジスタに発生する熱を低減することができ、半導体装置の過熱を抑制することができる。 In the semiconductor device of the present invention, a signal (hereinafter referred to as a rising edge signal) indicating a rising timing of a signal (hereinafter referred to as a transmitted signal) transmitted from one circuit region to the other circuit region is transmitted from the first transistor to the other circuit region. Output to the circuit area. Further, a signal indicating the falling timing of the transmitted signal (hereinafter referred to as a falling edge signal) is output from the second transistor to the other circuit area. In the other region where the rising edge signal and the falling edge signal are received, the transmitted signal can be easily restored from these timing signals.
When the level shift transistor is configured by the first transistor and the second transistor, current flows in the level shift transistor as compared with the case of using the level shift transistor which is turned on while the transmitted signal is high and turned off when the signal is low. The flowing time can be shortened, and power consumption and heat generation can be suppressed.
In the semiconductor device of the present invention, the first transistor and the second transistor are alternately formed with the conduction region interposed therebetween. The first transistor that outputs the rising edge signal and the second transistor that outputs the falling edge signal do not turn on at the same time. Since the first transistor and the second transistor that are not simultaneously turned on are alternately arranged, heat is transferred to the second transistor while the first transistor is generating heat, and is transferred to the first transistor while the second transistor is generating heat. Be heated. Averaging of the temperature of the first transistor and the second transistor is promoted, and overheating of one transistor is suppressed.
Furthermore, in the semiconductor device of the present invention, each of the first transistor and the second transistor is divided into a plurality of pieces. In addition, an arrangement pattern is adopted in which the order of one divided first transistor, non-conductive region, one divided second transistor, and non-conductive region is repeated. For this reason, large heat generation does not occur locally and small heat generation occurs in a distributed manner at a plurality of locations. This suppresses the semiconductor device from being overheated locally.
By using the semiconductor device of the present invention, heat generated in each level shift transistor that transmits a signal between the low potential circuit region and the high potential circuit region can be reduced, and overheating of the semiconductor device can be suppressed. Can do.

（請求項２に記載の発明）
本発明は、レベルシフトトランジスタが低電位回路領域から高電位回路領域に信号を伝達する場合に特に有用である。すなわち、一方の回路領域が低電位回路領域である場合に特に有効である。
低電位回路領域から高電位回路領域に信号を伝達するレベルシフトトランジスタには高電位が印加されるために発熱しやすい。本発明は、発熱しやすいレベルシフトトランジスタの問題に効果的に対応することができる。 (Invention of Claim 2)
The present invention is particularly useful when the level shift transistor transmits a signal from the low potential circuit region to the high potential circuit region. That is, it is particularly effective when one circuit region is a low potential circuit region.
Since a high potential is applied to the level shift transistor that transmits a signal from the low potential circuit region to the high potential circuit region, heat is easily generated. The present invention can effectively cope with the problem of a level shift transistor that easily generates heat.

（請求項３に記載の発明）
第１トランジスタと第２トランジスタの間に配置される非導通領域は、トレンチを充填している絶縁層で形成してもよい。 (Invention of Claim 3)
The non-conducting region disposed between the first transistor and the second transistor may be formed of an insulating layer filling the trench.

（請求項４に記載の発明）
トレンチを充填している絶縁層と、ｎ型領域が高電位に接続されているダイオードで、第１トランジスタと第２トランジスタの間に配置される非導通領域を形成してもよい。すなわち、逆バイアス電圧が印加されるダイオードを利用して第１トランジスタと第２トランジスタ間の絶縁を確保してもよい。
例えば、第１トランジスタと第２トランジスタが必要とするソース領域またはエミッタ領域の作成を省略することによって、第１トランジスタと第２トランジスタの間にダイオードを形成することができる。第１トランジスタとダイオードと第２トランジスタとダイオードの順序が繰り返される配置パターンを比較的簡単に構成できる。
第１トランジスタと第２トランジスタの間に、逆バイアスが印加されているダイオードを配置すると、絶縁層の厚みを薄くできる。熱伝導率が低いことが多い絶縁層を薄くできるために、第１トランジスタと第２トランジスタの間の伝熱作用を高いレベルに維持することができる。 (Invention of Claim 4)
A non-conducting region disposed between the first transistor and the second transistor may be formed by an insulating layer filling the trench and a diode in which the n-type region is connected to a high potential. That is, the insulation between the first transistor and the second transistor may be secured using a diode to which a reverse bias voltage is applied.
For example, a diode can be formed between the first transistor and the second transistor by omitting creation of a source region or an emitter region required by the first transistor and the second transistor. An arrangement pattern in which the order of the first transistor, the diode, the second transistor, and the diode is repeated can be configured relatively easily.
When a diode to which a reverse bias is applied is disposed between the first transistor and the second transistor, the thickness of the insulating layer can be reduced. Since the insulating layer often having low thermal conductivity can be thinned, the heat transfer action between the first transistor and the second transistor can be maintained at a high level.

（請求項５に記載の発明）
また、本発明の半導体装置は、以下のような構成であることが好ましい。
好ましい半導体装置は、高電位回路領域と分離領域を分離する第１分離部と、低電位回路領域と分離領域を分離する第２分離部を備えている。分離領域内には、第１分離部側に第１導電型の第１半導体領域が形成されており、第２分離部側に第２導電型の第２半導体領域が形成されており、第２半導体領域内の表面に臨む位置に第１導電型の第３半導体領域が形成されている。第１半導体領域と第３半導体領域を分離している第２半導体領域に対して絶縁膜を介してゲート電極が対向している。
この構造を備えていると、同一導電型の第１半導体領域と第３半導体領域と、それらを分離している反対導電型の第２半導体領域と、その第２半導体領域に絶縁膜を介して対向しているゲート電極によって、電界効果型の第１トランジスタと電界効果型の第２トランジスタが形成される。
例えば、第１半導体領域をドレイン領域とし、第２半導体領域をボディ領域とし、第３半導体領域をソース領域とする電界効果型の横型トランジスタを形成することができる。分離領域に、第１トランジスタと第２トランジスタが繰り返し出現するパターンを形成しやすい。 (Invention of Claim 5)
In addition, the semiconductor device of the present invention preferably has the following configuration.
A preferred semiconductor device includes a first separation unit that separates the high potential circuit region and the separation region, and a second separation unit that separates the low potential circuit region and the separation region. In the isolation region, a first semiconductor region of the first conductivity type is formed on the first isolation portion side, a second semiconductor region of the second conductivity type is formed on the second isolation portion side, and the second A third semiconductor region of the first conductivity type is formed at a position facing the surface in the semiconductor region. A gate electrode is opposed to the second semiconductor region separating the first semiconductor region and the third semiconductor region via an insulating film.
With this structure, the first and third semiconductor regions of the same conductivity type, the second semiconductor region of the opposite conductivity type separating them, and the second semiconductor region via an insulating film A field effect type first transistor and a field effect type second transistor are formed by the opposing gate electrodes.
For example, it is possible to form a field effect type lateral transistor in which the first semiconductor region is a drain region, the second semiconductor region is a body region, and the third semiconductor region is a source region. It is easy to form a pattern in which the first transistor and the second transistor repeatedly appear in the isolation region.

（請求項６に記載の発明）
第１半導体領域と第２半導体領域と第３半導体領域とゲート電極の各々は、第１分離部と第２分離部に沿う方向に伸びており、第１半導体領域と第２半導体領域と第３半導体領域とゲート電極を横断して第１分離部から第２分離部に達する複数個の非導通領域が設けられていることが好ましい。この場合、隣接する非導通領域同士の間に間隔が形成されるように配置されており、非導通領域の一方側に第１トランジスタが位置し、非導通領域の他方側に第２トランジスタが位置する規則に従って、前記方向に沿って、第１トランジスタと第２トランジスタが交互に配置されていることが好ましい。
この構成によると、第１トランジスタ→非導通領域→第２トランジスタ→非導通領域→第１トランジスタの順序が繰り返されるパターンを形成しやすい。 (Invention of Claim 6)
Each of the first semiconductor region, the second semiconductor region, the third semiconductor region, and the gate electrode extends in a direction along the first isolation portion and the second isolation portion, and the first semiconductor region, the second semiconductor region, and the third electrode It is preferable that a plurality of non-conducting regions that extend from the first separation portion to the second separation portion across the semiconductor region and the gate electrode are provided. In this case, an interval is formed between adjacent non-conductive regions, the first transistor is located on one side of the non-conductive region, and the second transistor is located on the other side of the non-conductive region. It is preferable that the first transistor and the second transistor are alternately arranged along the direction according to the rule.
According to this configuration, it is easy to form a pattern in which the order of the first transistor → the non-conductive region → the second transistor → the non-conductive region → the first transistor is repeated.

（請求項７に記載の発明）
第１半導体領域と第２半導体領域とゲート電極の各々は、隣接する非導通領域同士の間を、第１分離部と第２分離部に沿って長く伸びており、第３半導体領域は、隣接する非導通領域同士の間において、第１分離部と第２分離部に沿って複数個に分割されており、分割された第３半導体領域同士の間に間隔が確保されていることが好ましい。
第３半導体領域は、ゲート電極と絶縁膜を介して対向している第２半導体領域にチャネル領域が形成された際に、チャネル領域に第１導電型のキャリアを供給する領域となる。したがって、第３半導体領域が形成されている断面を持つ領域では、トランジスタを形成することができる。第３半導体領域が形成されていない断面を持つ領域では、チャネル領域にキャリアを供給する領域がないので、トランジスタが形成されない。トランジスタが形成されない領域により、トランジスタが形成される領域を複数個に分割し、トランジスタが形成される領域間に間隔を確保することができる。すなわち、個々の第１トランジスタや個々の第２トランジスタを複数の領域に分割することができる。
個々の第１トランジスタや個々の第２トランジスタが局所的に発熱する現象を抑制することができる。 (Invention of Claim 7)
Each of the first semiconductor region, the second semiconductor region, and the gate electrode extends along the first separation portion and the second separation portion between adjacent non-conduction regions, and the third semiconductor region is adjacent to each other. It is preferable that the non-conducting regions are divided into a plurality along the first separation portion and the second separation portion, and a space is secured between the divided third semiconductor regions.
The third semiconductor region serves as a region for supplying carriers of the first conductivity type to the channel region when the channel region is formed in the second semiconductor region facing the gate electrode through the insulating film. Therefore, a transistor can be formed in a region having a cross section in which the third semiconductor region is formed. In a region having a cross section in which the third semiconductor region is not formed, a transistor is not formed because there is no region for supplying carriers to the channel region. The region where the transistor is formed can be divided into a plurality of regions where the transistor is not formed, and a space can be secured between the regions where the transistor is formed. That is, each first transistor and each second transistor can be divided into a plurality of regions.
A phenomenon in which individual first transistors and individual second transistors generate heat locally can be suppressed.

（請求項８に記載の発明）
第１半導体領域と第２半導体領域と第３半導体領域とゲート電極の各々は、第１分離部と第２分離部に沿う方向に伸びており、第１半導体領域と第２半導体領域と第３半導体領域とゲート電極を横断して第１分離部から第２分離部に達する複数個の絶縁膜が形成されていることが好ましい。この場合、隣接する絶縁膜は、絶縁膜同士の間に間隔を置いて配置されており、絶縁膜の一方側には第３半導体領域が形成されており、絶縁膜の他方側には第３半導体領域が形成されていないのが好ましい。第３半導体領域が形成されている側では第１トランジスタまたは第２トランジスタが形成されるのに対し、第３半導体領域が形成されていない側ではダイオードが形成される。
この構成によると、第１トランジスタと第２トランジスタの間に幅の広いトレンチを掘らないでも、第１トランジスタと第２トランジスタの間に充分な間隔を形成することができる。トランジスタの熱を周囲に伝熱しやすく、トランジスタの過熱を防ぎやすい。 (Invention of Claim 8)
Each of the first semiconductor region, the second semiconductor region, the third semiconductor region, and the gate electrode extends in a direction along the first isolation portion and the second isolation portion, and the first semiconductor region, the second semiconductor region, and the third electrode It is preferable that a plurality of insulating films are formed so as to cross the semiconductor region and the gate electrode and reach the second separation portion from the first separation portion. In this case, the adjacent insulating films are arranged with an interval between the insulating films, the third semiconductor region is formed on one side of the insulating film, and the third semiconductor region is formed on the other side of the insulating film. The semiconductor region is preferably not formed. The first transistor or the second transistor is formed on the side where the third semiconductor region is formed, whereas the diode is formed on the side where the third semiconductor region is not formed.
According to this configuration, a sufficient space can be formed between the first transistor and the second transistor without digging a wide trench between the first transistor and the second transistor. It is easy to transfer the heat of the transistor to the surroundings and prevent the transistor from overheating.

（請求項９に記載の発明）
半導体基板と、半導体基板上に形成されている埋め込み絶縁層と、埋め込み絶縁層の上に形成されている半導体層を備え、半導体層に、低電位回路領域と高電位回路領域と分離領域が形成されていてもよい。
埋め込み絶縁層を備える半導体装置は、一般的にＳＯＩ(Silicon On Insulator)と称呼されている。ＳＯＩはサージ電圧等に対する耐圧が高いことが知られている。しかしながら、埋め込み絶縁層（酸化膜等）は、半導体層（Ｓｉ等）と比較して熱伝導性が悪い。したがって、発生した熱が発散され難く、熱がこもり、半導体装置が過熱され易い。
本発明をこのような半導体装置に適用すれば、低電位回路領域と高電位回路領域間で信号を伝達する際に発生する熱を発散し易くし、半導体装置の過熱を防止しやすくなる。 (Invention of Claim 9)
A semiconductor substrate includes a semiconductor substrate, a buried insulating layer formed on the semiconductor substrate, and a semiconductor layer formed on the buried insulating layer, and a low potential circuit region, a high potential circuit region, and an isolation region are formed in the semiconductor layer. May be.
A semiconductor device including a buried insulating layer is generally called SOI (Silicon On Insulator). It is known that SOI has a high withstand voltage against a surge voltage or the like. However, the buried insulating layer (oxide film or the like) has poor thermal conductivity compared to the semiconductor layer (Si or the like). Therefore, the generated heat is not easily dissipated, the heat is accumulated, and the semiconductor device is easily overheated.
When the present invention is applied to such a semiconductor device, heat generated when signals are transmitted between the low potential circuit region and the high potential circuit region can be easily dissipated, and overheating of the semiconductor device can be easily prevented.

本発明によれば、低電位回路領域と高電位回路領域との間で信号の伝達を媒介するトランジスタに発生する熱を低減することができ、しかも発熱範囲を分散することができる。半導体装置が局所的に過熱されることに対して効果的に対策することが可能となる。   According to the present invention, heat generated in a transistor that mediates signal transmission between a low potential circuit region and a high potential circuit region can be reduced, and the heat generation range can be dispersed. It is possible to effectively take measures against local overheating of the semiconductor device.

以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）
半導体基板２と、半導体基板２の上に形成されている埋め込み絶縁層３と、埋め込み絶縁層３の上に形成されている第１導電型の中間半導体層４０を備えている。
中間半導体層４０内において埋め込み絶縁層３に接し、第１導電型の不純物を高濃度に含む半導体領域４８が第１分離部２６ｂ寄りに形成されている。これにより、中間半導体層４０と埋め込み絶縁層３の接合界面の臨界電界を高くし、埋め込み絶縁層３が負担できる電圧を向上させることができ、耐圧の高い半導体装置を構成することができる。
（第２特徴）
非導通領域は絶縁膜２６ｃである。
（第３特徴）
半導体装置は、第１導電型の中間半導体層４０内において表面に臨んで形成されている第２導電型のリサーフ層４４を備えている。
（第４特徴）
リサーフ層４４の表面側の一部を覆うフィールド酸化膜４６を備えている。 The main features of the embodiments described below are listed.
(First feature)
A semiconductor substrate 2, a buried insulating layer 3 formed on the semiconductor substrate 2, and a first conductivity type intermediate semiconductor layer 40 formed on the buried insulating layer 3 are provided.
A semiconductor region 48 that is in contact with the buried insulating layer 3 in the intermediate semiconductor layer 40 and contains a first conductivity type impurity at a high concentration is formed near the first isolation portion 26b. As a result, the critical electric field at the junction interface between the intermediate semiconductor layer 40 and the buried insulating layer 3 can be increased, the voltage that can be borne by the buried insulating layer 3 can be improved, and a semiconductor device with a high breakdown voltage can be configured.
(Second feature)
The non-conducting region is the insulating film 26c.
(Third feature)
The semiconductor device includes a second conductivity type RESURF layer 44 formed facing the surface in the first conductivity type intermediate semiconductor layer 40.
(Fourth feature)
A field oxide film 46 covering a part of the surface side of the RESURF layer 44 is provided.

（第１実施例）
本発明を具現化した半導体装置の第１実施例を、図１〜図４を参照して説明する。本実施例の半導体装置は、図３に示すように、低電位回路領域１０と、高電位回路領域３０と、分離領域２０を備えている。分離領域２０は、第１分離部２６ｂによって高電位回路領域３０から絶縁分離されており、第２分離部２６ａによって低電位回路領域１０から絶縁分離されている。分離領域２０は、高電位回路領域３０を低電位回路領域１０から絶縁分離している。
後記するように、分離領域２０内に、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達するためのレベルシフトトランジスタが形成されている。なお、被伝達信号は、ハイレベルとロウレベルの間で変化する。
図１は、レベルシフトトランジスタを用いて低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する部分の回路図である。図２は、図１に示した回路図の各部位における電圧変化を示すタイミングチャート図である。図３は、半導体装置の平面図である。図４は、レベルシフトトランジスタの構成を示す分離領域２０の断面図と表面図である。 (First embodiment)
A first embodiment of a semiconductor device embodying the present invention will be described with reference to FIGS. As shown in FIG. 3, the semiconductor device of this embodiment includes a low potential circuit region 10, a high potential circuit region 30, and an isolation region 20. The isolation region 20 is insulated and separated from the high potential circuit region 30 by the first separation unit 26b, and is insulated and separated from the low potential circuit region 10 by the second separation unit 26a. The isolation region 20 insulates and isolates the high potential circuit region 30 from the low potential circuit region 10.
As will be described later, a level shift transistor for transmitting a transmitted signal from the low potential circuit region 10 to the high potential circuit region 30 is formed in the isolation region 20. The transmitted signal changes between a high level and a low level.
FIG. 1 is a circuit diagram of a portion that transmits a signal to be transmitted from a low potential circuit region 10 to a high potential circuit region 30 using a level shift transistor. FIG. 2 is a timing chart showing a voltage change in each part of the circuit diagram shown in FIG. FIG. 3 is a plan view of the semiconductor device. FIG. 4 is a sectional view and a surface view of the isolation region 20 showing the configuration of the level shift transistor.

低電位回路領域１０では、基準電位が０Ｖであり、信号の電位が０Ｖから１５Ｖの間で変化する。高電位回路領域３０では、基準電位が１０００Ｖであり、信号の電位が１０００Ｖから１０１５Ｖの間で変化する。したがって、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する場合、レベルシフトトランジスタが必要となる。
本実施例の半導体装置１は、被伝達信号の立ち上がりエッジのタイミングを低電位回路領域１０から高電位回路領域３０に伝達する第１レベルシフトトランジスタＡと、被伝達信号の立ち下がりエッジのタイミングを低電位回路領域１０から高電位回路領域３０に伝達する第２レベルシフトトランジスタＢを備えている。高電位回路領域３０では、立ち上がりエッジのタイミングと立ち下りエッジのタイミングとから被伝達信号を復元することができる。 In the low potential circuit region 10, the reference potential is 0V, and the signal potential changes between 0V and 15V. In the high potential circuit region 30, the reference potential is 1000V, and the signal potential varies between 1000V and 1015V. Therefore, when a signal to be transmitted is transmitted from the low potential circuit region 10 to the high potential circuit region 30, a level shift transistor is required.
The semiconductor device 1 according to the present embodiment includes a first level shift transistor A that transmits the timing of the rising edge of the transmitted signal from the low potential circuit region 10 to the high potential circuit region 30, and the timing of the falling edge of the transmitted signal. A second level shift transistor B for transmitting from the low potential circuit region 10 to the high potential circuit region 30 is provided. In the high potential circuit region 30, the transmitted signal can be restored from the rising edge timing and the falling edge timing.

図１に示すように、低電位回路領域１０は、被伝達信号の立ち上がりタイミングを検出して所定時間だけハイに変化したのちにロウに戻るパルス状の信号（以下では、立ち上がりエッジ信号という）を出力する信号線Ｐ１を備えている。また、低電位回路領域１０は、被伝達信号の立ち下がりタイミングを検出して所定時間だけハイに変化したのちにロウに戻るパルス状の信号（以下では立ち下がりエッジ信号という）を出力する信号線Ｐ２を備えている。
低電位回路領域１０の信号線Ｐ１は、分離領域２０に形成されている第１レベルシフトトランジスタＡのゲートＧ１に接続されている。第１レベルシフトトランジスタＡのソースＳ１は、高電位回路領域３０のグランドに接続されている。第１レベルシフトトランジスタＡのドレインＤ１は、抵抗Ｒ１とツェナーダイオードＺＤ１の並列回路を介して、高電位回路領域３０の電源Ｖｃｃ（１０１５Ｖ）に接続されている。なお、ツェナーダイオードＺＤ１は、アノードがドレインＤ１に接続され、カソードが電源Ｖｃｃに接続されている。また、第１レベルシフトトランジスタＡのドレインＤ１は、信号を反転するインバータＩＣ１の入力側に接続されている。インバータＩＣ１の出力側は、ＲＳフリップフロップＩＣ７のＳ端子に接続されている。 As shown in FIG. 1, the low-potential circuit region 10 detects a rising timing of a transmitted signal, changes a high level for a predetermined time, and then returns a pulse-like signal that returns to a low level (hereinafter referred to as a rising edge signal). A signal line P1 for output is provided. The low-potential circuit area 10 outputs a pulse-like signal (hereinafter referred to as a falling edge signal) that returns to low after detecting the falling timing of the transmitted signal and changes to high for a predetermined time. P2 is provided.
The signal line P1 in the low potential circuit region 10 is connected to the gate G1 of the first level shift transistor A formed in the isolation region 20. The source S 1 of the first level shift transistor A is connected to the ground of the high potential circuit region 30. The drain D1 of the first level shift transistor A is connected to the power source Vcc (1015 V) of the high potential circuit region 30 through a parallel circuit of the resistor R1 and the Zener diode ZD1. The Zener diode ZD1 has an anode connected to the drain D1 and a cathode connected to the power supply Vcc. The drain D1 of the first level shift transistor A is connected to the input side of the inverter IC1 that inverts the signal. The output side of the inverter IC1 is connected to the S terminal of the RS flip-flop IC7.

低電位回路領域１０の信号線Ｐ２は、分離領域２０に形成されている第２レベルシフトトランジスタＢのゲートＧ２に接続されている。第２レベルシフトトランジスタＢのソースＳ２は、高電位回路領域３０のグランドに接続されている。第２レベルシフトトランジスタＢのドレインＤ２は、抵抗Ｒ２とツェナーダイオードＺＤ２の並列回路を介して、高電位回路領域３０の電源Ｖｃｃ（１０１５Ｖ）に接続されている。なお、ツェナーダイオードＺＤ２は、アノードがドレインＤ２に接続され、カソードが電源Ｖｃｃに接続されている。また、第２レベルシフトトランジスタＢのドレインＤ２は、信号を反転するインバータＩＣ２の入力側に接続されている。インバータＩＣ２の出力側は、ＲＳフリップフロップＩＣ７のＲ端子に接続されている。   The signal line P2 in the low potential circuit region 10 is connected to the gate G2 of the second level shift transistor B formed in the isolation region 20. The source S 2 of the second level shift transistor B is connected to the ground of the high potential circuit region 30. The drain D2 of the second level shift transistor B is connected to the power source Vcc (1015 V) of the high potential circuit region 30 through a parallel circuit of the resistor R2 and the Zener diode ZD2. The Zener diode ZD2 has an anode connected to the drain D2 and a cathode connected to the power supply Vcc. The drain D2 of the second level shift transistor B is connected to the input side of the inverter IC2 that inverts the signal. The output side of the inverter IC2 is connected to the R terminal of the RS flip-flop IC7.

次に、第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢにより、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する動作を簡単に説明する。
インバータＩＣ１の入力側を（ａ）点とする。インバータＩＣ１の出力側を（ｂ）点とする。インバータＩＣ２の入力側を（ｃ）点とする。インバータＩＣ２の出力側を（ｄ）点とする。また、ＲＳフリップフロップＩＣ３の出力側を（ｅ）点とする。
（ａ）〜（ｅ）点の電位が変化する様子を、図１、図２を参照して説明する。
第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢを用い、図２の（１）に示す被伝達信号を、低電位回路領域１０から高電位回路領域３０に伝達する。 Next, an operation of transmitting a transmitted signal from the low potential circuit region 10 to the high potential circuit region 30 by the first level shift transistor A and the second level shift transistor B will be briefly described.
Let the input side of the inverter IC1 be the point (a). Let the output side of the inverter IC1 be the point (b). Let the input side of the inverter IC2 be the point (c). Let the output side of the inverter IC2 be the point (d). Further, the output side of the RS flip-flop IC3 is defined as a point (e).
The manner in which the potential at points (a) to (e) changes will be described with reference to FIGS.
The transmitted signal shown in (1) of FIG. 2 is transmitted from the low potential circuit region 10 to the high potential circuit region 30 using the first level shift transistor A and the second level shift transistor B.

図２に示すように、被伝達信号がロウレベルにあるＴ１期間では、立ち上がりエッジ信号は出力されていないので、第１レベルシフトトランジスタＡはオフしている。第１レベルシフトトランジスタＡのドレインＤ１と同電位の（ａ）点は、電源Ｖｃｃにプルアップされている。したがって、図２の（３）に示すように、（ａ）点の電位は、ほぼ電源電圧の１０１５（Ｖ）に等しい。（ｂ）点では、インバータＩＣ１によって（ａ）点のロジックと反転するので、１０００（Ｖ）を示す。ＲＳフリップフロップＩＣ３のＳ入力は、”ロウレベルとなっている。   As shown in FIG. 2, during the T1 period when the transmitted signal is at a low level, the rising edge signal is not output, so the first level shift transistor A is off. The point (a) having the same potential as the drain D1 of the first level shift transistor A is pulled up to the power supply Vcc. Therefore, as shown in FIG. 2 (3), the potential at point (a) is substantially equal to the power supply voltage 1015 (V). At the point (b), the inverter IC1 inverts the logic at the point (a), and therefore 1000 (V) is indicated. The S input of the RS flip-flop IC3 is “low level”.

被伝達信号がハイに変化し、これにより信号線Ｐ１から出力される立ち上がりエッジ信号がハイに変化すると、この信号がゲートＧ１に入力されて第１レベルシフトトランジスタＡがオンし、第１レベルシフトトランジスタＡのソースＳ１とドレインＤ１間が導通する。したがって、（ａ）点の電位は、電源Ｖｃｃの電圧の１０１５（Ｖ）からツェナーダイオードＺＤ１の降伏電圧約１５（Ｖ）を引いた値である約１０００（Ｖ）となる。（ｂ）点の電位は、インバータＩＣ１によって（ａ）点のロジックと反転するので、１０１５（Ｖ）を示す。ＲＳフリップフロップＩＣ３のＳ入力は、ハイレベルとなる。
立ち上がりエッジ信号がオンしているＴ２１期間は、この状態が維持される。 When the transmitted signal changes to high and the rising edge signal output from the signal line P1 changes to high, this signal is input to the gate G1 and the first level shift transistor A is turned on, and the first level shift is performed. The source S1 and the drain D1 of the transistor A are conducted. Therefore, the potential at the point (a) is about 1000 (V), which is a value obtained by subtracting the breakdown voltage of the Zener diode ZD1 from about 15 (V) from the voltage 1015 (V) of the power supply Vcc. The potential at the point (b) is 1015 (V) because it is inverted from the logic at the point (a) by the inverter IC1. The S input of the RS flip-flop IC3 is at a high level.
This state is maintained during the period T21 when the rising edge signal is on.

立ち上がりエッジ信号がオフすると、（ａ）点の電位は、ほぼ電源電圧の１０１５（Ｖ）に戻り、（ｂ）点の電位は、オフ状態の１０００（Ｖ）に戻る。ＲＳフリップフロップＩＣ３のＳ入力は、ロウレベルに戻る。
被伝達信号がハイであるＴ２期間はこの状態が維持される。 When the rising edge signal is turned off, the potential at the point (a) returns almost to the power supply voltage 1015 (V), and the potential at the point (b) returns to 1000 (V) in the off state. The S input of the RS flip-flop IC3 returns to the low level.
This state is maintained during the period T2 when the transmitted signal is high.

被伝達信号がロウに変化し、これにより信号線Ｐ２から出力される立ち下がりエッジ信号がハイに変化すると、この信号がゲートＧ２に入力されて第２レベルシフトトランジスタＢがオンし、第２レベルシフトトランジスタＢのソースＳ２とドレインＤ２間が導通する。したがって、（ｃ）点の電位は、電源Ｖｃｃの電圧の１０１５（Ｖ）からツェナーダイオードＺＤ２の降伏電圧約１５（Ｖ）を引いた値である約１０００（Ｖ）となる。（ｄ）点の電位は、インバータＩＣ２によって（ｃ）点のロジックと反転するので、１０１５（Ｖ）を示す。ＲＳフリップフロップＩＣ３のＲ入力は、“ハイレベルとなる。
立ち下がりエッジ信号がオンしているＴ３１期間は、この状態が維持される。 When the transmitted signal changes to low, and the falling edge signal output from the signal line P2 changes to high, this signal is input to the gate G2, and the second level shift transistor B is turned on, and the second level The source S2 and the drain D2 of the shift transistor B are conducted. Therefore, the potential at the point (c) is about 1000 (V) which is a value obtained by subtracting the breakdown voltage of about 15 (V) of the Zener diode ZD2 from the voltage 1015 (V) of the power supply Vcc. The potential at the point (d) is 1015 (V) because it is inverted from the logic at the point (c) by the inverter IC2. The R input of the RS flip-flop IC3 is “high level”.
This state is maintained during the period T31 during which the falling edge signal is on.

立ち下がりエッジ信号がオフすると、（ｃ）点の電位は、ほぼ電源電圧の１０１５（Ｖ）に戻り、（ｄ）点の電位は、オフ状態の１０００（Ｖ）に戻る。ＲＳフリップフロップＩＣ３のＲ入力は、“ロウレベルに戻る。
被伝達信号がロウであるＴ３期間はこの状態が維持される。 When the falling edge signal is turned off, the potential at the point (c) returns almost to the power supply voltage of 1015 (V), and the potential at the point (d) returns to 1000 (V) in the off state. The R input of the RS flip-flop IC3 “returns to the low level.
This state is maintained during the T3 period when the transmitted signal is low.

ＲＳフリップフロップＩＣ３のＳ入力に、（ｂ）点の電位が入力される。また、ＲＳフリップフロップＩＣ３のＲ入力に、（ｄ）点の電位が入力される。これにより、ＲＳフリップフロップＩＣ３のＱ出力である（ｅ）点の電位は、図２の（８）に示すように、図２の（ｂ）の電位の変化に応じて（すなわち、立ち上がりエッジ信号の立ち上がりに応じて）１０００Ｖのロウレベルから１０１５（Ｖ）のハイレベルにセットされる。そして、図２の（ｄ）の電位の変化に応じて（すなわち、立ち下がりエッジ信号の立ち上がりに応じて）１０１５Ｖのハイレベルから１０００（Ｖ）のロウレベルにリセットされる。
これにより、図２の（１）に示す低電位回路領域１０の被伝達信号が、高電位回路領域３０で復元される。低電位回路領域１０では１０Ｖと１５Ｖの間で変化していた被伝達信号が、高電位回路領域３０では１０００Ｖと１０１５Ｖの間で変化する信号に変換される。 The potential at point (b) is input to the S input of the RS flip-flop IC3. Further, the potential at point (d) is input to the R input of the RS flip-flop IC3. As a result, the potential at the point (e), which is the Q output of the RS flip-flop IC3, is changed according to the potential change in FIG. 2B (ie, the rising edge signal) as shown in FIG. From the low level of 1000V to the high level of 1015 (V). Then, it is reset from the high level of 1015 V to the low level of 1000 (V) in accordance with the change in the potential in (d) of FIG. 2 (that is, in response to the rising edge of the falling edge signal).
As a result, the transmitted signal in the low potential circuit region 10 shown in (1) of FIG. The transmitted signal that has changed between 10 V and 15 V in the low potential circuit region 10 is converted into a signal that changes between 1000 V and 1015 V in the high potential circuit region 30.

半導体装置１では、上記した機能を有する第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢを、分離領域２０内に、複数個に分割して形成する。第１レベルシフトトランジスタＡを形成する複数個のトランジスタの各々を第１トランジスタＴｒ１という。また、第２レベルシフトトランジスタＢを形成する複数個のトランジスタの各々を第２トランジスタＴｒ２という。   In the semiconductor device 1, the first level shift transistor A and the second level shift transistor B having the above-described functions are divided into a plurality of parts in the isolation region 20. Each of the plurality of transistors forming the first level shift transistor A is referred to as a first transistor Tr1. Each of the plurality of transistors forming the second level shift transistor B is referred to as a second transistor Tr2.

図３は、半導体装置１をその上面から見た図である。
前述したように、高電位回路領域３０は、低電位回路領域１０内に島状に形成されている。高電位回路領域３０の周りを分離領域２０が一巡している。分離領域２０は、略四角形の高電位回路領域３０を包囲する帯状に形成されている。
分離領域２０は、第１絶縁膜２６ｂで、高電位回路領域３０から電気的に絶縁分離されている。また、分離領域２０は、第２絶縁膜２６ａで、低電位回路領域１０から電気的に絶縁分離されている。分離領域２０は、高電位回路領域３０と低電位回路領域１０の双方から絶縁分離されている。
分離領域２０は、幅方向に伸びる絶縁膜２６ｃで分割されている。絶縁膜２６ｃは、第１絶縁膜２６ｂから第２絶縁膜２６ａまで達している。絶縁膜２６ｃは、隣接する絶縁膜２６ｃ同士の間に間隔が確保されるピッチで、分離領域２０の長さに沿って、繰り返し形成されている。これにより、分離領域２０は、電気的に分離された複数の半導体領域に分割されている。
分割された複数の半導体領域は、後述する半導体領域２２（図３で、粗いピッチのハッチで示す領域）と、半導体領域２４（図３で、白抜きで示す領域）と半導体領域２７（図３で、細かいピッチのハッチで示す領域）を備えている。分割された半導体領域は、半導体領域２２，２４，２７，２４の順序が繰り返されているパターンを形成している。 FIG. 3 is a view of the semiconductor device 1 as viewed from the top.
As described above, the high potential circuit region 30 is formed in an island shape in the low potential circuit region 10. The isolation region 20 makes a round around the high potential circuit region 30. The isolation region 20 is formed in a band shape surrounding the substantially rectangular high potential circuit region 30.
The isolation region 20 is electrically isolated from the high potential circuit region 30 by the first insulating film 26b. The isolation region 20 is electrically isolated from the low potential circuit region 10 by the second insulating film 26a. The isolation region 20 is insulated and isolated from both the high potential circuit region 30 and the low potential circuit region 10.
The isolation region 20 is divided by an insulating film 26c extending in the width direction. The insulating film 26c extends from the first insulating film 26b to the second insulating film 26a. The insulating film 26c is repeatedly formed along the length of the isolation region 20 at a pitch that ensures a space between adjacent insulating films 26c. Thereby, the isolation region 20 is divided into a plurality of electrically isolated semiconductor regions.
The plurality of divided semiconductor regions include a semiconductor region 22 (region shown by a rough pitch hatching in FIG. 3), a semiconductor region 24 (region shown by white in FIG. 3), and a semiconductor region 27 (FIG. 3). And a region indicated by a fine pitch hatch). The divided semiconductor regions form a pattern in which the order of the semiconductor regions 22, 24, 27, and 24 is repeated.

各半導体領域２２に、第１レベルシフトトランジスタＡを構成する第１トランジスタＴｒ１が形成されている。また、各半導体領域２７に、第２レベルシフトトランジスタＢを構成する第２トランジスタＴｒ２が形成されている。そして、各半導体領域２４には、第１トランジスタＴｒ１と第２トランジスタＴｒ２を、間隔を開けて分割するためのダイオードＤが形成されている。   In each semiconductor region 22, the first transistor Tr <b> 1 constituting the first level shift transistor A is formed. In each semiconductor region 27, a second transistor Tr2 constituting the second level shift transistor B is formed. In each semiconductor region 24, a diode D is formed for dividing the first transistor Tr1 and the second transistor Tr2 at intervals.

図４を用い、第１トランジスタＴｒ１を形成する半導体領域２２の詳細な構成を説明する。
半導体領域２２は、ｐ型の不純物（典型的にはボロン）を高濃度に含む単結晶シリコンの半導体基板２と、その半導体基板２上に形成されている酸化シリコン（SiO2）の埋込み絶縁膜３と、その埋込み絶縁膜３上に形成されている半導体層４を備えている。半導体基板２、埋込み絶縁膜３及び半導体層４の積層構造は、一般的にＳＯＩ（Silicon On Insulator）基板と称される。 A detailed configuration of the semiconductor region 22 forming the first transistor Tr1 will be described with reference to FIG.
The semiconductor region 22 includes a single crystal silicon semiconductor substrate 2 containing a high concentration of p-type impurities (typically boron), and a silicon oxide (SiO 2 ) buried insulating film formed on the semiconductor substrate 2. 3 and a semiconductor layer 4 formed on the buried insulating film 3. The laminated structure of the semiconductor substrate 2, the buried insulating film 3, and the semiconductor layer 4 is generally called an SOI (Silicon On Insulator) substrate.

高電位回路領域３０の外周に沿って、ｎ型ウェル半導体領域２９が形成されている。ｎ型ウェル半導体領域２９に沿って、ｎ型ウェル半導体領域２９を一巡する絶縁膜２６ｂが形成されている。絶縁膜２６ｂは、半導体層の表面から埋め込み絶縁層３まで伸びている。分離領域２０は、絶縁膜２６ｂ（第１分離部）によって、高電位回路領域３０から絶縁分離されている。
分離領域２０の内周側寄り（第１分離部寄り）には、ｎ型（第１導電型）のドリフト領域３９が形成されている。その表面の一部に、ｎ＋型のドレイン領域４３（第１半導体領域）が形成されている。ｎ＋型のドレイン４３は、絶縁膜２６ｂが伸びている方向と平行に伸びている。 An n-type well semiconductor region 29 is formed along the outer periphery of the high potential circuit region 30. An insulating film 26 b that goes around the n-type well semiconductor region 29 is formed along the n-type well semiconductor region 29. The insulating film 26 b extends from the surface of the semiconductor layer to the buried insulating layer 3. The isolation region 20 is isolated from the high potential circuit region 30 by the insulating film 26b (first isolation portion).
An n-type (first conductivity type) drift region 39 is formed near the inner peripheral side of the isolation region 20 (close to the first isolation part). An n + -type drain region 43 (first semiconductor region) is formed on a part of the surface. The n + -type drain 43 extends in parallel with the direction in which the insulating film 26b extends.

低電位回路領域１０の内周に沿って、ｐ型ウェル半導体領域２８が形成されている。ｐ型ウェル半導体領域２８に沿って、ｐ型ウェル半導体領域２８を一巡する絶縁膜２６ａが形成されている。絶縁膜２６ａは、半導体層の表面から埋め込み絶縁層３まで伸びている。分離領域２０は、絶縁膜２６ａ（第２分離部）によって、低電位回路領域１０から絶縁分離されている。
分離領域２０の外周側寄り（第２分離部寄り）には、ｐ型（第２導電型）のボディ領域４５が形成されている。その表面の一部に、ｐ＋型のボディコンタクト領域４１が形成されている。ｐ＋型のボディコンタクト４１は、絶縁膜２６ａが伸びている方向と平行に伸びている。
第１トランジスタＴｒ１を形成する領域２２では、ｐ＋型のボディコンタクト領域４１に沿って、ｎ＋型のソース領域４２が形成されている。図示はされていないが、第２トランジスタＴｒ１を形成する領域２７でも、ｐ＋型のボディコンタクト領域４１に沿って、ｎ＋型のソース領域４２が形成されている。これに対し、ダイオードを形成する領域２４では、ｎ＋型のソース領域４２が形成されていない。 A p-type well semiconductor region 28 is formed along the inner periphery of the low potential circuit region 10. An insulating film 26 a that goes around the p-type well semiconductor region 28 is formed along the p-type well semiconductor region 28. The insulating film 26 a extends from the surface of the semiconductor layer to the buried insulating layer 3. The isolation region 20 is isolated from the low potential circuit region 10 by an insulating film 26a (second isolation portion).
A p-type (second conductivity type) body region 45 is formed near the outer peripheral side of the separation region 20 (close to the second separation portion). A p + type body contact region 41 is formed on a part of the surface. The p + type body contact 41 extends in parallel with the direction in which the insulating film 26a extends.
In the region 22 where the first transistor Tr1 is formed, an n + -type source region 42 is formed along the p + -type body contact region 41. Although not shown, in the region 27 where the second transistor Tr1 is formed, an n + type source region 42 is formed along the p + type body contact region 41. On the other hand, the n + type source region 42 is not formed in the region 24 where the diode is formed.

ｐ型のボディ領域４５と、ｎ型のドリフト領域３９の間には、ｎ型の中間半導体領域４０が形成されている。
ｎ型の中間半導体層４０の表面であって、ｐ型のボディ領域４５とｎ型のドリフト領域３９から離間した範囲に、ｐ型のリサーフ層４４が形成されている。リサーフ層４４の上部には、リサーフ層４４に接するフィールド絶縁膜４６が形成されている。リサーフ層４４と、フィールド絶縁膜４６は、絶縁膜２６ａ，２６ｂと平行に伸びている。
埋め込み絶縁層３と接している中間半導体層４０の裏側部分には、ｎ＋型の半導体領域４８が伸びている。ｎ＋型の半導体領域４８は、ｎ型のドリフト領域３９に接している。ｎ＋型の半導体領域４８は、ｐ型ボディ領域４５とは接しておらず、半導体装置１の表面にも臨んでいない。 An n-type intermediate semiconductor region 40 is formed between the p-type body region 45 and the n-type drift region 39.
A p-type RESURF layer 44 is formed on the surface of the n-type intermediate semiconductor layer 40 in a range away from the p-type body region 45 and the n-type drift region 39. A field insulating film 46 in contact with the RESURF layer 44 is formed on the RESURF layer 44. The RESURF layer 44 and the field insulating film 46 extend in parallel with the insulating films 26a and 26b.
An n + type semiconductor region 48 extends on the back side portion of the intermediate semiconductor layer 40 in contact with the buried insulating layer 3. The n + type semiconductor region 48 is in contact with the n type drift region 39. The n + -type semiconductor region 48 is not in contact with the p-type body region 45 and does not face the surface of the semiconductor device 1.

フィールド酸化膜４６からｎ＋型のソース領域４２までの半導体層４の表面には、絶縁膜４７ａが形成されている。さらに、フィールド酸化膜４６からｎ＋型のドレイン領域４３までの半導体層４の表面には、絶縁膜４７ｂが形成されている。
絶縁膜４７ａと、フィールド酸化膜４６の一部を覆う範囲に、ゲート電極５２が形成されている。ｎ＋型のドレイン領域４３と、絶縁膜４７ｂと、フィールド酸化膜４６の一部を覆う範囲に、ドレイン電極５４が形成されている。図示はされていないが、ｐ＋型のボディコンタクト４１と、ｎ＋型のソース領域４２の表面には、ソース電極が形成されている。 An insulating film 47 a is formed on the surface of the semiconductor layer 4 from the field oxide film 46 to the n + -type source region 42. Further, an insulating film 47 b is formed on the surface of the semiconductor layer 4 from the field oxide film 46 to the n + -type drain region 43.
A gate electrode 52 is formed in a range covering the insulating film 47a and part of the field oxide film 46. A drain electrode 54 is formed in a range that covers a part of the n + -type drain region 43, the insulating film 47 b, and the field oxide film 46. Although not shown, source electrodes are formed on the surfaces of the p + -type body contact 41 and the n + -type source region 42.

半導体領域２２には、その断面に示されているように、ｎ＋型のドレイン領域４３（第１導電型の第１半導体領域）と、ｐ型ボディ領域４５（第２導電型の第２半導体領域）と、ｎ＋型のソース領域４２（第１導電型の第３半導体領域）と、ドレイン領域４３とソース領域４２を隔てている範囲のボディ領域４５に絶縁層４７ａを隔てて対向するゲート電極５２が形成されれており、これによって、横型のＭＯＳＦＥＴである第１トランジスタＴｒ１を構成している。
半導体領域２２のｎ＋型のソース領域４２は、第１トランジスタＴｒ１のソース領域に対応する。半導体領域２２のｐ型ボディ領域４５は、第１トランジスタＴｒ１のボディ領域に対応する。半導体領域２２のｎ＋型のドレイン領域４３は、第１トランジスタＴｒ１のドレイン領域に対応する。半導体領域２２のゲート電極５２は、第１トランジスタＴｒ１のゲート電極に対応する。半導体領域２２のドレイン電極５４は、第１トランジスタＴｒ１のドレイン電極に対応する。なお、図示していないが、ソース領域４２には、第１トランジスタＴｒ１のソース電極を接続する。 As shown in the cross section, the semiconductor region 22 includes an n + -type drain region 43 (first conductive type first semiconductor region) and a p-type body region 45 (second conductive type second semiconductor). Region), an n + -type source region 42 (first conductivity type third semiconductor region), and a body region 45 in a range separating the drain region 43 and the source region 42 with an insulating layer 47a therebetween. An electrode 52 is formed, thereby constituting a first transistor Tr1 which is a lateral MOSFET.
The n + -type source region 42 of the semiconductor region 22 corresponds to the source region of the first transistor Tr1. The p-type body region 45 of the semiconductor region 22 corresponds to the body region of the first transistor Tr1. The n + -type drain region 43 of the semiconductor region 22 corresponds to the drain region of the first transistor Tr1. The gate electrode 52 of the semiconductor region 22 corresponds to the gate electrode of the first transistor Tr1. The drain electrode 54 of the semiconductor region 22 corresponds to the drain electrode of the first transistor Tr1. Although not shown, the source electrode of the first transistor Tr1 is connected to the source region 42.

そして、ソース電極（図１に示すソースＳ１）に０Ｖを印加し、ドレイン電極（図１に示すドレインＤ１）に、高電位回路領域３０の電源Ｖｃｃを印加し、ゲート電極５２に所定のゲート電圧（図１、図２に示す立ち上がりエッジ信号のオン電圧）を印加すると、ゲート電極５２と絶縁膜４７ａを介して対向しているｐ型のボディ領域４５の極性が反転し、チャネル領域が形成される。これにより、ソース領域４２から中間半導体層４０を介してｎ＋型のドレイン領域４３にキャリアが移動し、第１トランジスタＴｒ１がオン状態となる。 Then, 0 V is applied to the source electrode (source S1 shown in FIG. 1), the power source Vcc of the high potential circuit region 30 is applied to the drain electrode (drain D1 shown in FIG. 1), and a predetermined gate voltage is applied to the gate electrode 52. When the (on-voltage of the rising edge signal shown in FIGS. 1 and 2) is applied, the polarity of the p-type body region 45 facing the gate electrode 52 through the insulating film 47a is inverted, and a channel region is formed. The As a result, carriers move from the source region 42 to the n + -type drain region 43 through the intermediate semiconductor layer 40, and the first transistor Tr1 is turned on.

なお、埋め込み絶縁層３と接するように形成されたｎ型の半導体領域４８により、中間半導体層４０の裏側部分と埋め込み絶縁層３の接合界面の臨界電界を高くし、埋め込み絶縁層３が負担できる電圧を向上させることができる。そのことによって、耐圧の高い半導体装置１を構成することができる。なお、ｎ型の半導体領域４８については、本願出願人による出願である特願２００５−３６７４１７号の明細書に、その構成及び効果を詳述してあるので参考にされたい。   The n-type semiconductor region 48 formed so as to be in contact with the buried insulating layer 3 can increase the critical electric field at the junction interface between the back side portion of the intermediate semiconductor layer 40 and the buried insulating layer 3, and can bear the buried insulating layer 3. The voltage can be improved. As a result, the semiconductor device 1 having a high breakdown voltage can be configured. The n-type semiconductor region 48 is described in detail in the specification of Japanese Patent Application No. 2005-367417, which is an application by the applicant of the present application, and therefore should be referred to.

第２トランジスタＴｒ２を形成している半導体領域２７の構造は、上述した第１トランジスタＴｒ１を形成している半導体領域２２の構造と等しい。図４では省略しているが、半導体領域２７は、半導体領域２４の奥に配置されている（併せて図３参照）。
半導体領域２７に形成されたｎ＋型のソース領域４２は、第２トランジスタＴｒ２のソース領域に対応する。半導体領域２７に形成されたｐ型ボディ領域４５は、第２トランジスタＴｒ２のボディ領域に対応する。半導体領域２７に形成されたｎ＋型のドレイン半導体領域４３は、第２トランジスタＴｒ２のドレイン領域に対応する。半導体領域２７のゲート電極５２は、第２トランジスタＴｒ２のゲート電極に対応する。半導体領域２２のドレイン電極５４は、第２トランジスタＴｒ２のドレイン電極に対応する。なお、図示していないが、ソース領域４２には、第２トランジスタＴｒ２のソース電極を接続する。
ソース電極（図１に示すソースＳ２）に０Ｖを印加し、ドレイン電極（図１に示すのドレインＤ２）に、高電位回路領域３０の電源Ｖｃｃを印加し、ゲート電極５２に所定のゲート電圧（図１、図２に示す立ち下がりエッジ信号のオン電圧）を印加すると、ゲート電極５２と絶縁膜４７ａを介して対向しているｐ型のボディ領域４５の極性が反転し、チャネル領域が形成される。これにより、ソース領域４２から中間半導体層４０を介してｎ＋型の半導体領域４３（ドレイン領域）にキャリアが移動し、第２トランジスタＴｒ２がオン状態となる。 The structure of the semiconductor region 27 forming the second transistor Tr2 is equal to the structure of the semiconductor region 22 forming the first transistor Tr1 described above. Although omitted in FIG. 4, the semiconductor region 27 is disposed behind the semiconductor region 24 (refer to FIG. 3 together).
The n + -type source region 42 formed in the semiconductor region 27 corresponds to the source region of the second transistor Tr2. The p-type body region 45 formed in the semiconductor region 27 corresponds to the body region of the second transistor Tr2. The n + -type drain semiconductor region 43 formed in the semiconductor region 27 corresponds to the drain region of the second transistor Tr2. The gate electrode 52 of the semiconductor region 27 corresponds to the gate electrode of the second transistor Tr2. The drain electrode 54 of the semiconductor region 22 corresponds to the drain electrode of the second transistor Tr2. Although not shown, the source electrode of the second transistor Tr2 is connected to the source region 42.
0 V is applied to the source electrode (source S2 shown in FIG. 1), the power source Vcc of the high potential circuit region 30 is applied to the drain electrode (drain D2 shown in FIG. 1), and a predetermined gate voltage ( 1 and 2), the polarity of the p-type body region 45 facing the gate electrode 52 through the insulating film 47a is inverted, and a channel region is formed. The As a result, carriers move from the source region 42 to the n + -type semiconductor region 43 (drain region) through the intermediate semiconductor layer 40, and the second transistor Tr2 is turned on.

次に、ダイオードＤを形成する半導体領域２４の構成について説明する。
半導体領域２２，２７と同様、ドレイン領域４３と、ドリフト領域３９と、ボディ領域４５と、ドレイン電極５４と、電極５２が、絶縁膜２６ａ，２６ｂに沿う方向に伸びている。
半導体領域２２，２７にはソース領域４２が形成されているが、半導体領域２４にはソース領域４２が形成されていない。半導体領域２４では、半導体領域２２，２７でソース領域４２が形成されている領域に、ｐ＋型の半導体領域６１が伸びている。半導体領域２４のその他の構成は、半導体領域２２，２７と同様である。
半導体領域２４に形成されたｐ＋型の半導体領域６１は、ダイオードＤのアノード領域に対応する。半導体領域２４に形成されたｎ＋型の半導体領域４３（半導体領域２２，２７では、ドレイン領域）は、ダイオードＤのカソード領域に対応する。半導体領域２４の電極５２（半導体領域２２，２７では、ゲート電極）は、ダイオードＤのアノード電極に対応する。半導体領域２４の電極５４（半導体領域２２，２７では、ドレイン電極）は、ダイオードＤのカソード電極に対応する。
ダイオードＤのアノード電極（ゲート電極５２）は低電位回路に接続され、ダイオードＤのカソード電極（ドレイン電極５４）は高電位回路に接続されている。すなわち、ダイオードＤには常の逆バイアス電圧が印加されており、アノード電極（ゲート電極５２）とカソード電極（ドレイン電極５４）は非導通状態に維持される。
半導体領域２４に形成されたダイオードＤは、非導通領域を提供し、第１トランジスタＴｒ１と第２トランジスタＴｒ２を電気的に絶縁分離するとともに、半導体領域２２に形成されている第１トランジスタＴｒ１と半導体領域２７に形成されている第２トランジスタＴｒ２の間の間隔を開けている。 Next, the configuration of the semiconductor region 24 that forms the diode D will be described.
Similar to the semiconductor regions 22 and 27, the drain region 43, the drift region 39, the body region 45, the drain electrode 54, and the electrode 52 extend in a direction along the insulating films 26a and 26b.
A source region 42 is formed in the semiconductor regions 22 and 27, but no source region 42 is formed in the semiconductor region 24. In the semiconductor region 24, a p + -type semiconductor region 61 extends in a region where the source region 42 is formed in the semiconductor regions 22 and 27. Other configurations of the semiconductor region 24 are the same as those of the semiconductor regions 22 and 27.
The p + type semiconductor region 61 formed in the semiconductor region 24 corresponds to the anode region of the diode D. An n + -type semiconductor region 43 (in the semiconductor regions 22 and 27, the drain region) formed in the semiconductor region 24 corresponds to the cathode region of the diode D. The electrode 52 in the semiconductor region 24 (the gate electrode in the semiconductor regions 22 and 27) corresponds to the anode electrode of the diode D. The electrode 54 in the semiconductor region 24 (in the semiconductor regions 22 and 27, the drain electrode) corresponds to the cathode electrode of the diode D.
The anode electrode (gate electrode 52) of the diode D is connected to the low potential circuit, and the cathode electrode (drain electrode 54) of the diode D is connected to the high potential circuit. That is, a normal reverse bias voltage is applied to the diode D, and the anode electrode (gate electrode 52) and the cathode electrode (drain electrode 54) are maintained in a non-conductive state.
The diode D formed in the semiconductor region 24 provides a non-conductive region, electrically insulates and isolates the first transistor Tr1 and the second transistor Tr2, and the first transistor Tr1 formed in the semiconductor region 22 and the semiconductor. An interval is formed between the second transistors Tr2 formed in the region 27.

本実施例の半導体装置１では、低電位回路領域１０から高電位回路領域３０に、複数の第１トランジスタＴｒ１で構成された第１レベルシフトトランジスタＡを介して、被伝達信号の立ち上がりのタイミングが伝達される。また、複数の第２トランジスタＴｒ２で構成された第２レベルシフトトランジスタＴｒ２を介して、被伝達信号の立ち下がりのタイミングが伝達される。これにより、高電位回路領域３０で、被伝達信号を復元することができる。各第１トランジスタＴｒ１は、立ち上がりエッジ信号がオンしている間だけオンする。各第２トランジスタＴｒ２は、立ち下がりエッジ信号がオンしている間だけオンする。したがって、各トランジスタＴｒ１，Ｔｒ２がオン状態となっている時間が少ない。すなわち、第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢの消費電力を低減することができる。   In the semiconductor device 1 according to the present embodiment, the rising timing of the transmitted signal is changed from the low potential circuit region 10 to the high potential circuit region 30 via the first level shift transistor A configured by a plurality of first transistors Tr1. Communicated. Further, the timing of the fall of the transmitted signal is transmitted through the second level shift transistor Tr2 including a plurality of second transistors Tr2. As a result, the transmitted signal can be restored in the high potential circuit region 30. Each first transistor Tr1 is turned on only while the rising edge signal is on. Each second transistor Tr2 is turned on only while the falling edge signal is on. Therefore, the time during which the transistors Tr1 and Tr2 are on is small. That is, the power consumption of the first level shift transistor A and the second level shift transistor B can be reduced.

さらに、本発明の半導体装置１では、第１レベルシフトトランジスタＡを構成する第１トランジスタＴｒ１を複数個に分割して分散して配置している。また、第２レベルシフトトランジスタＢを構成する第２トランジスタＴｒ２を複数個に分割して分散して配置している。したがって、第１レベルシフトトランジスタＡがオン状態となることにより発熱する半導体領域を２以上の半導体領域で分担することができる。同様に、第２レベルシフトトランジスタＢがオン状態となることにより発熱する半導体領域を２以上の半導体領域で分担することができる。
さらに、本発明の半導体装置１では、第１トランジスタＴｒ１と第２トランジスタＴｒ２が、絶縁膜２６ｃ及びダイオードＤを挟んで交互に形成されている。第１トランジスタＴｒ１は、被伝達信号の立ち上がりを示す信号を出力するトランジスタであり、第２トランジスタＴｒ２は、被伝達信号の立ち下りを示す信号を出力するトランジスタである。したがって、第１トランジスタＴｒ１と第２トランジスタＴｒ２は、双方が同時にオンすることがない。同時にオンすることがないトランジスタが、ダイオードＤ形成領域の間隔をもって交互に形成されているので熱が発散し易い。
これにより、低電位回路領域１０と高電位回路領域３０との間で信号の伝達を媒介する第１レベルシフトトランジスタＡと第２レベルシフトトランジスタＢの過熱を抑制し、半導体装置１の過熱を抑制することができる。 Furthermore, in the semiconductor device 1 of the present invention, the first transistors Tr1 constituting the first level shift transistor A are divided into a plurality of parts and distributed. Further, the second transistors Tr2 constituting the second level shift transistor B are divided into a plurality of parts and distributed. Therefore, the semiconductor region that generates heat when the first level shift transistor A is turned on can be shared by two or more semiconductor regions. Similarly, a semiconductor region that generates heat when the second level shift transistor B is turned on can be shared by two or more semiconductor regions.
Furthermore, in the semiconductor device 1 of the present invention, the first transistor Tr1 and the second transistor Tr2 are alternately formed with the insulating film 26c and the diode D interposed therebetween. The first transistor Tr1 is a transistor that outputs a signal indicating the rising edge of the transmitted signal, and the second transistor Tr2 is a transistor that outputs a signal indicating the falling edge of the transmitted signal. Therefore, both the first transistor Tr1 and the second transistor Tr2 do not turn on at the same time. Since the transistors that are not turned on at the same time are alternately formed at intervals of the diode D formation region, heat is easily dissipated.
As a result, overheating of the first level shift transistor A and the second level shift transistor B that mediates signal transmission between the low potential circuit region 10 and the high potential circuit region 30 is suppressed, and overheating of the semiconductor device 1 is suppressed. can do.

また、本実施例の半導体装置１は、低電位回路領域１０と高電位回路領域３０を分離する分離領域２０を備えている。そして、その分離領域２０に、第１トランジスタＴｒ１と第２トランジスタＴｒ２とダイオードＤを備えている。これにより、各トランジスタの出力配線（例えば、ドレイン電極配線）が、両回路領域間を直接的に跨ぐことがない。半導体装置１の耐圧を向上させることができる。
また、半導体装置１は分離領域２０を備え、その幅方向に主電流が流れる横型のトランジスタ構造を第１トランジスタＴｒ１及び第２トランジスタＴｒ２に採用しているので、第１トランジスタＴｒ１とダイオードＤと第２トランジスタＴｒ２とダイオードＤの繰り返しパターンを容易に形成することができる。
また、半導体装置１の高電位回路領域３０は、低電位回路領域１０内に分離領域２０に囲まれて形成されている。これにより、半導体装置１の耐圧を向上させることができる。 In addition, the semiconductor device 1 of this embodiment includes an isolation region 20 that separates the low potential circuit region 10 and the high potential circuit region 30. The isolation region 20 includes a first transistor Tr1, a second transistor Tr2, and a diode D. Thereby, the output wiring (for example, drain electrode wiring) of each transistor does not directly straddle between both circuit regions. The breakdown voltage of the semiconductor device 1 can be improved.
Further, since the semiconductor device 1 includes the isolation region 20 and adopts a lateral transistor structure in which a main current flows in the width direction of the first transistor Tr1 and the second transistor Tr2, the first transistor Tr1, the diode D, and the second transistor Tr2. A repeating pattern of the two transistors Tr2 and the diode D can be easily formed.
The high potential circuit region 30 of the semiconductor device 1 is formed in the low potential circuit region 10 and surrounded by the isolation region 20. Thereby, the breakdown voltage of the semiconductor device 1 can be improved.

また、本実施例の半導体装置１では、第１トランジスタＴｒ１と第２トランジスタＴｒ２を分割するために、ダイオードＤを採用している。ダイオードＤを構成している半導体領域２４は、第１トランジスタＴｒ１と第２トランジスタＴｒ２を構成している半導体領域２２，２７とその構造が類似している。半導体領域２２，２７には、ソース領域４２が設けられているが、半導体領域２４には、ソース領域が設けられていない点が相違する。非導通領域としてこのようなダイオードＤを形成すれば、非導通領域を形成するために特別な工程を必要とすることがない。例えば、この領域に幅の広いトレンチを掘って絶縁物で埋める等の工程を必要としない。したがって、非導通領域を容易に形成することができる。   Further, in the semiconductor device 1 of this embodiment, the diode D is employed to divide the first transistor Tr1 and the second transistor Tr2. The semiconductor region 24 constituting the diode D is similar in structure to the semiconductor regions 22 and 27 constituting the first transistor Tr1 and the second transistor Tr2. The semiconductor regions 22 and 27 are provided with a source region 42, but the semiconductor region 24 is different in that no source region is provided. If such a diode D is formed as a non-conducting region, no special process is required to form the non-conducting region. For example, it is not necessary to dig a wide trench in this region and fill it with an insulator. Therefore, the non-conduction region can be easily formed.

また、本実施例の半導体装置１は、埋め込み絶縁層３を備えるＳＯＩ(Sillicon On Insulator)である。ＳＯＩはサージ電圧等に対する耐圧が高いが、発生した熱が発散され難く、熱がこもりやすく、半導体装置が過熱し易いことが知られている。半導体装置１によれば、低電位回路領域１０と高電位回路領域３０間で信号を伝達する際に発生する熱を発散し易くし、半導体装置１の過熱を防止することができる。
また、本実施例の半導体装置１は、埋め込み絶縁層３と接するように形成されたｎ型の半導体領域４８を備えている。これにより、中間半導体層４０の裏側部分と埋め込み絶縁層３の接合界面の臨界電界を高くし、埋め込み絶縁層３が負担できる電圧を向上させることができる。そして、耐圧の高い半導体装置１を構成することができる。 In addition, the semiconductor device 1 of this embodiment is an SOI (Sillicon On Insulator) including the buried insulating layer 3. It is known that SOI has a high withstand voltage against a surge voltage or the like, but the generated heat is difficult to dissipate, the heat is easily trapped, and the semiconductor device is easily overheated. According to the semiconductor device 1, heat generated when a signal is transmitted between the low potential circuit region 10 and the high potential circuit region 30 can be easily dissipated, and the semiconductor device 1 can be prevented from being overheated.
In addition, the semiconductor device 1 of this example includes an n-type semiconductor region 48 formed so as to be in contact with the buried insulating layer 3. As a result, the critical electric field at the junction interface between the back side portion of the intermediate semiconductor layer 40 and the buried insulating layer 3 can be increased, and the voltage that can be borne by the buried insulating layer 3 can be improved. And the semiconductor device 1 with a high pressure | voltage resistance can be comprised.

本実施例では、第１トランジスタＴｒ１を構成する半導体領域２２と、絶縁膜２６ｃと、ダイオードＤを構成する半導体領域２４と、絶縁膜２６ｃと、第２トランジスタＴｒ２を構成する半導体領域２７と、絶縁膜２６ｃと、ダイオードＤを構成する半導体領域２４と、絶縁膜２６ｃの順序が繰り返されるバターンを、分離領域２０の延伸方向に形成する場合について説明したが、ダイオードＤを形成する半導体領域２４は形成しなくてもよい。図５の上面図に示す半導体装置１ａでは、半導体領域２２と、絶縁膜２６ｃと、半導体領域２７と、絶縁膜２６ｃの順序が繰り返されるバターンを、分離領域２０の延伸方向に形成している。この場合、絶縁膜２６ｃが、請求項で言う「非導通領域」に対応する。   In this embodiment, the semiconductor region 22 constituting the first transistor Tr1, the insulating film 26c, the semiconductor region 24 constituting the diode D, the insulating film 26c, the semiconductor region 27 constituting the second transistor Tr2, and the insulating film Although the case where the pattern in which the order of the film 26c, the semiconductor region 24 constituting the diode D, and the insulating film 26c is repeated is formed in the extending direction of the isolation region 20, the semiconductor region 24 forming the diode D is formed. You don't have to. In the semiconductor device 1 a shown in the top view of FIG. 5, a pattern in which the order of the semiconductor region 22, the insulating film 26 c, the semiconductor region 27, and the insulating film 26 c is repeated is formed in the extending direction of the isolation region 20. In this case, the insulating film 26c corresponds to a “non-conducting region” in the claims.

（第２実施例）
本発明を具現化した半導体装置の第２実施例を、図６を参照して説明する。
第２実施例の半導体装置１ｂは、第１実施例で説明した第１トランジスタＴｒ１及び第２トランジスタＴｒ２が、それぞれが絶縁膜に囲まれて分割された分離領域２０内で、さらに複数に分割されて形成されている。
図６は、半導体装置１ｂの上面図である。以降、半導体装置１（併せて図４参照）と相違する構成のみについて説明する。
半導体装置１ｂでは、第１トランジスタＴｒ１が、半導体領域２２の中で、さらに複数の領域に分割して形成されている。
半導体領域２２では、上面から見ると、ｐ＋型の半導体領域４１ａの３箇所に凹部が設けられている。これらの凹部に、ソース領域４２ａが形成されている。
ｐ＋型の半導体領域４１ａに囲まれてソース領域４２ａが形成されている断面は、第１実施例の第１トランジスタＴｒ１を構成する半導体領域２２と同様の断面になるように構成されている。したがって、この断面を有する領域では、ソース電極がグランドに接続され、ドレイン電極に高電位回路領域３０の電源Ｖｃｃを印加し、ゲート電圧を印加すると、電極５２と絶縁膜４７ｃを介して対向しているｐ型のボディ領域４５の極性が反転し、チャネル領域が形成される。これにより、ソース領域４２から中間半導体層４０を介してｎ＋型の半導体領域４３ａにキャリアが移動し、この部分で形成されている第１トランジスタＴｒ１がオン状態となる。
一方、ｐ＋型の半導体領域４１ａに囲まれているソース領域４２ａが形成されていない断面では、第１実施例のダイオードＤを構成する半導体領域２４と同様の断面となる。この部分は、電子を放出するソース領域が存在しないため、キャリアが移動することがなく、非導通領域とすることができる。
第２トランジスタＴｒ２もトランジスタＴｒ１と同様に、半導体領域２７の中で、さらに複数の領域に分割して形成されている。 (Second embodiment)
A second embodiment of the semiconductor device embodying the present invention will be described with reference to FIG.
In the semiconductor device 1b of the second embodiment, the first transistor Tr1 and the second transistor Tr2 described in the first embodiment are further divided into a plurality of parts in the isolation region 20 divided by being surrounded by an insulating film. Is formed.
FIG. 6 is a top view of the semiconductor device 1b. Hereinafter, only a configuration different from the semiconductor device 1 (refer to FIG. 4 together) will be described.
In the semiconductor device 1b, the first transistor Tr1 is further divided into a plurality of regions in the semiconductor region 22.
In the semiconductor region 22, when viewed from above, recesses are provided at three locations of the p + type semiconductor region 41a. A source region 42a is formed in these recesses.
The cross section in which the source region 42a is formed surrounded by the p + type semiconductor region 41a is configured to be the same cross section as the semiconductor region 22 constituting the first transistor Tr1 of the first embodiment. Therefore, in the region having this cross section, when the source electrode is connected to the ground, the power supply Vcc of the high potential circuit region 30 is applied to the drain electrode, and the gate voltage is applied, the electrode 52 and the insulating film 47c are opposed to each other. The polarity of the p-type body region 45 is inverted, and a channel region is formed. As a result, carriers move from the source region 42 to the n + -type semiconductor region 43a through the intermediate semiconductor layer 40, and the first transistor Tr1 formed in this portion is turned on.
On the other hand, the cross section where the source region 42a surrounded by the p + type semiconductor region 41a is not formed is the same cross section as the semiconductor region 24 constituting the diode D of the first embodiment. Since there is no source region that emits electrons, this portion does not move carriers and can be a non-conducting region.
Similarly to the transistor Tr1, the second transistor Tr2 is further divided into a plurality of regions in the semiconductor region 27.

本実施例の半導体装置１ｂによれば、絶縁膜２６ｃで囲まれた半導体領域２２，２７の中に形成する第１トランジスタＴｒ１と第２トランジスタＴｒ２の各々を、複数の領域に分割して形成することができる。トランジスタが形成されない領域により、トランジスタが形成される領域を複数個に分割し、トランジスタが形成される領域間の間隔を確保することができる。したがって、個々の第１トランジスタや個々の第２トランジスタが発生する熱を周囲に効率的に伝熱することができる。
また、トランジスタを形成する領域とダイオードを形成する領域を、ソース領域４２ａを形成するか否かで決定することができる。その他は、双方同じ構成であるので、トランジスタを形成する領域に、選択的に簡単にダイオードＤである被導通領域を形成することができる。
以上では、ソース領域４２を複数個に分割することで、半導体領域２２内の第１トランジスタＴｒ１と半導体領域２７内の第２トランジスタＴｒ２を複数個に分割した例を示したが、ソース領域４２に代えてドレイン領域４３を複数個に分割してもよいし、ゲート電極５２を複数個に分割してもよい。ソース領域４２と、ドレイン領域４３と、ゲート電極５２のうちの少なくとも一つを、複数個に分割すれば、発熱箇所を分散し、１位置あたりの発熱量を減少することができる。 According to the semiconductor device 1b of the present embodiment, each of the first transistor Tr1 and the second transistor Tr2 formed in the semiconductor regions 22 and 27 surrounded by the insulating film 26c is divided into a plurality of regions. be able to. The region where the transistor is formed can be divided into a plurality of regions by the region where the transistor is not formed, and an interval between the regions where the transistor is formed can be secured. Therefore, the heat generated by each first transistor or each second transistor can be efficiently transferred to the surroundings.
Further, a region for forming a transistor and a region for forming a diode can be determined depending on whether or not the source region 42a is formed. Since the other parts have the same configuration, a conductive region that is a diode D can be selectively and easily formed in a region where a transistor is formed.
In the above, an example is shown in which the source region 42 is divided into a plurality of parts so that the first transistor Tr1 in the semiconductor region 22 and the second transistor Tr2 in the semiconductor region 27 are divided into a plurality of parts. Instead, the drain region 43 may be divided into a plurality of parts, and the gate electrode 52 may be divided into a plurality of parts. If at least one of the source region 42, the drain region 43, and the gate electrode 52 is divided into a plurality of portions, the heat generation points can be dispersed and the heat generation amount per position can be reduced.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In addition, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

本実施例では、半導体装置が、低電位回路領域１０から高電位回路領域３０に伝達する被伝達信号の立ち上がりのタイミングでオンする第１レベルシフトトランジスタＡと、被伝達信号の立ち下がりのタイミングでオンする第２レベルシフトトランジスタＢを備えている場合について説明した。図６に示すように、半導体装置が、高電位回路領域３０から低電位回路領域１０に伝達する被伝達信号の立ち上がりのタイミングをでオンする第３レベルシフトトランジスタＥと、被伝達信号の立ち下がりのタイミングをでオンする第４レベルシフトトランジスタＦを備えていてもよい。もちろん、双方向のレベルシフトトランジスタ（第１レベルシフトトランジスタＡ〜第４レベルシフトトランジスタＦ）を備えていてもよい。この場合には、高電位回路領域３０ｂは、高電位回路領域３０から低電位回路領域１０に伝達する被伝達信号の立ち上がりエッジ信号を出力する信号線Ｐ３を備えている。また、高電位回路領域３０ｂは、被伝達信号の立ち下がりエッジ信号を出力する信号線Ｐ４を備えている。   In this embodiment, the semiconductor device is turned on at the rising timing of the transmitted signal transmitted from the low potential circuit region 10 to the high potential circuit region 30, and at the falling timing of the transmitted signal. The case where the second level shift transistor B that is turned on is provided has been described. As shown in FIG. 6, the semiconductor device includes a third level shift transistor E that turns on at the rising timing of the transmitted signal transmitted from the high potential circuit region 30 to the low potential circuit region 10, and the falling of the transmitted signal. There may be provided a fourth level shift transistor F that turns on at the same timing. Of course, a bidirectional level shift transistor (first level shift transistor A to fourth level shift transistor F) may be provided. In this case, the high potential circuit region 30 b includes a signal line P <b> 3 that outputs a rising edge signal of a transmitted signal transmitted from the high potential circuit region 30 to the low potential circuit region 10. The high potential circuit region 30b includes a signal line P4 that outputs a falling edge signal of the transmitted signal.

図７に示すように、高電位回路領域３０ｂの信号線Ｐ３は、分離領域２０ｂに形成されている第３レベルシフトトランジスタＥのゲートＧ３に接続されている。第３レベルシフトトランジスタＥのドレインＤ３は、低電位回路領域１０ｂの電源Ｖｄｄに接続されている。第３レベルシフトトランジスタＥのソースＳ３は、抵抗Ｒ３とツェナーダイオードＺＤ４の並列回路を介し、接地されている。なお、ツェナーダイオードＺＤ４は、カソードがソースＳ３に接続され、アノードが接地されている。また、第３レベルシフトトランジスタＥのソースＳ３は信号を反転するインバータＩＣ４ａと、さらにその信号を反転するインバータＩＣ４ｂの直列回路に接続されている。インバータＩＣ４ｂの出力側は、ＲＳフリップフロップＩＣ８のＳ端子に接続されている。   As shown in FIG. 7, the signal line P3 of the high potential circuit region 30b is connected to the gate G3 of the third level shift transistor E formed in the isolation region 20b. The drain D3 of the third level shift transistor E is connected to the power source Vdd of the low potential circuit region 10b. The source S3 of the third level shift transistor E is grounded via a parallel circuit of a resistor R3 and a Zener diode ZD4. The Zener diode ZD4 has a cathode connected to the source S3 and an anode grounded. The source S3 of the third level shift transistor E is connected to a series circuit of an inverter IC4a that inverts the signal and an inverter IC4b that inverts the signal. The output side of the inverter IC4b is connected to the S terminal of the RS flip-flop IC8.

高電位回路領域３０ｂの信号線Ｐ４は、分離領域２０ｂに形成されている第４レベルシフトトランジスタＦのゲートＧ４に接続されている。第４レベルシフトトランジスタＦのドレインＤ４は、低電位回路領域１０ｂの電源Ｖｄｄに接続されている。第４レベルシフトトランジスタＦのソースＳ４は、抵抗Ｒ４とツェナーダイオードＺＤ５の並列回路を介し、接地されている。なお、ツェナーダイオードＺＤ５は、カソードがソースＳ４に接続され、アノードが接地されている。また、第４レベルシフトトランジスタＦのソースＳ４は信号を反転するインバータＩＣ５ａと、さらにその信号を反転するインバータＩＣ５ｂの直列回路に接続されている。インバータＩＣ５ｂの出力側は、ＲＳフリップフロップＩＣ８のＲ端子に接続されている。
この構成により、被伝達信号の立ち上がりのタイミングと立ち下がりのタイミングを高電位回路領域３０ｂから低電位回路領域１０ｂに伝達することができる。そして、低電位回路領域１０ｂで、容易に被伝達信号を復元することができる。高電位回路領域３０ｂでは１０００Ｖと１０１５Ｖの間で変化していた被伝達信号が、低電位回路領域１０ｂでは１０Ｖと１５Ｖの間で変化する信号に変換される。
上記第３レベルシフトトランジスタＥを、低電位回路領域１０ｂと高電位回路領域３０ｂの双方から絶縁分離されている分離領域２０ｂに、複数個に分割して形成する。第３レベルシフトトランジスタＥを形成する複数個のトランジスタの各々を第３トランジスタＴｒ３という。また、第４レベルシフトトランジスタＦを形成する複数個のトランジスタの各々を第４トランジスタＴｒ４という。図３に示す半導体装置１の場合と同様、分離領域２０ｂは、第３トランジスタＴｒ３を形成している半導体領域、ダイオードを形成ている半導体領域、第４トランジスタを形成している半導体領域、ダイオードを形成している半導体領域の順序が繰り返されるパターンを形成している。 The signal line P4 in the high potential circuit region 30b is connected to the gate G4 of the fourth level shift transistor F formed in the isolation region 20b. The drain D4 of the fourth level shift transistor F is connected to the power supply Vdd of the low potential circuit region 10b. The source S4 of the fourth level shift transistor F is grounded via a parallel circuit of a resistor R4 and a Zener diode ZD5. The Zener diode ZD5 has a cathode connected to the source S4 and an anode grounded. The source S4 of the fourth level shift transistor F is connected to a series circuit of an inverter IC5a that inverts the signal and an inverter IC5b that inverts the signal. The output side of the inverter IC5b is connected to the R terminal of the RS flip-flop IC8.
With this configuration, the rising timing and falling timing of the transmitted signal can be transmitted from the high potential circuit region 30b to the low potential circuit region 10b. The transmitted signal can be easily restored in the low potential circuit region 10b. The transmitted signal that has changed between 1000V and 1015V in the high potential circuit region 30b is converted into a signal that changes between 10V and 15V in the low potential circuit region 10b.
The third level shift transistor E is divided and formed in a plurality of isolation regions 20b that are insulated and isolated from both the low potential circuit region 10b and the high potential circuit region 30b. Each of the plurality of transistors forming the third level shift transistor E is referred to as a third transistor Tr3. Each of the plurality of transistors forming the fourth level shift transistor F is referred to as a fourth transistor Tr4. As in the case of the semiconductor device 1 shown in FIG. 3, the isolation region 20b includes a semiconductor region in which the third transistor Tr3 is formed, a semiconductor region in which a diode is formed, a semiconductor region in which the fourth transistor is formed, and a diode. A pattern in which the order of the formed semiconductor regions is repeated is formed.

また、本実施例では、半導体装置が、ｐ型のリサーフ層４４を備えている場合について説明したが、本発明を適用した半導体装置は、リサーフ層４４を備えていなくてもよい。ただし、本実施例のように、リサーフ層４４を備えているとともに、ゲート電極５２を、リサーフ層４４の表面に形成されたフィールド酸化膜４６の一部を覆う範囲に形成することにより、オフ時の電界集中を緩和することができる。   In the present embodiment, the case where the semiconductor device includes the p-type RESURF layer 44 is described. However, the semiconductor device to which the present invention is applied may not include the RESURF layer 44. However, as in the present embodiment, the RESURF layer 44 is provided, and the gate electrode 52 is formed in a range that covers a part of the field oxide film 46 formed on the surface of the RESURF layer 44, so Can be reduced.

また、本実施例では、半導体装置が、半導体層４の裏面側に埋め込み絶縁層３に接するｎ型の半導体領域４８を備えている場合について説明したが、本発明を適用した半導体装置は、ｎ型の半導体領域４８を備えていなくてもよい。ただし、本実施例のように、ｎ型の半導体領域４８を備えることにより、埋め込み絶縁層３と半導体層４との接合界面の臨界電界を大きくすることができる。
また、本実施例では、半導体装置がＳＯＩ構造を有する場合について説明したが、本発明を適用した半導体装置はＳＯＩ構造を有していなくてもよい。 In the present embodiment, the case where the semiconductor device includes the n-type semiconductor region 48 in contact with the buried insulating layer 3 on the back surface side of the semiconductor layer 4 has been described. However, the semiconductor device to which the present invention is applied has n The type semiconductor region 48 may not be provided. However, the critical electric field at the junction interface between the buried insulating layer 3 and the semiconductor layer 4 can be increased by providing the n-type semiconductor region 48 as in this embodiment.
In this embodiment, the case where the semiconductor device has the SOI structure has been described. However, the semiconductor device to which the present invention is applied may not have the SOI structure.

半導体装置１において、第１レベルシフトトランジスタＡ及び第２レベルシフトトランジスタＢを用い、低電位回路領域１０から高電位回路領域３０に被伝達信号を伝達する部分の回路図である。FIG. 3 is a circuit diagram of a portion that transmits a signal to be transmitted from a low potential circuit region 10 to a high potential circuit region 30 using a first level shift transistor A and a second level shift transistor B in the semiconductor device 1. 図１に示した回路図の各部の状況を示すタイミングチャート図である。FIG. 2 is a timing chart showing the state of each part of the circuit diagram shown in FIG. 1. 半導体装置１の平面図である。1 is a plan view of a semiconductor device 1. FIG. 半導体装置１の、第１トランジスタＴｒ１及びダイオードＤの構成を示す断面図である。3 is a cross-sectional view showing the configuration of a first transistor Tr1 and a diode D of the semiconductor device 1. FIG. 半導体装置１ａの、第１トランジスタＴｒ１及びダイオードＤの構成を示す断面図である。FIG. 3 is a cross-sectional view showing the configuration of a first transistor Tr1 and a diode D of the semiconductor device 1a. 半導体装置１ｂの、第１トランジスタＴｒ１及びダイオードＤの構成を示す断面図である。FIG. 3 is a cross-sectional view illustrating a configuration of a first transistor Tr1 and a diode D of the semiconductor device 1b. 第３レベルシフトトランジスタＥと第４レベルシフトトランジスタＦを用い、高電位回路領域３０ｂから低電位回路領域１０ｂに被伝達信号を伝達する部分の回路図である。FIG. 6 is a circuit diagram of a portion that transmits a transmitted signal from a high potential circuit region 30b to a low potential circuit region 10b using a third level shift transistor E and a fourth level shift transistor F.

符号の説明Explanation of symbols

１，１ａ，１ｂ 半導体装置
２ 半導体基板
３ 埋め込み絶縁層
４ 半導体層
１０，１０ｂ 低電位回路領域
２０，２０ｂ 分離領域
２２，２４，２７ 半導体領域
２６ａ，２６ｂ，２６ｃ 絶縁層
２８ ｐ型のウェル半導体領域
２９ ｎ型のウェル半導体領域
３０，３０ｂ 高電位回路領域
３９ ドリフト領域
４０ 中間半導体層
４１，４１ａ ｐ＋型の半導体領域
４２，４２ａ ｎ＋型のソース領域
４３，４３ａ ｎ＋型の半導体領域
４４ リサーフ層
４５ ボディ領域
４６ フィールド酸化膜
４７ａ，４７ｂ，４７ｃ，４７ｄ 絶縁膜
４８ ｎ型の半導体領域
５２ ゲート電極
５４ ドレイン電極
Ａ 第１レベルシフトトランジスタ
Ｂ 第２レベルシフトトランジスタ
Ｅ 第３レベルシフトトランジスタ
Ｆ 第４レベルシフトトランジスタ
Ｔｒ１ 第１トランジスタ
Ｔｒ２ 第２トランジスタ
Ｔｒ３ 第３トランジスタ
Ｔｒ４ 第４トランジスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４ 信号線 1, 1a, 1b Semiconductor device 2 Semiconductor substrate 3 Buried insulating layer 4 Semiconductor layers 10, 10b Low potential circuit regions 20, 20b Isolation regions 22, 24, 27 Semiconductor regions 26a, 26b, 26c Insulating layer 28 P-type well semiconductor region 29 n-type well semiconductor regions 30, 30b high-potential circuit region 39 drift region 40 intermediate semiconductor layer 41, 41a p + type semiconductor region 42, 42a n + type source region 43, 43a n + type semiconductor region 44 RESURF Layer 45 Body region 46 Field oxide films 47a, 47b, 47c, 47d Insulating film 48 N-type semiconductor region 52 Gate electrode 54 Drain electrode A First level shift transistor B Second level shift transistor E Third level shift transistor F Fourth Level shift transistor Tr1 First transistor Tr2 2 transistor Tr3 third transistor Tr4 fourth transistors P1, P2, P3, P4 signal line

Claims (9)

低電位回路領域と、
低電位回路領域から絶縁分離されている高電位回路領域と、
低電位回路領域と高電位回路領域の双方から絶縁分離されている分離領域を有し、
分離領域内に、複数個の第１トランジスタと複数個の第２トランジスタが形成されており、
各々の第１トランジスタは、低電位回路領域と高電位回路領域のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングにオンし、
各々の第２トランジスタは、前記信号の立ち下がりタイミングにオンし、
第１トランジスタと非導通領域と第２トランジスタと非導通領域の順序が繰り返されるパターンで、前記分離領域内に複数個の第１トランジスタと複数個の第２トランジスタが配置されていることを特徴とする半導体装置。 A low potential circuit area;
A high potential circuit region that is isolated from the low potential circuit region;
Having an isolation region that is insulated and isolated from both the low potential circuit region and the high potential circuit region;
A plurality of first transistors and a plurality of second transistors are formed in the isolation region,
Each first transistor is a signal transmitted from one of the low potential circuit region and the high potential circuit region to the other circuit region, and is turned on at the rising timing of the signal that changes between high and low. And
Each second transistor is turned on at the falling timing of the signal,
A pattern in which the order of the first transistor, the non-conductive region, the second transistor, and the non-conductive region is repeated, and a plurality of first transistors and a plurality of second transistors are disposed in the isolation region. Semiconductor device. 前記一方の回路領域が低電位回路領域であることを特徴とする請求項１の半導体装置。   2. The semiconductor device according to claim 1, wherein the one circuit region is a low potential circuit region. 前記非導通領域は、トレンチを充填している絶縁層で形成されていることを特徴とする請求項１又は２の半導体装置。   3. The semiconductor device according to claim 1, wherein the non-conducting region is formed of an insulating layer filling a trench. 前記非導通領域は、トレンチを充填している絶縁層と、ｎ型領域が高電位に接続されているダイオードで形成されていることを特徴とする請求項１又は２の半導体装置。   3. The semiconductor device according to claim 1, wherein the non-conducting region is formed by an insulating layer filling a trench and a diode having an n-type region connected to a high potential. 前記高電位回路領域と前記分離領域を分離する第１分離部と、
前記低電位回路領域と前記分離領域を分離する第２分離部と、
前記分離領域内の前記第１分離部側に形成されている第１導電型の第１半導体領域と、
前記分離領域内の前記第２分離部側に形成されている第２導電型の第２半導体領域と、
前記第２半導体領域内において表面に臨んで形成されている第１導電型の第３半導体領域と、
前記第１半導体領域と前記第３半導体領域を分離している前記第２半導体領域に絶縁膜を介して対向しているゲート電極を備えており、
同一導電型の第１半導体領域と第３半導体領域と、それらを分離している反対導電型の第２半導体領域と、その第２半導体領域に絶縁膜を介して対向しているゲート電極によって、電界効果型の前記第１トランジスタと電界効果型の前記第２トランジスタが形成されていることを特徴とする請求項１〜４のいずれかの半導体装置。 A first separation unit that separates the high-potential circuit region and the separation region;
A second separation unit for separating the low potential circuit region and the separation region;
A first semiconductor region of a first conductivity type formed on the first isolation portion side in the isolation region;
A second semiconductor region of a second conductivity type formed on the second isolation portion side in the isolation region;
A third semiconductor region of the first conductivity type formed facing the surface in the second semiconductor region;
A gate electrode facing the second semiconductor region separating the first semiconductor region and the third semiconductor region through an insulating film;
A first semiconductor region and a third semiconductor region of the same conductivity type, a second semiconductor region of opposite conductivity type separating them, and a gate electrode facing the second semiconductor region via an insulating film, 5. The semiconductor device according to claim 1, wherein the field effect type first transistor and the field effect type second transistor are formed. 前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極の各々は、前記第１分離部と前記第２分離部に沿う方向に伸びており、
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極を横断して前記第１分離部から前記第２分離部に達する複数個の前記非導通領域が、隣接する非導通領域同士の間に間隔を置いて配置されており、
前記非導通領域の一方側に前記第１トランジスタが位置し、前記非導通領域の他方側に前記第２トランジスタが位置する規則に従って、前記方向に沿って、前記第１トランジスタと前記第２トランジスタが交互に配置されていることを特徴とする請求項５の半導体装置。 Each of the first semiconductor region, the second semiconductor region, the third semiconductor region, and the gate electrode extends in a direction along the first separation portion and the second separation portion,
A plurality of non-conducting regions extending from the first isolation part to the second isolation part across the first semiconductor region, the second semiconductor region, the third semiconductor region, and the gate electrode are adjacent to each other. It is arranged with a gap between the conductive areas,
In accordance with the rule that the first transistor is located on one side of the non-conducting region and the second transistor is located on the other side of the non-conducting region, the first transistor and the second transistor are arranged along the direction. 6. The semiconductor device according to claim 5, wherein the semiconductor devices are alternately arranged. 前記第１半導体領域と前記第２半導体領域と前記ゲート電極の各々は、隣接する前記非導通領域同士の間を、前記第１分離部と前記第２分離部に沿って伸びており、
前記第３半導体領域は、隣接する前記非導通領域同士の間において、前記第１分離部と前記第２分離部に沿って複数個に分割されており、分割された第３半導体領域同士の間に間隔が確保されていることを特徴とする請求項６の半導体装置。 Each of the first semiconductor region, the second semiconductor region, and the gate electrode extends along the first separation portion and the second separation portion between the adjacent non-conduction regions,
The third semiconductor region is divided into a plurality along the first separation portion and the second separation portion between the adjacent non-conduction regions, and between the divided third semiconductor regions. 7. The semiconductor device according to claim 6, wherein an interval is secured in the semiconductor device. 前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極の各々は、前記第１分離部と前記第２分離部に沿う方向に伸びており、
前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記ゲート電極を横断して前記第１分離部から前記第２分離部に達する複数個の絶縁膜が、隣接する絶縁膜同士の間に間隔を置いて配置されており、
前記絶縁膜の一方側には前記第３半導体領域が形成されており、前記絶縁膜の他方側には前記第３半導体領域が形成されていないことを特徴とする請求項５の半導体装置。 Each of the first semiconductor region, the second semiconductor region, the third semiconductor region, and the gate electrode extends in a direction along the first separation portion and the second separation portion,
A plurality of insulating films that cross the first semiconductor region, the second semiconductor region, the third semiconductor region, and the gate electrode and reach the second separating portion from the first separating portion are adjacent to each other. Are arranged at intervals,
6. The semiconductor device according to claim 5, wherein the third semiconductor region is formed on one side of the insulating film, and the third semiconductor region is not formed on the other side of the insulating film. 半導体基板と、前記半導体基板の上に形成されている埋め込み絶縁層と、前記埋め込み絶縁層の上に形成されている半導体層を備えており、
その半導体層に、前記低電位回路領域と高電位回路領域と分離領域が形成されていることを特徴とする請求項１〜８のいずれかの半導体装置。 A semiconductor substrate, a buried insulating layer formed on the semiconductor substrate, and a semiconductor layer formed on the buried insulating layer,
9. The semiconductor device according to claim 1, wherein the low potential circuit region, the high potential circuit region, and the isolation region are formed in the semiconductor layer.
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