JP2018137389A

JP2018137389A - Semiconductor device

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Publication number: JP2018137389A
Application number: JP2017032243A
Authority: JP
Inventors: 太郎近藤; Taro Kondo; 俊介福永; Shunsuke Fukunaga; 真二工藤; Shinji Kudo
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2017-02-23
Filing date: 2017-02-23
Publication date: 2018-08-30
Anticipated expiration: 2037-02-23
Also published as: JP6555284B2

Abstract

PROBLEM TO BE SOLVED: To achieve a semiconductor device in which a free wheel diode capable of sufficiently protect a switching element and a switching element are formed in the same semiconductor substrate.SOLUTION: A semiconductor device comprises: a structure related to a trench 10A functioning as a power MOSFET in which ON/OFF of current flowing between a source electrode 18 and a drain electrode 20 is controlled by voltage (gate voltage) applied to a gate electrode 15; and a trench 10B which has a bottom face existing in a drift layer 11 similar to the trench 10A, in which the inside of the trench 10B is filled up with a Schottky electrode 21. The Schottky electrode 21 directly contacts a body layer 12 and the drift layer 11. Further, since an interlayer insulation layer 17 is not formed on the Schottky electrode 21(trench 10B) and the Schottky electrode 21 directly contacts the source electrode 18, the Schottky electrode 21 is always at the same potential with the source electrode 18.SELECTED DRAWING: Figure 1

Description

本発明は、半導体基板の表面に形成されたトレンチ（溝）内に制御電極が設けられた半導体装置の構造に関する。 The present invention relates to a structure of a semiconductor device in which a control electrode is provided in a trench formed in a surface of a semiconductor substrate.

半導体基板の表面側と裏面側との間の電流のオン・オフがゲート電極の電位で制御される半導体装置（パワー半導体素子：パワーＭＯＳＦＥＴ、ＩＧＢＴ等）が用いられている。こうした半導体装置においては、ゲート電極の電位によってゲート電極と対向する半導体層に形成されるチャネルが電流の経路となり、チャネルのオン・オフが制御されることによって、電流のオン・オフが制御される。また、半導体基板の表面側にトレンチ（溝）が形成され、ゲート電極がこのトレンチ内に設けられたトレンチ型の素子は、セルの微細化が容易であり、かつオン時の抵抗（オン抵抗）を低減することができるために、特に好ましく用いられている。トレンチ型の素子においては、トレンチの内壁に薄いゲート酸化膜が形成され、トレンチの内壁を構成する半導体層とゲート電極とは、このゲート酸化膜を介して対抗し、半導体層におけるこの部分におけるチャネルのオン・オフがゲート電極の電位（ゲート電位）で制御される。 2. Description of the Related Art A semiconductor device (power semiconductor element: power MOSFET, IGBT, etc.) in which on / off of current between a front surface side and a back surface side of a semiconductor substrate is controlled by a potential of a gate electrode is used. In such a semiconductor device, the channel formed in the semiconductor layer opposite to the gate electrode serves as a current path by the potential of the gate electrode, and the on / off of the current is controlled by controlling the on / off of the channel. . In addition, a trench-type element in which a trench (groove) is formed on the surface side of a semiconductor substrate and a gate electrode is provided in the trench facilitates cell miniaturization and has an on-resistance (on-resistance). Is particularly preferably used. In the trench type device, a thin gate oxide film is formed on the inner wall of the trench, and the semiconductor layer and the gate electrode constituting the inner wall of the trench face each other through this gate oxide film, and the channel in this portion of the semiconductor layer ON / OFF is controlled by the potential of the gate electrode (gate potential).

例えば、ｎチャネル型のパワーＭＯＳＦＥＴにおいては、ｎ型のドリフト層の上にｐ型のボディ層が形成され、ボディ層の上側に高濃度のｎ型のソース領域が形成される。トレンチはソース領域及びボディ領域を貫通するように形成され、オン時の電流は、ボディ層に形成されたチャネルを介して、ソース領域とドリフト層の間を流れ、更にドリフト層を厚さ方向に縦断してドレインに流れる。ここで、ボディ層とドリフト層との間にはｐｎ接合が形成されるため、この部分はダイオード（ボディダイオード）として機能する。パワーＭＯＳＦＥＴの通常動作時においては、ソース（ボディ層側）よりもドレイン（ドリフト層側）の電位が高くなるために、ボディダイオードは逆バイアスとなり、ボディ層とドリフト層の間のｐｎ接合は導通せず、ボディ層に形成されたチャネルを介してのみ、電流が流れる。このため、チャネルのオン・オフの制御によってソースとドレインの間に流れる電流のオン・オフを制御することができる。 For example, in an n-channel power MOSFET, a p-type body layer is formed on an n-type drift layer, and a high-concentration n-type source region is formed above the body layer. The trench is formed so as to penetrate the source region and the body region, and an on-state current flows between the source region and the drift layer through a channel formed in the body layer, and further the drift layer in the thickness direction. It flows vertically to the drain. Here, since a pn junction is formed between the body layer and the drift layer, this portion functions as a diode (body diode). During normal operation of the power MOSFET, since the potential of the drain (drift layer side) is higher than the source (body layer side), the body diode is reverse-biased, and the pn junction between the body layer and the drift layer is conductive. Instead, current flows only through the channel formed in the body layer. Therefore, on / off of the current flowing between the source and the drain can be controlled by controlling the on / off of the channel.

一方、例えばこうしたパワーＭＯＳＦＥＴの負荷としてコイル等のインダクタを接続し、そのオン・オフの切り替えの制御を行う場合には、パワーＭＯＳＦＥＴがオンからオフ状態となった直後において、過渡的にソースの電位がドレインの電位よりも大幅に高くなる状況が発生しうる。こうした場合に、パワーＭＯＳＦＥＴが過電流によって破壊することを抑制するために、ソースとドレイン間に、ソースが正側となった場合に順バイアスとなるようなダイオード（フリーホイールダイオード）を接続し、こうした場合に電流をフリーホイールダイオードに流してパワーＭＯＳＦＥＴからバイパスさせることが好ましい。前記のような通常動作時には、ドレイン側が正となるためにフリーホイールダイオードは逆バイアスとなり、フリーホイールダイオードを介して電流は流れず、これによりパワーＭＯＳＦＥＴの動作は影響を受けない。 On the other hand, for example, when an inductor such as a coil is connected as a load of such a power MOSFET and the on / off switching is controlled, the potential of the source is transiently transferred immediately after the power MOSFET is turned off. There may be a situation in which is significantly higher than the drain potential. In such a case, in order to suppress the destruction of the power MOSFET due to overcurrent, a diode (freewheel diode) that is forward biased when the source becomes the positive side is connected between the source and the drain, In such a case, it is preferable to bypass the power MOSFET by passing a current through the freewheeling diode. In the normal operation as described above, since the drain side is positive, the freewheel diode is reverse-biased, and no current flows through the freewheel diode, thereby not affecting the operation of the power MOSFET.

このようなフリーホイールダイオードの特性は、上記のボディダイオードと同様であるため、ボディダイオードをフリーホイールダイオードとして用いることもできる。ここで、フリーホイールダイオードには特に高速応答性と大電流を流せることが要求される。一方で、ボディダイオードはパワーＭＯＳＦＥＴにおけるボディ層とドリフト層で形成され、ボディ層とドリフト層は共にパワーＭＯＳＦＥＴにおける通常のオン・オフ動作に適合するように設定されるため、フリーホイールダイオードとして最適となるようにボディ層とドリフト層を構成することは一般的には困難である。このため、ボディダイオードとは別にフリーホイールダイオードを設け、ソース・ドレインが逆バイアスとなった場合には、フリーホイールダイオード側に優先的に電流が流れる構成とすることが特に好ましい。 Since the characteristics of such a free wheel diode are the same as those of the body diode described above, the body diode can also be used as a free wheel diode. Here, the free wheel diode is particularly required to have a high speed response and a large current. On the other hand, the body diode is formed of a body layer and a drift layer in the power MOSFET, and both the body layer and the drift layer are set so as to be adapted to the normal on / off operation in the power MOSFET. In general, it is difficult to form the body layer and the drift layer. For this reason, it is particularly preferable that a free wheel diode is provided in addition to the body diode, and when the source / drain is reverse-biased, current flows preferentially to the free wheel diode side.

特許文献１には、パワーＭＯＳＦＥＴにおいて寄生的に形成されるボディダイオードとは別に、このようなフリーホイールダイオードをパワーＭＯＳＦＥＴと同一チップ上に形成した半導体装置が記載されている。ここでは、複数のトレンチが形成され、一部のトレンチにパワーＭＯＳＦＥＴが、他のトレンチにフリーホイールダイオードが、それぞれ形成される。この際、両者の間でトレンチ内の構造には共通の部分が多く用いられるため、単純な製造工程でこの半導体装置を製造することができる Patent Document 1 describes a semiconductor device in which such a free wheel diode is formed on the same chip as the power MOSFET, in addition to the body diode formed parasitically in the power MOSFET. Here, a plurality of trenches are formed, a power MOSFET is formed in some trenches, and a free wheel diode is formed in other trenches. At this time, since a common part is often used in the structure in the trench between the two, this semiconductor device can be manufactured by a simple manufacturing process.

この半導体装置においては、フリーホイールダイオードとして、通常のトレンチ型のパワーＭＯＳＦＥＴのセルにおいてゲートとソースとを連結した構造や、トレンチ型のパワーＭＯＳＦＥＴのセルの下側のドリフト層中にｐｎ接合（ｐ層）を形成し、このトレンチにおけるゲートをソース及びこのｐ層と接続した構造等が用いられる。こうした構成を具備するトレンチにおいては、通常のパワーＭＯＳＦＥＴとしての動作は行われず、ソース側とドレイン側との間に設けられたｐｎ接合ダイオードとしての動作が行われる。このダイオード（フリーホイールダイオード）においては、ボディダイオードと同様にパワーＭＯＳＦＥＴにおけるボディ層とドリフト層が部分的に用いられるものの、その特性は、例えばこのトレンチ内に形成されたゲート酸化膜やトレンチの下側に形成されたｐ層のキャリア濃度等によって調整することができる。このため、他のトレンチに形成されたパワーＭＯＳＦＥＴの特性とは別に、このダイオード（フリーホイールダイオード）の特性を最適化し、ソース・ドレインの逆バイアス時において、優先的にこのフリーホイールダイオードに電流が流れるような特性とすることができるこれによって、ソース・ドレイン間の逆バイアス時にパワーＭＯＳＦＥＴ側に流れる電流を低減することができる。 In this semiconductor device, as a free wheel diode, a structure in which a gate and a source are connected to each other in a normal trench type power MOSFET cell, or a pn junction (p A structure in which the gate in this trench is connected to the source and this p layer is used. In the trench having such a configuration, an operation as a normal power MOSFET is not performed, and an operation as a pn junction diode provided between the source side and the drain side is performed. In this diode (freewheel diode), the body layer and drift layer in the power MOSFET are partially used in the same way as the body diode, but the characteristics are, for example, below the gate oxide film formed in this trench and the trench. It can be adjusted by the carrier concentration of the p layer formed on the side. For this reason, the characteristics of this diode (freewheel diode) are optimized separately from the characteristics of the power MOSFETs formed in other trenches, and current is preferentially applied to this freewheel diode when the source and drain are reverse-biased. As a result, the current flowing to the power MOSFET can be reduced at the time of reverse bias between the source and the drain.

更に、この構造においては、パワーＭＯＳＦＥＴとフリーホイールダイオードとは同一の半導体基板（チップ）上に形成され、両者を接続するための長い配線等は用いられないため、不要なインダクタンス成分等が形成されることも抑制される。また、パワーＭＯＳＦＥＴやフリーホイールダイオードに流すことのできる電流は、複数形成されたトレンチにおいて、パワーＭＯＳＦＥＴを構成するものとフリーホイールダイオードを構成するものの振り分けの比率や、トレンチの間隔等によって調整することができる。 Furthermore, in this structure, the power MOSFET and the free wheel diode are formed on the same semiconductor substrate (chip), and long wirings for connecting the two are not used, so unnecessary inductance components are formed. It is also suppressed. In addition, the current that can be passed to the power MOSFET and the free wheel diode is adjusted by the ratio of distribution between the power MOSFET and the free wheel diode, the interval between the trenches, etc. Can do.

米国特許出願公開第２０１０／００７８７０７号明細書US Patent Application Publication No. 2010/0078707

特許文献１に記載の半導体装置においては、ソース・ドレイン間の逆バイアス時に大電流をフリーホイールダイオードに流すことが可能である。しかしながら、この構造で構成されるフリーホイールダイオードは基本的にｐｎ接合ダイオードであり、その動作は少数キャリアの動きで定まる。一般的にこのようなｐｎ接合ダイオードの順方向電圧降下は大きく、かつパワーＭＯＳＦＥＴの保護を行うためには十分なスイッチング速度を得ることが困難であった。 In the semiconductor device described in Patent Document 1, it is possible to flow a large current through the freewheeling diode during reverse bias between the source and the drain. However, the free wheel diode configured with this structure is basically a pn junction diode, and its operation is determined by the movement of minority carriers. In general, the forward voltage drop of such a pn junction diode is large, and it is difficult to obtain a sufficient switching speed for protecting the power MOSFET.

このため、特許文献１に記載の半導体装置においては、パワーＭＯＳＦＥＴと同一の半導体基板に形成されたフリーホイールダイオードによってパワーＭＯＳＦＥＴの保護を十分に行うことが困難であった。 For this reason, in the semiconductor device described in Patent Document 1, it is difficult to sufficiently protect the power MOSFET by a free wheel diode formed on the same semiconductor substrate as the power MOSFET.

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。 The present invention has been made in view of such problems, and an object thereof is to provide an invention that solves the above problems.

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ半導体材料で構成された第１の半導体層と、前記第１の導電型と逆の第２の導電型をもち前記第１の半導体層の上に形成された第２の半導体層と、を具備し、表面側から前記第２の半導体層を貫通し前記第１の半導体層に達するように掘下げられた第１の溝が設けられた半導体基板が用いられ、前記半導体基板の表面側に形成された第１主電極と前記半導体基板の裏面側に形成された第２主電極との間を流れる電流が前記第１の溝内に設けられた制御電極の電位によって制御される半導体装置であって、前記第１の導電型をもつ前記半導体材料とショットキー接触可能な金属材料で構成されたショットキー電極が、前記第１主電極と電気的に接続され、かつ前記第１の半導体層との間でショットキーバリアダイオードを構成するように、平面視において前記第１の溝と離間して前記半導体基板に形成されたことを特徴とする。
本発明の半導体装置は、前記第１の導電型をもつ前記半導体材料で構成され前記第１の半導体層と接続された第３の半導体層が前記半導体基板の表面に設けられ、前記ショットキー電極は、前記第３の半導体層と接することを特徴とする。
本発明の半導体装置は、前記半導体基板において、表面側から掘下げられた第２の溝が前記第１の溝から離間して設けられ、前記ショットキー電極は、前記第２の溝の内部に設けられたことを特徴とする。
本発明の半導体装置において、前記ショットキー電極は、前記第２の溝を埋め込んで形成されたことを特徴とする。
本発明の半導体装置は、前記半導体基板において、前記第２の溝は前記第１の溝よりも浅く形成されたことを特徴とする。
本発明の半導体装置において、前記ショットキー電極は、前記半導体基板の表面において前記第３の半導体層と接することを特徴とする。
本発明の半導体装置において、前記ショットキー電極は、前記第１の導電型をもつ前記半導体材料との間で第１の高さのショットキー障壁を形成する金属材料で構成された第１の部分と、前記第１の導電型をもつ前記半導体材料との間で前記第１の高さよりも低い第２の高さのショットキー障壁を形成する金属材料で構成され前記第１の部分よりも上側に設けられた第２の部分と、を含んで構成されたことを特徴とする。
本発明の半導体装置は、前記第１の溝において、前記第１の半導体層、前記第２の半導体層、及び前記制御電極と絶縁され前記第１主電極と電気的に接続されたシールド電極が、前記制御電極の下側に設けられたことを特徴とする。 In order to solve the above problems, the present invention has the following configurations.
The semiconductor device of the present invention includes a first semiconductor layer made of a semiconductor material having a first conductivity type, a second conductivity type opposite to the first conductivity type, and the first semiconductor layer having the second conductivity type. And a second semiconductor layer formed thereon, and a semiconductor provided with a first groove that is dug down from the surface side so as to penetrate the second semiconductor layer and reach the first semiconductor layer A substrate is used, and a current flowing between a first main electrode formed on the front surface side of the semiconductor substrate and a second main electrode formed on the back surface side of the semiconductor substrate is provided in the first groove. A semiconductor device controlled by the potential of the control electrode, wherein a Schottky electrode made of a metal material capable of making Schottky contact with the semiconductor material having the first conductivity type is electrically connected to the first main electrode. And a Schottky between the first semiconductor layer and the first semiconductor layer. So as to constitute a barrier diodes, characterized by being formed apart from the first groove in a plan view on the semiconductor substrate.
In the semiconductor device of the present invention, a third semiconductor layer made of the semiconductor material having the first conductivity type and connected to the first semiconductor layer is provided on a surface of the semiconductor substrate, and the Schottky electrode Is in contact with the third semiconductor layer.
In the semiconductor device according to the present invention, in the semiconductor substrate, the second groove dug from the surface side is provided apart from the first groove, and the Schottky electrode is provided in the second groove. It is characterized by that.
In the semiconductor device of the present invention, the Schottky electrode is formed by filling the second groove.
The semiconductor device according to the present invention is characterized in that, in the semiconductor substrate, the second groove is formed shallower than the first groove.
In the semiconductor device of the present invention, the Schottky electrode is in contact with the third semiconductor layer on the surface of the semiconductor substrate.
In the semiconductor device of the present invention, the Schottky electrode includes a first portion made of a metal material that forms a Schottky barrier having a first height with the semiconductor material having the first conductivity type. And a metal material that forms a Schottky barrier having a second height lower than the first height between the semiconductor material having the first conductivity type and above the first portion. And a second portion provided in the structure.
In the semiconductor device of the present invention, in the first groove, a shield electrode that is insulated from the first semiconductor layer, the second semiconductor layer, and the control electrode and is electrically connected to the first main electrode is provided. , Provided below the control electrode.

本発明は以上のように構成されているので、スイッチング素子の保護を十分に行うことができるフリーホイールダイオードとスイッチング素子とが同一の半導体基板中に形成された半導体装置を得ることができる。 Since the present invention is configured as described above, it is possible to obtain a semiconductor device in which the free wheel diode and the switching element that can sufficiently protect the switching element are formed in the same semiconductor substrate.

本発明の第１の実施の形態に半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態に係る半導体装置において実現される素子の構成である。1 is a configuration of an element realized in a semiconductor device according to an embodiment of the present invention. 本発明の第２の実施の形態に半導体装置の断面図である。It is sectional drawing of the semiconductor device in the 2nd Embodiment of this invention. 本発明の第３の実施の形態に半導体装置の断面図である。It is sectional drawing of the semiconductor device in the 3rd Embodiment of this invention. 本発明の第４の実施の形態に半導体装置の断面図である。It is sectional drawing of the semiconductor device in the 4th Embodiment of this invention.

以下、本発明の実施の形態となる半導体装置について説明する。特許文献１に記載の半導体装置においては、フリーホイールダイオードとして、ｐｎ接合ダイオードが用いられたのに対し、本発明の実施の形態となる半導体装置においては、フリーホイールダイオードとして、ショットキーバリアダイオードが用いられる。ショットキーバリアダイオードは、ｐｎ接合ダイオードと比較して順方向電圧降下が小さく、かつ動作の主体となるのは多数キャリアであるために動作速度が速い。このため、このフリーホイールダイオードを用いてスイッチング素子（パワーＭＯＳＦＥＴ等）の保護を十分に行うことができる。特許文献１に記載の半導体装置と同様に、このショットキーバリアダイオードは、スイッチング素子と同一の半導体基板中に容易に形成することができる。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described. In the semiconductor device described in Patent Document 1, a pn junction diode is used as a freewheel diode. In the semiconductor device according to the embodiment of the present invention, a Schottky barrier diode is used as a freewheel diode. Used. A Schottky barrier diode has a smaller forward voltage drop than a pn junction diode, and has a high operation speed because it is mainly composed of majority carriers. For this reason, switching elements (power MOSFET etc.) can fully be protected using this free wheel diode. Similar to the semiconductor device described in Patent Document 1, the Schottky barrier diode can be easily formed in the same semiconductor substrate as the switching element.

（第１の実施の形態）
第１の実施の形態に係る半導体装置においては、ｎチャネル型のパワーＭＯＳＦＥＴとフリーホイールダイオードとが、同様にトレンチを用いて形成される。図１は、この半導体装置１００の構造を示す断面図である。図１において、半導体材料（Ｓｉ）で構成された半導体基板１０において、表面（上面）側から、２種類のトレンチ（溝）１０Ａ（図１における左右両側の２つ）、１０Ｂ（図１における中央の一つ）が掘下げられて形成されている。トレンチ（第１の溝）１０Ａを用いてパワーＭＯＳＦＥＴが形成され、トレンチ１０Ｂ（第２の溝）を用いてダイオード（フリーホイールダイオード）が形成される。 (First embodiment)
In the semiconductor device according to the first embodiment, an n-channel type power MOSFET and a free wheel diode are similarly formed using a trench. FIG. 1 is a cross-sectional view showing the structure of the semiconductor device 100. In FIG. 1, in a semiconductor substrate 10 made of a semiconductor material (Si), two types of trenches (grooves) 10A (two on the left and right sides in FIG. 1), 10B (center in FIG. 1) is dug down and formed. A power MOSFET is formed using the trench (first groove) 10A, and a diode (free wheel diode) is formed using the trench 10B (second groove).

この半導体基板１０においては、ｎ型（第１の導電型）のドリフト層（第１の半導体層）１１の上側に、ｐ型（第２の導電型）のボディ層（第２の半導体層）１２が積層して形成される。トレンチ１０Ａ、１０Ｂは、半導体基板１０の表面側からボディ層１２を貫通し、その底面がドリフト層１１中に来るように形成される。半導体基板１０の表面におけるボディ層１２には、トレンチ１０Ａの両側に隣接して、高濃度のｎ型の層（ｎ^＋層）となるソース領域１３が選択的に形成されている。ボディ層１２は、ドリフト層１１の上にエピタキシャル成長、又はボディ層１２が表面に設けられた状態の半導体基板１０の表面にイオン注入等を行うことによって、形成することができる。ソース領域１３は、ボディ層１２の表面に局所的にイオン注入を行うことによって形成することができる。 In this semiconductor substrate 10, a p-type (second conductivity type) body layer (second semiconductor layer) is provided above an n-type (first conductivity type) drift layer (first semiconductor layer) 11. 12 are laminated. The trenches 10 A and 10 B are formed so as to penetrate the body layer 12 from the front surface side of the semiconductor substrate 10 and have their bottom surfaces in the drift layer 11. In the body layer 12 on the surface of the semiconductor substrate 10, a source region 13 to be a high-concentration n-type layer (n ⁺ layer) is selectively formed adjacent to both sides of the trench 10A. The body layer 12 can be formed by epitaxial growth on the drift layer 11 or ion implantation or the like on the surface of the semiconductor substrate 10 with the body layer 12 provided on the surface. The source region 13 can be formed by performing ion implantation locally on the surface of the body layer 12.

トレンチ１０Ａ（第１の溝）は、その内面に薄いゲート酸化膜１４Ａが形成された状態で、上側のゲート電極（制御電極）１５、下側のシールド電極１６によって埋め込まれている。ゲート電極１５、シールド電極１６は、共に導電性の金属材料あるいは高濃度に不純物が添加された導電性の多結晶シリコンで構成されている。また、ゲート電極１５はその側方がソース領域１３、ボディ領域１２となるような高さに設けられ、ゲート電極１５の底面がドリフト層１１がある高さにあるように設定される。シールド電極１６は、ゲート電極１５よりも下側でドリフト層１１がある高さに設けられる。ゲート電極１５とシールド電極１６の間は、酸化膜１４Ｂによって絶縁されているため、これらの電位は独立とされる。シールド電極１６とドリフト層１１の間は、ゲート酸化膜１４Ａによって絶縁され、かつ、上記の構造により、シールド電極１６とボディ層１２との間も絶縁される。 The trench 10A (first groove) is filled with an upper gate electrode (control electrode) 15 and a lower shield electrode 16 with a thin gate oxide film 14A formed on the inner surface thereof. Both the gate electrode 15 and the shield electrode 16 are made of a conductive metal material or conductive polycrystalline silicon doped with impurities at a high concentration. Further, the gate electrode 15 is provided at such a height that the side thereof becomes the source region 13 and the body region 12, and the bottom surface of the gate electrode 15 is set so that the drift layer 11 is at a certain height. The shield electrode 16 is provided at a height below the gate electrode 15 where the drift layer 11 is located. Since the gate electrode 15 and the shield electrode 16 are insulated by the oxide film 14B, these potentials are independent. The shield electrode 16 and the drift layer 11 are insulated by the gate oxide film 14A, and the shield electrode 16 and the body layer 12 are also insulated by the above structure.

また、トレンチ１０Ａの上側には、ゲート電極１５を上側から覆うように層間絶縁層１７が局所的に厚く形成されている。ただし、ソース領域１３のトレンチ１０Ａから離間した側は層間絶縁層１７には覆われない形態とされる。薄いゲート酸化膜１４Ａはトレンチ１０Ａの内面を構成する半導体基板１０を熱酸化することによって形成されたＳｉＯ_２で構成される。酸化膜１４Ｂ、層間絶縁層１７も同様にＳｉＯ_２で構成されるが、これらは、ＣＶＤ法等によって、ゲート酸化膜１４Ａよりも厚く堆積して形成される。 An interlayer insulating layer 17 is locally formed on the upper side of the trench 10A so as to cover the gate electrode 15 from above. However, the side of the source region 13 away from the trench 10 A is not covered with the interlayer insulating layer 17. The thin gate oxide film 14A is made of SiO ₂ formed by thermally oxidizing the semiconductor substrate 10 constituting the inner surface of the trench 10A. The oxide film 14B and the interlayer insulating layer 17 are similarly composed of SiO ₂ , but these are formed by being deposited thicker than the gate oxide film 14A by a CVD method or the like.

この状態で、半導体基板１０の表面側は、全体にわたり、抵抗率の低い金属材料（Ａｌ等）で構成されたソース電極（第１主電極）１８で覆われる。上記のように層間絶縁層１７が設けられるため、ソース電極１８は、半導体基板１０の表面でボディ層１２及びソース領域１３と電気的に接続され、ゲート電極１５には接続されない。 In this state, the entire surface of the semiconductor substrate 10 is covered with a source electrode (first main electrode) 18 made of a metal material (Al or the like) having a low resistivity. Since the interlayer insulating layer 17 is provided as described above, the source electrode 18 is electrically connected to the body layer 12 and the source region 13 on the surface of the semiconductor substrate 10 and is not connected to the gate electrode 15.

一方、半導体基板１０において、ドリフト層１１の下側には、高濃度のｎ型の層（ｎ^＋層）となるドレイン層１９が全面にわたり設けられる。この状態で、半導体基板１０の裏面側は、ドレイン層１９とオーミック接触する金属材料で構成されたドレイン電極（第２主電極）２０によって、全面にわたり覆われる。 On the other hand, in the semiconductor substrate 10, a drain layer 19 serving as a high-concentration n-type layer (n ⁺ layer) is provided over the entire surface below the drift layer 11. In this state, the back surface side of the semiconductor substrate 10 is covered over the entire surface by a drain electrode (second main electrode) 20 made of a metal material in ohmic contact with the drain layer 19.

また、図１においてはトレンチ１０Ａは左右両側の２つのみ形成されているが、実際にはこの半導体基板１０においては、より多数のトレンチ１０Ａ及びこれに付随してソース領域１３、ゲート電極１５等が同様に形成されている。各トレンチ１０Ａ内のゲート電極１５は、図示の範囲外で電気的に接続されており、ソース電極１８、ドレイン電極２０も前記の通り全面にわたり形成されているため、全てのトレンチ１０Ａ毎のゲート電極１５、ソース電極１８、ドレイン電極２０はそれぞれ電気的に接続される。また、各トレンチ１０Ａ毎のシールド電極１６は、図示の範囲外で、ソース電極１８と接続される。 In FIG. 1, only two trenches 10A are formed on both the left and right sides. Actually, in this semiconductor substrate 10, a larger number of trenches 10A and accompanying source regions 13, gate electrodes 15, etc. Are similarly formed. Since the gate electrode 15 in each trench 10A is electrically connected outside the illustrated range, and the source electrode 18 and the drain electrode 20 are also formed over the entire surface as described above, the gate electrode for every trench 10A. 15, the source electrode 18 and the drain electrode 20 are electrically connected to each other. Further, the shield electrode 16 for each trench 10A is connected to the source electrode 18 outside the range shown in the figure.

上記のようなトレンチ１０Ａに関わる構造は、ソース電極１８、ドレイン電極２０間に流れる電流のオン・オフがゲート電極１５に印加される電圧（ゲート電圧）によって制御されるパワーＭＯＳＦＥＴとして機能する。すなわち、ゲート電圧によって、トレンチ１０Ａの内面を構成するボディ層１２におけるチャネルのオン・オフ（有無）を制御し、これによってソース領域１３とドリフト層１１の間の電子の流れのオン・オフ、これによるソース電極１８とドレイン電極２０間の電流のオン・オフが制御される。この際、一般的にはソース電極１８は接地電位とされ、同様に接地電位とされるシールド電極１６をトレンチ１０Ａ内においてゲート電極１５の下側に設けることによって、帰還容量Ｃｒｓｓ（ゲート・ドレイン間の容量）を低減することができ、このパワーＭＯＳＦＥＴをより高速で動作させることができる。以上の構成については、例えば特許文献１に記載の半導体装置における、パワーＭＯＳＦＥＴとして機能する部分と同様である。 The structure related to the trench 10 A as described above functions as a power MOSFET in which on / off of a current flowing between the source electrode 18 and the drain electrode 20 is controlled by a voltage (gate voltage) applied to the gate electrode 15. That is, the on / off (presence / absence) of the channel in the body layer 12 constituting the inner surface of the trench 10A is controlled by the gate voltage, thereby turning on / off the electron flow between the source region 13 and the drift layer 11. The on / off state of the current between the source electrode 18 and the drain electrode 20 is controlled. At this time, generally, the source electrode 18 is set to the ground potential, and the feedback electrode Crss (between the gate and the drain) is provided by providing the shield electrode 16 similarly set to the ground potential below the gate electrode 15 in the trench 10A. ) And the power MOSFET can be operated at a higher speed. About the above structure, it is the same as that of the part which functions as power MOSFET in the semiconductor device of patent document 1, for example.

ただし、シールド電極１６を設けなくとも動作速度が十分である場合には、シールド電極１６を設けず、トレンチ１０Ａ内においてゲート酸化膜１４Ａを介してゲート電極１５のみを設けてもよい。この場合には、図１の構成よりもトレンチ１０Ａを浅くすることができる。 However, when the operation speed is sufficient without providing the shield electrode 16, the shield electrode 16 may not be provided, and only the gate electrode 15 may be provided in the trench 10A via the gate oxide film 14A. In this case, the trench 10A can be made shallower than the configuration of FIG.

ここで、左右のトレンチ１０Ａの間の領域において、半導体基板１０の表面にはｎ型（第１の導電型）のｎ型層（第３の半導体層）３１がドリフト層１１と連結するように形成され、ｎ型層３１を貫通するように中央部のトレンチ（第２の溝）１０Ｂが形成されている。このトレンチ１０Ｂの内部はショットキー電極２１で埋め込まれている。トレンチ１０Ａ中においては、ゲート電極１５及びシールド電極１６はゲート酸化膜１４Ａを介して設けられていたためにこれらが直接ボディ層１２やドリフト層１１とは接さなかったのに対し、トレンチ１０Ｂ中においては、ゲート酸化膜１４Ａが設けられず、ショットキー電極２１は、ｎ型層３１あるいはドリフト層１１と直接接する。また、半導体基板１０の表面においてショットキー電極２１の両側に露出したｎ型層３１の上には層間絶縁層１７が形成され、ショットキー電極２１の上には層間絶縁層１７は形成されない。このため、ショットキー電極２１はソース電極１８と接し、ショットキー電極２１は常時ソース電極１８と同電位となる。 Here, in the region between the left and right trenches 10 A, an n-type (first conductivity type) n-type layer (third semiconductor layer) 31 is connected to the drift layer 11 on the surface of the semiconductor substrate 10. A central trench (second groove) 10 B is formed so as to penetrate the n-type layer 31. The inside of the trench 10B is buried with a Schottky electrode 21. In the trench 10A, since the gate electrode 15 and the shield electrode 16 are provided via the gate oxide film 14A, they are not in direct contact with the body layer 12 and the drift layer 11, whereas in the trench 10B. The gate oxide film 14 A is not provided, and the Schottky electrode 21 is in direct contact with the n-type layer 31 or the drift layer 11. Further, the interlayer insulating layer 17 is formed on the n-type layer 31 exposed on both sides of the Schottky electrode 21 on the surface of the semiconductor substrate 10, and the interlayer insulating layer 17 is not formed on the Schottky electrode 21. Therefore, the Schottky electrode 21 is in contact with the source electrode 18, and the Schottky electrode 21 is always at the same potential as the source electrode 18.

なお、図１においては、ｎ型層３１をドリフト層１１と別の層として記載しているが、ｎ型層３１がドリフト層１１の一部となるように設けてもよい。この場合には、図１における左側のトレンチ１０Ａ周囲のボディ層１２と右側のトレンチ１０Ａ周囲のボディ層１２とを分離してドリフト層１１中に形成し、この空隙部分をｎ型層３１とすることができる。 In FIG. 1, the n-type layer 31 is described as a layer different from the drift layer 11, but the n-type layer 31 may be provided so as to be a part of the drift layer 11. In this case, the body layer 12 around the left trench 10 A and the body layer 12 around the right trench 10 A in FIG. 1 are separated and formed in the drift layer 11. be able to.

ショットキー電極２１を構成する金属材料としては、ｎ型層３１やドリフト層１１を構成するｎ型Ｓｉとの間でショットキー障壁を構成する金属材料として、Ａｌ、Ａｕ、Ｗ、Ｐｔ等を用いることができる。これによって、ショットキー電極２１とドリフト層１１間でショットキーバリアダイオードを形成することができる。この場合、この構造では、ドリフト層１１（ドレイン電極２０）側が負となる場合が順バイアスとなるように設定されたショットキーバリアダイオードが形成される。このため、図１の半導体装置１００においては、図２にその構成が示されるように、パワーＭＯＳＦＥＴ１０１のソース（Ｓ）・ドレイン（Ｄ）間に、ショットキーバリアダイオード１０２が接続された構成が実現される。ショットキーバリアダイオード１０２は、フリーホイールダイオードとして機能する。また、図１の半導体装置１００においては、ボディ層１２とドリフト層１１との間のｐｎ接合によって、寄生的にｐｎ接合ダイオード（ボディダイオード）１０３が、ショットキーバリアダイオード１０２と並列に形成される。 As the metal material constituting the Schottky electrode 21, Al, Au, W, Pt, or the like is used as the metal material constituting the Schottky barrier with the n-type layer 31 or the n-type Si constituting the drift layer 11. be able to. Thus, a Schottky barrier diode can be formed between the Schottky electrode 21 and the drift layer 11. In this case, in this structure, a Schottky barrier diode set so as to be forward biased when the drift layer 11 (drain electrode 20) side is negative is formed. Therefore, the semiconductor device 100 of FIG. 1 has a configuration in which the Schottky barrier diode 102 is connected between the source (S) and drain (D) of the power MOSFET 101, as shown in FIG. Is done. The Schottky barrier diode 102 functions as a free wheel diode. Further, in the semiconductor device 100 of FIG. 1, a pn junction diode (body diode) 103 is parasitically formed in parallel with the Schottky barrier diode 102 by the pn junction between the body layer 12 and the drift layer 11. .

図２におけるショットキーバリアダイオード１０２は、パワーＭＯＳＦＥＴ１０１が通常動作時（ソース・ドレイン間が順バイアスの場合）には逆バイアスとなるために電流を流さず、ソース・ドレイン間が逆バイアスとなった場合にはパワーＭＯＳＦＥＴ側に電流を流さずショットキーバリアダイオード１０２側に電流を流すように機能する。ここで、ショットキーバリアダイオードは、一般的に、ｐｎ接合ダイオードよりも順方向電圧降下が小さく、高速応答性が高い。このため、ソース・ドレイン間が逆バイアスとなった場合には、電流を素早くショットキーバリアダイオード１０２に流すことができ、パワーＭＯＳＦＥＴ１０１の保護をすることができる。 The Schottky barrier diode 102 in FIG. 2 is reverse-biased when the power MOSFET 101 is in normal operation (when the source-drain is forward-biased), so no current flows and the source-drain is reverse-biased. In such a case, the current MOSFET functions so as not to flow to the power MOSFET side but to the Schottky barrier diode 102 side. Here, the Schottky barrier diode generally has a smaller forward voltage drop and higher high-speed response than the pn junction diode. For this reason, when the source-drain is reverse-biased, a current can be quickly passed through the Schottky barrier diode 102, and the power MOSFET 101 can be protected.

一方、図１に示されるように、ボディ層１２の一部をｎ型層３１に置換し、ここにショットキー電極２１を設けることによって、図２におけるｐｎ接合ダイオード１０３の寄与を低減することができる。このため、上記の構成によって、ショットキーバリアダイオード１０２における小さな順方向電圧降下や高速応答性は上記の半導体装置１００において特に顕著となる。 On the other hand, as shown in FIG. 1, by replacing part of the body layer 12 with the n-type layer 31 and providing the Schottky electrode 21 there, the contribution of the pn junction diode 103 in FIG. 2 can be reduced. it can. For this reason, with the above configuration, a small forward voltage drop and high-speed response in the Schottky barrier diode 102 are particularly remarkable in the semiconductor device 100.

図１において、トレンチ１０Ｂは、トレンチ１０Ａよりも浅く形成することが好ましい。トレンチ１０Ｂが深い場合には、トレンチ１０Ｂの底部（ショットキー電極２１）とドレイン層１９との間の間隔が狭くなるために、ショットキーバリアダイオード１０２において、電流は主にトレンチ１０Ｂの底部とその直下のドレイン層１９との間の垂直な経路に沿ってドリフト層１１中を流れる。これに対して、トレンチ１０Ｂを浅くしてトレンチ１０Ｂとドレイン層１９との間の間隔を広くとることにより、上記のようにショットキーバリアダイオード１０２が順バイアスとなった場合にドリフト層１１中で流れる電流の経路を、ドリフト層１１、ｎ型層３１中において垂直な経路以外にも広くとることができる。これによって、この場合において狭い範囲に電流が集中することが抑制され、より大きな電流をソース・ドレイン間に流すことができる。このため、この場合における半導体装置１００の耐量を高めることができる。図１においては、トレンチ１０Ｂの底面はドリフト層１１中にあるが、トレンチ１０Ｂをより浅くし、その底面がｎ型層３１中にある構成としてもよい。 In FIG. 1, the trench 10B is preferably formed shallower than the trench 10A. When the trench 10B is deep, the distance between the bottom (Schottky electrode 21) of the trench 10B and the drain layer 19 is narrowed. Therefore, in the Schottky barrier diode 102, the current mainly flows from the bottom of the trench 10B to the bottom thereof. It flows in the drift layer 11 along a vertical path between the drain layer 19 immediately below. In contrast, by making the trench 10B shallow and widening the distance between the trench 10B and the drain layer 19, the Schottky barrier diode 102 is forward biased in the drift layer 11 as described above. The path of the flowing current can be made wider than the vertical path in the drift layer 11 and the n-type layer 31. Thereby, in this case, the current is suppressed from being concentrated in a narrow range, and a larger current can flow between the source and the drain. For this reason, the tolerance of the semiconductor device 100 in this case can be increased. In FIG. 1, the bottom surface of the trench 10 B is in the drift layer 11, but the trench 10 B may be shallower and the bottom surface may be in the n-type layer 31.

この構造において、ｎ型層３１は、例えば半導体基板１０の全面にわたりボディ層１２が形成された場合には、ソース領域１３を形成する工程とは別に、局所的にイオン注入を行うことによって形成することができる。あるいは、ドリフト層１１にイオン注入してｐ型のボディ層１２を形成する場合には、ｎ型層３１に対応する領域にマスクをしてイオン注入をすることにより、前記のように、図１における左側のトレンチ１０Ａ周囲のボディ層１２と右側のトレンチ１０Ａ周囲のボディ層１２とを分離してドリフト層１１中に形成することができ、イオン注入されなかった領域をｎ型層３１とすることができる。前者のようにイオン注入した領域をｎ型層３１とする場合には、ドリフト層１１のドーピング濃度等の設定とは別に、ｎ型層３１のドーピング濃度等を調整することによって、形成されるショットキーバリアダイオード１０２の特性を調整することができる。 In this structure, for example, when the body layer 12 is formed over the entire surface of the semiconductor substrate 10, the n-type layer 31 is formed by locally performing ion implantation separately from the step of forming the source region 13. be able to. Alternatively, when the p-type body layer 12 is formed by ion implantation into the drift layer 11, ion implantation is performed by masking the region corresponding to the n-type layer 31, as described above. The body layer 12 around the left trench 10A and the body layer 12 around the right trench 10A can be separated and formed in the drift layer 11, and the region not ion-implanted is the n-type layer 31. Can do. When the ion-implanted region is the n-type layer 31 as in the former, the shot formed by adjusting the doping concentration and the like of the n-type layer 31 separately from the setting of the doping concentration and the like of the drift layer 11. The characteristics of the key barrier diode 102 can be adjusted.

また、トレンチ１０Ａ、１０Ｂあるいはこれらの内部の構造を形成するに際しては、トレンチ１０Ａとトレンチ１０Ｂを形成するエッチング工程を個別に設け、更にその後でゲート電極１５等を形成する工程とショットキー電極２１を形成する工程とを、個別に設ければよい。ゲート電極１５、シールド電極１６、ショットキー電極２１は、これらの各々を構成する材料をトレンチ１０Ａ又はトレンチ１０Ｂの形成後に全面に成膜し、エッチバックを行うことによって形成することができる。この際、例えばゲート電極１５、シールド電極１６を構成する材料がトレンチ１０Ｂ内に成膜された場合には、トレンチ１０Ｂ周辺に選択的にウェットエッチングを施すこと等によって、ゲート電極１５やシールド電極１６を図１の形態とすることができる。 Further, when forming the trenches 10A and 10B or the internal structure thereof, an etching process for forming the trenches 10A and 10B is provided separately, and then a process for forming the gate electrode 15 and the like and the Schottky electrode 21 are provided. The step of forming may be provided individually. The gate electrode 15, the shield electrode 16, and the Schottky electrode 21 can be formed by depositing the material constituting each of them on the entire surface after forming the trench 10 A or the trench 10 B and performing etch back. At this time, for example, when the material constituting the gate electrode 15 and the shield electrode 16 is formed in the trench 10B, the gate electrode 15 and the shield electrode 16 are selectively etched around the trench 10B. Can be in the form of FIG.

ゲート電極１５等を形成する前には、ゲート酸化膜１４Ａを半導体基板１０の全面に形成する工程が行われるが、この際、トレンチ１０Ａ内だけでなくトレンチ１０Ｂ内にもゲート酸化膜１４Ａが形成されることがある。この場合、例えば、ショットキー電極２１を形成する前にトレンチ１０Ｂ内のゲート酸化膜１４Ａをウェットエッチング等によって除去すればよい。このため、この半導体装置１００を単純な工程で容易に製造することができる。 Before forming the gate electrode 15 and the like, a step of forming the gate oxide film 14A on the entire surface of the semiconductor substrate 10 is performed. At this time, the gate oxide film 14A is formed not only in the trench 10A but also in the trench 10B. May be. In this case, for example, the gate oxide film 14A in the trench 10B may be removed by wet etching or the like before the Schottky electrode 21 is formed. For this reason, the semiconductor device 100 can be easily manufactured by a simple process.

なお、トレンチ１０Ｂが深く形成された場合でもソース・ドレイン間の逆バイアス時の耐量が十分である場合や、シールド電極１６を設けない場合には、トレンチ１０Ｂとトレンチ１０Ａの深さを同一としてもよい。この場合には、トレンチ１０Ａとトレンチ１０Ｂを形成する工程を共通とできるために、その製造方法が更に単純となる。 Even when the trench 10B is formed deeply, the trench 10B and the trench 10A may have the same depth when the withstand capability at the time of reverse bias between the source and the drain is sufficient or when the shield electrode 16 is not provided. Good. In this case, since the steps for forming the trench 10A and the trench 10B can be made common, the manufacturing method is further simplified.

（第２の実施の形態）
図３は、第２の実施の形態に係る半導体装置１１０の構造を図１と同様に示す断面図である。この半導体装置１１０において形成される回路（素子）も図２と同様であるが、図２におけるショットキーバリアダイオード１０２を構成する構造が異なる。 (Second Embodiment)
FIG. 3 is a cross-sectional view showing the structure of the semiconductor device 110 according to the second embodiment, similar to FIG. A circuit (element) formed in the semiconductor device 110 is the same as that in FIG. 2, but the structure constituting the Schottky barrier diode 102 in FIG. 2 is different.

一般的に、ショットキーバリアダイオードは、順方向電圧降下が小さいものの、ｐｎ接合ダイオードと比べて逆方向電流が大きい。図２において、ショットキーバリアダイオード１０２の逆方向電流は、パワーＭＯＳＦＥＴ１０１の通常動作時（ソース・ドレインが順バイアス時）においてオフ時にソース・ドレイン間に流れ、特にパワーＭＯＳＦＥＴのオフ時に流れる電流（オフ電流）は低いことが好ましいため、この逆方向電流を低減することが好ましい。 In general, although a Schottky barrier diode has a small forward voltage drop, it has a larger reverse current than a pn junction diode. In FIG. 2, the reverse current of the Schottky barrier diode 102 flows between the source and drain when the power MOSFET 101 is in a normal operation (when the source and drain are forward biased), and particularly when the power MOSFET is off (off). Since the current is preferably low, it is preferable to reduce the reverse current.

また、上記のとおり、ショットキーバリアダイオードの順方向電圧降下が小さいために、上記の半導体装置１００においては、ショットキーバリアダイオード１０２がパワーＭＯＳＦＥＴ１０１の保護を十分に行うことができた。ここで、ショットキーバリアダイオードの順方向電圧降下や逆方向電流は、ショットキー電極２１を構成する電極材料の設定等によって調整することができるものの、一般的には、形成されるショットキー障壁が高い場合には逆方向電流が小さいが順方向電圧降下が大きく、ショットキー障壁が低い場合には順方向電圧降下が小さいが逆方向電流が大きくなり、順方向電圧降下と逆方向電流を共に低減することは、一般的には困難である。これに対して、この半導体装置１１０においては、逆方向電流を前記の半導体装置１００よりも低減することができる。 In addition, since the forward voltage drop of the Schottky barrier diode is small as described above, the Schottky barrier diode 102 can sufficiently protect the power MOSFET 101 in the semiconductor device 100 described above. Here, although the forward voltage drop and the reverse current of the Schottky barrier diode can be adjusted by setting the electrode material constituting the Schottky electrode 21, in general, the Schottky barrier to be formed is When high, the reverse current is small but the forward voltage drop is large, and when the Schottky barrier is low, the forward voltage drop is small but the reverse current is large, reducing both the forward voltage drop and the reverse current. It is generally difficult to do. On the other hand, in this semiconductor device 110, the reverse current can be reduced as compared with the semiconductor device 100.

図３において、トレンチ（第２の溝）１０Ｂ内の構造以外については、前記の半導体装置１００と同様である。この半導体装置１１０においては、トレンチ１０Ｂ内の構造が、下側のショットキー電極（第１の部分）２２と上側のショットキー電極（第２の部分）２３の２層構造とされる。このため、トレンチ１０Ｂの内壁において、電流は、下側でショットキー電極２２、上側でショットキー電極２３を介して流れる。ショットキー電極２２、２３は互いに異なる金属材料で構成され、ｎ型Ｓｉ（ｎ型層３１、ドリフト層１１）との間で形成されるショットキー障壁高さは、ショットキー電極２２の方がショットキー電極２３よりも高く設定される。このため、例えばショットキー電極（第１の部分）２２としてＰｔ、ショットキー電極（第２の部分）２３としてＡｕを用いることができる。 In FIG. 3, the semiconductor device 100 is the same as the semiconductor device 100 except for the structure in the trench (second groove) 10B. In this semiconductor device 110, the structure in the trench 10B has a two-layer structure of a lower Schottky electrode (first portion) 22 and an upper Schottky electrode (second portion) 23. For this reason, on the inner wall of the trench 10B, current flows through the Schottky electrode 22 on the lower side and the Schottky electrode 23 on the upper side. The Schottky electrodes 22 and 23 are made of different metal materials, and the Schottky barrier height formed between the n-type Si (n-type layer 31 and drift layer 11) is higher for the Schottky electrode 22. It is set higher than the key electrode 23. Therefore, for example, Pt can be used as the Schottky electrode (first portion) 22 and Au can be used as the Schottky electrode (second portion) 23.

この場合、下側のショットキー電極２２を介したドレイン層１９までの電流経路は、上側のショットキー電極２３を介したドレイン層１９までの電流経路よりも短くなる。このため、ショットキーバリアダイオード１０２中を流れる電流成分に対する寄与は、下側のショットキー電極２２を介した成分の方が大きくなる。上記の構成においては、下側のショットキー電極２２にショットキー障壁の高い金属材料を用いることによって、下側のショットキー電極２２を介した逆方向電流の成分を低減することができる。一方、順バイアス時においては、下側のショットキー電極２２によって形成されるショットキー障壁は大きくこれによる順方向電圧降下が大きいために、この順方向電圧降下よりも低い順バイアス電圧では、下側のショットキー電極２２を介して電流は流れない。しかしながら、この場合には、順方向電圧降下の低い上側のショットキー電極２３を介して電流が流れることができる。このため、この半導体装置１１０においては、図２におけるパワーＭＯＳＦＥＴ１０１の通常動作時においてショットキーバリアダイオード１０２に流れる電流（ショットキーバリアダイオード１０２の逆方向電流）を低減することができる。一方、ソース・ドレインの逆バイアス時においてショットキーバリアダイオード１０２における順バイアス電圧がショットキー電極２２側の順方向電圧降下以下の場合には、電流はショットキー電極２２側を流れないが、順バイアス電圧が上側のショットキー電極２３側の順方向電圧降下を超えていれば、電流はショットキー電極２３側を介して流れることができる。 In this case, the current path to the drain layer 19 via the lower Schottky electrode 22 is shorter than the current path to the drain layer 19 via the upper Schottky electrode 23. For this reason, the contribution to the current component flowing through the Schottky barrier diode 102 is greater for the component via the lower Schottky electrode 22. In the above configuration, by using a metal material having a high Schottky barrier for the lower Schottky electrode 22, it is possible to reduce the reverse current component via the lower Schottky electrode 22. On the other hand, at the time of forward bias, since the Schottky barrier formed by the lower Schottky electrode 22 is large and the forward voltage drop due to this is large, the lower bias voltage is lower than the forward voltage drop. No current flows through the Schottky electrode 22. However, in this case, a current can flow through the upper Schottky electrode 23 having a low forward voltage drop. Therefore, in this semiconductor device 110, the current flowing through the Schottky barrier diode 102 during the normal operation of the power MOSFET 101 in FIG. 2 (reverse current of the Schottky barrier diode 102) can be reduced. On the other hand, when the forward bias voltage in the Schottky barrier diode 102 is equal to or lower than the forward voltage drop on the Schottky electrode 22 side when the source and drain are reversely biased, current does not flow through the Schottky electrode 22 side, If the voltage exceeds the forward voltage drop on the upper Schottky electrode 23 side, current can flow through the Schottky electrode 23 side.

このため、この半導体装置１１０においては、ショットキーバリアダイオード１０２の逆方向電流を低減することによってパワーＭＯＳＦＥＴ１０１のオフ時の電流を低減することができ、かつソース・ドレイン間の逆バイアス時においてショットキーバリアダイオード１０２を介して電流をバイパスさせることができるという点は前記の半導体装置１００と同様である。 For this reason, in this semiconductor device 110, the current when the power MOSFET 101 is turned off can be reduced by reducing the reverse current of the Schottky barrier diode 102, and the Schottky at the time of reverse bias between the source and the drain. Similar to the semiconductor device 100 described above, the current can be bypassed through the barrier diode 102.

この半導体装置１１０を製造するに際しては、前記の半導体装置１００を製造する際のショットキー電極２１を形成する工程（ショットキー電極２１を構成する材料の成膜及びエッチバック）を、ショットキー電極２２を構成する材料の成膜及びエッチバックを行った後に、ショットキー電極２３を構成する材料の成膜及びエッチバックを行うように変更すればよい。このため、この半導体装置１１０も、同様に容易に製造することができる。ショットキー電極２２を形成するためのエッチバック量を、半導体装置１００を製造する際にショットキー電極２１を形成する際のエッチバック量よりも大きくすることによって、上記のショットキー電極２２を形成することができる。 In manufacturing the semiconductor device 110, the process of forming the Schottky electrode 21 (deposition of the material constituting the Schottky electrode 21 and etching back) in manufacturing the semiconductor device 100 is performed by the Schottky electrode 22. After the film forming and etching back of the material forming the material, the material forming the Schottky electrode 23 may be changed to the film forming and etching back. For this reason, the semiconductor device 110 can be easily manufactured as well. The Schottky electrode 22 is formed by making the etch back amount for forming the Schottky electrode 22 larger than the etch back amount when forming the Schottky electrode 21 when manufacturing the semiconductor device 100. be able to.

（第３の実施の形態）
上記の半導体装置１００、１１０においては、ショットキーバリアダイオード１０２を構成するために、トレンチ（第２の溝）１０Ｂ内にショットキー電極２１、２２、２３が形成された。しかしながら、他の構成によって、ソース電極１８と接続されたショットキー電極とドリフト層（ｎ型層）とを接触させることもできる。 (Third embodiment)
In the semiconductor devices 100 and 110 described above, Schottky electrodes 21, 22, and 23 are formed in the trench (second groove) 10B in order to form the Schottky barrier diode 102. However, the Schottky electrode connected to the source electrode 18 and the drift layer (n-type layer) can be brought into contact with each other according to other configurations.

図４は、この半導体装置１２０の構造を図１、３に対応させて示す断面図である。前記の半導体装置１００、１１０においては、トレンチ１０Ｂが形成されず、半導体基板４０の表面に露出したｎ型層（第３の半導体層）３１を覆ってショットキー電極２４が形成されている。このため、この構造における半導体基板４０においては、トレンチ１０Ａの間において、表面から裏面側に向かってｎ型の層が連続的に形成され、半導体基板４０の表面は平坦となる。前記の半導体装置１００におけるショットキー電極２１と同様の金属材料で構成されたショットキー電極２４は、トレンチ中ではなく、半導体基板４０の表面に部分的に形成され、その上側には層間絶縁層１７は形成されず、ショットキー電極２４を覆ってソース電極１８が形成される。ｎ型層３１は、前記の半導体装置１００，１１０と同様に形成される。 FIG. 4 is a sectional view showing the structure of the semiconductor device 120 corresponding to FIGS. In the semiconductor devices 100 and 110, the trench 10B is not formed, and the Schottky electrode 24 is formed to cover the n-type layer (third semiconductor layer) 31 exposed on the surface of the semiconductor substrate 40. Therefore, in the semiconductor substrate 40 in this structure, n-type layers are continuously formed from the front surface to the back surface side between the trenches 10A, and the surface of the semiconductor substrate 40 becomes flat. The Schottky electrode 24 made of the same metal material as the Schottky electrode 21 in the semiconductor device 100 is partially formed on the surface of the semiconductor substrate 40, not in the trench, and on the upper side thereof, the interlayer insulating layer 17. The source electrode 18 is formed so as to cover the Schottky electrode 24. The n-type layer 31 is formed in the same manner as the semiconductor devices 100 and 110 described above.

また、図４において、ショットキー電極２４はｎ型層３１の両側でボディ層１２とも僅かに接するが、ショットキー電極２４はソース電極１８と接続され、かつソース電極１８はソース領域１３と隣接した領域でボディ層１２と接するため、問題はない。このため、ショットキー電極２４の周囲には層間絶縁層１７を設ける必要はなく、ショットキー電極２４全体を覆ってソース電極１８を形成することができる。 In FIG. 4, the Schottky electrode 24 slightly contacts the body layer 12 on both sides of the n-type layer 31, but the Schottky electrode 24 is connected to the source electrode 18 and the source electrode 18 is adjacent to the source region 13. Since it is in contact with the body layer 12 in the region, there is no problem. Therefore, it is not necessary to provide the interlayer insulating layer 17 around the Schottky electrode 24, and the source electrode 18 can be formed so as to cover the entire Schottky electrode 24.

この構成においては、ショットキー電極２４は、半導体基板４０における平坦な表面に局所的に形成される。このため、ショットキー電極２４は、これを構成する金属材料を半導体装置４０の表面全面に形成し、ショットキー電極２４となる領域以外をエッチングすることによって、容易に形成することができる。 In this configuration, the Schottky electrode 24 is locally formed on a flat surface of the semiconductor substrate 40. For this reason, the Schottky electrode 24 can be easily formed by forming a metal material constituting the Schottky electrode 24 on the entire surface of the semiconductor device 40 and etching a region other than the region to be the Schottky electrode 24.

（第４の実施の形態）
前記の半導体装置１００、１１０、１２０におけるｎ型層３１を設けず、ショットキー電極が半導体基板内部のドリフト層１１と接することによって図２におけるショットキーバリアダイオード１０２を構成することもできる。図５は、こうした構成を具備する半導体装置１３０の構造を図１等と同様に示す断面図である。ここで用いられる半導体基板５０においては、ｎ型層３１が形成されず、トレンチ（第１の溝）１０Ａと同様に、ショットキーバリアダイオード１０２を構成するためのトレンチ（第２の溝）１０Ｃも、トレンチ１０Ａと同様に半導体基板５０の表面からボディ層１２を貫通して形成されている。 (Fourth embodiment)
The Schottky barrier diode 102 in FIG. 2 can be configured by not providing the n-type layer 31 in the semiconductor devices 100, 110, and 120 and contacting the drift layer 11 in the semiconductor substrate with the Schottky electrode. FIG. 5 is a cross-sectional view showing the structure of the semiconductor device 130 having such a configuration as in FIG. In the semiconductor substrate 50 used here, the n-type layer 31 is not formed, and similarly to the trench (first groove) 10A, the trench (second groove) 10C for forming the Schottky barrier diode 102 is also formed. Similarly to the trench 10 A, the body layer 12 is formed through the surface of the semiconductor substrate 50.

この構成においては、前記の半導体装置１００と同様に、ショットキー電極２５がトレンチ１０Ｃを埋め込んで形成されるため、ショットキー電極２５がトレンチ１０Ｃの底部側でドリフト層１１と接することによってショットキーバリアダイオード１０２が形成される。この際、ショットキー電極２５は上側でボディ層１２とも接する。前記の半導体装置１２０と同様に、この構成においては、ショットキー電極２５（トレンチ１０Ｃ）の周囲に層間絶縁層１７を設ける必要はなく、トレンチ１０Ｃ全体を覆ってソース電極１８を形成することができる。 In this configuration, since the Schottky electrode 25 is formed by burying the trench 10C as in the semiconductor device 100 described above, the Schottky electrode 25 is in contact with the drift layer 11 on the bottom side of the trench 10C. A diode 102 is formed. At this time, the Schottky electrode 25 is in contact with the body layer 12 on the upper side. Similar to the semiconductor device 120 described above, in this configuration, it is not necessary to provide the interlayer insulating layer 17 around the Schottky electrode 25 (trench 10C), and the source electrode 18 can be formed to cover the entire trench 10C. .

この構造においては、前記のようにボディ層１２中にｎ型層３１が設けられないために、前記の半導体装置１００、１１０、１２０と比べて、図２におけるｐｎ接合ダイオード１０３の寄与は大きくなる。しかしながら、図５における左右のトレンチ１０Ａの間隔等を調整することによって、この寄与を調整することができ、図２におけるショットキーバリアダイオード１０２の寄与を大きくすることができる。一方、ｎ型層３１を形成することがなく、かつトレンチ１０Ｃ及びゲート電極２５は、前記の半導体装置１００と同様に形成することができるため、この半導体装置１３０を、前記の半導体装置１００よりも容易に製造することができる。 In this structure, since the n-type layer 31 is not provided in the body layer 12 as described above, the contribution of the pn junction diode 103 in FIG. 2 is greater than that of the semiconductor devices 100, 110, and 120 described above. . However, this contribution can be adjusted by adjusting the distance between the left and right trenches 10A in FIG. 5, and the contribution of the Schottky barrier diode 102 in FIG. 2 can be increased. On the other hand, since the n-type layer 31 is not formed, and the trench 10C and the gate electrode 25 can be formed in the same manner as the semiconductor device 100, the semiconductor device 130 is made more than the semiconductor device 100. It can be manufactured easily.

なお、この半導体装置１３０においても、前記の半導体装置１１０と同様に、トレンチ１０Ｃ内のショットキー電極を２層（多層）構造とすることができ、これによって、図２におけるショットキーバリアダイオード１０２の逆方向電流を低減することができる。 In the semiconductor device 130 as well, the Schottky electrode in the trench 10C can have a two-layer (multi-layer) structure as in the case of the semiconductor device 110, and thus the Schottky barrier diode 102 in FIG. The reverse current can be reduced.

なお、上記の例では、トレンチ（第１の溝）内のショットキー電極はトレンチ内を埋め込んだ形態とされたが、図２におけるショットキーバリアダイオード１０２を形成することができ、かつ上側のソース電極（第１主電極）と接続することができる限りにおいて、ショットキー電極の形態は任意である。 In the above example, the Schottky electrode in the trench (first groove) is embedded in the trench, but the Schottky barrier diode 102 in FIG. 2 can be formed, and the upper source As long as it can be connected to the electrode (first main electrode), the form of the Schottky electrode is arbitrary.

また、前記の例では、半導体基板を構成する半導体材料がＳｉであるものとしたが、同様にパワーＭＯＳＦＥＴが構成することができる限りにおいて、この半導体材料は任意である。例えば、上記のＳｉの代わりにＳｉＣを用いることができる。 Moreover, in the said example, although the semiconductor material which comprises a semiconductor substrate shall be Si, this semiconductor material is arbitrary as long as a power MOSFET can be comprised similarly. For example, SiC can be used in place of the above Si.

また、上記の例では、ドリフト層がｎ型（第１の導電型）、ボディ層がｐ型（第２の導電型）であるｎチャネル型のパワーＭＯＳＦＥＴについて記載されたが、これらの導電型を逆転したｐ型のパワーＭＯＳＦＥＴを同様に構成することができることも明らかである。 In the above example, the n-channel type power MOSFET in which the drift layer is n-type (first conductivity type) and the body layer is p-type (second conductivity type) has been described. It is also clear that a p-type power MOSFET with reversed can be configured similarly.

１０、４０、５０半導体基板
１０Ａトレンチ（第１の溝）
１０Ｂ、１０Ｃトレンチ（第２の溝）
１１ドリフト層（第１の半導体層）
１２ボディ層（第２の半導体層）
１３ソース領域
１４Ａゲート酸化膜
１４Ｂ酸化膜
１５ゲート電極（制御電極）
１６シールド電極
１７層間絶縁層
１８ソース電極（第１主電極）
１９ドレイン層
２０ドレイン電極（第２主電極）
２１、２４、２５ショットキー電極
２２ショットキー電極（第１の部分）
２３ショットキー電極（第２の部分）
３１ｎ型層（第３の半導体層）
１００、１１０、１２０，１３０半導体装置
１０１パワーＭＯＳＦＥＴ
１０２ショットキーバリアダイオード
１０３ｐｎ接合ダイオード（ボディダイオード） 10, 40, 50 Semiconductor substrate 10A Trench (first groove)
10B, 10C trench (second groove)
11 Drift layer (first semiconductor layer)
12 Body layer (second semiconductor layer)
13 Source region 14A Gate oxide film 14B Oxide film 15 Gate electrode (control electrode)
16 Shield electrode 17 Interlayer insulation layer 18 Source electrode (first main electrode)
19 Drain layer 20 Drain electrode (second main electrode)
21, 24, 25 Schottky electrode 22 Schottky electrode (first part)
23 Schottky electrode (second part)
31 n-type layer (third semiconductor layer)
100, 110, 120, 130 Semiconductor device 101 Power MOSFET
102 Schottky barrier diode 103 pn junction diode (body diode)

Claims

A first semiconductor layer made of a semiconductor material having a first conductivity type, and a second semiconductor layer having a second conductivity type opposite to the first conductivity type and formed on the first semiconductor layer. A semiconductor substrate provided with a first groove that is penetrated from the surface side through the second semiconductor layer to reach the first semiconductor layer,
A current flowing between a first main electrode formed on the front surface side of the semiconductor substrate and a second main electrode formed on the back surface side of the semiconductor substrate is a potential of a control electrode provided in the first groove. A semiconductor device controlled by
A Schottky electrode made of a metal material capable of making Schottky contact with the semiconductor material having the first conductivity type is electrically connected to the first main electrode and between the first semiconductor layer. The semiconductor device is formed on the semiconductor substrate so as to be separated from the first groove in a plan view so as to constitute a Schottky barrier diode.

A third semiconductor layer made of the semiconductor material having the first conductivity type and connected to the first semiconductor layer is provided on a surface of the semiconductor substrate, and the Schottky electrode is formed on the third semiconductor The semiconductor device according to claim 1, wherein the semiconductor device is in contact with the layer.

In the semiconductor substrate, a second groove dug down from the front side is provided apart from the first groove, and the Schottky electrode is provided in the second groove. The semiconductor device according to claim 1.

The semiconductor device according to claim 3, wherein the Schottky electrode is formed by filling the second groove.

5. The semiconductor device according to claim 3, wherein in the semiconductor substrate, the second groove is formed shallower than the first groove.

The semiconductor device according to claim 2, wherein the Schottky electrode is in contact with the third semiconductor layer on a surface of the semiconductor substrate.

The Schottky electrode includes a first portion made of a metal material that forms a Schottky barrier having a first height with the semiconductor material having the first conductivity type, and the first conductivity. A second metal layer formed of a metal material that forms a Schottky barrier having a second height lower than the first height with the semiconductor material having a mold, and is provided above the first portion. 6. The semiconductor device according to claim 3, wherein the semiconductor device includes a portion.

In the first groove, a shield electrode that is insulated from the first semiconductor layer, the second semiconductor layer, and the control electrode and is electrically connected to the first main electrode is disposed under the control electrode. The semiconductor device according to claim 1, wherein the semiconductor device is provided in the semiconductor device.