JP5230970B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP5230970B2 JP5230970B2 JP2007160245A JP2007160245A JP5230970B2 JP 5230970 B2 JP5230970 B2 JP 5230970B2 JP 2007160245 A JP2007160245 A JP 2007160245A JP 2007160245 A JP2007160245 A JP 2007160245A JP 5230970 B2 JP5230970 B2 JP 5230970B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel
- electrode
- trenches
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 173
- 239000012535 impurity Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 274
- 239000000758 substrate Substances 0.000 description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 30
- 239000010703 silicon Substances 0.000 description 30
- 239000000969 carrier Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
この発明は、半導体装置に関し、特に、スイッチング機能を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a switching function.
従来、スイッチング機能を有する半導体装置として、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)が知られている(たとえば、特許文献1参照)。この特許文献1には、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のMOSFET(半導体装置)が開示されている。
Conventionally, MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is known as a semiconductor device having a switching function (see, for example, Patent Document 1). This
図11は、上記特許文献1に開示された従来のMOSFET(半導体装置)の構造を示した断面図である。図11を参照して、従来のMOSFETでは、n+型の半導体基板101の上面上に、エピタキシャル層102が形成されている。このエピタキシャル層102には、半導体基板101側から順に、n-型不純物領域(ドレイン領域)102a、p型不純物領域102bおよびn+型不純物領域(ソース領域)102cが形成されている。また、n+型不純物領域102cは、p型不純物領域102b上の所定領域に形成されており、p型不純物領域102bおよびn+型不純物領域102cの両方が、後述するソース電極107に接触するように形成されている。
FIG. 11 is a cross-sectional view showing the structure of a conventional MOSFET (semiconductor device) disclosed in
また、エピタキシャル層102には、n+型不純物領域102cおよびp型不純物領域102bを貫通してn-型不純物領域102aの途中の深さにまで達するトレンチ103が形成されている。このトレンチ103の内部には、ゲート絶縁膜104を介して、ゲート電極105が形成されている。また、エピタキシャル層102の上面上の所定領域には、トレンチ103の開口を塞ぐ層間絶縁膜106が形成されている。
In addition,
また、エピタキシャル層102の上面上には、層間絶縁膜106を覆うように、ソース電極107が形成されている。また、半導体基板101の裏面上には、ドレイン電極108が形成されている。
A
上記のように構成された従来のMOSFETでは、ゲート電極105に対する印加電圧を変化させることによりオン/オフの制御が行われる。
In the conventional MOSFET configured as described above, ON / OFF control is performed by changing the voltage applied to the
具体的には、ゲート電極105に対して所定の正電位を印加すると、p型不純物領域102bの少数キャリア(電子)がトレンチ103側に引き寄せられることによって、n-型不純物領域(ドレイン領域)102aとn+型不純物領域(ソース領域)102cとを接続するような反転層109が形成される。これにより、反転層109を介して、ソース電極107とドレイン電極108との間に電流を流すことができる。その結果、MOSFETがオン状態となる。すなわち、従来のMOSFETでは、n-型不純物領域(ドレイン領域)102aとn+型不純物領域(ソース領域)102cとを接続するように形成される反転層109をチャネルとして機能させている。
Specifically, when a predetermined positive potential is applied to the
その一方、ゲート電極105に対する所定の正電位の印加を解除すると、反転層(チャネル)109が消滅するので、ソース電極107とドレイン電極108との間における電流の流れを遮断することができる。その結果、MOSFETがオフ状態となる。
On the other hand, when the application of a predetermined positive potential to the
しかしながら、図11に示した従来の構造では、オン時に形成される反転層(チャネル)109が非常に薄いため、反転層(チャネル)109を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。 However, in the conventional structure shown in FIG. 11, since the inversion layer (channel) 109 formed at the time of turning on is very thin, it is difficult to reduce the resistance to the current flowing through the inversion layer (channel) 109. There is. As a result, there is a problem that it is difficult to improve the on-resistance.
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device based on a new operating principle capable of greatly reducing the on-resistance. .
上記目的を達成するために、この発明の一の局面による半導体装置は、第1導電型の第1半導体層と、第1半導体層上に配置され、複数のトレンチを有する第2導電型の第2半導体層と、第2半導体層の複数のトレンチの各々に埋め込まれた複数の埋め込み電極とを備え、第1半導体層および第2半導体層により、PNダイオードが形成されており、隣接するトレンチ間の各領域がチャネルとなり、かつ、トレンチの周囲に形成される空乏層で隣接するトレンチ間の各領域が塞がれることによりチャネルが遮断される一方、トレンチの周囲に形成された空乏層の少なくとも一部が消滅することによりチャネルが開くように構成されている。 In order to achieve the above object, a semiconductor device according to an aspect of the present invention includes a first conductivity type first semiconductor layer, a second conductivity type second semiconductor layer disposed on the first semiconductor layer, and having a plurality of trenches. 2 semiconductor layers and a plurality of embedded electrodes embedded in each of the plurality of trenches of the second semiconductor layer, a PN diode is formed by the first semiconductor layer and the second semiconductor layer, and between adjacent trenches Each of the regions becomes a channel, and the channel is blocked by blocking each region between adjacent trenches with a depletion layer formed around the trench, while at least a depletion layer formed around the trench The channel is configured to open when part of it disappears.
この一の局面による半導体装置では、上記のように、トレンチの周囲に形成される空乏層で隣接するトレンチ間の各領域が塞がれることによりチャネル(隣接するトレンチ間の各領域)が遮断される一方、トレンチの周囲に形成された空乏層の少なくとも一部が消滅することによりチャネル(隣接するトレンチ間の各領域)が開くように構成することによって、たとえば、トレンチの内面上に絶縁膜を介して埋め込み電極を形成すれば、その埋め込み電極に対する印加電圧に応じてトレンチの周囲に形成される空乏層の形成状態が変化するので、埋め込み電極に対する印加電圧を制御することにより、隣接するトレンチ間のチャネルを、オフ状態(チャネルを流れる電流が遮断される状態)、または、オン状態(チャネルを介して電流が流れる状態)に制御することができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣接するトレンチ間の各領域の空乏層が形成されていない領域の全てをチャネルとして機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来の半導体装置(MOSFET)と比べて、チャネルを流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、従来の半導体装置と比べて、オン抵抗を大幅に低減することができる。 In the semiconductor device according to this aspect, as described above, the channel (each region between adjacent trenches) is blocked by blocking each region between adjacent trenches with a depletion layer formed around the trench. On the other hand, by forming at least a part of the depletion layer formed around the trench so that the channel (regions between adjacent trenches) is opened, for example, an insulating film is formed on the inner surface of the trench. If a buried electrode is formed via a via, the formation state of a depletion layer formed around the trench changes according to the voltage applied to the buried electrode. The channel is turned off (the current flowing through the channel is blocked), or turned on (current flows through the channel). It is possible to control the state). That is, the semiconductor device can have a switching function. In the above-described configuration, since all of the regions where the depletion layer in each region between adjacent trenches is not formed can be functioned as a channel at the time of turning on, a very thin inversion layer functions as a channel. As compared with the semiconductor device (MOSFET), the resistance to the current flowing through the channel can be greatly reduced. As a result, the on-resistance can be greatly reduced as compared with the conventional semiconductor device.
また、一の局面による半導体装置では、上記のように、第1半導体層および第2半導体層によりPNダイオードを形成することによって、第1半導体層および第2半導体層により構成されるPNダイオードに順方向電圧が印加された場合において、上記したスイッチング機能により、電流を流さず、または、流すように、PNダイオードを制御することができる。これにより、第1半導体層および第2半導体層に印加される電位に関わらず、埋め込み電極に対する印加電圧を制御することにより、PNダイオードのオン/オフを制御することができる。その結果、PNダイオードのオン/オフを制御するためのスイッチング機構を別途設けるとともに、半導体装置をスイッチング機構に接続する必要がないので、装置全体が大型化するのを抑制することができる。 In addition, in the semiconductor device according to one aspect, as described above, the PN diode is formed by the first semiconductor layer and the second semiconductor layer, so that the PN diode constituted by the first semiconductor layer and the second semiconductor layer is sequentially formed. When a directional voltage is applied, the PN diode can be controlled not to flow or to flow by the above-described switching function. Thereby, the on / off state of the PN diode can be controlled by controlling the voltage applied to the buried electrode regardless of the potential applied to the first semiconductor layer and the second semiconductor layer. As a result, a switching mechanism for controlling on / off of the PN diode is separately provided, and it is not necessary to connect the semiconductor device to the switching mechanism.
また、一の局面による半導体装置では、上記のように、第1導電型の第1半導体層と、第1半導体層上に配置された第2導電型の第2半導体層とを設けることによって、pnpn構造やnpnp構造が形成されないように構成することができるので、IGBT(Insurated Gate Bipolar Transistor)のようにpnpトランジスタとnpnトランジスタとを組み合わせたサイリスタが形成されるのを防止することができる。これにより、ラッチアップが発生するのを防止することができるので、より大きな電流を流すことが可能なIGBTとして用いることができる。 In the semiconductor device according to one aspect, as described above, by providing the first conductive type first semiconductor layer and the second conductive type second semiconductor layer disposed on the first semiconductor layer, Since the pnpn structure and the npnp structure can be formed, it is possible to prevent the formation of a thyristor in which a pnp transistor and an npn transistor are combined like an IGBT (Insulated Gate Bipolar Transistor). As a result, the occurrence of latch-up can be prevented, so that it can be used as an IGBT capable of flowing a larger current.
上記一の局面による半導体装置において、好ましくは、埋め込み電極が第1の電位である場合に、トレンチから隣接するトレンチにわたって空乏層が形成されることにより、チャネルを流れる電流が遮断され、埋め込み電極が第2の電位である場合に、隣接するトレンチ間の少なくとも一部の領域において、空乏層が形成されないことにより、チャネルを介して電流が流れるように構成することによって、埋め込み電極に第1の電位または第2の電位を印加することにより、容易に、隣接するトレンチ間のチャネルを、オフ状態(チャネルを流れる電流が遮断される状態)、または、オン状態(チャネルを介して電流が流れる状態)に制御することができる。 In the semiconductor device according to the above aspect, preferably, when the buried electrode is at the first potential, a depletion layer is formed from the trench to the adjacent trench, whereby the current flowing through the channel is interrupted, and the buried electrode is In the case of the second potential, the depletion layer is not formed in at least a part of the region between the adjacent trenches, so that a current flows through the channel, whereby the first potential is applied to the buried electrode. Alternatively, by applying the second potential, the channel between adjacent trenches can be easily turned off (the current flowing through the channel is blocked) or turned on (the current flows through the channel). Can be controlled.
上記埋め込み電極が第1の電位である場合にチャネルを流れる電流が遮断され、埋め込み電極が第2の電位である場合にチャネルを介して電流が流れる半導体装置において、好ましくは、第2半導体層がn型の半導体層である場合、第2の電位は第1の電位よりも高く、第2半導体層がp型の半導体層である場合、第2の電位は第1の電位よりも低い。このように構成すれば、埋め込み電極が第1の電位である場合に、容易に、トレンチから隣接するトレンチにわたって空乏層を形成して、隣接するトレンチ間のチャネルをオフ状態(チャネルを流れる電流が遮断される状態)にすることができるとともに、埋め込み電極が第2の電位である場合に、容易に、隣接するトレンチ間の少なくとも一部の領域において、空乏層を形成せずにチャネルをオン状態(チャネルを介して電流が流れる状態)にすることができる。 In the semiconductor device in which the current flowing through the channel is interrupted when the embedded electrode is at the first potential and the current flows through the channel when the embedded electrode is at the second potential, the second semiconductor layer is preferably In the case of an n-type semiconductor layer, the second potential is higher than the first potential, and in the case where the second semiconductor layer is a p-type semiconductor layer, the second potential is lower than the first potential. With this configuration, when the buried electrode is at the first potential, a depletion layer is easily formed from the trench to the adjacent trench, and the channel between the adjacent trenches is turned off (the current flowing through the channel is reduced). When the buried electrode is at the second potential, the channel is easily turned on without forming a depletion layer in at least a part of the region between adjacent trenches. (A state in which current flows through the channel).
上記埋め込み電極が第1の電位である場合にチャネルを流れる電流が遮断され、埋め込み電極が第2の電位である場合にチャネルを介して電流が流れる半導体装置において、好ましくは、埋め込み電極が第1の電位である場合に、空乏層は、複数のトレンチの周囲にそれぞれ形成されるとともに、隣接するトレンチ間の各領域を塞ぐように互いに連結された状態になる。このように構成すれば、埋め込み電極が第1の電位である場合に、容易に、トレンチから隣接するトレンチにわたって空乏層を形成することができる。これにより、埋め込み電極を第1の電位にすることにより、容易に、チャネルをオフ状態(チャネルを流れる電流が遮断される状態)にすることができる。 In the semiconductor device in which the current flowing through the channel is interrupted when the embedded electrode is at the first potential and the current flows through the channel when the embedded electrode is at the second potential, the embedded electrode is preferably the first potential. In this case, the depletion layer is formed around each of the plurality of trenches and is connected to each other so as to block each region between adjacent trenches. If comprised in this way, when a buried electrode is a 1st electric potential, a depletion layer can be easily formed from a trench to an adjacent trench. Thus, by setting the buried electrode to the first potential, the channel can be easily turned off (a state in which the current flowing through the channel is blocked).
上記一の局面による半導体装置において、好ましくは、トレンチは、第1半導体層に達することなく、第2半導体層に形成されている。このように構成すれば、トレンチの深さが大きくなりすぎるのを抑制することができるので、容易に、第2半導体層にトレンチを形成することができる。 In the semiconductor device according to the above aspect, the trench is preferably formed in the second semiconductor layer without reaching the first semiconductor layer. If comprised in this way, since it can suppress that the depth of a trench becomes large too much, a trench can be easily formed in a 2nd semiconductor layer.
上記一の局面による半導体装置において、好ましくは、第2半導体層上に配置された配線層をさらに備え、第2半導体層の配線層側には、第2半導体層の第1半導体層側の部分よりも高い不純物濃度を有する高濃度不純物領域が形成されている。このように構成すれば、第2半導体層を配線層に容易にオーミック接触させることができるので、容易にオン抵抗をより小さくすることができる。 The semiconductor device according to the above aspect preferably further includes a wiring layer disposed on the second semiconductor layer, and a portion of the second semiconductor layer on the first semiconductor layer side is provided on the wiring layer side of the second semiconductor layer. A high concentration impurity region having a higher impurity concentration is formed. With this configuration, the second semiconductor layer can be easily brought into ohmic contact with the wiring layer, so that the on-resistance can be easily reduced.
上記一の局面による半導体装置において、複数のトレンチの各々の周囲に形成される全ての空乏層で隣接するトレンチ間の各領域が塞がれることによりチャネルが遮断される一方、複数のトレンチの各々の周囲に形成された全ての空乏層が消滅することによりチャネルが開くように構成してもよい。 In the semiconductor device according to the above aspect, the channel is blocked by blocking each region between adjacent trenches with all the depletion layers formed around each of the plurality of trenches, while each of the plurality of trenches is blocked. The channel may be opened when all the depletion layers formed around the substrate disappear.
上記一の局面による半導体装置において、複数の埋め込み電極は、互いに別個に電圧が印加される第1埋め込み電極および第2埋め込み電極の2種類に分けられており、複数のトレンチのうちの全てのトレンチの周囲に形成される空乏層で隣接するトレンチ間の各領域が塞がれることによりチャネルが遮断される一方、複数のトレンチのうちの第1埋め込み電極が埋め込まれたトレンチの周囲に形成された空乏層が消滅することによりチャネルが開くように構成してもよい。 In the semiconductor device according to the above aspect, the plurality of embedded electrodes are divided into two types, a first embedded electrode and a second embedded electrode to which a voltage is separately applied, and all of the plurality of trenches The channel is cut off by blocking each region between adjacent trenches with a depletion layer formed around the trench, while the first buried electrode of the plurality of trenches is formed around the buried trench. The channel may be opened when the depletion layer disappears.
この場合、第2埋め込み電極は、トレンチの内部において、第2半導体層に対してショットキー接触していてもよい。 In this case, the second buried electrode may be in Schottky contact with the second semiconductor layer inside the trench.
上記一の局面による半導体装置において、第2半導体層の隣接するトレンチ間の各領域に形成され、トレンチに対して所定の間隔を隔てて配置された第1導電型の拡散層をさらに備え、トレンチおよび拡散層の各々の周囲に形成される空乏層で隣接するトレンチ間の各領域が塞がれることによりチャネルが遮断される一方、トレンチの周囲に形成された空乏層が消滅することによりチャネルが開くように構成してもよい。 The semiconductor device according to the first aspect further includes a first conductivity type diffusion layer formed in each region between adjacent trenches of the second semiconductor layer and disposed at a predetermined interval with respect to the trench. The channel is blocked by blocking each region between adjacent trenches with a depletion layer formed around each of the diffusion layers, while the channel is formed by the disappearance of the depletion layer formed around the trench. You may comprise so that it may open.
以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を容易に得ることができる。 As described above, according to the present invention, it is possible to easily obtain a semiconductor device based on a new operation principle capable of greatly reducing the on-resistance.
(第1実施形態) (First embodiment)
図1は、本発明の第1実施形態による半導体装置の構造を示した断面図である。図2は、図1に示した第1実施形態による半導体装置の半導体層に空乏層が形成された状態を示した断面図である。図3および図4は、図1に示した第1実施形態による半導体装置の等価回路を示した図である。図1〜図4を参照して、本発明の第1実施形態による半導体装置1の構造について説明する。
FIG. 1 is a cross-sectional view illustrating the structure of a semiconductor device according to a first embodiment of the present invention. FIG. 2 is a cross-sectional view showing a state where a depletion layer is formed in the semiconductor layer of the semiconductor device according to the first embodiment shown in FIG. 3 and 4 are diagrams showing an equivalent circuit of the semiconductor device according to the first embodiment shown in FIG. The structure of the
本発明の第1実施形態による半導体装置1は、図1に示すように、p+型の半導体からなるシリコン基板2と、シリコン基板2の上面(主表面)上に配置され、複数のトレンチ3aを有するn型のシリコンからなる半導体層3と、半導体層3の複数のトレンチ3aの各々の内面上に絶縁膜4を介して配置された複数の埋め込み電極5と、半導体層3および絶縁膜4(埋め込み電極5)の上面上に配置された金属層からなる電極層6と、シリコン基板2の下面上に配置された金属層からなる電極層7とを備えている。なお、シリコン基板2は、本発明の「第1半導体層」の一例であり、半導体層3は、本発明の「第2半導体層」の一例である。また、電極層6は、本発明の「配線層」の一例である。また、p型(p+型)は、本発明の「第1導電型」の一例であり、n型(n+型、n-型)は、本発明の「第2導電型」の一例である。
As shown in FIG. 1, the
ここで、第1実施形態では、p+型のシリコン基板2とn型の半導体層3とは、PN接合されており、シリコン基板2および半導体層3によって、PNダイオードが構成されている。
Here, in the first embodiment, the p +
シリコン基板2は、ドーズ量が約1×1017cm-3〜約1×1020cm-3になるように、B(ボロン)などのp型不純物が高濃度でドープされている。これにより、シリコン基板2の下面は、電極層7にオーミック接触されている。
The
半導体層3は、約2μm〜約10μmの厚みを有する。また、半導体層3の隣接するトレンチ3a間の各領域は、チャネル10として機能する。また、半導体層3は、n-層3bと、n-層3b上に配置されたn層3cと、n層3c上の全面に配置されたn+層3dとを含んでいる。
The
また、第1実施形態では、n+層3dは、n-層3bおよびn層3cよりも高い不純物濃度を有する。これにより、n+層3dは、電極層6とオーミック接触されている。具体的には、n-層3b、n層3cおよびn+層3dには、それぞれ、ドーズ量が約1×1014cm-3〜約1×1018cm-3、約5×1015cm-3〜約1×1017cm-3および約1×1019cm-3〜約1×1020cm-3になるように、P(リン)などのn型不純物がドープされている。なお、n+層3dは、本発明の「高濃度不純物領域」の一例である。
In the first embodiment, the n + layer 3d has a higher impurity concentration than the n − layer 3b and the
また、第1実施形態では、半導体層3のトレンチ3aは、A方向に約0.4μm〜約2μmピッチで複数形成されている。また、複数のトレンチ3aは、互いにA方向に約0.05μm〜約0.2μmの間隔を隔てて配置されている。また、トレンチ3aは、約1μm〜約12μmの深さを有するとともに、半導体層3(n+層3d)の上面からn+層3dおよびn層3cを貫通してn-層3bに達するように形成されている。すなわち、トレンチ3aは、シリコン基板2に達しないように、半導体層3に形成されている。なお、トレンチ3aは、半導体層3を貫通してシリコン基板2に達するように形成されていてもよい。
In the first embodiment, a plurality of
絶縁膜4は、SiO2などにより構成されている。また、絶縁膜4は、トレンチ3aの内面上を覆うように配置されたシリコン酸化膜4aと、埋め込み電極5上を覆うようにトレンチ3aの上端部近傍まで埋め込まれた層間絶縁膜4bとから構成されている。このシリコン酸化膜4aは、半導体層3を熱処理することにより、約10nm〜約100nmの厚みに形成されている。また、層間絶縁膜4bは、半導体層3のn+層3dと略同じ、または、それ以上の厚みを有する。
The insulating
埋め込み電極5は、ポリシリコンにより構成されている。また、埋め込み電極5の下面は、半導体層3のn層3cの下面と略同じ、または、それより下側に配置されている。
The embedded
電極層6は、Alなどにより構成されており、半導体層3のn+層3dとオーミック接触されている。
The
電極層7は、金属多層膜により構成されており、シリコン基板2にオーミック接触されている。
The
ここで、第1実施形態では、埋め込み電極5に負電位を印加した場合、図2に示すように、全てのトレンチ3a(埋め込み電極5)の周囲に、多数キャリア(電子)が減少している空乏層11が形成される。この空乏層11は、隣接する空乏層11同士が、隣接するトレンチ3a(埋め込み電極5)間の各領域を塞ぐように互いに重なり合って連結されることにより、トレンチ3a(埋め込み電極5)から隣接するトレンチ3a(埋め込み電極5)にわたって形成される。このとき、隣接するトレンチ3a(埋め込み電極5)間のチャネル10は、空乏層11に塞がれてオフ状態(チャネル10を流れる電流が遮断される状態)となる。したがって、電極層6(半導体層3のn+層3d)に負電位が印加されるとともに、電極層7(シリコン基板2)に正電位が印加された場合(PNダイオードに順方向電圧が印加された場合)にも、電極層6および電極層7間には電流が流れない。すわなち、PNダイオードには電流が流れない。
Here, in the first embodiment, when a negative potential is applied to the buried
また、第1実施形態では、埋め込み電極5に正電位を印加した場合、図1に示すように、全てのトレンチ3a(埋め込み電極5)の周囲には、空乏層11(図2参照)が形成されない。すなわち、トレンチ3aの周囲に形成された空乏層11は消滅する。このとき、第1実施形態では、隣接するトレンチ3a(埋め込み電極5)間の全ての領域において、チャネル10がオン状態(チャネル10を介して電流が流れる状態)となる。したがって、電極層6(半導体層3のn+層3d)に負電位が印加されるとともに、電極層7(シリコン基板2)に正電位が印加された場合(PNダイオードに順方向電圧が印加された場合)に、電極層6および電極層7間に電流が流れる。すわなち、PNダイオードに電流が流れる。
In the first embodiment, when a positive potential is applied to the buried
このように、第1実施形態では、埋め込み電極5に対する印加電圧(電位)に応じて、トレンチ3a(埋め込み電極5)の周囲に形成される空乏層11の形成状態が変化する。
Thus, in the first embodiment, the formation state of the
第1実施形態では、半導体層3のn-層3bをドレイン(D)、半導体層3のn+層3d(電極層6)をソース(S)、埋め込み電極5をゲート(G)とすれば、半導体装置1は、図3に示すように、PNダイオードにスイッチング機構(n-層3b、n+層3dおよび埋め込み電極5からなるトランジスタ)が接続された回路が形成されているとみなすことが可能である。すなわち、半導体装置1は、スイッチング機能を有するPNダイオードとして用いることが可能である。
In the first embodiment, if the n − layer 3b of the
その一方、第1実施形態では、シリコン基板2(電極層7)をコレクタ(C)、半導体層3のn-層3bをドレイン(D)およびベース(B)、半導体層3のn+層3d(電極層6)をソース(S)およびエミッタ(E)、埋め込み電極5をゲート(G)とすれば、半導体装置1は、図4に示すように、IGBTと等価な回路が形成されているとみなすことも可能である。すなわち、半導体装置1は、IGBTとして用いることが可能である。
On the other hand, in the first embodiment, the silicon substrate 2 (electrode layer 7) is the collector (C), the n − layer 3b of the
第1実施形態では、上記のように、埋め込み電極5が負電位である場合に、トレンチ3aから隣接するトレンチ3aにわたって空乏層11が形成されることにより、チャネル10がオフ状態(チャネル10を流れる電流が遮断される状態)となり、埋め込み電極5が正電位である場合に、隣接するトレンチ3a間の全ての領域において、空乏層11が形成されないことにより、チャネル10がオン状態(チャネル10を介して電流が流れる状態)となるように構成することによって、埋め込み電極5に負電位または正電位を印加することにより、隣接するトレンチ3a間のチャネル10を、オフ状態、または、オン状態に制御することができる。すなわち、半導体装置1にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣接するトレンチ3a間の各領域の空乏層11が形成されていない領域の全てをチャネル10として機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来の半導体装置(MOSFET)と比べて、チャネル10を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、従来の半導体装置と比べて、オン抵抗を大幅に低減することができる。
In the first embodiment, as described above, when the buried
また、第1実施形態では、シリコン基板2および半導体層3によりPNダイオードを形成することによって、シリコン基板2および半導体層3により構成されるPNダイオードに順方向電圧が印加された場合において、上記したスイッチング機能により、電流を流さず、または、流すように、PNダイオードを制御することができる。これにより、シリコン基板2(電極層7)および半導体層3(電極層6)に印加される電位に関わらず、埋め込み電極5に正電位または負電位を印加することにより、PNダイオードのオン/オフを制御することができる。その結果、PNダイオードのオン/オフを制御するためのスイッチング機構を別途設けるとともに、半導体装置1をスイッチング機構に接続する必要がないので、装置全体が大型化するのを抑制することができる。
In the first embodiment, the PN diode is formed by the
また、第1実施形態では、p+型のシリコン基板2と、シリコン基板2上に配置されたn型の半導体層3とを設け、pnpn構造やnpnp構造が形成されないように構成することによって、IGBTのようにpnpトランジスタとnpnトランジスタとを組み合わせたサイリスタが形成されるのを防止することができる。これにより、ラッチアップが発生するのを防止することができるので、より大きな電流を流すことが可能なIGBTとして用いることができる。
In the first embodiment, the p +
また、第1実施形態では、n層3c上の全面にn+層3dを形成するとともに、n層3cおよびn+層3dのうちのn+層3dのみを電極層6に接触させることによって、従来の半導体装置に比べて、トレンチ3aのピッチ(約0.4μm〜約2μm)を小さくすることができる。これにより、所定領域内におけるチャネル10の数を増やすとともに、チャネル10の面積を大きくすることができるので、オン抵抗をより低減することができる。
In the first embodiment, by so as to form an n + layer 3d on the entire surface of the
また、第1実施形態では、埋め込み電極5が負電位である場合に、空乏層11を、複数のトレンチ3aの周囲にそれぞれ形成するとともに、隣接するトレンチ3a間の各領域を塞ぐように互いに連結された状態になるように構成することによって、埋め込み電極5が負電位である場合に、容易に、トレンチ3aから隣接するトレンチ3aにわたって空乏層11を形成することができる。これにより、埋め込み電極5を負電位にすることにより、容易に、チャネル10をオフ状態(チャネル10を流れる電流が遮断される状態)にすることができる。
In the first embodiment, when the buried
また、第1実施形態では、トレンチ3aを、シリコン基板2に達しないように、半導体層3に形成することによって、トレンチ3aの深さが大きくなりすぎるのを抑制することができるので、容易に、半導体層3にトレンチ3aを形成することができる。
In the first embodiment, since the
また、第1実施形態では、半導体層3の電極層6側(上側)に、半導体層3のn-層3bおよびn層3cよりも高い不純物濃度を有するn+層3dを形成することによって、半導体層3(n+層3d)を電極層6に容易にオーミック接触させることができるので、容易にオン抵抗をより小さくすることができる。
In the first embodiment, the n + layer 3d having an impurity concentration higher than that of the n − layer 3b and the
(第2実施形態) (Second Embodiment)
図5は、本発明の第2実施形態による半導体装置の構造を示した断面図である。図6は、図5に示した第2実施形態による半導体装置のチャネルが遮断された状態を示した断面図である。図5および図6を参照して、この第2実施形態では、上記第1実施形態と異なり、複数のトレンチ3aに埋め込み電極5と、埋め込み電極5とは別個に電圧が印加される埋め込み電極5aとが埋め込まれている場合について説明する。
FIG. 5 is a sectional view showing the structure of a semiconductor device according to the second embodiment of the present invention. FIG. 6 is a cross-sectional view illustrating a state where the channel of the semiconductor device according to the second embodiment illustrated in FIG. 5 is blocked. 5 and 6, in the second embodiment, unlike the first embodiment, the embedded
本発明の第2実施形態による半導体装置21は、図5に示すように、複数のトレンチ3aの内部には、埋め込み電極5および5aが交互に埋め込まれている。この埋め込み電極5および5aは、互いに別個に電圧が印加されるように構成されている。なお、埋め込み電極5は、本発明の「第1埋め込み電極」の一例であり、埋め込み電極5aは、本発明の「第2埋め込み電極」の一例である。
As shown in FIG. 5, in the
また、第2実施形態では、埋め込み電極5および5aに負電位を印加した場合、図6に示すように、全てのトレンチ3a(埋め込み電極5および5a)の周囲に、多数キャリア(電子)が減少している空乏層11が形成される。この空乏層11は、隣接する空乏層11同士が、隣接するトレンチ3a(埋め込み電極5および5a)間の各領域を塞ぐように互いに重なり合って連結されることにより、トレンチ3a(埋め込み電極5および5a)から隣接するトレンチ3a(埋め込み電極5および5a)にわたって形成される。このとき、隣接するトレンチ3a(埋め込み電極5および5a)間のチャネル10は、空乏層11に塞がれてオフ状態(チャネル10を流れる電流が遮断される状態)となる。したがって、電極層6(半導体層3のn+層3d)に負電位が印加されるとともに、電極層7(シリコン基板2)に正電位が印加された場合(PNダイオードに順方向電圧が印加された場合)にも、電極層6および電極層7間には電流が流れない。すわなち、PNダイオードには電流が流れない。
In the second embodiment, when a negative potential is applied to the embedded
また、第2実施形態では、埋め込み電極5に正電位を印加するとともに、埋め込み電極5aに負電位を印加した場合、図5に示すように、埋め込み電極5が埋め込まれたトレンチ3aの周囲には、空乏層11が形成されない一方、埋め込み電極5aが埋め込まれたトレンチ3aの周囲には、空乏層11が形成される。このとき、第2実施形態では、隣接するトレンチ3a(埋め込み電極5および5a)間の領域において、空乏層11が存在しない領域が形成されるので、チャネル10がオン状態(チャネル10を介して電流が流れる状態)となる。したがって、電極層6(半導体層3のn+層3d)に負電位が印加されるとともに、電極層7(シリコン基板2)に正電位が印加された場合(PNダイオードに順方向電圧が印加された場合)に、電極層6および電極層7間に電流が流れる。すわなち、PNダイオードに電流が流れる。
In the second embodiment, when a positive potential is applied to the embedded
なお、第2実施形態のその他の構造は、上記第1実施形態と同様である。 The remaining structure of the second embodiment is the same as that of the first embodiment.
また、第2実施形態の効果は、上記第1実施形態と同様である。 The effect of the second embodiment is the same as that of the first embodiment.
(第3実施形態) (Third embodiment)
図7は、本発明の第3実施形態による半導体装置の構造を示した断面図である。図8は、図7に示した第3実施形態による半導体装置のチャネルが遮断された状態を示した断面図である。図7および図8を参照して、この第3実施形態では、上記第1実施形態と異なり、隣接するトレンチ3a間にp+型拡散層45が形成されている場合について説明する。
FIG. 7 is a sectional view showing the structure of a semiconductor device according to the third embodiment of the present invention. FIG. 8 is a cross-sectional view illustrating a state where the channel of the semiconductor device according to the third embodiment illustrated in FIG. 7 is blocked. With reference to FIGS. 7 and 8, in the third embodiment, unlike the first embodiment, a case where a p + -
本発明の第3実施形態による半導体装置41は、図7に示すように、半導体層3に、複数のトレンチ3aに加えて、p型不純物が高濃度で導入されたp+型拡散層45がさらに設けられている。このp+型拡散層45は、隣接するトレンチ3a間の各領域に、トレンチ3aに対して所定の間隔を隔てて配置されている。また、p+型拡散層45には、電極層6および7や埋め込み電極5に印加される電位にかかわらず、周囲に空乏層11が形成されている。また、p+型拡散層45は、電極層6に対してオーミック接触している。なお、p+型拡散層45は、本発明の「拡散層」の一例である。
As shown in FIG. 7, the
また、第3実施形態では、埋め込み電極5に負電位を印加した場合、図8に示すように、全てのトレンチ3a(埋め込み電極5)の周囲に、多数キャリア(電子)が減少している空乏層11が形成される。このとき、p+型拡散層45の周囲にも、空乏層11が形成されている。これにより、空乏層11は、隣接する空乏層11同士が、隣接するトレンチ3a(埋め込み電極5)間の各領域を塞ぐように互いに重なり合って連結されることにより、トレンチ3a(埋め込み電極5)から隣接するトレンチ3a(埋め込み電極5)にわたって形成される。このとき、隣接するトレンチ3a(埋め込み電極5)間のチャネル10は、空乏層11に塞がれてオフ状態(チャネル10を流れる電流が遮断される状態)となる。したがって、電極層6(半導体層3のn+層3d)に負電位が印加されるとともに、電極層7(シリコン基板2)に正電位が印加された場合(PNダイオードに順方向電圧が印加された場合)にも、電極層6および電極層7間には電流が流れない。すわなち、PNダイオードには電流が流れない。
Further, in the third embodiment, when a negative potential is applied to the buried
また、第3実施形態では、埋め込み電極5に正電位を印加した場合、図7に示すように、埋め込み電極5が埋め込まれたトレンチ3aの周囲には、空乏層11が形成されない。その一方、p+型拡散層45の周囲には、空乏層11が形成されている。このとき、第3実施形態では、隣接するトレンチ3a(埋め込み電極5)間の領域において、空乏層11が存在しない領域が形成されるので、チャネル10がオン状態(チャネル10を介して電流が流れる状態)となる。したがって、電極層6(半導体層3のn+層3d)に負電位が印加されるとともに、電極層7(シリコン基板2)に正電位が印加された場合(PNダイオードに順方向電圧が印加された場合)に、電極層6および電極層7間に電流が流れる。すわなち、PNダイオードに電流が流れる。
In the third embodiment, when a positive potential is applied to the buried
なお、第3実施形態のその他の構造は、上記第1実施形態と同様である。 The remaining structure of the third embodiment is similar to that of the aforementioned first embodiment.
また、第3実施形態の効果は、上記第1実施形態と同様である。 The effects of the third embodiment are the same as those of the first embodiment.
(第4実施形態) (Fourth embodiment)
図9は、本発明の第4実施形態による半導体装置の構造を示した断面図である。図10は、図9に示した第4実施形態による半導体装置のチャネルが遮断された状態を示した断面図である。図9および図10を参照して、この第4実施形態では、上記第1実施形態と異なり、複数のトレンチ3a内に、埋め込み電極5と電極層66の一部とが埋め込まれている場合について説明する。
FIG. 9 is a sectional view showing the structure of a semiconductor device according to the fourth embodiment of the present invention. FIG. 10 is a cross-sectional view illustrating a state where the channel of the semiconductor device according to the fourth embodiment illustrated in FIG. 9 is blocked. Referring to FIGS. 9 and 10, in the fourth embodiment, unlike the first embodiment, a case where embedded
本発明の第4実施形態による半導体装置61では、図9に示すように、半導体層3の上面上に配置された電極層66の埋め込み部66aが、複数のトレンチ3aのうちの一部のトレンチ3aの内部に配置されている。この埋め込み部66aは、複数のトレンチ3aの内部に、埋め込み電極5と交互に埋め込まれている。また、埋め込み部66aは、トレンチ3aの内部において、半導体層3に対してショットキー接触している。なお、電極層66は、本発明の「配線層」の一例である。また、埋め込み電極5は、本発明の「第1埋め込み電極」の一例あり、埋め込み部66aは、本発明の「第2埋め込み電極」の一例である。
In the
また、埋め込み部66aが埋め込まれているトレンチ3aの内部には、絶縁膜4は配置されていない。
In addition, the insulating
また、第4実施形態では、埋め込み電極5に負電位を印加するとともに、電極層66(埋め込み部66a)に負電位を印加した場合、図10に示すように、全てのトレンチ3a(埋め込み電極5および埋め込み部66a)の周囲に、多数キャリア(電子)が減少している空乏層11が形成される。このとき、空乏層11は、隣接する空乏層11同士が、隣接するトレンチ3a間の各領域を塞ぐように互いに重なり合って連結されることにより、トレンチ3aから隣接するトレンチ3aにわたって形成される。このとき、隣接するトレンチ3a間のチャネル10は、空乏層11に塞がれてオフ状態(チャネル10を流れる電流が遮断される状態)となる。したがって、電極層66(半導体層3のn+層3d)に負電位が印加されるとともに、電極層7(シリコン基板2)に正電位が印加された場合(PNダイオードに順方向電圧が印加された場合)にも、電極層66および電極層7間には電流が流れない。すわなち、PNダイオードには電流が流れない。
Further, in the fourth embodiment, when a negative potential is applied to the embedded
また、第4実施形態では、埋め込み電極5に正電位を印加するとともに、電極層66(埋め込み部66a)に負電位を印加した場合、図9に示すように、埋め込み電極5が埋め込まれたトレンチ3aの周囲には、空乏層11が形成されない。その一方、埋め込み部66aが埋め込まれたトレンチ3aの周囲には、空乏層11が形成されている。このとき、第4実施形態では、隣接するトレンチ3a間の領域において、空乏層11が存在しない領域が形成されるので、チャネル10がオン状態(チャネル10を介して電流が流れる状態)となる。したがって、電極層66(半導体層3のn+層3d)に負電位が印加されるとともに、電極層7(シリコン基板2)に正電位が印加された場合(PNダイオードに順方向電圧が印加された場合)に、電極層66および電極層7間に電流が流れる。すわなち、PNダイオードに電流が流れる。
In the fourth embodiment, when a positive potential is applied to the embedded
なお、第4実施形態のその他の構造は、上記第1実施形態と同様である。 The remaining structure of the fourth embodiment is similar to that of the aforementioned first embodiment.
また、第4実施形態の効果は、上記第1実施形態と同様である。 The effect of the fourth embodiment is the same as that of the first embodiment.
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.
たとえば、上記実施形態では、第1導電型の第1半導体層としてp型(p+型)のシリコン基板を用いるとともに、第2導電型の第2半導体層としてn型の半導体層を用いた例について示したが、本発明はこれに限らず、第1導電型の第1半導体層としてn型のシリコン基板を用いるとともに、第2導電型の第2半導体層としてp型の半導体層を用いてもよい。 For example, in the above-described embodiment, a p-type (p + -type) silicon substrate is used as the first conductive type first semiconductor layer, and an n-type semiconductor layer is used as the second conductive type second semiconductor layer. Although the present invention is not limited to this, an n-type silicon substrate is used as the first semiconductor layer of the first conductivity type, and a p-type semiconductor layer is used as the second semiconductor layer of the second conductivity type. Also good.
また、上記実施形態では、第1の電位として負電位を用いるとともに、第2の電位として正電位を用いた例について示したが、本発明はこれに限らず、第1の電位がしきい値電圧よりも低く、第2の電位がしきい値電圧よりも高ければ、第1の電位および第2の電位が共に正電位または負電位であってもよい。 In the above embodiment, an example in which a negative potential is used as the first potential and a positive potential is used as the second potential has been described. However, the present invention is not limited thereto, and the first potential is a threshold value. If the second potential is lower than the voltage and the second potential is higher than the threshold voltage, both the first potential and the second potential may be a positive potential or a negative potential.
また、上記実施形態では、埋め込み電極として、ポリシリコンを用いた例について示したが、本発明はこれに限らず、埋め込み電極として、金属などの他の材料を用いてもよい。 In the above-described embodiment, an example in which polysilicon is used as the buried electrode has been described. However, the present invention is not limited to this, and other materials such as metal may be used as the buried electrode.
1 半導体装置
2 シリコン基板(第1半導体層)
3 半導体層(第2半導体層)
3a トレンチ
3d n+層(高濃度不純物領域)
4 絶縁膜
5 埋め込み電極(第1埋め込み電極)
5a 埋め込み電極(第2埋め込み電極)
6、66 電極層(配線層)
10 チャネル
11 空乏層
45 p+型拡散層(拡散層)
66a 埋め込み部(第2埋め込み電極)
DESCRIPTION OF
3 Semiconductor layer (second semiconductor layer)
4 Insulating
5a Embedded electrode (second embedded electrode)
6, 66 Electrode layer (wiring layer)
10
66a Embedded portion (second embedded electrode)
Claims (10)
前記第1半導体層上に配置され、複数のトレンチを有する第2導電型の第2半導体層と、
前記第2半導体層の複数のトレンチの各々に埋め込まれた複数の埋め込み電極とを備え、
前記第1半導体層および前記第2半導体層により、PNダイオードが形成されており、
前記第2半導体層は、前記第1半導体層上に配置される第1層と、前記第1層上に配置され前記第1層よりも高い不純物濃度を有する第2層と、前記第2層上に配置され前記第2層よりも高い不純物濃度を有する高濃度不純物領域である第3層と、を含み、
前記複数のトレンチは、前記第3層および前記第2層を貫通するように形成され、
隣接する前記トレンチ間の各領域がチャネルとなり、かつ、前記トレンチの周囲に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記チャネルが遮断される一方、前記トレンチの周囲に形成された空乏層の少なくとも一部が消滅することにより前記チャネルが開くように構成されており、
前記チャネルの幅は、前記第2層の幅および前記第3層の幅と同じ大きさであることを特徴とする半導体装置。 A first semiconductor layer of a first conductivity type;
A second semiconductor layer of a second conductivity type disposed on the first semiconductor layer and having a plurality of trenches;
A plurality of embedded electrodes embedded in each of the plurality of trenches of the second semiconductor layer,
A PN diode is formed by the first semiconductor layer and the second semiconductor layer,
The second semiconductor layer includes a first layer disposed on the first semiconductor layer, a second layer disposed on the first layer and having a higher impurity concentration than the first layer, and the second layer. A third layer which is a high concentration impurity region disposed on and having a higher impurity concentration than the second layer,
The plurality of trenches are formed to penetrate the third layer and the second layer,
Each region between the adjacent trenches becomes a channel, and each channel between the adjacent trenches is blocked by a depletion layer formed around the trench, thereby blocking the channel. The channel is configured to open when at least a part of the depletion layer formed in the periphery disappears ,
The width of the channel is the same as the width of the second layer and the width of the third layer .
前記埋め込み電極が第2の電位である場合に、前記隣接するトレンチ間の少なくとも一部の領域において、前記空乏層が形成されないことにより、前記チャネルを介して電流が流れることを特徴とする請求項1に記載の半導体装置。 When the buried electrode is at a first potential, a depletion layer is formed from the trench to the adjacent trench, thereby interrupting a current flowing through the channel.
The current flows through the channel because the depletion layer is not formed in at least a part of the region between the adjacent trenches when the buried electrode is at the second potential. 2. The semiconductor device according to 1.
前記第2半導体層がp型の半導体層である場合、前記第2の電位は前記第1の電位よりも低いことを特徴とする請求項2に記載の半導体装置。 When the second semiconductor layer is an n-type semiconductor layer, the second potential is higher than the first potential,
3. The semiconductor device according to claim 2, wherein when the second semiconductor layer is a p-type semiconductor layer, the second potential is lower than the first potential.
前記複数のトレンチのうちの全てのトレンチの周囲に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記チャネルが遮断される一方、前記複数のトレンチのうちの前記第1埋め込み電極が埋め込まれたトレンチの周囲に形成された空乏層が消滅することにより前記チャネルが開くように構成されていることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。 The plurality of embedded electrodes are divided into two types, a first embedded electrode and a second embedded electrode to which a voltage is applied separately from each other,
The channel is blocked by blocking each region between the adjacent trenches with a depletion layer formed around all of the plurality of trenches, while the first of the plurality of trenches is blocked. 7. The semiconductor according to claim 1, wherein the channel is opened when a depletion layer formed around a trench in which one embedded electrode is embedded disappears. 8. apparatus.
前記トレンチおよび前記拡散層の各々の周囲に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記チャネルが遮断される一方、前記トレンチの周囲に形成された空乏層が消滅することにより前記チャネルが開くように構成されていることを特徴とする請求項1〜6のいずれかに記載の半導体装置。 A diffusion layer of the first conductivity type formed in each region between the adjacent trenches of the second semiconductor layer and disposed at a predetermined interval with respect to the trench;
The depletion layer formed around each of the trench and the diffusion layer blocks the channel by closing each region between the adjacent trenches, while the depletion layer formed around the trench The semiconductor device according to claim 1, wherein the channel is configured to be opened when the channel disappears.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007160245A JP5230970B2 (en) | 2007-06-18 | 2007-06-18 | Semiconductor device |
US12/665,538 US8766317B2 (en) | 2007-06-18 | 2008-06-17 | Semiconductor device |
PCT/JP2008/061019 WO2008156070A1 (en) | 2007-06-18 | 2008-06-17 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007160245A JP5230970B2 (en) | 2007-06-18 | 2007-06-18 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008311574A JP2008311574A (en) | 2008-12-25 |
JP5230970B2 true JP5230970B2 (en) | 2013-07-10 |
Family
ID=40238898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007160245A Active JP5230970B2 (en) | 2007-06-18 | 2007-06-18 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5230970B2 (en) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55108768A (en) * | 1979-02-13 | 1980-08-21 | Semiconductor Res Found | Electrostatic induction thyristor |
JPS57172765A (en) * | 1981-04-17 | 1982-10-23 | Semiconductor Res Found | Electrostatic induction thyristor |
EP0339962A3 (en) * | 1988-04-27 | 1990-09-26 | General Electric Company | Field effect semiconductor device |
JP2606404B2 (en) * | 1990-04-06 | 1997-05-07 | 日産自動車株式会社 | Semiconductor device |
JP3319228B2 (en) * | 1994-12-09 | 2002-08-26 | 富士電機株式会社 | Vertical semiconductor device and method of manufacturing the same |
JP3575331B2 (en) * | 1999-05-17 | 2004-10-13 | 日産自動車株式会社 | Field effect transistor |
JP2001168333A (en) * | 1999-09-30 | 2001-06-22 | Toshiba Corp | Semiconductor device equipped with trench gate |
-
2007
- 2007-06-18 JP JP2007160245A patent/JP5230970B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008311574A (en) | 2008-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9419127B2 (en) | Semiconductor device including switching devices in an epitaxial layer | |
JP5449094B2 (en) | Semiconductor device | |
JP6728953B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5720805B2 (en) | Insulated gate semiconductor device and manufacturing method thereof | |
JP2019165206A (en) | Insulated gate semiconductor device and method for manufacturing the same | |
JP2013201360A (en) | Semiconductor device | |
JP5687582B2 (en) | Semiconductor device and manufacturing method thereof | |
US8766317B2 (en) | Semiconductor device | |
JP2016115847A (en) | Semiconductor device | |
JP2011044508A (en) | Semiconductor device for electric power | |
JP7155641B2 (en) | semiconductor equipment | |
JP2011204711A (en) | Semiconductor device and method of manufacturing the same | |
WO2006112291A1 (en) | Semiconductor device | |
JP6299658B2 (en) | Insulated gate type switching element | |
JP6173987B2 (en) | Semiconductor device | |
JP4761011B2 (en) | Semiconductor device having thyristor and method for manufacturing the same | |
JP2012059931A (en) | Semiconductor device | |
JP5230970B2 (en) | Semiconductor device | |
JP6555284B2 (en) | Semiconductor device | |
JP2009004501A (en) | Semiconductor device | |
US8860129B2 (en) | Semiconductor device | |
JP2004055968A (en) | Semiconductor device | |
JP7405230B2 (en) | switching element | |
JP2008311572A (en) | Semiconductor device | |
JP2009135224A (en) | Insulated gate bipolar transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100531 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120828 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121026 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121113 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130111 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130219 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130321 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160329 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5230970 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |