JP2016103649A - Silicon carbide field-effect transistor - Google Patents
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Abstract
Description
本発明は、SiC電界効果トランジスタに関する。 The present invention relates to a SiC field effect transistor.
近年、Si半導体に代わるパワーデバイス材料として、Si半導体に比べて高耐圧化、大電流化、低オン抵抗化などを実現できるSiC(シリコンカーバイト:炭化ケイ素)半導体が注目されている(たとえば、特許文献1参照)。
SiCパワーデバイスは、たとえば、モータ制御システム、電力変換システムなどに組み込まれる各種インバータ回路のスイッチング素子として利用される。
In recent years, SiC (silicon carbide: silicon carbide) semiconductors that can achieve higher breakdown voltage, higher current, lower on-resistance, etc. than Si semiconductors have attracted attention as power device materials that replace Si semiconductors (for example, Patent Document 1).
The SiC power device is used as a switching element of various inverter circuits incorporated in, for example, a motor control system or a power conversion system.
ところで、モータ制御回路などでは、SiCパワーデバイス(スイッチング素子)をオフにしてモータコイルに流れる電流を遮断したとき、モータコイルの電磁誘導により、モータコイルに発生する逆起電力をダイオードにより消費させる。
具体的には、デバイスに内在するP型ボディ領域とN型ドリフト領域とのPN接合による寄生ダイオード(ボディダイオード)の整流作用により、逆起電力に起因する電流を還流電流としてモータコイルに流すことで、高い逆起電力がスイッチング素子に印加されることを防止している。
By the way, in a motor control circuit or the like, when the SiC power device (switching element) is turned off and the current flowing through the motor coil is cut off, the back electromotive force generated in the motor coil is consumed by the diode by electromagnetic induction of the motor coil.
Specifically, the current caused by the back electromotive force is caused to flow as a return current to the motor coil by the rectifying action of the parasitic diode (body diode) by the PN junction between the P-type body region and the N-type drift region inherent in the device. Thus, high back electromotive force is prevented from being applied to the switching element.
しかしながら、PNボディダイオードのP型ボディ領域からN型ドリフト領域に正孔(ホール)が移動して電流が流れる際、N型ドリフト領域内では、多数キャリヤの電子と、P型ボディ領域から移動した正孔とが再結合する場合がある。
そのため、その結合により生じるエネルギーによって、SiCの結晶欠陥が拡張し、SiCパワーデバイスがスイッチング動作する際のオン抵抗が上昇するおそれがある。
However, when holes flow from the P-type body region of the PN body diode to the N-type drift region and a current flows, the majority carrier electrons and the P-type body region move in the N-type drift region. In some cases, holes may recombine.
Therefore, SiC crystal defects are expanded by the energy generated by the coupling, and the on-resistance when the SiC power device performs a switching operation may increase.
本発明の目的は、良好な耐圧を保持しつつ、オン抵抗の上昇を抑制することができるSiC電界効果トランジスタを提供することである。 An object of the present invention is to provide a SiC field effect transistor capable of suppressing an increase in on-resistance while maintaining a good breakdown voltage.
上記目的を達成するための本発明のSiC電界効果トランジスタは、SiC半導体層と、前記SiC半導体層に形成され、第1導電型のソース領域と、前記ソース領域に接する第2導電型のボディ領域と、前記ボディ領域に接する第1導電型のドリフト領域と、ゲート絶縁膜を介して前記ボディ領域に対向し、前記ドリフト領域と前記ソース領域との間に電流を流すために前記ボディ領域にチャネルを形成するためのゲート電極とを有するMISトランジスタ構造とを含み、前記MISトランジスタ構造は、前記ドリフト領域に接合され、前記ボディ領域と前記ドリフト領域との接合(PN接合)により形成されるボディダイオードの拡散電位よりも低い接合障壁を前記ドリフト領域との接合により形成する障壁形成層を含む。 In order to achieve the above object, an SiC field effect transistor of the present invention includes a SiC semiconductor layer, a first conductivity type source region formed in the SiC semiconductor layer, and a second conductivity type body region in contact with the source region. And a first conductivity type drift region in contact with the body region, a gate insulating film facing the body region, and a channel in the body region to allow a current to flow between the drift region and the source region. A MIS transistor structure having a gate electrode for forming a MIS transistor structure, wherein the MIS transistor structure is joined to the drift region and formed by joining the body region and the drift region (PN junction) A barrier formation layer that forms a junction barrier lower than the diffusion potential of the first and second drift regions by junction with the drift region.
このSiC電界効果トランジスタは、たとえば、スイッチング素子として利用される。この場合、ソース領域−ドリフト領域間にドリフト領域側が正となる電圧が印加された状態で、ゲート電圧がオン/オフされることによって、負荷に流す電流がオン/オフされる。
負荷が誘導性であるときには、負荷に流れる電流を遮断すると(つまり、ゲート電圧がオフにされると)、負荷に逆起電力が発生する。この逆起電力に起因して、ソース領域側が正となる電圧が、ソース領域−ドリフト領域間にかかる場合がある。
This SiC field effect transistor is used as a switching element, for example. In this case, the current flowing through the load is turned on / off by turning on / off the gate voltage in a state where a positive voltage on the drift region side is applied between the source region and the drift region.
When the load is inductive, when the current flowing through the load is interrupted (that is, when the gate voltage is turned off), a back electromotive force is generated in the load. Due to the counter electromotive force, a voltage that is positive on the source region side may be applied between the source region and the drift region.
このような場合に、障壁形成層とドリフト領域との接合部に優先的に電流が流れ、ボディダイオードに流れる電流を少なくするか、またはなくすことができる。こうしてSiC電界効果トランジスタを流れた電流は、たとえば、還流電流として負荷に流すことができる。
このように、オフ時の電流は、障壁形成層を通るから、ボディ領域とドリフト領域との間でのキャリヤの移動はほとんど生じない。そのため、ドリフト領域内での正孔と電子との再結合を抑制または防止することができる。その結果、SiCの結晶欠陥の拡張を抑制することができるので、トランジスタのオン抵抗の上昇を抑制することができる。
In such a case, current flows preferentially at the junction between the barrier forming layer and the drift region, and the current flowing through the body diode can be reduced or eliminated. The current flowing through the SiC field effect transistor in this way can be passed to the load as, for example, a reflux current.
Thus, since the off-state current passes through the barrier forming layer, there is almost no carrier movement between the body region and the drift region. Therefore, recombination of holes and electrons in the drift region can be suppressed or prevented. As a result, expansion of SiC crystal defects can be suppressed, so that an increase in on-resistance of the transistor can be suppressed.
前記障壁形成層は、SiCからなる前記ドリフト領域に対してヘテロ接合またはショットキー接合を形成することにより、ドリフト領域との間にボディダイオードの拡散電位よりも低い接合障壁を形成する層であってもよい。たとえば、ヘテロ接合を形成する場合、前記障壁形成層は、ポリシリコンからなることが好ましく、一方、ショットキー接合を形成する場合、前記障壁形成層は、Ni、Ti、Mo、WおよびPtからなる群から選択される1種からなることが好ましい。 The barrier forming layer is a layer that forms a junction barrier lower than the diffusion potential of the body diode with the drift region by forming a heterojunction or a Schottky junction with the drift region made of SiC. Also good. For example, when forming a heterojunction, the barrier forming layer is preferably made of polysilicon. On the other hand, when forming a Schottky junction, the barrier forming layer is made of Ni, Ti, Mo, W, and Pt. It preferably consists of one selected from the group.
また、前記MISトランジスタ構造は、前記ソース領域と前記ドリフト領域とが前記SiC半導体層の主面に垂直な縦方向に前記ボディ領域を介して離間して配置された、縦型MISトランジスタ構造を含み、前記縦型MISトランジスタ構造は、前記SiC半導体層の主面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達するソーストレンチと、前記ソーストレンチ内において前記ソース領域、前記ボディ領域および前記ドリフト領域に接し、前記ドリフト領域との接触部分に前記障壁形成層を有するソース電極とをさらに含んでいてもよい。 Further, the MIS transistor structure includes a vertical MIS transistor structure in which the source region and the drift region are spaced apart from each other via the body region in a vertical direction perpendicular to the main surface of the SiC semiconductor layer. The vertical MIS transistor structure includes a source trench that reaches the drift region from the main surface of the SiC semiconductor layer through the source region and the body region, and the source region, the body region, and the source trench in the source trench. A source electrode may be further included in contact with the drift region and having the barrier forming layer at a contact portion with the drift region.
このSiC電界効果トランジスタでは、MISトランジスタ構造が縦型であるため、大電流を容易に流すことができ、さらに、高耐圧および低オン抵抗を確保し易くできる。
また、ソース領域およびドリフト領域の両方を一括して露出させるソーストレンチが形成されているため、このソーストレンチ内にソース電極を形成することにより、ソース電極をソース領域およびドリフト領域のいずれにも接触させることができる。これにより、ソース電極は、ソース領域との間にオーミック接合を形成し、ドリフト領域との間にボディダイオードの拡散電位よりも低い接合障壁の接合を形成する。そのため、SiC電界効果トランジスタの製造工程において、上記2つの接合をソース電極の形成工程で形成することができる。
In this SiC field effect transistor, since the MIS transistor structure is a vertical type, a large current can easily flow, and a high breakdown voltage and a low on-resistance can be easily secured.
In addition, since a source trench that exposes both the source region and the drift region is formed, a source electrode is formed in the source trench so that the source electrode is in contact with both the source region and the drift region. Can be made. Thereby, the source electrode forms an ohmic junction with the source region, and forms a junction barrier junction lower than the diffusion potential of the body diode with the drift region. Therefore, in the manufacturing process of the SiC field effect transistor, the two junctions can be formed in the source electrode forming process.
そして、MISトランジスタ構造が縦型MISトランジスタ構造を含む場合、前記ソース電極は、前記ソース領域、前記ボディ領域および前記ドリフト領域の全てに接するポリシリコン層を含み、前記ポリシリコン層は、前記ソース領域との間にオーミック接合を形成する第1部分と、前記ドリフト領域との間にヘテロ接合を形成する前記障壁形成層としての第2部分とを含んでいることが好ましい。 When the MIS transistor structure includes a vertical MIS transistor structure, the source electrode includes a polysilicon layer in contact with all of the source region, the body region, and the drift region, and the polysilicon layer includes the source region. The first portion forming an ohmic junction with the drift region and the second portion serving as the barrier forming layer forming a heterojunction with the drift region are preferably included.
ソース領域およびドリフト領域に接する層がポリシリコンであるため、製造工程においてアニール温度を精密に制御しなくても、第1部分では、相対的に高濃度なソース領域との間にオーミック接合を形成でき、一方、第2部分では、相対的に低濃度なドリフト領域との間にヘテロ接合を形成できる。アニール温度の精密な制御が必要ないので、上記2つの接合を、ポリシリコン層の堆積およびアニールにより同時に形成することができる。 Since the layer in contact with the source region and the drift region is polysilicon, an ohmic junction is formed with the relatively high concentration source region in the first part without precisely controlling the annealing temperature in the manufacturing process. On the other hand, in the second portion, a heterojunction can be formed with a relatively low concentration drift region. Since precise control of the annealing temperature is not required, the two junctions can be formed simultaneously by depositing the polysilicon layer and annealing.
また、ポリシリコンはステップカバレッジに優れるため、ソーストレンチの側面に露出するソース領域に対して良好に接触させることができる。その結果、ソース電極の接続信頼性を向上させることができる。
また、前記ボディ領域の不純物濃度は、1×1016cm−3以上であることが好ましい。ボディ領域の不純物濃度を1×1016cm−3以上とすることにより、ボディ領域とポリシリコン層との接触抵抗を低減できるので、ポリシリコン層とボディ領域との接合での電圧降下を抑制することができる。また、ボディ領域のシート抵抗を低減できるので、寄生バイポーラトランジスタ(ソース領域、ボディ領域およびドリフト領域により構成されるバイポーラトランジスタ)の動作を防止することができる。その結果、良好なトランジスタ動作を行うことができる。
Further, since polysilicon has excellent step coverage, it can be brought into good contact with the source region exposed on the side surface of the source trench. As a result, the connection reliability of the source electrode can be improved.
The impurity concentration in the body region is preferably 1 × 10 16 cm −3 or more. Since the contact resistance between the body region and the polysilicon layer can be reduced by setting the impurity concentration in the body region to 1 × 10 16 cm −3 or more, the voltage drop at the junction between the polysilicon layer and the body region is suppressed. be able to. In addition, since the sheet resistance of the body region can be reduced, the operation of a parasitic bipolar transistor (a bipolar transistor including a source region, a body region, and a drift region) can be prevented. As a result, good transistor operation can be performed.
また、前記ソース領域の不純物濃度は、1×1018cm−3以上であることが好ましい。ソース領域の不純物濃度を1×1018cm−3以上とすることにより、ソース領域とポリシリコン層(第1部分)との接触抵抗およびソース領域のシート抵抗を低減できるので、トランジスタのオン抵抗を低減することができる。その結果、良好なトランジスタ動作を行うことができる。 The impurity concentration of the source region is preferably 1 × 10 18 cm −3 or more. By setting the impurity concentration of the source region to 1 × 10 18 cm −3 or more, the contact resistance between the source region and the polysilicon layer (first portion) and the sheet resistance of the source region can be reduced. Can be reduced. As a result, good transistor operation can be performed.
また、前記ソース電極は、前記ポリシリコン層上にメタル層を有していてもよく、前記メタル層は、前記ポリシリコン層との接触部分にTiを含有する層を有していてもよい。
Tiを含有する材料は、ポリシリコンおよびメタル(金属材料)のいずれに対しても優れた密着性を有する。そのため、ポリシリコン層とメタル層との間にTiを含有する層が介在されている構成では、ポリシリコン層とメタル層との密着性を向上させることができる。その結果、ソース電極の接続信頼性を向上させることができる。
The source electrode may have a metal layer on the polysilicon layer, and the metal layer may have a layer containing Ti at a contact portion with the polysilicon layer.
The material containing Ti has excellent adhesion to both polysilicon and metal (metal material). Therefore, in a configuration in which a layer containing Ti is interposed between the polysilicon layer and the metal layer, the adhesion between the polysilicon layer and the metal layer can be improved. As a result, the connection reliability of the source electrode can be improved.
また、前記ソース電極は、前記ソース領域、前記ボディ領域および前記ドリフト領域に接する部分が全てポリシリコンである必要はなく、前記ドリフト領域に接するポリシリコン層と、このポリシリコン層上に形成され、前記ソース領域に接するメタル層とを含み、前記メタル層が、前記ソース領域との間にオーミック接合を形成しており、前記ポリシリコン層が、前記ドリフト領域との間にヘテロ接合を形成する前記障壁形成層であってもよい。 Further, the source electrode does not have to be polysilicon all in contact with the source region, the body region, and the drift region, and is formed on the polysilicon layer and the polysilicon layer in contact with the drift region, A metal layer in contact with the source region, wherein the metal layer forms an ohmic junction with the source region, and the polysilicon layer forms a heterojunction with the drift region It may be a barrier forming layer.
また、前記ソース電極は、前記ソース領域、前記ボディ領域および前記ドリフト領域の全てに接するメタル層を含み、そのメタル層が、前記ソース領域との間にオーミック接合を形成する第1部分と、前記ドリフト領域との間にショットキー接合を形成する前記障壁形成層としての第2部分とを含んでいてもよい。この場合、そのメタル層の材料としては、たとえば、上記したNi、Ti、Mo、WおよびPtからなる群から選択される1種からなることが好ましい。 The source electrode includes a metal layer in contact with all of the source region, the body region, and the drift region, and the metal layer forms an ohmic junction with the source region; And a second portion serving as the barrier forming layer that forms a Schottky junction with the drift region. In this case, the material of the metal layer is preferably, for example, one selected from the group consisting of Ni, Ti, Mo, W and Pt.
また、前記ポリシリコン層には、N、P、As、AlおよびBからなる群から選択される少なくとも1種の不純物が含有されていることが好ましい。
すなわち、ポリシリコン層には、N型不純物としてのN、PおよびAs、ならびにP型不純物としてのAlおよびBの少なくとも1種が含有されていることが好ましい。また、前記ポリシリコン層の不純物濃度が、1×1015cm−3以上であることが好ましい。これにより、ポリシリコン層の導電性を向上させることができる。
The polysilicon layer preferably contains at least one impurity selected from the group consisting of N, P, As, Al, and B.
That is, the polysilicon layer preferably contains at least one of N, P, and As as N-type impurities and Al and B as P-type impurities. The impurity concentration of the polysilicon layer is preferably 1 × 10 15 cm −3 or more. Thereby, the electroconductivity of a polysilicon layer can be improved.
さらに、ポリシリコン層には、P型不純物が含有されていることが、さらに好ましい。含有される不純物がP型であり、さらにポリシリコン層の不純物濃度が1×1015cm−3以上であれば、ポリシリコン層がボディ領域と接する場合に、ポリシリコン層とボディ領域との接合障壁を十分高くできる。その結果、ポリシリコン層−ドリフト領域間におけるリーク電流の発生を抑制することができる。 Furthermore, it is more preferable that the polysilicon layer contains a P-type impurity. If the impurity contained is P-type, and the impurity concentration of the polysilicon layer is 1 × 10 15 cm −3 or more, the junction between the polysilicon layer and the body region when the polysilicon layer is in contact with the body region The barrier can be high enough. As a result, the generation of leakage current between the polysilicon layer and the drift region can be suppressed.
また、前記メタル層が、前記ポリシリコン層の側からTi層、TiN層およびAl層が順に積層された構造を有することが好ましい。
上記のように、Alは、ポリシリコン層に導電性を付与するためのP型不純物として利用することができるが、適当な量でポリシリコン層に混入させないと、ポリシリコン層の抵抗値が不安定になる場合がある。
The metal layer preferably has a structure in which a Ti layer, a TiN layer, and an Al layer are sequentially laminated from the polysilicon layer side.
As described above, Al can be used as a P-type impurity for imparting conductivity to the polysilicon layer. However, if the Al is not mixed in an appropriate amount, the resistance value of the polysilicon layer is not good. May become stable.
そこで、ポリシリコン層の側からTi層、TiN層およびAl層が順に積層された構造とすることにより、TiN層が、Al層からポリシリコン層へのAlの拡散を防止するためのバリア層として機能する。これにより、余分なAlがポリシリコン層に拡散しないので、ポリシリコン層の不純物濃度を安定させることができる。その結果、ポリシリコン層の抵抗値を安定させることができる。 Therefore, by adopting a structure in which a Ti layer, a TiN layer, and an Al layer are sequentially stacked from the polysilicon layer side, the TiN layer serves as a barrier layer for preventing Al diffusion from the Al layer to the polysilicon layer. Function. Thereby, since excess Al does not diffuse into the polysilicon layer, the impurity concentration of the polysilicon layer can be stabilized. As a result, the resistance value of the polysilicon layer can be stabilized.
また、前記メタル層は、Mo層を有することが好ましい。Moは融点が高いので、メタル層にMo層が含まれていれば、ソース電極に大電流が流れたときに生じる熱によるメタル層の溶損を抑制することができる。
また、前記縦型MISトランジスタ構造は、前記SiC半導体層の主面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達するゲートトレンチをさらに含み、前記ゲート電極が、前記ゲートトレンチの側面に形成された前記ゲート絶縁膜を介して前記ボディ領域に対向しているトレンチゲート型構造を含んでいてもよい。
Moreover, it is preferable that the said metal layer has Mo layer. Since Mo has a high melting point, if the Mo layer is included in the metal layer, the metal layer can be prevented from being melted by heat generated when a large current flows through the source electrode.
The vertical MIS transistor structure further includes a gate trench that reaches the drift region from the main surface of the SiC semiconductor layer through the source region and the body region, and the gate electrode is a side surface of the gate trench. A trench gate type structure facing the body region through the gate insulating film formed on the substrate may be included.
縦型MISトランジスタ構造がトレンチゲート型構造である場合、上記した作用・効果を発現できるとともに、ソーストレンチにより、ゲートトレンチの底部の角部付近における等電位線の密集を抑制することができる。その結果、ゲートトレンチの底部における角部にかかる電界を緩和できるので、ゲート絶縁膜におけるゲートトレンチの底部上の部分の絶縁破壊を抑制することができる。 When the vertical MIS transistor structure is a trench gate type structure, the above-described functions and effects can be exhibited, and the source trench can suppress the concentration of equipotential lines in the vicinity of the corner of the bottom of the gate trench. As a result, since the electric field applied to the corner portion at the bottom of the gate trench can be relaxed, the dielectric breakdown of the portion of the gate insulating film on the bottom of the gate trench can be suppressed.
また、前記ソーストレンチが、前記ゲートトレンチよりも深いことが好ましい。これにより、ゲートトレンチの底部における角部にかかる電界を一層緩和することができる。
また、前記ソーストレンチの側面と前記ゲートトレンチの側面との距離が、0.5μm〜3μmであることが好ましい。
ソーストレンチの側面とゲートトレンチの側面との距離がこの範囲であれば、トランジスタ動作するときのオン抵抗の上昇を抑制でき、ゲートトレンチの底部にかかる電界を緩和することができる。
The source trench is preferably deeper than the gate trench. Thereby, the electric field concerning the corner | angular part in the bottom part of a gate trench can be relieve | moderated further.
The distance between the side surface of the source trench and the side surface of the gate trench is preferably 0.5 μm to 3 μm.
If the distance between the side surface of the source trench and the side surface of the gate trench is within this range, an increase in on-resistance during transistor operation can be suppressed, and the electric field applied to the bottom of the gate trench can be reduced.
また、前記縦型MISトランジスタ構造は、前記ゲート電極が、前記SiC半導体層の主面に形成された前記ゲート絶縁膜を介して前記ボディ領域に対向しているプレーナゲート型構造を含んでいてもよい。 The vertical MIS transistor structure may include a planar gate structure in which the gate electrode is opposed to the body region through the gate insulating film formed on the main surface of the SiC semiconductor layer. Good.
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1(a)(b)は、本発明の第1の実施形態に係る電界効果トランジスタの模式平面図であって、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。
この電界効果トランジスタ1は、SiCを用いたトレンチゲート型パワーVDMOSFET(個別素子)であり、たとえば、平面視正方形のチップ状である。チップ状の電界効果トランジスタ1は、図1(a)の紙面における上下左右方向の長さがそれぞれ数mm程度である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
1A and 1B are schematic plan views of a field effect transistor according to a first embodiment of the present invention, in which FIG. 1A is an overall view, and FIG. Each is shown.
The
電界効果トランジスタ1は、SiC基板2と、このSiC基板2上に形成され、平面視格子状のゲートトレンチ3により区画された多数の単位セル4とを有している。すなわち、SiC基板2上には、格子状ゲートトレンチ3の各窓部分に配置された直方体状の単位セル4がマトリクス状に配列されている。各単位セル4は、たとえば、図1(b)の紙面における上下左右方向の長さがそれぞれ10μm以下であり、その中央には表面側からSiC基板2側へ掘り下がった平面視正方形状のソーストレンチ5が形成されている。
The
電界効果トランジスタ1の表面には、ソースパッド6が形成されている。ソースパッド6は、四隅が外方へ湾曲した平面視略正方形状であり、電界効果トランジスタ1の表面のほぼ全域を覆うように形成されている。このソースパッド6には、その一辺の中央付近に、平面視略正方形状の除去領域7が形成されている。除去領域7は、ソースパッド6が形成されていない領域である。
A
この除去領域7には、ゲートパッド8が配置されている。ゲートパッド8とソースパッド6との間には間隔が設けられており、これらは互いに絶縁されている。
図2は、本発明の第1の実施形態に係る電界効果トランジスタの模式断面図であって、図1(b)の切断線II−IIでの切断面を示す。
図2を参照して電界効果トランジスタ1の断面構造を説明する。電界効果トランジスタ1は、N+型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板2を備えている。このSiC基板2は、この実施形態では、トランジスタ1のドレインとして機能し、その表面9(上面)がSi面であり、その裏面10(下面)がC面である。
A
FIG. 2 is a schematic cross-sectional view of the field effect transistor according to the first embodiment of the present invention, and shows a cut surface taken along a cutting line II-II in FIG.
The cross-sectional structure of the
SiC基板2上には、SiC基板2よりも低濃度のN−型(たとえば、濃度が1×1015〜1×1017cm−3)のSiCからなるエピタキシャル層11が積層されている。SiC半導体層としてのエピタキシャル層11は、SiC基板2上に、いわゆるエピタキシャル成長によって形成されている。Si面である表面9上に形成されるエピタキシャル層11は、Si面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層11の表面12は、SiC基板2の表面9と同様、Si面である。
On
エピタキシャル層11の表面12側(Si面側)には、P型のボディ領域13が広範囲にわたってウェル状に形成されていて、その濃度は、たとえば、1×1016〜1×1019cm−3である。また、エピタキシャル層11において、ボディ領域13よりもSiC基板2側(C面側)の領域は、エピタキシャル成長後のままの状態が維持された、N−型のドリフト領域14となっている。
On the
ボディ領域13内には、その表面12側のほぼ全域にN+型(たとえば、濃度が1×1018〜1×1021cm−3)のソース領域15と、このソース領域15よりもSiC基板2側(下方)にP+型(たとえば、濃度が1×1018〜1×1021cm−3)のボディコンタクト領域16とが形成されている。ボディコンタクト領域16は、SiC基板2の平面視において、マトリクス状に配列されて多数形成されている。
In the
そして、個々のボディコンタクト領域16を貫通するようにソーストレンチ5がボディコンタクト領域16と同数形成されており、ソーストレンチ5が形成された各ボディコンタクト領域16を取り囲むように、格子状のゲートトレンチ3が形成されている。これにより、エピタキシャル層11に、それぞれが電界効果トランジスタとして機能する単位セル4が多数形成されている。すなわち、単位セル4では、ボディコンタクト領域16がソーストレンチ5を取り囲むように形成されており、さらにそのボディコンタクト領域16を取り囲むようにボディ領域13が形成されている。そして、ボディ領域13におけるボディコンタクト領域16の反対側は、ゲートトレンチ3の側面17に露出している。また、単位セル4では、ゲートトレンチ3の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル4の周方向がゲート幅方向である。
Further, the same number of
ソーストレンチ5およびゲートトレンチ3は、その両方がエピタキシャル層11の表面12からボディ領域13を貫通してドリフト領域14に達しており、この実施形態では、それらの深さは同じである。ドリフト領域14は、ソーストレンチ5およびゲートトレンチ3の底部に露出することとなる。また、ソーストレンチ5の側面19とゲートトレンチ3の側面17との距離D1は、たとえば、0.5μm〜3μmである。距離D1がこの範囲であれば、各単位セル4をオンしたときの抵抗値(オン抵抗)の上昇を抑制でき、ゲートトレンチ3の底部にかかる電界を緩和することができる。
Both the
ゲートトレンチ3は、その底部におけるゲート幅に直交する方向(隣接する単位セル4との対向方向)の両端角部21がドリフト領域14側へ向かって湾曲していて、互いに対向する側面17と底面18とが湾曲面を介して連続する断面U字状である。さらに、ソーストレンチ5も、ゲートトレンチ3同様、互いに対向する側面19と底面20とが湾曲面を介して連続する断面U字状である。これにより、単位セル4のターンオフ時に、ゲートトレンチ3の底部における両端角部21に加わる電界を、両端角部21以外の部分へ分散させることができるため、ゲート絶縁膜22における底面18上の部分の絶縁破壊を抑制することができる。
In the
ゲートトレンチ3の内面には、その全域を覆うように、ゲート絶縁膜22が形成されている。ゲート絶縁膜22は、窒素を含有する酸化膜、たとえば、窒素および酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなる。ゲート絶縁膜22における窒素含有量(窒素濃度)は、たとえば、0.1〜10%である。
そして、ゲート絶縁膜22の内側をN型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ3内にゲート電極23が埋設されている。こうして、ソース領域15とドリフト領域14とが、エピタキシャル層11の表面12(主面)に垂直な縦方向にボディ領域13を介して離間して配置された、縦型MISトランジスタ構造が構成されている。
A
The
エピタキシャル層11上には、SiO2からなる層間絶縁膜24が積層されている。層間絶縁膜24およびゲート絶縁膜22には、ソーストレンチ5よりも大径のコンタクトホール25が形成されている。これにより、コンタクトホール25内には、各単位セル4のソーストレンチ5の全体(つまり、ソーストレンチ5の側面19および底面20)およびエピタキシャル層11の表面12におけるソーストレンチ5の周縁部が露出していて、表面12と底面20との高低差に応じた段差が形成されている。
An interlayer insulating
層間絶縁膜24上には、ソース電極26が形成されている。ソース電極26は、各コンタクトホール25を介して、すべての単位セル4のソーストレンチ5に一括して入り込んでいて、各単位セル4において、ソーストレンチ5の底側から順にドリフト領域14、ボディコンタクト領域16およびソース領域15に接触している。つまり、ソース電極26は、すべての単位セル4に対して共通の配線となっている。そして、このソース電極26上には層間絶縁膜(図示せず)が形成されており、その層間絶縁膜(図示せず)を介して、ソース電極26がソースパッド6(図1(a)参照)に電気的に接続されている。一方、ゲートパッド8(図1(a)参照)は、当該層間絶縁膜(図示せず)上に引き回されたゲート配線(図示せず)を介して、ゲート電極23に電気的に接続されている。
A
また、ソース電極26は、エピタキシャル層11との接触側から順にポリシリコン層27、中間層28およびメタル層29を有している。
ポリシリコン層27は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、1×1015cm−3以上、好ましくは、1×1019〜1×1021cm−3の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層27をドープ層(高濃度ドープ層を含む)として形成するときの不純物としては、N(窒素)、P(リン)、As(ひ素)などのN型不純物、Al(アルミニウム)、B(ホウ素)などのP型不純物を用いることができる。また、ポリシリコン層27の厚さは、たとえば、5000Å〜10000Åである。
The
The
また、ポリシリコン層27は、この実施形態では、コンタクトホール25内に露出する単位セル4の表面全域を覆うように形成されていて、ソーストレンチ5内でドリフト領域14、ボディコンタクト領域16およびソース領域15の全てに接触している。
すなわち、ポリシリコン層27は、ソーストレンチ5の側面19において高濃度な不純物領域であるボディコンタクト領域16に接し、側面19およびエピタキシャル層11の表面12におけるソーストレンチ5の周縁部においてソース領域15に接する第1部分30と、側面19および底面20において低濃度なドリフト領域14に接する障壁形成層としての第2部分31とを有している。そして、ポリシリコン層27は、第1部分30が、高濃度なボディコンタクト領域16およびソース領域15の両方との間にオーミック接合を形成している。一方で、第2部分31が、低濃度なドリフト領域14との間に、電界効果トランジスタ1に内在するボディダイオード32(ボディ領域13とドリフト領域14との接合により形成されるPNダイオード)の拡散電位(たとえば、2.8eV〜3.2eV)よりも接合障壁の小さいヘテロ接合(たとえば、接合障壁の高さが1eV〜1.5eV)を形成している。
In this embodiment, the
That is, the
中間層28は、ポリシリコン層27上に積層されたメタル層であり、Ti(チタン)を含有する層の単層またはTiを含有する層を含む複数の層からなる。Tiを含有する層は、Ti、TiN(窒化チタン)などを用いて形成することができる。また、中間層28の厚さは、たとえば、200nm〜500nmである。
メタル層29は、中間層28上に積層されており、たとえば、Al(アルミニウム)、Au(金)、Ag(銀)、Cu(銅)、Mo(モリブデン)、それらの合金およびそれらを含有するメタル材料を用いて形成することができる。メタル層29は、ソース電極26の最表層をなしている。また、メタル層29の厚さは、たとえば、1μm〜5μmである。
The
The
上記のようなポリシリコン層27、中間層28およびメタル層29の組み合わせとしては、この実施形態では、Poly−Si(ポリシリコン層27)、Ti(中間層28)、TiN(中間層28)およびAl(メタル層29)が順に積層される積層構造(Poly−Si/Ti/TiN/Al)である。また、これらに加えて、メタル層29がMo層を有していることが好ましい。Moは融点が高いので、メタル層29にMo層が含まれていれば、ソース電極26に大電流が流れたときに生じる熱によるメタル層29の溶損を抑制することができる。
As the combination of the
SiC基板2の裏面10には、その全域を覆うようにドレイン電極33が形成されている。このドレイン電極33は、すべての単位セル4に対して共通の電極となっている。ドレイン電極33としては、たとえば、SiC基板2側から順にNiシリサイドおよびAlが積層された積層構造(Niシリサイド/Al)が例示できる。
図3A〜図3Mは、図2に示す電界効果トランジスタの製造方法を説明するための模式断面図である。
A
3A to 3M are schematic cross-sectional views for explaining a method of manufacturing the field effect transistor shown in FIG.
まず、図3Aに示すように、CVD(Chemical Vapor Deposition:化学気相成長)法、LPE(Liquid Phase Epitaxy:液相エピタキシ)法、MBE(Molecular Beam Epitaxy:分子線エピタキシ)法などのエピタキシャル成長法により、SiC基板2の表面9(Si面)上に、不純物をドーピングしながらSiC結晶が成長させられる。これにより、SiC基板2上に、N−型のエピタキシャル層11が形成される。
First, as shown in FIG. 3A, an epitaxial growth method such as a CVD (Chemical Vapor Deposition) method, an LPE (Liquid Phase Epitaxy) method, or an MBE (Molecular Beam Epitaxy) method is used. A SiC crystal is grown on the surface 9 (Si surface) of the
続いて、図3Bに示すように、P型不純物が、エピタキシャル層11の表面12からエピタキシャル層11の内部にインプランテーション(注入)される。このときの注入条件は、P型不純物の種類により異なるが、たとえば、加速エネルギーが200keV〜3000keVである。
次いで、図3Cに示すように、CVD法により、エピタキシャル層11上にSiO2からなるマスク34が形成される。続いて、マスク34がフォトレジスト(図示せず)を介してエッチングされることにより、ボディコンタクト領域16を形成すべき領域に開口35を有するパターンにパターニングされる。開口35の形成後、P型不純物が、エピタキシャル層11の表面12からエピタキシャル層11の内部にインプランテーション(注入)される。このときの注入条件は、P型不純物の種類により異なるが、たとえば、加速エネルギーが30keV〜400keVである。P型不純物の注入後、マスク34が除去される。
Subsequently, as shown in FIG. 3B, P-type impurities are implanted (implanted) into the
Next, as shown in FIG. 3C, a
次いで、図3Dに示すように、N型不純物が、エピタキシャル層11の表面12からエピタキシャル層11の内部にインプランテーション(注入)される。このときの注入条件は、N型不純物の種類により異なるが、たとえば、加速エネルギーが30keV〜400keVである。
次いで、図3Eに示すように、たとえば、1400℃〜2000℃でエピタキシャル層11が熱処理される。これにより、エピタキシャル層11の表層部に注入された個々のN型不純物およびP型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域13、ソース領域15、ボディコンタクト領域16がそれぞれ形成される。また、エピタキシャル層11の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域14が形成される。なお、エピタキシャル層11の熱処理は、たとえば、抵抗加熱炉、高周波誘導加熱炉を適当な温度で制御することによって行うことができる。
Next, as shown in FIG. 3D, N-type impurities are implanted (implanted) into the
Next, as shown in FIG. 3E, the
次いで、図3Fに示すように、エピタキシャル層11が、ゲートトレンチ3およびソーストレンチ5を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、エピタキシャル層11が表面12(Si面)からドライエッチングされて、ゲートトレンチ3およびソーストレンチ5が同時に形成される。それとともに、エピタキシャル層11に多数の単位セル4が形成される。なお、エッチングガスとしては、たとえば、SF6(六フッ化硫黄)およびO2(酸素)を含む混合ガス(SF6/O2ガス)、SF6、O2およびHBr(臭化水素)を含む混合ガス(SF6/O2/HBrガス)を用いることができる。
Next, as shown in FIG. 3F, the
次いで、図3Gに示すように、エピタキシャル層11の表面12が酸化されて、表面12全域を覆う窒化酸化シリコン膜(ゲート絶縁膜22)が形成される。
次いで、図3Hに示すように、CVD法により、ドーピングされたポリシリコン材料36がエピタキシャル層11の上方から堆積される。ポリシリコン材料36の堆積は、少なくともゲートトレンチ3およびソーストレンチ5が埋め尽くされるまで続けられる。
Next, as shown in FIG. 3G, the
Next, as shown in FIG. 3H, a doped
その後、図3Iに示すように、堆積したポリシリコン材料36が、エッチバック面がエピタキシャル層11の表面12に対して面一になるまでエッチバックされる。
続いて、図3Jに示すように、ソーストレンチ5内に残存するポリシリコン材料36のみがドライエッチングにより除去される。これにより、ゲートトレンチ3内に残存するポリシリコン材料36からなるゲート電極23が形成される。
Thereafter, as shown in FIG. 3I, the deposited
Subsequently, as shown in FIG. 3J, only the
次いで、図3Kに示すように、CVD法により、エピタキシャル層11上にSiO2からなる層間絶縁膜24が積層される。
そして、図3Lに示すように、層間絶縁膜24およびゲート絶縁膜22が連続してパターニングされることにより、層間絶縁膜24およびゲート絶縁膜22にコンタクトホール25が形成される。
Next, as shown in FIG. 3K, an
Then, as shown in FIG. 3L, the
次いで、図3Mに示すように、CVD法により、ポリシリコン材料がコンタクトホール25を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してN型またはP型不純物がインプランテーション(注入)される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが10keV〜100keVである。その後、SiC基板2の裏面10にNiからなる層が形成される。次いで、たとえば、1000℃で2分間、RTA(Rapid Thermal Annealing)処理される。これにより、ポリシリコン材料中の不純物が拡散してポリシリコン層27が形成されるとともに、裏面10のNi層がシリサイド化する。次いで、スパッタ法、蒸着法などの方法により、ポリシリコン層27の表面にTiおよびTiNがこの順に堆積されて、中間層28が形成される。続いて、スパッタ法、蒸着法などの方法により、中間層28の表面にAlなどの金属が堆積されて、メタル層29が形成される。これにより、ソース電極26が形成される。次いで、SiC基板2の裏面10に、Alが積層されてドレイン電極33が形成される。
Next, as shown in FIG. 3M, a polysilicon material is deposited by CVD until the contact holes 25 are filled. Thereafter, N-type or P-type impurities are implanted into the deposited polysilicon material. The implantation conditions at this time vary depending on the type of impurities, but the acceleration energy is, for example, 10 keV to 100 keV. Thereafter, a layer made of Ni is formed on the
この後、層間絶縁膜(図示せず)、ソースパッド6、ゲートパッド8などが形成されることにより、図2に示す電界効果トランジスタ1が得られる。
このSiC電界効果トランジスタ1は、たとえば、電動モータ(誘導性負荷の一例)の駆動回路(インバータ回路)のスイッチング素子として利用される。この場合、ソースパッド6(ソース電極26)とドレイン電極33との間(ソース−ドレイン間)にドレイン側が正となるドレイン電圧が印加された状態で、ゲートパッド8に所定の電圧(ゲート閾値電圧以上の電圧)がオン/オフされることによって、電動モータに流す電流をオン/オフするスイッチングを行なう。
Thereafter, an interlayer insulating film (not shown), a
This SiC
電動モータに流れる電流を遮断すると(つまり、ゲート電圧がオフにされると)、電動モータのモータコイルに逆起電力が発生する。この逆起電力に起因して、ソース側が正となる電圧が、ソース−ドレイン間にかかる場合がある。
このような場合に、ボディダイオード32の整流作用により、電流が、たとえば還流電流としてモータコイルに流れると、以下の不具合がある。
When the current flowing through the electric motor is interrupted (that is, when the gate voltage is turned off), a back electromotive force is generated in the motor coil of the electric motor. Due to the counter electromotive force, a voltage that is positive on the source side may be applied between the source and the drain.
In such a case, when the current flows through the motor coil as a return current, for example, due to the rectifying action of the
つまり、ボディダイオード32を構成するP型ボディ領域13からN型ドリフト領域14に正孔(ホール)が移動して電流が流れると、N型ドリフト領域14においてゲートトレンチ3付近(たとえば、ゲートトレンチ3の側方)では、多数キャリヤの電子と、P型ボディ領域13から移動した正孔とが再結合する場合がある。そのため、その結合により生じるエネルギーによって、エピタキシャル層11のSiCの結晶欠陥が、エピタキシャル層11の積層方向に平行な方向に拡張し、オン時のドレイン電流の経路(たとえば、チャネル)に達するおそれがある。そうすると、この電界効果トランジスタ1が、ボディ領域13におけるゲートトレンチ3の側面17付近にチャネルを形成してスイッチング動作する際、オン抵抗が上昇するおそれがある。
That is, when a hole flows from the P-
このような場合に、ポリシリコン層27の第2部分31とドリフト領域14とのヘテロ接合部に優先的に電流が流れ、ボディダイオード32に流れる電流を少なくするか、またはなくすことができる。こうして電界効果トランジスタ1を流れた電流は、たとえば還流電流として電動モータに流すことができる。
このように、オフ時の電流は、ゲートトレンチ3で取り囲まれた単位セル4の中央のソーストレンチ5内に形成されたポリシリコン層27の第2部分31からドリフト領域14へ流れるから、ゲートトレンチ3付近(すなわち、P型ボディ領域13とN型ドリフト領域14との間)でのキャリヤの移動はほとんど生じない。そのため、ドリフト領域14内での正孔と電子との再結合を防止することができる。その結果、エピタキシャル層11におけるSiCの結晶欠陥の拡張を抑制することができるので、トランジスタ1のオン抵抗の上昇を抑制することができる。
In such a case, current flows preferentially through the heterojunction between the
As described above, the off-state current flows from the
また、ソース領域15およびドリフト領域14の両方を一括して露出させるソーストレンチ5が形成されているため、このソーストレンチ5内にポリシリコン層27(ソース電極26)を形成することにより、ポリシリコン層27をソース領域15およびドリフト領域14のいずれにも接触させることができる。これにより、ソース電極26のポリシリコン層27は、ソース領域15との間にオーミック接合を形成し、ドリフト領域14との間にボディダイオード32の拡散電位よりも低い接合障壁のヘテロ接合を形成する。そのため、電界効果トランジスタ1の製造工程において、上記2つの接合をポリシリコン層27の形成工程(図3M参照)で形成することができる。
In addition, since the
しかも、ソース領域15およびドリフト領域14に接する層がポリシリコンであるため、製造工程においてアニール温度を精密に制御しなくても、第1部分30では、相対的に高濃度なソース領域15との間にオーミック接合を形成でき、一方、第2部分31では、相対的に低濃度なドリフト領域14との間にヘテロ接合を形成できる。アニール温度の精密な制御が必要ないので、上記2つの接合を、ポリシリコン層27の堆積およびアニールにより同時に形成することができる(図3M参照)。
In addition, since the layer in contact with the
また、ポリシリコンはステップカバレッジに優れるため、コンタクトホール25内に、エピタキシャル層11の表面12とソーストレンチ5の底面20との高低差に応じた段差が形成されていても、コンタクトホール25内に露出する各面に対してポリシリコン層27を良好に密着させることができる。すなわち、側面19および表面12におけるソーストレンチ5の周縁部に露出するソース領域15、および側面19および底面20に露出するドリフト領域14に対して、ポリシリコン層27を良好に密着させることができる。その結果、ソース電極26の接続信頼性を向上させることができる。
Further, since polysilicon has excellent step coverage, even if a step according to the height difference between the
また、ポリシリコン層27に接するボディコンタクト領域16の不純物濃度が1×1018〜1×1021cm−3であるため、ボディ領域13とポリシリコン層27(第1部分30)との接触抵抗を低減できるので、ポリシリコン層27とボディ領域13との接合での電圧降下を抑制することができる。また、ボディ領域13のシート抵抗を低減できるので、寄生バイポーラトランジスタ(ソース領域15、ボディ領域13およびドリフト領域14により構成されるバイポーラトランジスタ)の動作を防止することができる。また、ポリシリコン層27に接するソース領域15の不純物濃度が1×1018〜1×1021cm−3であるため、ソース領域15とポリシリコン層27(第1部分30)との接触抵抗およびソース領域15のシート抵抗を低減できるので、トランジスタのオン抵抗を低減することができる。これら結果、良好なトランジスタ動作を行うことができる。
Further, since the impurity concentration of the
また、ポリシリコン層27の不純物濃度が1×1019〜1×1021cm−3の高濃度であるため、ポリシリコン層27とボディ領域13(ボディコンタクト領域16)との接合障壁を十分高くできる。その結果、ポリシリコン層27−ドリフト領域14間におけるリーク電流の発生を抑制することができる。
また、ソース電極26におけるポリシリコン層27、中間層28およびメタル層29の組み合わせが、Poly−Si(ポリシリコン層27)、Ti(中間層28)、TiN(中間層28)およびAl(メタル層29)が順に積層される積層構造(Poly−Si/Ti/TiN/Al)である。Tiを含有する中間層28は、ポリシリコンおよび金属材料のいずれに対しても優れた密着性を有するので、上記積層構造とすることにより、ポリシリコン層27とメタル層29との密着性を向上させることができる。その結果、ソース電極26の接続信頼性を向上させることができる。
Further, since the impurity concentration of the
The combination of the
さらに、TiN層がポリシリコン層27とメタル層29(Al層)との間に介在されているので、TiN層が、メタル層29からポリシリコン層27へのAlの拡散を防止するためのバリア層として機能する。これにより、余分なAlがポリシリコン層27に拡散しないので、ポリシリコン層27の不純物濃度を安定させることができる。その結果、ポリシリコン層27の抵抗値を安定させることができる。
Furthermore, since the TiN layer is interposed between the
また、この電界効果トランジスタ1によれば、ゲートトレンチ3で取り囲まれる個々の単位セル4の中央にソーストレンチ5が形成されているので、ゲートトレンチ3の両端角部21付近における等電位線の密集を抑制することができる。その結果、ゲートトレンチ3の底部における両端角部21に加わる電界を緩和できるので、ゲート絶縁膜22における底面18上の部分の絶縁破壊を抑制することができる。
Further, according to the
なお、ソース電極26は、ポリシリコン層27、中間層28およびメタル層29の積層構造である必要はなく、たとえば、図4に示す電界効果トランジスタ37のソース電極38のように、メタル層のみで構成されていてもよい。この場合、そのメタル層の材料としては、たとえば、上記したNi、Ti、Mo、WおよびPtからなる群から選択される1種からなることが好ましい。さらに、メタル層29とソース領域15およびボディコンタクト領域16との間にNiシリサイドの層を介在させることが好ましい。これにより、そのソース電極38は、ソース領域15との間にオーミック接合を形成しつつ、ドリフト領域14との間には、ボディダイオード32の拡散電位よりも接合障壁の小さいショットキー接合(たとえば、接合障壁の高さが0.5eV〜1.5eV)を形成することができる。
The
また、ソーストレンチ5は、たとえば、図5に示す電界効果トランジスタ39のように、ゲートトレンチ3よりも深くてもよい。これにより、ゲートトレンチ3の底部における両端角部21に加わる電界を一層緩和することができる。また、ソーストレンチ5の底面20からその深さ方向中央までドリフト領域14を露出させることができるので、ポリシリコン層27とドリフト領域14との接触面積を大きくできる。
Further, the
さらに、ソース電極のポリシリコン層は、コンタクトホール25内に露出する単位セル4の表面全域を覆うように形成されていなくてもよい。たとえば、図6に示す電界効果トランジスタ40のソース電極41のポリシリコン層42のように、ドリフト領域14が露出するソーストレンチ5の底部のみに障壁形成層として埋設されていて、ドリフト領域14のみを覆うように形成されていてもよい。この場合、メタル層44は、中間層43を介してポリシリコン層42に積層することにより、ソーストレンチ5内でボディコンタクト領域16およびソース領域15の両方に電気的に接続すればよい。これにより、メタル層44と、ボディコンタクト領域16およびソース領域15の両方との間にオーミック接合を形成しつつ、ポリシリコン層42とドリフト領域14との間にヘテロ接合を形成することができる。なお、メタル層44の材料としては、たとえば、上記したNi、Ti、Mo、WおよびPtからなる群から選択される1種から選択すればよく、さらに、メタル層44とソース領域15およびボディコンタクト領域16との間にNiシリサイドの層を介在させてもよい。
Further, the polysilicon layer of the source electrode may not be formed so as to cover the entire surface of the
そして、図6に示す電界効果トランジスタ40は、たとえば、図3A〜図3Mに示した電界効果トランジスタ1の製造方法と類似の方法により製造できる。
たとえば、図7A〜図7Lに示すように、図3A〜図3Lと同様の工程が実行されることにより、エピタキシャル層11の形成からコンタクトホール25の形成までが行なわれる。
And the
For example, as shown in FIGS. 7A to 7L, steps similar to those in FIGS. 3A to 3L are performed, so that the formation from the
次いで、図7Mに示すように、CVD法により、ポリシリコン材料がコンタクトホール25を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してN型またはP型不純物がインプランテーション(注入)される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが10keV〜100keVである。その後、ポリシリコン材料がエッチングされることにより、ポリシリコン層42が形成される。次いで、たとえば、1000℃で2分間、RTA(Rapid Thermal Annealing)処理されることにより、ポリシリコン層42中の不純物が拡散する。次いで、SiC基板2の裏面10にNiからなる層が形成される。次いで、たとえば、1000℃で2分間、RTA(Rapid Thermal Annealing)処理される。これにより、裏面10のNi層がシリサイド化する。次いで、スパッタ法、蒸着法などの方法により、ポリシリコン層42の表面にTiおよびTiNがこの順に堆積されて、中間層43が形成される。続いて、スパッタ法、蒸着法などの方法により、中間層43の表面にAlなどの金属が堆積されて、メタル層44が形成される。これにより、ソース電極41が形成される。次いで、SiC基板2の裏面10に、Alが積層されてドレイン電極33が形成される。
Next, as shown in FIG. 7M, a polysilicon material is deposited by CVD until the contact holes 25 are filled. Thereafter, N-type or P-type impurities are implanted into the deposited polysilicon material. Although the implantation conditions at this time vary depending on the type of impurities, for example, the acceleration energy is 10 keV to 100 keV. Thereafter, the
この後、層間絶縁膜(図示せず)、ソースパッド6、ゲートパッド8などが形成されることにより、図6に示す電界効果トランジスタ40が得られる。
そして、このようなソース電極41を有する構成においても、ソーストレンチ5は、たとえば、図8に示す電界効果トランジスタ45のように、ゲートトレンチ3よりも深くてもよい。
Thereafter, an interlayer insulating film (not shown), a
Even in such a configuration having the
図9(a)(b)は、本発明の第2の実施形態に係る電界効果トランジスタの模式平面図であって、図9(a)は全体図、図9(b)は内部拡大図をそれぞれ示す。
この電界効果トランジスタ51は、SiCを用いたプレーナゲート型パワーVDMOSFET(個別素子)であり、たとえば、平面視正方形のチップ状である。チップ状の電界効果トランジスタ51は、図9(a)の紙面における上下左右方向の長さがそれぞれ数mm程度である。
FIGS. 9A and 9B are schematic plan views of a field effect transistor according to the second embodiment of the present invention. FIG. 9A is an overall view, and FIG. 9B is an internal enlarged view. Each is shown.
The
電界効果トランジスタ51は、SiC基板52と、このSiC基板52上に形成され、平面視格子状のゲート電極53により区画された多数の単位セル54とを有している。すなわち、SiC基板52上には、格子状ゲート電極53の各窓部分に配置された平面視正方形状の単位セル54がマトリクス状に配列されている。各単位セル54は、たとえば、図9(b)の紙面における上下左右方向の長さがそれぞれ10μm以下であり、その中央には表面側からSiC基板52側へ掘り下がった平面視正方形状のソーストレンチ55が形成されている。
The
電界効果トランジスタ51の表面には、ソースパッド56が形成されている。ソースパッド56は、四隅が外方へ湾曲した平面視略正方形状であり、電界効果トランジスタ51の表面のほぼ全域を覆うように形成されている。このソースパッド56には、その一辺の中央付近に、平面視略正方形状の除去領域57が形成されている。除去領域57は、ソースパッド56が形成されていない領域である。
A
この除去領域57には、ゲートパッド58が配置されている。ゲートパッド58とソースパッド56との間には間隔が設けられており、これらは互いに絶縁されている。
図10は、本発明の第2の実施形態に係る電界効果トランジスタの模式断面図であって、図9(b)の切断線X−Xでの切断面を示す。
図10を参照して電界効果トランジスタ51の断面構造を説明する。電界効果トランジスタ51は、N+型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板52を備えている。このSiC基板52は、この実施形態では、トランジスタ51のドレインとして機能し、その表面59(上面)がSi面であり、その裏面60(下面)がC面である。
A
FIG. 10 is a schematic cross-sectional view of a field effect transistor according to the second embodiment of the present invention, and shows a cut surface taken along a cutting line XX in FIG. 9B.
A cross-sectional structure of the
SiC基板52上には、SiC基板52よりも低濃度のN−型(たとえば、濃度が1×1015〜1×1017cm−3)のSiCからなるエピタキシャル層61が積層されている。SiC半導体層としてのエピタキシャル層61は、SiC基板52上に、いわゆるエピタキシャル成長によって形成されている。Si面である表面59上に形成されるエピタキシャル層61は、Si面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層61の表面62は、SiC基板52の表面59と同様、Si面である。
On
エピタキシャル層61の表面62側(Si面側)には、SiC基板52の平面視において、ウェル状のP型のボディ領域63がマトリクス状に配列されて多数形成されていて、その濃度は、たとえば、1×1016〜1×1019cm−3である。また、エピタキシャル層61において、ボディ領域63よりもSiC基板52側(C面側)の領域は、エピタキシャル成長後のままの状態が維持された、N−型のドリフト領域64となっている。
On the
個々のボディ領域63内には、N+型(たとえば、濃度が1×1018〜1×1021cm−3)のソース領域65と、このソース領域65に取り囲まれたP+型(たとえば、濃度が1×1018〜1×1021cm−3)のボディコンタクト領域66とが形成されている。
そして、個々のボディコンタクト領域66を貫通するようにソーストレンチ55がボディ領域63と同数形成されており、隣り合うボディ領域63に跨るように、格子状のゲート電極53が形成されている。これにより、エピタキシャル層61に、それぞれが電界効果トランジスタとして機能する単位セル54が多数形成されている。すなわち、単位セル54では、ボディコンタクト領域66がソーストレンチ55を取り囲むように形成されており、さらにそのボディコンタクト領域66を取り囲むようにボディ領域63が形成されている。また、単位セル54では、ソーストレンチ55の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル54の周方向がゲート幅方向である。
Within each
The same number of
ソーストレンチ55は、エピタキシャル層61の表面62からボディ領域63を貫通してドリフト領域64に達している。ドリフト領域64は、ソーストレンチ55の底部に露出することとなる。また、ソーストレンチ55は、その底部におけるゲート幅に直交する方向(隣接する単位セル54との対向方向)の両端角部がドリフト領域64側へ向かって湾曲していて、互いに対向する側面67と底面68とが湾曲面を介して連続する断面U字状である。
また、ゲート電極53とエピタキシャル層61との間には、ゲート絶縁膜69が介在されている。ゲート電極53は、ソース領域65とドリフト領域64との間に跨っていて、ボディ領域63の表面における反転層(チャネル)の形成を制御する。また、ゲート絶縁膜69は、窒素を含有する酸化膜、たとえば、窒素および酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなる。ゲート絶縁膜69における窒素含有量(窒素濃度)は、たとえば、0.1〜10%である。こうして、ソース領域65とドリフト領域64とが、エピタキシャル層61の表面62(主面)に垂直な縦方向にボディ領域63を介して離間して配置された、縦型MISトランジスタ構造が構成されている。
A
エピタキシャル層61上には、ゲート電極53を覆うように、SiO2からなる層間絶縁膜70が積層されている。層間絶縁膜70およびゲート絶縁膜69には、ボディ領域63の中央領域に、ソーストレンチ55とほぼ同径のコンタクトホール71が形成されている。これにより、コンタクトホール71内には、ソーストレンチ55の全体(つまり、ソーストレンチ55の側面67および底面68)が露出している。
An interlayer insulating
層間絶縁膜70上には、ソース電極72が形成されている。ソース電極72は、すべてのコンタクトホール71を介して、すべての単位セル54のソーストレンチ55に一括して入り込んでいて、各単位セル54において、ソーストレンチ55の底側から順にドリフト領域64、ボディコンタクト領域66およびソース領域65に接触している。つまり、ソース電極72は、すべての単位セル54に対して共通の配線となっている。そして、このソース電極72上には層間絶縁膜(図示せず)が形成されており、その層間絶縁膜(図示せず)を介して、ソース電極72がソースパッド56(図9(a)参照)に電気的に接続されている。一方、ゲートパッド58(図9(a)参照)は、当該層間絶縁膜(図示せず)上に引き回されたゲート配線(図示せず)を介して、ゲート電極53に電気的に接続されている。
A
また、ソース電極72は、エピタキシャル層61との接触側から順にポリシリコン層73、中間層74およびメタル層75を有している。
ポリシリコン層73は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、1×1015cm−3以上、好ましくは、1×1019〜1×1021cm−3の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層73をドープ層(高濃度ドープ層を含む)として形成するときの不純物としては、N(窒素)、P(リン)、As(ひ素)などのN型不純物、Al(アルミニウム)、B(ホウ素)などのP型不純物を用いることができる。また、ポリシリコン層73の厚さは、たとえば、5000Å〜10000Åである。
The
The
また、ポリシリコン層73は、この実施形態では、コンタクトホール71内に露出する単位セル54の表面全域を覆うように形成されていて、ソーストレンチ55内でドリフト領域64、ボディコンタクト領域66およびソース領域65の全てに接触している。
すなわち、ポリシリコン層73は、ソーストレンチ55の側面67において高濃度な不純物領域であるボディコンタクト領域66およびソース領域65の両方に接する第1部分76と、側面67および底面68において低濃度なドリフト領域64に接する障壁形成層としての第2部分77とを有している。そして、ポリシリコン層73は、第1部分76では、ボディコンタクト領域66およびソース領域65の両方との間にオーミック接合を形成している。一方で、第2部分77では、低濃度なドリフト領域64との間に、電界効果トランジスタ1に内在するボディダイオード78(ボディ領域63とドリフト領域64との接合により形成されるPNダイオード)の拡散電位(たとえば、2.8eV〜3.2eV)よりも接合障壁の小さいヘテロ接合(たとえば、接合障壁の高さが1eV〜1.5eV)を形成している。
In this embodiment, the
That is, the
中間層74は、ポリシリコン層73上に積層されたメタル層であり、Ti(チタン)を含有する層の単層またはTiを含有する層を含む複数の層からなる。Tiを含有する層は、Ti、TiN(窒化チタン)などを用いて形成することができる。また、中間層74の厚さは、たとえば、200nm〜500nmである。
メタル層75は、中間層74上に積層されており、たとえば、Al(アルミニウム)、Au(金)、Ag(銀)、Cu(銅)、Mo(モリブデン)、それらの合金およびそれらを含有するメタル材料を用いて形成され、好ましくは、Mo層を有している。メタル層75は、ソース電極72の最表層をなしている。また、メタル層75の厚さは、たとえば、1μm〜5μmである。
The
The
上記のようなポリシリコン層73、中間層74およびメタル層75の組み合わせとしては、この実施形態では、Poly−Si(ポリシリコン層73)、Ti(中間層74)、TiN(中間層74)およびAl(メタル層75)が順に積層される積層構造(Poly−Si/Ti/TiN/Al)である。また、これらに加えて、メタル層75がMo層を有していることが好ましい。Moは融点が高いので、メタル層75にMo層が含まれていれば、ソース電極72に大電流が流れたときに生じる熱によるメタル層75の溶損を抑制することができる。
As the combination of the
SiC基板52の裏面50には、その全域を覆うようにドレイン電極79が形成されている。このドレイン電極79は、すべての単位セル54に対して共通の電極となっている。ドレイン電極79としては、たとえば、SiC基板52側から順にNiシリサイドおよびAlが積層された積層構造(Niシリサイド/Al)が例示できる。
図11A〜図11Lは、図10に示す半導体装置の製造方法を説明するための模式断面図である。
A
11A to 11L are schematic cross-sectional views for explaining the method for manufacturing the semiconductor device shown in FIG.
まず、図11Aに示すように、CVD(Chemical Vapor Deposition:化学気相成長)法、LPE(Liquid Phase Epitaxy:液相エピタキシ)法、MBE(Molecular Beam Epitaxy:分子線エピタキシ)法などのエピタキシャル成長法により、SiC基板52の表面59(Si面)上に、不純物をドーピングしながらSiC結晶が成長させられる。これにより、SiC基板52上に、N−型のエピタキシャル層61が形成される。
First, as shown in FIG. 11A, an epitaxial growth method such as a CVD (Chemical Vapor Deposition) method, an LPE (Liquid Phase Epitaxy) method, or an MBE (Molecular Beam Epitaxy) method is used. The SiC crystal is grown on the surface 59 (Si surface) of the
続いて、図11Bに示すように、CVD法により、エピタキシャル層61上にSiO2からなるマスク80が形成される。続いて、マスク80がフォトレジスト(図示せず)を介してエッチングされることにより、ボディ領域63を形成すべき領域に開口81を有するパターンにパターニングされる。開口81の形成後、P型不純物が、エピタキシャル層61の表面62からエピタキシャル層61の内部にインプランテーション(注入)される。このときの注入条件は、P型不純物の種類により異なるが、たとえば、加速エネルギーが200keV〜3000keVである。P型不純物の注入後、マスク80が除去される。
Subsequently, as shown in FIG. 11B, a mask 80 made of SiO 2 is formed on the
次いで、図11Cに示すように、CVD法により、エピタキシャル層61上にSiO2からなるマスク82が形成される。続いて、マスク82がフォトレジスト(図示せず)を介してエッチングされることにより、ソース領域65を形成すべき領域に開口83を有するパターンにパターニングされる。開口83の形成後、P型不純物が、エピタキシャル層61の表面62からエピタキシャル層61の内部にインプランテーション(注入)される。このときの注入条件は、P型不純物の種類により異なるが、たとえば、加速エネルギーが30keV〜400keVである。P型不純物の注入後、マスク82が除去される。
Next, as shown in FIG. 11C, a
次いで、図11Dに示すように、CVD法により、エピタキシャル層61上にSiO2からなるマスク84が形成される。続いて、マスク84がフォトレジスト(図示せず)を介してエッチングされることにより、ボディコンタクト領域66を形成すべき領域に開口85を有するパターンにパターニングされる。開口85の形成後、N型不純物が、エピタキシャル層61の表面62からエピタキシャル層61の内部にインプランテーション(注入)される。このときの注入条件は、N型不純物の種類により異なるが、たとえば、加速エネルギーが30keV〜400keVである。N型不純物の注入後、マスク84が除去される。
Next, as shown in FIG. 11D, a
次いで、図11Eに示すように、たとえば、1400℃〜2000℃でエピタキシャル層61が熱処理される。これにより、エピタキシャル層61の表層部に注入された個々のN型不純物およびP型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域63、ソース領域65、ボディコンタクト領域66がそれぞれ形成される。また、エピタキシャル層61の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域64が形成される。なお、エピタキシャル層61の熱処理は、たとえば、抵抗加熱炉、高周波誘導加熱炉を適当な温度で制御することによって行うことができる。
Next, as shown in FIG. 11E, the
次いで、図11Fに示すように、エピタキシャル層61が、ソーストレンチ55を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、エピタキシャル層61が表面62(Si面)からドライエッチングされて、ソーストレンチ55が同時に形成される。それとともに、エピタキシャル層61に多数の単位セル54が形成される。なお、エッチングガスとしては、たとえば、SF6(六フッ化硫黄)およびO2(酸素)を含む混合ガス(SF6/O2ガス)、SF6、O2およびHBr(臭化水素)を含む混合ガス(SF6/O2/HBrガス)を用いることができる。
Next, as shown in FIG. 11F, the
次いで、図11Gに示すように、エピタキシャル層61の表面62が酸化されて、表面62全域を覆う窒化酸化シリコン膜(ゲート絶縁膜69)が形成される。
次いで、図11Hに示すように、CVD法により、ドーピングされたポリシリコン材料86がエピタキシャル層61の上方から堆積される。ポリシリコン材料86の堆積は、少なくともソーストレンチ55が埋め尽くされるまで続けられる。
Next, as shown in FIG. 11G, the
Next, as shown in FIG. 11H, a doped
その後、図11Iに示すように、堆積したポリシリコン材料86がドライエッチングにより除去される。これにより、ゲート電極53が形成される。
次いで、図11Jに示すように、CVD法により、エピタキシャル層61上にSiO2からなる層間絶縁膜70が積層される。
そして、図11Kに示すように、層間絶縁膜70およびゲート絶縁膜69が連続してパターニングされることにより、層間絶縁膜70およびゲート絶縁膜69にコンタクトホール71が形成される。
Thereafter, as shown in FIG. 11I, the deposited
Next, as shown in FIG. 11J, an
Then, as shown in FIG. 11K, the
次いで、図11Lに示すように、CVD法により、ポリシリコン材料がコンタクトホール71を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してN型またはP型不純物がインプランテーション(注入)される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが10keV〜100keVである。その後、SiC基板52の裏面60にNiからなる層が形成される。次いで、たとえば、1000℃で2分間、RTA(Rapid Thermal Annealing)処理される。これにより、ポリシリコン材料中の不純物が拡散してポリシリコン層73が形成されるとともに、裏面60のNi層がシリサイド化する。次いで、スパッタ法、蒸着法などの方法により、ポリシリコン層73の表面にTiおよびTiNがこの順に堆積されて、中間層74が形成される。続いて、スパッタ法、蒸着法などの方法により、中間層74の表面にAlなどの金属が堆積されて、メタル層75が形成される。これにより、ソース電極72が形成される。次いで、SiC基板52の裏面60に、Alが積層されてドレイン電極79が形成される。
Next, as shown in FIG. 11L, a polysilicon material is deposited by CVD until the
この後、層間絶縁膜(図示せず)、ソースパッド56、ゲートパッド58などが形成されることにより、図10に示す電界効果トランジスタ51が得られる。
この電界効果トランジスタ51も、オフ時に、ポリシリコン層73の第2部分77とドリフト領域64とのヘテロ接合部に優先的に電流が流れ、ボディダイオード78に流れる電流を少なくするか、またはなくすことができる。こうして電界効果トランジスタ51を流れた電流は、たとえば還流電流として電動モータに流すことができる。
Thereafter, an interlayer insulating film (not shown), a
In the
このように、オフ時の電流は、単位セル54の中央のソーストレンチ55内に形成されたポリシリコン層73の第2部分77からドリフト領域64へ流れるから、P型ボディ領域63とN型ドリフト領域64との間でのキャリヤの移動はほとんど生じない。そのため、ドリフト領域64内での正孔と電子との再結合を防止することができる。その結果、エピタキシャル層61におけるSiCの結晶欠陥の拡張を抑制することができるので、トランジスタ51のオン抵抗の上昇を抑制することができる。
Thus, the off-state current flows from the
また、ソース領域65およびドリフト領域64の両方を一括して露出させるソーストレンチ55が形成されているため、このソーストレンチ55内にポリシリコン層73(ソース電極72)を形成することにより、ポリシリコン層73をソース領域65およびドリフト領域64のいずれにも接触させることができる。これにより、ソース電極72のポリシリコン層73は、ソース領域65との間にオーミック接合を形成し、ドリフト領域64との間にボディダイオード78の拡散電位よりも接合障壁の低いヘテロ接合を形成する。そのため、電界効果トランジスタ51の製造工程において、上記2つの接合をポリシリコン層73の形成工程(図11L参照)で形成することができる。
In addition, since the
しかも、ソース領域65およびドリフト領域64に接する層がポリシリコンであるため、製造工程においてアニール温度を精密に制御しなくても、第1部分76では、相対的に高濃度なソース領域65との間にオーミック接合を形成でき、一方、第2部分77では、相対的に低濃度なドリフト領域64との間にヘテロ接合を形成できる。アニール温度の精密な制御が必要ないので、上記2つの接合を、ポリシリコン層73の堆積およびアニールにより同時に形成することができる(図11L参照)。
In addition, since the layer in contact with the
また、ポリシリコンはステップカバレッジに優れるため、コンタクトホール71内に露出する各面に対してポリシリコン層73を良好に密着させることができる。すなわち、ソーストレンチ55の側面67に露出するソース領域65、および側面67および底面68に露出するドリフト領域64に対して、ポリシリコン層73を良好に密着させることができる。その結果、ソース電極72の接続信頼性を向上させることができる。
Further, since polysilicon has excellent step coverage, the
また、ポリシリコン層73に接するボディコンタクト領域66の不純物濃度が1×1018〜1×1021cm−3であるため、ボディ領域63とポリシリコン層73(第1部分76)との接触抵抗を低減できるので、ポリシリコン層73とボディ領域63との接合での電圧降下を抑制することができる。また、ボディ領域63のシート抵抗を低減できるので、寄生バイポーラトランジスタ(ソース領域65、ボディ領域63およびドリフト領域64により構成されるバイポーラトランジスタ)の動作を防止することができる。また、ポリシリコン層73に接するソース領域65の不純物濃度が1×1018〜1×1021cm−3であるため、ソース領域65とポリシリコン層73(第1部分76)との接触抵抗およびソース領域65のシート抵抗を低減できるので、トランジスタのオン抵抗を低減することができる。これら結果、良好なトランジスタ動作を行うことができる。
Further, since the impurity concentration of the
また、ポリシリコン層73の不純物濃度が1×1019〜1×1021cm−3の高濃度であるため、ポリシリコン層73とボディ領域63(ボディコンタクト領域66)との接合障壁を十分高くできる。その結果、ポリシリコン層73−ドリフト領域64間におけるリーク電流の発生を抑制することができる。
また、ソース電極72におけるポリシリコン層73、中間層74およびメタル層75の組み合わせが、Poly−Si(ポリシリコン層73)、Ti(中間層74)、TiN(中間層74)およびAl(メタル層75)が順に積層される積層構造(Poly−Si/Ti/TiN/Al)である。Tiを含有する中間層74は、ポリシリコンおよび金属材料のいずれに対しても優れた密着性を有するので、上記積層構造とすることにより、ポリシリコン層73とメタル層75との密着性を向上させることができる。その結果、ソース電極72の接続信頼性を向上させることができる。
Further, since the impurity concentration of the
The combination of the
さらに、TiN層がポリシリコン層73とメタル層75(Al層)との間に介在されているので、TiN層が、メタル層75からポリシリコン層73へのAlの拡散を防止するためのバリア層として機能する。これにより、余分なAlがポリシリコン層73に拡散しないので、ポリシリコン層73の不純物濃度を安定させることができる。その結果、ポリシリコン層73の抵抗値を安定させることができる。
Further, since the TiN layer is interposed between the
なお、ソース電極72は、ポリシリコン層73、中間層74およびメタル層75の積層構造である必要はなく、たとえば、図12に示す電界効果トランジスタ87のソース電極88のように、メタル層のみで構成されていてもよい。この場合、そのメタル層の材料としては、たとえば、上記したNi、Ti、Mo、WおよびPtからなる群から選択される1種からなることが好ましい。さらに、メタル層とソース領域65およびボディコンタクト領域66との間にNiシリサイドの層を介在させることが好ましい。これにより、そのソース電極88は、ソース領域65との間にオーミック接合を形成しつつ、ドリフト領域64との間には、ボディダイオード78の拡散電位よりも接合障壁の小さいショットキー接合(たとえば、接合障壁の高さが0.5eV〜1.5eV)を形成することができる。
Note that the
また、ソーストレンチ55は、たとえば、図13に示す電界効果トランジスタ89のように、ソーストレンチ55の底面68からその深さ方向中央までドリフト領域64を露出させる深さであってもよい。これにより、ポリシリコン層73とドリフト領域64との接触面積を大きくできる。
さらに、ソース電極のポリシリコン層は、コンタクトホール71内に露出する単位セル54の表面全域を覆うように形成されていなくてもよい。たとえば、図14に示す電界効果トランジスタ90のソース電極91のポリシリコン層92のように、ドリフト領域64が露出するソーストレンチ55の底部のみに障壁形成層として埋設されていて、ドリフト領域64のみを覆うように形成されていてもよい。この場合、メタル層94は、中間層93を介してポリシリコン層92に積層することにより、ソーストレンチ55内でボディコンタクト領域66およびソース領域65の両方に電気的に接続すればよい。これにより、メタル層94と、ボディコンタクト領域66およびソース領域65の両方との間にオーミック接合を形成しつつ、ポリシリコン層92とドリフト領域64との間にヘテロ接合を形成することができる。なお、メタル層94の材料としては、たとえば、上記したNi、Ti、Mo、WおよびPtからなる群から選択される1種から選択すればよく、さらに、メタル層94とエピタキシャル層61との間にNiシリサイドの層を介在させてもよい。
Further, the
Further, the polysilicon layer of the source electrode may not be formed so as to cover the entire surface of the
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の各電界効果トランジスタの各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、電界効果トランジスタ1において、P型の部分がN型であり、N型の部分がP型であってもよい。
また、前述の実施形態では、縦型構造のVDMOSFET(トレンチゲート型、プレーナゲート型)のみを本発明の一例として取り上げたが、本発明は、たとえば、SiC基板の主面に平行な横方向にドレイン電流が流れるLDMOSFET(Lateral Double-diffused MOSFET)にも適用することができる。
As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.
For example, a configuration in which the conductivity type of each semiconductor portion of each field effect transistor described above is inverted may be employed. For example, in the
In the above-described embodiment, only the vertical structure VDMOSFET (trench gate type, planar gate type) is taken as an example of the present invention. The present invention can also be applied to an LDMOSFET (Lateral Double-diffused MOSFET) in which a drain current flows.
本発明のSiC電界効果トランジスタは、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。 The SiC field effect transistor of the present invention is used in an inverter circuit that constitutes a drive circuit for driving an electric motor used as a power source for electric vehicles (including hybrid vehicles), trains, industrial robots, and the like. Can be incorporated into power modules. It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.
1 電界効果トランジスタ
3 ゲートトレンチ
5 ソーストレンチ
11 エピタキシャル層
12 (エピタキシャル層の)表面
13 ボディ領域
14 ドリフト領域
15 ソース領域
17 (ゲートトレンチの)側面
19 (ソーストレンチの)側面
22 ゲート絶縁膜
23 ゲート電極
26 ソース電極
27 ポリシリコン層
28 中間層
29 メタル層
30 第1部分
31 第2部分
32 ボディダイオード
37 電界効果トランジスタ
38 ソース電極
39 電界効果トランジスタ
40 電界効果トランジスタ
41 ソース電極
42 ポリシリコン層
43 中間層
44 メタル層
45 電界効果トランジスタ
51 電界効果トランジスタ
53 ゲート電極
55 ソーストレンチ
61 エピタキシャル層
62 (エピタキシャル層の)表面
63 ボディ領域
64 ドリフト領域
65 ソース領域
69 ゲート絶縁膜
72 ソース電極
73 ポリシリコン層
74 中間層
75 メタル層
76 第1部分
77 第2部分
78 第3部分
87 電界効果トランジスタ
88 ソース電極
89 電界効果トランジスタ
90 電界効果トランジスタ
91 ソース電極
92 ポリシリコン層
93 中間層
94 メタル層
DESCRIPTION OF
Claims (12)
前記SiC半導体層に形成され、第1導電型のソース領域と、前記ソース領域に接する第2導電型のボディ領域と、前記ボディ領域に接する第1導電型のドリフト領域と、ゲート絶縁膜を介して前記ボディ領域に対向し、前記ドリフト領域と前記ソース領域との間に電流を流すために前記ボディ領域にチャネルを形成するためのゲート電極とを有し、前記ソース領域と前記ドリフト領域とが前記SiC半導体層の主面に垂直な縦方向に前記ボディ領域を介して離間して配置された、縦型MISトランジスタ構造とを含み、
前記縦型MISトランジスタ構造は、
前記SiC半導体層の主面から前記ソース領域および前記ボディ領域に接触して前記ドリフト領域に達するソーストレンチと、
前記ソーストレンチ内において前記ソース領域、前記ボディ領域および前記ドリフト領域に接し、前記ボディ領域と前記ドリフト領域との接合により形成されるボディダイオードの拡散電位よりも低い接合障壁を前記ドリフト領域との接合により形成する障壁形成層を前記ドリフト領域との接触部分に有するソース電極とを含み、
前記ボディ領域は、前記ゲート絶縁膜に接する第1ボディ領域と、前記第1ボディ領域よりも第2導電型の不純物濃度が高い第2ボディ領域とを含み、
前記第1ボディ領域および前記第2ボディ領域のうち、前記第1ボディ領域のみが前記ゲート絶縁膜に接し、前記第2ボディ領域のみが前記ソース電極に接しており、
前記ソース電極は、前記ソース領域、前記ボディ領域および前記ドリフト領域の全てに接するポリシリコン層を含み、
前記ポリシリコン層は、前記ソース領域との間にオーミック接合を形成する第1部分と、前記ドリフト領域との間にヘテロ接合を形成する前記障壁形成層としての第2部分とを含み、
前記ソース領域の不純物濃度が、1×1018cm−3以上であり、
前記ドリフト領域の不純物濃度が、1×1015cm−3〜1×1017cm−3である、SiC電界効果トランジスタ。 A SiC semiconductor layer;
A first conductivity type source region formed in the SiC semiconductor layer, a second conductivity type body region in contact with the source region, a first conductivity type drift region in contact with the body region, and a gate insulating film A gate electrode for forming a channel in the body region in order to flow a current between the drift region and the source region, the source region and the drift region being A vertical MIS transistor structure that is spaced apart via the body region in a vertical direction perpendicular to a main surface of the SiC semiconductor layer,
The vertical MIS transistor structure is
A source trench reaching the drift region in contact with the source region and the body region from the main surface of the SiC semiconductor layer;
A junction barrier that is in contact with the source region, the body region, and the drift region in the source trench and is lower than a diffusion potential of a body diode formed by the junction of the body region and the drift region is joined to the drift region. A source electrode having a barrier forming layer formed by the above in contact with the drift region,
The body region includes a first body region in contact with the gate insulating film and a second body region having a second conductivity type impurity concentration higher than that of the first body region,
Of the first body region and the second body region, only the first body region is in contact with the gate insulating film, and only the second body region is in contact with the source electrode,
The source electrode includes a polysilicon layer in contact with all of the source region, the body region, and the drift region,
The polysilicon layer includes a first portion that forms an ohmic junction with the source region, and a second portion as the barrier formation layer that forms a heterojunction with the drift region,
The impurity concentration of the source region is 1 × 10 18 cm −3 or more,
The impurity concentration of the drift region is 1 × 10 15 cm -3 ~1 × 10 17 cm -3, SiC field effect transistor.
前記メタル層は、前記ポリシリコン層との接触部分にTiを含有する層を有している、請求項1または2に記載のSiC電界効果トランジスタ。 The source electrode has a metal layer on the polysilicon layer,
The SiC field effect transistor according to claim 1 or 2, wherein the metal layer has a layer containing Ti at a contact portion with the polysilicon layer.
前記ゲート電極が、前記ゲートトレンチの側面に形成された前記ゲート絶縁膜を介して前記ボディ領域に対向しているトレンチゲート型構造を含む、請求項1〜5のいずれか一項に記載のSiC電界効果トランジスタ。 The vertical MIS transistor structure further includes a gate trench that reaches the drift region from the main surface of the SiC semiconductor layer through the source region and the body region,
The SiC according to any one of claims 1 to 5, wherein the gate electrode includes a trench gate type structure facing the body region via the gate insulating film formed on a side surface of the gate trench. Field effect transistor.
前記第2ボディ領域は、前記ソーストレンチの側面において、その下端が前記ドリフト領域に接している、請求項1〜9のいずれか一項に記載のSiC電界効果トランジスタ。 The second body region is formed so as to surround the source trench, and the first body region is formed so as to surround the second body region;
The SiC field effect transistor according to any one of claims 1 to 9, wherein a lower end of the second body region is in contact with the drift region on a side surface of the source trench.
前記ポリシリコン層は、前記第2ボディ領域との間にオーミック接合を形成している、請求項1〜10のいずれか一項に記載のSiC電界効果トランジスタ。 The impurity concentration of the second body region is 1 × 10 18 cm −3 to 1 × 10 21 cm −3 ,
The SiC field effect transistor according to any one of claims 1 to 10, wherein the polysilicon layer forms an ohmic junction with the second body region.
前記ヘテロ接合の接合障壁の高さが、1eV〜1.5eVである、請求項1〜11のいずれか一項に記載のSiC電界効果トランジスタ。 A diffusion potential of the body diode is 2.8 eV to 3.2 eV;
The SiC field effect transistor according to any one of claims 1 to 11, wherein a height of a junction barrier of the heterojunction is 1 eV to 1.5 eV.
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