JP5519461B2 - Horizontal semiconductor device - Google Patents

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Description

本発明は、横型半導体装置に関し、より特定的には、支持基板と絶縁膜層と半導体層が積層した積層基板に形成された横型半導体装置に関する。   The present invention relates to a lateral semiconductor device, and more particularly to a lateral semiconductor device formed on a stacked substrate in which a support substrate, an insulating film layer, and a semiconductor layer are stacked.

従来、ダイオードやトランジスタ、ＭＯＳ−ＦＥＴなどの半導体装置、およびこれら半導体装置の駆動制御回路を一つのシリコン基板上に集積した集積回路（所謂、ＩＣ）が開発されている。このような集積回路を設計する上では、半導体装置の近傍に電源電位線などの高電位の回路線が配置される場合がしばしばある。そして、半導体装置は、高電位回路線の電位の影響を受けた場合に異常動作をする可能性がある。したがって、このような集積回路に用いられる半導体装置には、周囲の電位の影響を受け難く、高い耐圧性能を有することが要求されている。   Conventionally, semiconductor devices such as diodes, transistors, and MOS-FETs, and integrated circuits (so-called ICs) in which drive control circuits of these semiconductor devices are integrated on a single silicon substrate have been developed. In designing such an integrated circuit, a high potential circuit line such as a power supply potential line is often disposed in the vicinity of the semiconductor device. The semiconductor device may operate abnormally when affected by the potential of the high potential circuit line. Therefore, a semiconductor device used in such an integrated circuit is required to have high withstand voltage performance without being easily influenced by the surrounding potential.

上記のような集積回路に用いられる半導体装置の一例が、特許文献１に開示されている。特許文献１に開示される半導体装置は、図７に示すように、低濃度第一導電型であるｎ-型の半導体基板１の一主表面にドリフト領域を挟んで高濃度第二導電型不純物領域であるｐ＋型アノード領域２と、高濃度第一導電型不純物領域であるｎ+型カソード領域３とが形成されている。そして、ドリフト領域上方の絶縁層４内には、フローティング導体７が設けられている。なお、図７は従来の半導体装置の構成を示す断面図である。 An example of a semiconductor device used in the above integrated circuit is disclosed in Patent Document 1. As shown in FIG. 7, the semiconductor device disclosed in Patent Document 1 is a high-concentration second-conductivity type impurity with a drift region sandwiched between one main surface of an n − -type semiconductor substrate 1 that is a low-concentration first-conductivity type. A p + type anode region 2 that is a region and an n + type cathode region 3 that is a high concentration first conductivity type impurity region are formed. A floating conductor 7 is provided in the insulating layer 4 above the drift region. FIG. 7 is a cross-sectional view showing a configuration of a conventional semiconductor device.

図７に示すような構成の半導体装置によれば、フローティング導体７と半導体基板１との間に形成される容量により、半導体基板１の表面の電位が安定化される。したがって、ドリフト領域の上部を跨いで配線された高電位配線６の影響による電位の乱れ等を緩和し、アノード−カソード間の耐圧低下を抑制することができる。   According to the semiconductor device configured as shown in FIG. 7, the surface potential of the semiconductor substrate 1 is stabilized by the capacitance formed between the floating conductor 7 and the semiconductor substrate 1. Therefore, potential disturbance due to the influence of the high potential wiring 6 wired across the upper portion of the drift region can be mitigated, and a decrease in breakdown voltage between the anode and the cathode can be suppressed.

特開２０００−９１５９７号公報JP 2000-91597 A

しかしながら、上記特許文献１に開示される半導体装置では、絶縁層４内にて所定距離間隔で配列されたフローティング導体７の配置間隔Ｗが比較的長い場合、フローティング導体７と半導体基板１との間に形成される容量が小さくなるため半導体基板１の電位分布を十分に安定化させることができず、耐圧性が低下する問題があった。一方、フローティング導体７の配置間隔Ｗが比較的短くした場合、半導体基板１の電位分布が安定化される反面、当該配置間隔Ｗが比較的長い場合に比べて、フローティング導体間の電界強度が高くなりイオン分極が発生し易くなる。そのため、層間絶縁膜４の長期信頼性が低下してしまう（導体化し易くなる）おそれがあった。   However, in the semiconductor device disclosed in the above-mentioned Patent Document 1, when the arrangement interval W of the floating conductors 7 arranged at a predetermined distance in the insulating layer 4 is relatively long, the gap between the floating conductor 7 and the semiconductor substrate 1 can be reduced. Therefore, the potential distribution of the semiconductor substrate 1 cannot be sufficiently stabilized and the withstand voltage is lowered. On the other hand, when the arrangement interval W of the floating conductors 7 is relatively short, the potential distribution of the semiconductor substrate 1 is stabilized, but the electric field strength between the floating conductors is higher than when the arrangement interval W is relatively long. Therefore, ion polarization is likely to occur. Therefore, there is a risk that the long-term reliability of the interlayer insulating film 4 may be reduced (easily converted into a conductor).

また、上記特許文献１に開示される半導体装置においては、フローティング導体７と半導体基板１の一主表面との間に介在する層間絶縁膜４の膜厚Ｇ１を、フィールドプレート５ａ、５ｂと半導体基板１の一主表面との間に介在する層間絶縁膜４の膜厚Ｇ２より０．５μｍ薄くすることが耐圧性の向上のため好ましいとされている。しかしながら、上記膜厚Ｇ１が比較的薄く形成された場合、フローティング導体７と半導体基板１との間の層間絶縁膜４における電界強度が高くなり、層間絶縁膜４の長期信頼性が低下するおそれがあった。なお、一般的には上記膜厚Ｇ２は０．５μｍ乃至０．７μｍ程度で製造されるため、耐圧性を優先した場合、膜厚Ｇ１は０．１μｍ乃至０．２μｍと非常に薄くせざるを得なくなり、上記のような長期信頼性の低下を招くおそれがあった。   Further, in the semiconductor device disclosed in Patent Document 1, the thickness G1 of the interlayer insulating film 4 interposed between the floating conductor 7 and one main surface of the semiconductor substrate 1 is set to the field plates 5a and 5b and the semiconductor substrate. In order to improve the pressure resistance, it is preferable to make the thickness 0.5 μm thinner than the thickness G2 of the interlayer insulating film 4 interposed between the first main surface and the first main surface. However, when the film thickness G1 is relatively thin, the electric field strength in the interlayer insulating film 4 between the floating conductor 7 and the semiconductor substrate 1 increases, and the long-term reliability of the interlayer insulating film 4 may be reduced. there were. In general, the film thickness G2 is about 0.5 μm to 0.7 μm. Therefore, if priority is given to pressure resistance, the film thickness G1 must be very thin, 0.1 μm to 0.2 μm. There was a risk that the long-term reliability would be reduced as described above.

このように、従来の技術では、半導体装置において高い耐圧性能と長期信頼性を両立することが困難であった。本発明は上記の課題を鑑みて成されたものであり、高い耐圧性と長期信頼性とを両立可能とする横型半導体装置を提供することを目的とする。   Thus, with the conventional technology, it has been difficult to achieve both high breakdown voltage performance and long-term reliability in a semiconductor device. The present invention has been made in view of the above problems, and an object of the present invention is to provide a lateral semiconductor device that can achieve both high pressure resistance and long-term reliability.

上記の課題を解決するため、本願は以下の構成を採用した。第１の発明は、半導体基板の一主表面上においてドリフト領域を挟むように第１電極部と第２電極部とが各々分離形成され、ドリフト領域上部には酸化膜層が形成され、ドリフト領域、第１電極部、第２電極部、および酸化膜層が層間絶縁膜層により覆われた横型半導体装置であって、第１導電型半導体と第２導電型半導体とを交互にドリフト領域におけるキャリアのドリフト方向へ直列接続して成る連続接合半導体層が酸化膜層と層間絶縁膜層との境界部に設けられ、連続接合半導体層の一方端部は、第２電極部と並列に電源電位線に接続されていることを特徴とする、横型半導体装置である。   In order to solve the above problems, the present application adopts the following configuration. In the first invention, the first electrode portion and the second electrode portion are separately formed so as to sandwich the drift region on one main surface of the semiconductor substrate, an oxide film layer is formed on the drift region, and the drift region A lateral semiconductor device in which the first electrode portion, the second electrode portion, and the oxide film layer are covered with an interlayer insulating film layer, wherein the first conductive type semiconductor and the second conductive type semiconductor are alternately replaced with carriers in the drift region. A continuous junction semiconductor layer formed in series in the drift direction is provided at the boundary between the oxide film layer and the interlayer insulating film layer, and one end of the continuous junction semiconductor layer is connected to the power supply potential line in parallel with the second electrode portion. It is a horizontal semiconductor device characterized by being connected to.

第２の発明は、第１の発明において、横型半導体装置は、横型絶縁ゲートバイポーラトランジスタであって、ドリフト領域は、第１導電型の半導体層であり、第１電極部は、半導体層に形成された第２導電型のボディ層と、ボディ層内においてドリフト領域とは分離するよう形成された第１導電型のエミッタ層と、エミッタ層と電気的に接続されたエミッタ電極とから成り、第２電極部は、半導体層に形成された第１導電型のバッファ層と、バッファ層内においてドリフト領域とは分離するよう形成された第２導電型のコレクタ層と、コレクタ層と電気的に接続されたコレクタ電極とから成り、ボディ層表面にはゲート酸化膜が形成され、連続接合半導体層は他方端部がゲート酸化膜上に位置するよう延設され、連続接合半導体層の一方端部は、コレクタ電極と並列に電源電位線に接続され、連続接合半導体層の他方端部に接続されるゲート電極をさらに備えることを特徴とする。   According to a second invention, in the first invention, the lateral semiconductor device is a lateral insulated gate bipolar transistor, the drift region is a semiconductor layer of the first conductivity type, and the first electrode portion is formed in the semiconductor layer. A second conductivity type body layer, a first conductivity type emitter layer formed so as to be separated from the drift region in the body layer, and an emitter electrode electrically connected to the emitter layer. The two-electrode portion is electrically connected to the first conductivity type buffer layer formed in the semiconductor layer, the second conductivity type collector layer formed so as to be separated from the drift region in the buffer layer, and the collector layer A gate oxide film is formed on the surface of the body layer, the continuous junction semiconductor layer is extended so that the other end is located on the gate oxide film, and one end of the continuous junction semiconductor layer is formed. , It is connected to the power supply potential line in parallel with the collector electrode, and further comprising a gate electrode connected to the other end portion of the continuous bonding semiconductor layer.

第３の発明は、第１の発明において、横型半導体装置は、横型ダイオードであり、ドリフト領域は、第１導電型の半導体層であり、第１電極部は、半導体層に形成された第２導電型のボディ層と、ボディ層内においてドリフト領域とは分離するよう形成された第２導電型のアノード層と、アノード層と接続されたアノード電極とから成り、第２電極部は、半導体層に形成された第１導電型のバッファ層と、バッファ層内においてドリフト領域とは分離するよう形成された第１導電型のカソード層と、カソード層と接続されたカソード電極とから成り、連続接合半導体層の一方端部は、カソード電極と並列に電源電位線に接続され、連続接合半導体層の他方端部は、アノード電極と接続されていることを特徴とする。   In a third aspect based on the first aspect, the lateral semiconductor device is a lateral diode, the drift region is a first conductivity type semiconductor layer, and the first electrode portion is a second layer formed in the semiconductor layer. A conductive type body layer, a second conductive type anode layer formed so as to be separated from the drift region in the body layer, and an anode electrode connected to the anode layer, wherein the second electrode portion is a semiconductor layer A first conductivity type buffer layer formed in the first layer, a first conductivity type cathode layer formed so as to be separated from the drift region in the buffer layer, and a cathode electrode connected to the cathode layer. One end of the semiconductor layer is connected to the power supply potential line in parallel with the cathode electrode, and the other end of the continuous junction semiconductor layer is connected to the anode electrode.

第４の発明は、第１の発明において、横型半導体装置は、横型二重拡散ＭＯＳトランジスタであり、ドリフト領域は、第１導電型の半導体層であり、第１電極部は、半導体層に形成された第２導電型のボディ層と、ボディ層内においてドリフト領域とは分離するよう形成された第１導電型のソース層と、ソース層と接続されたソース電極とから成り、第２電極部は、半導体層に形成された第１導電型のバッファ層と、バッファ層内においてドリフト領域とは分離するよう形成された第１導電型のドレイン層と、ドレイン層と接続されたドレイン電極とから成り、ボディ層表面にはゲート酸化膜が形成され、連続接合半導体層は他方端部がゲート酸化膜上に位置するよう延設され、連続接合半導体層の一方端部は、ドレイン電極と並列に電源電位線に接続され、連続接合半導体層の他方端部に接続されるゲート電極をさらに備えることを特徴とする。   In a fourth aspect based on the first aspect, the lateral semiconductor device is a lateral double diffusion MOS transistor, the drift region is a first conductivity type semiconductor layer, and the first electrode portion is formed in the semiconductor layer. A second conductivity type body layer, a first conductivity type source layer formed so as to be separated from the drift region in the body layer, and a source electrode connected to the source layer. Includes a first conductivity type buffer layer formed in the semiconductor layer, a first conductivity type drain layer formed so as to be separated from the drift region in the buffer layer, and a drain electrode connected to the drain layer. The gate oxide film is formed on the surface of the body layer, the continuous junction semiconductor layer is extended so that the other end is located on the gate oxide film, and one end of the continuous junction semiconductor layer is in parallel with the drain electrode. Power supply It is connected to line, and further comprising a gate electrode connected to the other end portion of the continuous bonding semiconductor layer.

第５の発明は、第４の発明において、ドリフト領域中において、ドリフト領域より高い不純物濃度を有する第１導電型の第１ピラー領域が当該ドリフト領域のドリフト方向に延設され、ドリフト領域中において、第１ピラー領域と同等の不純物濃度を有する第２導電型の第２ピラー領域が第１ピラー領域に沿接するようにドリフト方向に延設され、第１ピラー領域の一方端はボディ層に接していることを特徴とする。   According to a fifth invention, in the fourth invention, in the drift region, a first conductivity type first pillar region having an impurity concentration higher than that of the drift region is extended in a drift direction of the drift region. The second pillar region of the second conductivity type having the same impurity concentration as the first pillar region is extended in the drift direction so as to be in contact with the first pillar region, and one end of the first pillar region is in contact with the body layer. It is characterized by.

第６の発明は、第５の発明において、第２ピラー領域は、第１ピラー領域の下面に沿接するよう形成されており、第２ピラー領域下部には、当該第２ピラー領域に沿接するように第１導電型の傾斜濃度領域層が形成され、傾斜濃度領域層の不純物濃度はドリフト方向に漸増することを特徴とする。   In a sixth aspect based on the fifth aspect, the second pillar region is formed along the lower surface of the first pillar region, and the lower portion of the second pillar region is formed along the second pillar region. A gradient concentration region layer of the first conductivity type is formed, and the impurity concentration of the gradient concentration region layer gradually increases in the drift direction.

第１の発明によれば、高い耐圧性能と長期信頼性を両立することができる。より詳細には、本発明では連続接合半導体層がダイオードとして作用するため、例えば、連続接合半導体層の上側に電源電位線等の高電位配線が配置されている場合であっても、当該連続接合半導体層の下側に配置されたドリフト領域におけるキャリアのドリフト方向の電位分布を均等化させることが可能である。したがって、電界集中等に起因するなだれ降伏を抑制し、高い耐圧性能を得ることができる。また、連続接合半導体層は、第１導電型半導体と第２導電型半導体とが隙間なく接続されて構成されているため、第１導電型半導体と第２導電型半導体の間には従来のフローティング導体のように層間絶縁膜は存在しない。したがって、本発明に係る半導体装置では従来品のようにフローティング導体間に存在する層間絶縁膜にイオン分極が発生することはない。したがって、層間絶縁膜層の長期信頼性を、ひいては半導体装置自体の長期信頼性を従来に比して向上することができる。   According to the first invention, both high pressure resistance and long-term reliability can be achieved. More specifically, since the continuous junction semiconductor layer functions as a diode in the present invention, for example, even when a high-potential wiring such as a power supply potential line is arranged on the upper side of the continuous junction semiconductor layer, the continuous junction semiconductor layer It is possible to equalize the potential distribution in the drift direction of carriers in the drift region disposed below the semiconductor layer. Therefore, avalanche breakdown due to electric field concentration or the like can be suppressed, and high breakdown voltage performance can be obtained. In addition, the continuous junction semiconductor layer is formed by connecting the first conductive type semiconductor and the second conductive type semiconductor without any gap, so that the conventional floating semiconductor layer is not formed between the first conductive type semiconductor and the second conductive type semiconductor. There is no interlayer insulating film like a conductor. Therefore, in the semiconductor device according to the present invention, ion polarization does not occur in the interlayer insulating film existing between the floating conductors as in the conventional product. Accordingly, it is possible to improve the long-term reliability of the interlayer insulating film layer and, in turn, the long-term reliability of the semiconductor device itself as compared with the related art.

第２の発明によれば、上述第１の発明の効果を横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）において得ることができる。   According to the second invention, the effect of the first invention can be obtained in the lateral insulated gate bipolar transistor (LIGBT).

第３の発明によれば、上述第１の発明の効果を横型ダイオードにおいて得ることができる。   According to the third invention, the effect of the first invention can be obtained in the lateral diode.

第４の発明によれば、上述第１の発明の効果を横型二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）において得ることができる。   According to the fourth invention, the effect of the first invention can be obtained in the lateral double diffusion MOS transistor (LDMOS).

第５の発明によれば、ドリフト領域より高濃度の第１ピラー領域が形成されていることから、ＬＤＭＯＳのオン抵抗を低減することができる。なお、第５の発明においては、ボディ層に接している第１ピラー領域に、さらに隣接して第２ピラー領域が形成されていることにより、スーパージャンクション構造が形成されている。したがって、ボディ層の空乏が第１ピラー領域全体に伸長され、耐圧性が低下することなく上記オン抵抗の低減が可能となっている。   According to the fifth invention, since the first pillar region having a higher concentration than the drift region is formed, the on-resistance of the LDMOS can be reduced. In the fifth invention, a superjunction structure is formed by forming a second pillar region adjacent to the first pillar region in contact with the body layer. Therefore, the depletion of the body layer extends to the entire first pillar region, and the on-resistance can be reduced without lowering the pressure resistance.

第６の発明によれば、横型半導体装置の耐圧性をより高めることが可能である。具体的には、第１ピラー領域、第２ピラー領域、および傾斜濃度領域の三層構造が形成された近傍で電界がゼロとなる領域が形成されるため、ブレークダウンにより発生した電子の移動を当該電界がゼロとなる領域までに制限し、なだれ降伏の発生を抑制することが可能である。   According to the sixth invention, it is possible to further improve the breakdown voltage of the horizontal semiconductor device. Specifically, since a region where the electric field is zero is formed in the vicinity of the formation of the three-layer structure of the first pillar region, the second pillar region, and the gradient concentration region, the movement of electrons generated by breakdown is prevented. It is possible to limit the electric field to a region where the electric field becomes zero, and to suppress avalanche breakdown.

第１の実施形態に係る横型半導体装置１０（ＬＩＧＢＴ）の構成を示す要部断面図の一例An example of a fragmentary sectional view showing the configuration of the horizontal semiconductor device 10 (LIGBT) according to the first embodiment. コレクタ−エミッタ間に逆バイアスをかけられた横型半導体装置１０（ＬＩＧＢＴ）の電位分布を示す図The figure which shows the electric potential distribution of the horizontal type semiconductor device 10 (LIGBT) by which reverse bias was applied between collector-emitters. 連続接合半導体層１２０を有さない従来のＬＩＧＢＴの電位分布を示す図The figure which shows the electric potential distribution of the conventional LIGBT which does not have the continuous junction semiconductor layer 120 第２の実施形態に係る横型半導体装置２０（横型ダイオード）の構成を示す要部断面図の一例An example of a principal part sectional view showing a configuration of a horizontal semiconductor device 20 (horizontal diode) according to the second embodiment. 第３の実施形態に係る横型半導体装置３０（ＬＤＭＯＳ）の構成を示す要部断面図の一例An example of a fragmentary sectional view showing the configuration of a lateral semiconductor device 30 (LDMOS) according to the third embodiment. 第４の実施形態に係る横型半導体装置４０（ＬＤＭＯＳ）の構成を示す要部断面図の一例An example of a fragmentary sectional view showing the configuration of a lateral semiconductor device 40 (LDMOS) according to the fourth embodiment 従来の半導体装置の構成を示す断面図Sectional drawing which shows the structure of the conventional semiconductor device

（第１の実施形態）
以下、本発明の第１の実施形態に係る横型半導体装置１０について説明する。第１の実施形態に係る横型半導体装置１０は、６００Ｖ以上の高耐圧横型絶縁ゲートバイポーラトランジスタ（以下、ＬＩＧＢＴと称する）として機能する半導体装置である。先ず、図１を参照して横型半導体装置１０の構成について説明する。なお、図１は、第１の実施形態に係る横型半導体装置１０（ＬＩＧＢＴ）の構成を示す要部断面図の一例である。なお、以下の実施形態では、第１の導電型をｎ型、第２の導電型をｐ型として説明する。 (First embodiment)
The lateral semiconductor device 10 according to the first embodiment of the present invention will be described below. The lateral semiconductor device 10 according to the first embodiment is a semiconductor device that functions as a high breakdown voltage lateral insulated gate bipolar transistor (hereinafter referred to as LIGBT) of 600 V or higher. First, the configuration of the horizontal semiconductor device 10 will be described with reference to FIG. FIG. 1 is an example of a cross-sectional view of the main part showing the configuration of the lateral semiconductor device 10 (LIGBT) according to the first embodiment. In the following embodiments, the first conductivity type will be described as n-type, and the second conductivity type will be described as p-type.

横型半導体装置１０（ＬＩＧＢＴ）は、単結晶シリコンの支持基板１００と、支持基盤１００上に積層したＢＯＸ（Buried Oxide）層２００と、単結晶シリコンの半導体層３００とが積層して成るＳＯＩ(Silicon on Insulator)基板を利用して形成されている。なお、半導体層３００表面部は層間絶縁膜層４００により被覆され、層間絶縁膜層４００の上部には電源電位線１１６が配置される。   A lateral semiconductor device 10 (LIGBT) includes an SOI (Silicon) in which a single crystal silicon support substrate 100, a BOX (Buried Oxide) layer 200 stacked on a support base 100, and a single crystal silicon semiconductor layer 300 are stacked. on Insulator) substrate. Note that the surface portion of the semiconductor layer 300 is covered with an interlayer insulating film layer 400, and a power supply potential line 116 is disposed on the interlayer insulating film layer 400.

支持基板１００は、例えば、ｐ型の不純物を含み低電圧側配線に接続された半導体層である。低電圧側配線は、例えば、接地電位に固定されている。支持基板１００の抵抗率は、機械的強度が保たれるように、約１〜１００ｍΩ・ｃｍであることが好ましい。   The support substrate 100 is, for example, a semiconductor layer that includes p-type impurities and is connected to the low-voltage side wiring. For example, the low voltage side wiring is fixed to the ground potential. The resistivity of the support substrate 100 is preferably about 1 to 100 mΩ · cm so that the mechanical strength is maintained.

ＢＯＸ層２００は、酸化シリコンなどの比誘電率が小さい材料を用いて形成することが望ましい。なお、ＢＯＸ層２００は、積層方向（縦方向）の厚みが約３．０〜５．０μｍとなるよう形成することが好ましい。   The BOX layer 200 is desirably formed using a material having a small relative dielectric constant such as silicon oxide. The BOX layer 200 is preferably formed so that the thickness in the stacking direction (longitudinal direction) is about 3.0 to 5.0 μm.

半導体層３００の主部は、比較的低濃度のｎ-型不純物を含む半導体層であるが、部分的に異なる性質を有する領域層が形成されている。具体的には、半導体層３００には、エミッタ領域１０２、メインボディ領域１０７、コンタクトボディ領域１０１、コレクタ領域１０６、バッファ領域１１１、および傾斜濃度拡散層１１０が形成されている。 The main part of the semiconductor layer 300 is a semiconductor layer containing a relatively low concentration of n − -type impurity, but a region layer having partially different properties is formed. Specifically, in the semiconductor layer 300, an emitter region 102, a main body region 107, a contact body region 101, a collector region 106, a buffer region 111, and a gradient concentration diffusion layer 110 are formed.

メインボディ領域１０７は、半導体層３００の表面から裏面に達するように形成されたｐ型不純物を含む領域層である。   The main body region 107 is a region layer containing p-type impurities formed so as to reach the back surface from the front surface of the semiconductor layer 300.

エミッタ領域１０２は、半導体層３００の主部（ｎ-型領域）より高濃度のｎ+型不純物を含む領域である。エミッタ領域１０２は、メインボディ領域１０７内の半導体層３００表面側に形成される。エミッタ領域１０２は、一方の主電極であるエミッタ電極１１２と電気的に接続される。エミッタ領域１０２とエミッタ電極１１２との接続方法等は任意の手法を用いて良いが、本実施形態においてはエミッタ領域１０２の上部においてエミッタ電極１１２がオーミック接続されているものとする。 The emitter region 102 is a region containing an n + type impurity having a higher concentration than the main part (n − type region) of the semiconductor layer 300. The emitter region 102 is formed on the surface side of the semiconductor layer 300 in the main body region 107. The emitter region 102 is electrically connected to the emitter electrode 112 which is one main electrode. An arbitrary method may be used for the connection method between the emitter region 102 and the emitter electrode 112, but in this embodiment, the emitter electrode 112 is assumed to be ohmic-connected above the emitter region 102.

コンタクトボディ領域１０１は、メインボディ領域１０７より高濃度のｐ+型不純物を含む領域である。コンタクトボディ領域１０１は、メインボディ領域１０７内の半導体層３００の表面側に形成される。コンタクトボディ領域１０１は、エミッタ電極１１２とオーミック接続される。 Contact body region 101 is a region containing a higher concentration of p + -type impurities than main body region 107. Contact body region 101 is formed on the surface side of semiconductor layer 300 in main body region 107. Contact body region 101 is ohmically connected to emitter electrode 112.

バッファ領域１１１は、半導体層３００より高濃度のｎ型不純物を含む領域層である。バッファ領域１１１は、キャリアが流れるドリフト領域１０９をメインボディ領域１０７との間に挟むようにして半導体層３００内表面側に形成される。   The buffer region 111 is a region layer containing an n-type impurity at a higher concentration than the semiconductor layer 300. The buffer region 111 is formed on the inner surface side of the semiconductor layer 300 so that the drift region 109 in which carriers flow is sandwiched between the main body region 107.

コレクタ領域１０６は、メインボディ領域１０７より高濃度のｐ+型不純物を含む領域である。コレクタ領域１０６は、バッファ領域１１１内の半導体層３００表面側に形成される。コレクタ領域１０６は、他方の主電極であるコレクタ電極１１４と電気的に接続される。コレクタ領域１０６とコレクタ電極１１４との接続方法等は任意の手法を用いて良いが、本実施形態においてはコレクタ領域１０６の上部においてコレクタ電極１１４がオーミック接続されているものとする。 Collector region 106 is a region containing a p + type impurity at a higher concentration than main body region 107. The collector region 106 is formed on the surface side of the semiconductor layer 300 in the buffer region 111. Collector region 106 is electrically connected to collector electrode 114 which is the other main electrode. An arbitrary method may be used for connecting the collector region 106 and the collector electrode 114, but in this embodiment, the collector electrode 114 is assumed to be in ohmic connection above the collector region 106.

上記のような半導体層３００の構成により、実質的に、ドリフト領域１０９を挟むようにしてエミッタ領域１０２とコレクタ領域１０６とが各々分離形成されている。なお、以下ではドリフト領域１０９においてキャリアが流れる方向をドリフト方向と称する。上記の通り、エミッタ領域１０２の周囲にメインボディ領域１０７およびコンタクトボディ領域１０１が形成され、コレクタ領域１０６の周囲にバッファ領域１１１が形成されていることにより、横方向の電界集中が緩和され、横型半導体装置１０の耐圧性を向上することができる。   With the configuration of the semiconductor layer 300 as described above, the emitter region 102 and the collector region 106 are substantially separately formed so as to sandwich the drift region 109. Hereinafter, the direction in which carriers flow in the drift region 109 is referred to as a drift direction. As described above, the main body region 107 and the contact body region 101 are formed around the emitter region 102, and the buffer region 111 is formed around the collector region 106, so that the electric field concentration in the lateral direction is alleviated and the lateral type The pressure resistance of the semiconductor device 10 can be improved.

傾斜濃度拡散層１１０は、半導体層３００内においてＢＯＸ層２００との境界面に形成されている領域層である。傾斜濃度拡散層１１０は、ｎ型の不純物を含む領域であり、その濃度はドリフト方向に変化するよう形成されている。より具体的には、傾斜濃度拡散層１１０の不純物濃度は、エミッタ領域１０２側からコレクタ領域１０６側へ向けて増加している。   The gradient concentration diffusion layer 110 is a region layer formed on the interface with the BOX layer 200 in the semiconductor layer 300. The gradient concentration diffusion layer 110 is a region containing n-type impurities, and the concentration thereof is formed to change in the drift direction. More specifically, the impurity concentration of the gradient concentration diffusion layer 110 increases from the emitter region 102 side toward the collector region 106 side.

なお、上記エミッタ領域１０２、メインボディ領域１０７、コンタクトボディ領域１０１、コレクタ領域１０６、バッファ領域１１１、および傾斜濃度拡散層１１０は、各々イオン注入等の従来周知の方法で形成されるものとする。   The emitter region 102, the main body region 107, the contact body region 101, the collector region 106, the buffer region 111, and the gradient concentration diffusion layer 110 are each formed by a conventionally known method such as ion implantation.

上記のようにして構成された半導体層３００の上部には、エミッタ電極１１２、コレクタ電極１１４、ＬＯＣＯＳ酸化膜１０５、ゲート酸化膜１０３、ゲート電極１１３、および連続接合半導体層１２０が形成されている。さらにこれらを層中に被覆するようにして層間絶縁膜層４００が形成される。   An emitter electrode 112, a collector electrode 114, a LOCOS oxide film 105, a gate oxide film 103, a gate electrode 113, and a continuous junction semiconductor layer 120 are formed on the semiconductor layer 300 configured as described above. Further, an interlayer insulating film layer 400 is formed so as to cover these layers.

エミッタ電極１１２は、例えば、アルミニウム製の電極であり、低電位配線（図示せず）に接続される。コレクタ電極１１４は、例えば、アルミニウム製の電極であり、電源電位線１１６に接続されている。   The emitter electrode 112 is an aluminum electrode, for example, and is connected to a low potential wiring (not shown). The collector electrode 114 is an aluminum electrode, for example, and is connected to the power supply potential line 116.

ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜１０５は、ドリフト領域１０９の表面部に形成された酸化膜である。ＬＯＣＯＳ酸化膜１０５の材料は、例えば、酸化シリコンである。また、ＬＯＣＯＳ酸化膜１０５の膜厚は約０．２５〜０．５μｍとすることが好ましい。   A LOCOS (Local Oxidation of Silicon) oxide film 105 is an oxide film formed on the surface portion of the drift region 109. The material of the LOCOS oxide film 105 is, for example, silicon oxide. The thickness of the LOCOS oxide film 105 is preferably about 0.25 to 0.5 μm.

ゲート酸化膜１０３は、ＬＯＣＯＳ酸化膜１０５に隣接し、上記ドリフト領域１０９の一部およびメインボディ領域１０７の表面と対向するように形成された酸化膜層である。   Gate oxide film 103 is an oxide film layer formed adjacent to LOCOS oxide film 105 so as to face a part of drift region 109 and the surface of main body region 107.

連続接合半導体層１２０は、ＬＯＣＯＳ膜１０５およびゲート酸化膜１０３を介してドリフト領域１０９の表面に対向するように形成された半導体層である。連続接合半導体層１２０は、ｎ型ポリシリコン部１０４とｐ型ポリシリコン部１１５とを交互にドリフト方向に任意の個数だけ直列接続することにより構成される。連続接合半導体層１２０の一方端部は、例えばコレクタ電極１１４を介して、コレクタ領域１０６と並列に電源電位線１１６と接続される。また、ゲート酸化膜１０３上に形成された連続接合半導体層１２０の他方端部には、ゲート電極１１３が接続される。なお、図１においては、ｐ型ポリシリコン部１１５により構成された連続接合半導体層１２０の一方端部がコレクタ電極１１４と電気的に接続され、ｎ型ポリシリコン部１０４により構成された連続接合半導体層１２０の他方端部がゲート電極１１３と電気的に接続されている場合を例として示す。   The continuous junction semiconductor layer 120 is a semiconductor layer formed so as to face the surface of the drift region 109 with the LOCOS film 105 and the gate oxide film 103 interposed therebetween. The continuous junction semiconductor layer 120 is formed by connecting an arbitrary number of n-type polysilicon portions 104 and p-type polysilicon portions 115 in series in the drift direction alternately. One end of the continuous junction semiconductor layer 120 is connected to the power supply potential line 116 in parallel with the collector region 106, for example, via the collector electrode 114. A gate electrode 113 is connected to the other end of the continuous junction semiconductor layer 120 formed on the gate oxide film 103. In FIG. 1, one end of continuous junction semiconductor layer 120 constituted by p-type polysilicon portion 115 is electrically connected to collector electrode 114, and a continuous junction semiconductor constituted by n-type polysilicon portion 104. An example in which the other end portion of the layer 120 is electrically connected to the gate electrode 113 is described.

上記のような連続接合半導体層１２０は、例えば、ＬＯＣＯＳ酸化膜１０５およびゲート酸化膜１０３の表面にポリシリコン層を形成し、当該ポリシリコン層にｎ型不純物イオンおよびｐ型不純物イオンを所望の領域に選択的に注入することにより形成される。なお、ｎ型不純物イオンおよびｐ型不純物イオンを所望の領域に選択的に注入する手法としては、任意の手法を用いて良いが、例えば、ポリシリコン層にレジスト膜を形成およびエッチングすることによりイオン注入箇所を任意に設定することが可能である。なお、ｎ型ポリシリコン部１０４およびｐ型ポリシリコン部１１５の個々の接合方向の幅は、任意の大きさに設定して構わないが、０．５μｍ程度とすることが加工の容易性および製造コストから鑑みて好ましい。   In the continuous junction semiconductor layer 120 as described above, for example, a polysilicon layer is formed on the surfaces of the LOCOS oxide film 105 and the gate oxide film 103, and n-type impurity ions and p-type impurity ions are formed in desired regions in the polysilicon layer. It is formed by selectively injecting into the substrate. As a method for selectively injecting n-type impurity ions and p-type impurity ions into a desired region, any method may be used. For example, ions may be formed by forming and etching a resist film in a polysilicon layer. The injection location can be set arbitrarily. Note that the width in the individual joining direction of the n-type polysilicon portion 104 and the p-type polysilicon portion 115 may be set to an arbitrary size, but it is easy to process and manufacture to about 0.5 μm. It is preferable in view of cost.

上記のように形成されたエミッタ電極１１２、コレクタ電極１１４、ＬＯＣＯＳ酸化膜１０５、ゲート酸化膜１０３、ゲート電極１１３、および連続接合半導体層１２０は、各々、層間絶縁膜層４００により被覆される。   Emitter electrode 112, collector electrode 114, LOCOS oxide film 105, gate oxide film 103, gate electrode 113, and continuous junction semiconductor layer 120 formed as described above are each covered with interlayer insulating film layer 400.

次いで、横型半導体装置１０（ＬＩＧＢＴ）の動作について説明する。横型半導体装置１０（ＬＩＧＢＴ）は、ゲート電極１１３に数Ｖ程度の正電圧が印加されることにより、オン状態となる。より具体的には、ゲート電極１１３に正電圧が印加されると、ゲート電極１１３と対向するメインボディ領域１０７の表層部に反転層が形成されて、エミッタ領域１０２からドリフト領域１０９へ電子が注入され、コレクタ領域１０６からドリフト領域１０９へ正孔が注入される。このようなキャリアの移動によりドリフト領域１０９の伝導度が変調されて、横型半導体装置１０（ＬＩＧＢＴ）が導通状態（オン状態）となるのである。一方、ゲート電極１１３が接地電位に切り換えられた場合、メインボディ領域１０７の表層部の反転層が消失し、ドリフト領域１０９が空乏化されて横型半導体装置１０（ＬＩＧＢＴ）がオフ状態となる。   Next, the operation of the horizontal semiconductor device 10 (LIGBT) will be described. The lateral semiconductor device 10 (LIGBT) is turned on when a positive voltage of about several volts is applied to the gate electrode 113. More specifically, when a positive voltage is applied to the gate electrode 113, an inversion layer is formed on the surface layer portion of the main body region 107 facing the gate electrode 113, and electrons are injected from the emitter region 102 into the drift region 109. Then, holes are injected from the collector region 106 into the drift region 109. By such carrier movement, the conductivity of the drift region 109 is modulated, and the lateral semiconductor device 10 (LIGBT) becomes conductive (ON state). On the other hand, when the gate electrode 113 is switched to the ground potential, the inversion layer in the surface layer portion of the main body region 107 disappears, the drift region 109 is depleted, and the lateral semiconductor device 10 (LIGBT) is turned off.

上記の通り、横型半導体装置１０（ＬＩＧＢＴ）は、コレクタ−エミッタ間が順バイアス時において従来のＬＩＧＢＴと同様の動作をする。一方、横型半導体装置１０（ＬＩＧＢＴ）は、コレクタ電極１１４およびエミッタ電極１１２に逆バイアスとなる電圧がかけられた場合において、従来品に比して高い耐圧性能を示す。   As described above, the lateral semiconductor device 10 (LIGBT) operates in the same manner as a conventional LIGBT when the collector-emitter is forward biased. On the other hand, the lateral semiconductor device 10 (LIGBT) exhibits higher breakdown voltage performance than the conventional product when a reverse bias voltage is applied to the collector electrode 114 and the emitter electrode 112.

図２は、コレクタ−エミッタ間に逆バイアスをかけられた横型半導体装置１０（ＬＩＧＢＴ）の電位分布を示す図である。より詳細には、図２は、図１に示した横型半導体装置１０（ＬＩＧＢＴ）の断面図において、等電位となっている箇所を等電位線Ａ１乃至Ａ５により示すものである。等電位線Ａ１乃至Ａ５は、等電位線Ａ１、Ａ２、Ａ３、Ａ４、Ａ５の順に高い電位を示している。横型半導体装置１０（ＬＩＧＢＴ）では、連続接合半導体層１２０中の複数のｎ型ポリシリコン部１０４およびｐ型ポリシリコン部１１５がダイオードを構成するため、ドリフト領域１０９において、ｎ型ポリシリコン部１０４およびｐ型ポリシリコン部１１５の接合方向（横方向）への電位変化が均一化される。   FIG. 2 is a diagram showing a potential distribution of the lateral semiconductor device 10 (LIGBT) in which a reverse bias is applied between the collector and the emitter. In more detail, FIG. 2 shows equipotential lines A1 to A5 in the cross-sectional view of the lateral semiconductor device 10 (LIGBT) shown in FIG. The equipotential lines A1 to A5 indicate higher potentials in the order of the equipotential lines A1, A2, A3, A4, and A5. In the lateral semiconductor device 10 (LIGBT), since the plurality of n-type polysilicon portions 104 and p-type polysilicon portions 115 in the continuous junction semiconductor layer 120 form a diode, in the drift region 109, the n-type polysilicon portion 104 and The potential change in the bonding direction (lateral direction) of the p-type polysilicon portion 115 is made uniform.

仮に、連続接合半導体層１２０を備えていない従来の半導体装置を想定する。図３は、連続接合半導体層１２０を有さない従来のＬＩＧＢＴの電位分布を示す図である。図３において、等電位線Ｂ１乃至Ｂ５は、等電位線Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５の順に高い電位を示している。図３に示すように、連続接合半導体層１２０が形成されていない場合には、ドリフト領域１０９における横方向の電位変化が均一化されない。したがって、従来の半導体装置では、半導体上部に配置された電源電位線１１６等の影響により電界が局所的に集中してブレークダウン等が発生し易くなる場合があった。   A conventional semiconductor device that does not include the continuous junction semiconductor layer 120 is assumed. FIG. 3 is a diagram showing a potential distribution of a conventional LIGBT that does not have the continuous junction semiconductor layer 120. In FIG. 3, equipotential lines B1 to B5 indicate equipotential lines B1, B2, B3, B4, and B5 in this order. As shown in FIG. 3, when the continuous junction semiconductor layer 120 is not formed, the lateral potential change in the drift region 109 is not uniformized. Therefore, in the conventional semiconductor device, the electric field is locally concentrated due to the influence of the power supply potential line 116 and the like disposed on the semiconductor, and breakdown or the like is likely to occur.

その点、本発明に係る横型半導体装置１０（ＬＩＧＢＴ）では、上述した通りドリフト領域１０９の電位分布が調整されるため、電源電位線１１６等の影響を受けることなく高い耐圧性能を得ることができる。したがって、耐圧を確保するために層間絶縁膜層４００の膜厚Ｔ１（図１参照）を厚くする必要がなく、横型半導体装置１０（ＬＩＧＢＴ）を小型化するためにも上記の構成は効果的であると言える。   In that respect, in the lateral semiconductor device 10 (LIGBT) according to the present invention, since the potential distribution of the drift region 109 is adjusted as described above, high breakdown voltage performance can be obtained without being affected by the power supply potential line 116 or the like. . Therefore, it is not necessary to increase the film thickness T1 (see FIG. 1) of the interlayer insulating film layer 400 in order to ensure a withstand voltage, and the above configuration is effective for reducing the size of the lateral semiconductor device 10 (LIGBT). It can be said that there is.

また、本発明に係る横型半導体装置１０（ＬＩＧＢＴ）では、層間絶縁膜層４００について高い長期信頼性を得ることができる。より詳細には、従来品では図７に示したフローティング導体７各々の間が高電界になり易く、当該導体間に存在する層間絶縁膜４においてイオン分極が発生して絶縁性が低下するおそれがあった。その点、本発明に係る横型半導体装置１０（ＬＩＧＢＴ）では、ｎ型ポリシリコン部１０４およびｐ型ポリシリコン部１１５が直接接合して連続接合半導体層１２０が構成されているため、層間絶縁膜層４００にイオン分極が発生することがない。したがって、本発明に係る横型半導体装置１０（ＬＩＧＢＴ）では、層間絶縁膜層４００について高い長期信頼性を得ることができるのである。さらに、連続接合半導体層１２０はポリシリコン材料で形成されているため、従来品のようにＬＯＣＯＳ酸化膜１０５の上部を熱酸化膜で覆う構成に比べて高い放熱性を得ることが可能である。   In the lateral semiconductor device 10 (LIGBT) according to the present invention, high long-term reliability can be obtained for the interlayer insulating film layer 400. More specifically, in the conventional product, the electric field between the floating conductors 7 shown in FIG. 7 is likely to become a high electric field, and there is a possibility that ion polarization occurs in the interlayer insulating film 4 existing between the conductors and the insulation is lowered. there were. In that respect, in the lateral semiconductor device 10 (LIGBT) according to the present invention, since the n-type polysilicon portion 104 and the p-type polysilicon portion 115 are directly joined to form the continuous junction semiconductor layer 120, the interlayer insulating film layer 400 does not cause ion polarization. Therefore, in the lateral semiconductor device 10 (LIGBT) according to the present invention, high long-term reliability can be obtained for the interlayer insulating film layer 400. Furthermore, since the continuous junction semiconductor layer 120 is formed of a polysilicon material, it is possible to obtain higher heat dissipation than a configuration in which the upper portion of the LOCOS oxide film 105 is covered with a thermal oxide film as in the conventional product.

以上に示した通り、第１の実施形態に係る横型半導体装置１０（ＬＩＧＢＴ）によれば、高い耐圧性能と長期信頼性を両立することができる。   As described above, according to the lateral semiconductor device 10 (LIGBT) according to the first embodiment, both high breakdown voltage performance and long-term reliability can be achieved.

（第２の実施形態）
上記第１の実施形態では、本発明をＬＩＧＢＴに適用した例について説明したが、本発明は横型ダイオードにも適用可能である。以下、図４を参照して、第２の実施形態に係る横型半導体装置２０（横型ダイオード）について説明する。なお、図４は、第２の実施形態に係る横型半導体装置２０（横型ダイオード）の構成を示す要部断面図の一例である。以下、上述の第１の実施形態において説明した構成と異なる点についてのみ説明し、第１の実施形態と実質的に共通する構成に関しては同様の符号を付し、詳細な説明は省略する。 (Second Embodiment)
In the first embodiment, the example in which the present invention is applied to the LIGBT has been described. However, the present invention can also be applied to a lateral diode. Hereinafter, the lateral semiconductor device 20 (lateral diode) according to the second embodiment will be described with reference to FIG. FIG. 4 is an example of a cross-sectional view of the main part showing the configuration of the horizontal semiconductor device 20 (horizontal diode) according to the second embodiment. Hereinafter, only differences from the configuration described in the above-described first embodiment will be described, and components substantially the same as those in the first embodiment will be denoted by the same reference numerals, and detailed description thereof will be omitted.

図４に示す通り、横型半導体装置２０（横型ダイオード）においては第１の実施形態におけるゲート電極１１３とエミッタ電極１１２とが接続されてアノード電極２１２として構成されている。また、第１の実施形態においてソース領域１０２として形成されていたｎ+型の領域層は省略され、コンタクトボディ領域１０１が形成されていた領域からソース領域１０２が形成されていた領域にかけてｐ+型の不純物を含むアノード領域２０１が形成される。また、第１の実施形態において、コレクタ領域１０６として形成されていたｐ+型の領域層はｎ+型のカソード領域２０６に置き換えるよう構成されている。なお、第１の実施形態においてコレクタ電極１１４として機能していた電極は、上記カソード領域２０６と接続されカソード電極として機能する。 As shown in FIG. 4, in the lateral semiconductor device 20 (lateral diode), the gate electrode 113 and the emitter electrode 112 in the first embodiment are connected to form an anode electrode 212. In addition, the n + type region layer formed as the source region 102 in the first embodiment is omitted, and the p + type extends from the region where the contact body region 101 is formed to the region where the source region 102 is formed. An anode region 201 containing the impurities is formed. In the first embodiment, the p + type region layer formed as the collector region 106 is replaced with the n + type cathode region 206. The electrode functioning as the collector electrode 114 in the first embodiment is connected to the cathode region 206 and functions as a cathode electrode.

上記のような構成によれば、連続接合半導体層１２０を備えた横型ダイオードとして横型半導体装置２０を構成することができる。横型半導体装置２０（横型ダイオード）は、連続接合半導体層１２０を備えることから、上述第１の実施形態に係る横型半導体装置１０（ＬＩＧＢＴ）と同様に、高い耐圧性および長期信頼性を両立することが可能である。   According to the above configuration, the lateral semiconductor device 20 can be configured as a lateral diode including the continuous junction semiconductor layer 120. Since the lateral semiconductor device 20 (lateral diode) includes the continuous junction semiconductor layer 120, both the high withstand voltage and the long-term reliability are compatible as in the lateral semiconductor device 10 (LIGBT) according to the first embodiment. Is possible.

（第３の実施形態）
上記第１の実施形態では、本発明をＬＩＧＢＴに適用した例について説明したが、本発明は横型二重拡散ＭＯＳトランジスタ（以下、ＬＤＭＯＳと称する）にも適用可能である。以下、図５を参照して、第３の実施形態に係る横型半導体装置３０（ＬＤＭＯＳ）について説明する。なお、図５は、第３の実施形態に係る横型半導体装置３０（ＬＤＭＯＳ）の構成を示す要部断面図の一例である。 (Third embodiment)
In the first embodiment, the example in which the present invention is applied to the LIGBT has been described. However, the present invention can also be applied to a lateral double diffusion MOS transistor (hereinafter referred to as an LDMOS). Hereinafter, a lateral semiconductor device 30 (LDMOS) according to the third embodiment will be described with reference to FIG. FIG. 5 is an example of a fragmentary cross-sectional view showing a configuration of a lateral semiconductor device 30 (LDMOS) according to the third embodiment.

図５に示す通り、横型半導体装置３０（ＬＤＭＯＳ）においては第１の実施形態においてコレクタ領域１０６として形成されていたｐ+型の領域層は、バッファ領域１１１より高濃度のｎ+型の不純物を含むドレイン領域３０６に置き換えられる。なお、第１の実施形態においてコレクタ電極１１４として機能していた電極は、ドレイン領域３０６に接続されてドレイン電極として機能する。また、第１の実施形態においてエミッタ領域１０２として機能していた領域はソース領域として機能し、エミッタ電極１１２として機能していた電極はソース電極として機能する。 As shown in FIG. 5, in the lateral semiconductor device 30 (LDMOS), the p + type region layer formed as the collector region 106 in the first embodiment has a higher concentration of n + type impurities than the buffer region 111. It is replaced by the drain region 306 including it. Note that the electrode functioning as the collector electrode 114 in the first embodiment is connected to the drain region 306 and functions as the drain electrode. Further, the region functioning as the emitter region 102 in the first embodiment functions as a source region, and the electrode functioning as the emitter electrode 112 functions as a source electrode.

上記のような構成によれば、連続接合半導体層１２０を備えたＬＤＭＯＳとして横型半導体装置３０を構成することができる。横型半導体装置３０（ＬＤＭＯＳ）は、連続接合半導体層１２０を備えることから、上述第１の実施形態に係る横型半導体装置１０（ＬＩＧＢＴ）と同様に、高い耐圧性および長期信頼性を両立することが可能である。   According to the above configuration, the lateral semiconductor device 30 can be configured as an LDMOS provided with the continuous junction semiconductor layer 120. Since the lateral semiconductor device 30 (LDMOS) includes the continuous junction semiconductor layer 120, it is possible to achieve both high voltage resistance and long-term reliability in the same manner as the lateral semiconductor device 10 (LIGBT) according to the first embodiment. Is possible.

（第４の実施形態）
上記第３の実施形態に示した横型半導体装置３０（ＬＤＭＯＳ）は、所謂、スーパージャンクション構造を採用することによってオン抵抗を低減することができる。以下、横型半導体装置３０（ＬＤＭＯＳ）にスーパージャンクション構造を採用した第４の実施形態に係る半導体装置４０について図６を参照して説明する。なお、図６は、第４の実施形態に係る横型半導体装置４０（ＬＤＭＯＳ）の構成を示す要部断面図の一例である。 (Fourth embodiment)
The lateral semiconductor device 30 (LDMOS) shown in the third embodiment can reduce the on-resistance by adopting a so-called super junction structure. Hereinafter, a semiconductor device 40 according to a fourth embodiment in which a super junction structure is employed in the lateral semiconductor device 30 (LDMOS) will be described with reference to FIG. FIG. 6 is an example of a fragmentary cross-sectional view showing a configuration of a lateral semiconductor device 40 (LDMOS) according to the fourth embodiment.

図６に示す通り、横型半導体装置４０（ＬＤＭＯＳ）は、ドリフト領域１０９中において、ドリフト領域１０９より高い不純物濃度を有するｎ+型の第１ピラー領域１１７がドリフト方向（横方向）に延設されている。なお、第１ピラー領域１１７の一方端は、メインボディ領域１０７に接している。また、ドリフト領域１０９中において、第１ピラー領域１１７と同等の不純物濃度を有するｐ型の第２ピラー領域１１８が、第１ピラー領域の下面に沿接するように形成されている。なお、第２ピラー領域１１８は、その下面が傾斜濃度拡散層１１０の上面に沿接するよう積層形成されている。 As shown in FIG. 6, in the lateral semiconductor device 40 (LDMOS), in the drift region 109, an n + -type first pillar region 117 having an impurity concentration higher than that of the drift region 109 is extended in the drift direction (lateral direction). ing. Note that one end of the first pillar region 117 is in contact with the main body region 107. In the drift region 109, a p-type second pillar region 118 having an impurity concentration equivalent to that of the first pillar region 117 is formed so as to be in contact with the lower surface of the first pillar region. The second pillar region 118 is laminated so that its lower surface is in contact with the upper surface of the gradient concentration diffusion layer 110.

上記に示した構成によれば、メインボディ領域１０７に接している第１ピラー領域１１７に、さらに隣接して第２ピラー領域１１８が形成されていることにより、スーパージャンクション構造が形成されている。すなわち、ドリフト領域１０９より高濃度の不純物を含む故にドリフト抵抗が比較的小さい第１ピラー領域１１７がドリフト領域１０９中においてドリフト方向に延びるように形成されていることから、横型半導体装置４０（ＬＤＭＯＳ）のオン抵抗を低減することができる。また、メインボディ領域１０７の空乏が第１ピラー領域１１７全体に伸長されるため、耐圧性が低下することなく上記オン抵抗の低減が可能である。   According to the configuration described above, the second pillar region 118 is formed adjacent to the first pillar region 117 in contact with the main body region 107, thereby forming a super junction structure. That is, since the first pillar region 117 having a relatively low drift resistance because it contains a higher concentration of impurities than the drift region 109 is formed to extend in the drift direction in the drift region 109, the lateral semiconductor device 40 (LDMOS) The on-resistance can be reduced. Further, since the depletion of the main body region 107 is extended to the entire first pillar region 117, the on-resistance can be reduced without lowering the pressure resistance.

さらに、横型半導体装置４０（ＬＤＭＯＳ）では、第１ピラー領域１１７および第２ピラー領域１１８が傾斜濃度拡散層１１０上に積層した三層構造を形成していることから、より高い耐圧性能を発揮することが可能である。より詳細には、上記三層構造によれば、当該三層構造近傍において電界がゼロとなる領域が形成される。そのため、例えば、ＢＯＸ層２００と半導体層３００との間においてブレークダウンが発生した場合、発生した電子の縦方向の移動範囲を電界がゼロとなっている領域までに制限することができる。したがって、なだれ降伏の発生を抑制することができるのである。   Further, in the lateral semiconductor device 40 (LDMOS), since the first pillar region 117 and the second pillar region 118 form a three-layer structure in which the gradient concentration diffusion layer 110 is stacked, higher breakdown voltage performance is exhibited. It is possible. More specifically, according to the three-layer structure, a region where the electric field is zero is formed in the vicinity of the three-layer structure. Therefore, for example, when breakdown occurs between the BOX layer 200 and the semiconductor layer 300, the vertical movement range of the generated electrons can be limited to a region where the electric field is zero. Therefore, the occurrence of avalanche breakdown can be suppressed.

なお、第１ピラー領域１１７は、ドリフト領域１０９の表面から下方に１．５μｍ以上隔てて形成されることが好ましい。また、第１ピラー領域１１７、第２ピラー領域１１８、および傾斜濃度拡散層１１０の三層の厚さ合計が１．０μｍ未満であることが好ましい。このような寸法構成とすることにより、横型半導体装置４０（ＬＤＭＯＳ）の電力損失を最適に低減することができる。   The first pillar region 117 is preferably formed with a distance of 1.5 μm or more downward from the surface of the drift region 109. In addition, the total thickness of the three layers of the first pillar region 117, the second pillar region 118, and the gradient concentration diffusion layer 110 is preferably less than 1.0 μm. With such a dimensional configuration, the power loss of the lateral semiconductor device 40 (LDMOS) can be optimally reduced.

なお、上記各実施形態では、半導体材料に単結晶シリコンを用いた例を示したが、半導体材料としては、窒化ガリウム、炭化珪素、ガリウム砒素等の従来周知の化合物半導体を用いても構わない。   In each of the above embodiments, an example in which single crystal silicon is used as the semiconductor material has been described. However, as the semiconductor material, a conventionally known compound semiconductor such as gallium nitride, silicon carbide, gallium arsenide, or the like may be used.

また、上記各実施形態において示した半導体装置の構成は一例であり、ｐ型およびｎ型の導電性を逆にした構成としても構わない。すなわち、第１の導電型をｐ型、第２の導電型をｎ型としても構わない。   In addition, the configuration of the semiconductor device described in each of the above embodiments is merely an example, and the configuration may be such that p-type and n-type conductivity are reversed. That is, the first conductivity type may be p-type and the second conductivity type may be n-type.

本発明に係る横型半導体装置は、高い耐圧性能と長期信頼性を両立可能な横型半導体などとして有用である。   The lateral semiconductor device according to the present invention is useful as a lateral semiconductor that can achieve both high withstand voltage performance and long-term reliability.

１０、２０、３０、４０ 横型半導体装置
１００ 支持基板
１０１ コンタクトボディ領域
１０２ エミッタ領域
１０３ ゲート酸化膜
１０４ ｎ型ポリシリコン部
１０５ ＬＯＣＯＳ酸化膜
１０６ コレクタ領域
１０７ メインボディ領域
１０９ ドリフト領域
１１０ 傾斜濃度拡散層
１１１ バッファ領域
１１２ エミッタ電極
１１３ ゲート電極
１１４ コレクタ電極
１１５ ｐ型ポリシリコン部
１１６ 電源電位線
１１７ 第１ピラー領域
１１８ 第２ピラー領域
１２０ 連続接合半導体層
２００ ＢＯＸ層
２０１ アノード領域
２０６ カソード領域
２１２ アノード電極
３００ 半導体層
３０６ ドレイン領域
４００ 層間絶縁膜層 10, 20, 30, 40 Horizontal semiconductor device 100 Support substrate 101 Contact body region 102 Emitter region 103 Gate oxide film 104 N-type polysilicon portion 105 LOCOS oxide film 106 Collector region 107 Main body region 109 Drift region 110 Gradient concentration diffusion layer 111 Buffer region 112 Emitter electrode 113 Gate electrode 114 Collector electrode 115 P-type polysilicon portion 116 Power supply potential line 117 First pillar region 118 Second pillar region 120 Continuous junction semiconductor layer 200 BOX layer 201 Anode region 206 Cathode region 212 Anode electrode 300 Semiconductor Layer 306 Drain region 400 Interlayer insulating film layer

Claims (2)

半導体基板の一主表面上においてドリフト領域を挟むように第１電極部と第２電極部とが各々分離形成され、前記ドリフト領域上部には酸化膜層が形成され、前記ドリフト領域、前記第１電極部、前記第２電極部、および前記酸化膜層が層間絶縁膜層により覆われた横型二重拡散ＭＯＳトランジスタである横型半導体装置であって、
第１導電型半導体と第２導電型半導体とを交互に前記ドリフト領域におけるキャリアのドリフト方向へ直列接続して成る連続接合半導体層が前記酸化膜層と層間絶縁膜層との境界部に設けられ、
前記連続接合半導体層の一方端部は、前記第２電極部と並列に電源電位線に接続されており、
前記ドリフト領域は、第１導電型の半導体層であり、
前記第１電極部は、
前記半導体層に形成された第２導電型のボディ層と、
前記ボディ層内において前記ドリフト領域とは分離するよう形成された第１導電型のソース層と、
前記ソース層と接続されたソース電極とから成り、
前記第２電極部は、
前記半導体層に形成された第１導電型のバッファ層と、
前記バッファ層内において前記ドリフト領域とは分離するよう形成された第１導電型のドレイン層と、
前記ドレイン層と接続されたドレイン電極とから成り、
前記ボディ層表面にはゲート酸化膜が形成され、
前記連続接合半導体層は他方端部が前記ゲート酸化膜上に位置するよう延設され、
前記連続接合半導体層の一方端部は、前記ドレイン電極と並列に前記電源電位線に接続され、
前記連続接合半導体層の他方端部に接続されるゲート電極をさらに備え、
前記ドリフト領域中において、前記ドリフト領域より高い不純物濃度を有する第１導電型の第１ピラー領域が当該ドリフト領域のドリフト方向に延設され、
前記ドリフト領域中において、前記第１ピラー領域と同等の不純物濃度を有する第２導電型の第２ピラー領域が前記第１ピラー領域に沿接するように前記ドリフト方向に延設され、
前記第１ピラー領域の一方端は前記ボディ層に接していることを特徴とする、横型半導体装置。 A first electrode portion and a second electrode portion are separately formed so as to sandwich the drift region on one main surface of the semiconductor substrate, an oxide film layer is formed on the drift region, and the drift region, the first electrode A lateral semiconductor device which is a lateral double diffusion MOS transistor in which an electrode part, the second electrode part, and the oxide film layer are covered with an interlayer insulating film layer,
A continuous junction semiconductor layer formed by alternately connecting a first conductivity type semiconductor and a second conductivity type semiconductor in series in the drift direction of carriers in the drift region is provided at a boundary portion between the oxide film layer and the interlayer insulating film layer. ,
One end portion of the continuous junction semiconductor layer is connected to a power supply potential line in parallel with the second electrode portion ,
The drift region is a semiconductor layer of a first conductivity type,
The first electrode part is
A second conductivity type body layer formed on the semiconductor layer;
A source layer of a first conductivity type formed so as to be separated from the drift region in the body layer;
A source electrode connected to the source layer,
The second electrode part is
A buffer layer of a first conductivity type formed in the semiconductor layer;
A drain layer of a first conductivity type formed so as to be separated from the drift region in the buffer layer;
A drain electrode connected to the drain layer,
A gate oxide film is formed on the surface of the body layer,
The continuous junction semiconductor layer is extended so that the other end is located on the gate oxide film,
One end of the continuous junction semiconductor layer is connected to the power supply potential line in parallel with the drain electrode,
A gate electrode connected to the other end of the continuous junction semiconductor layer;
In the drift region, a first conductivity type first pillar region having an impurity concentration higher than that of the drift region is extended in a drift direction of the drift region,
In the drift region, a second conductivity type second pillar region having an impurity concentration equivalent to that of the first pillar region is extended in the drift direction so as to be in contact with the first pillar region,
The lateral semiconductor device according to claim 1, wherein one end of the first pillar region is in contact with the body layer . 前記第２ピラー領域は、前記第１ピラー領域の下面に沿接するよう形成されており、
前記第２ピラー領域下部には、当該第２ピラー領域に沿接するように第１導電型の傾斜濃度領域層が形成され、
前記傾斜濃度領域層の不純物濃度はドリフト方向に漸増することを特徴とする、請求項１に記載の横型半導体装置。 The second pillar region is formed so as to be in contact with the lower surface of the first pillar region,
A gradient concentration region layer of a first conductivity type is formed at the lower portion of the second pillar region so as to be in contact with the second pillar region,
The lateral semiconductor device according to claim 1 , wherein the impurity concentration of the gradient concentration region layer gradually increases in a drift direction.
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