JP2008129183A - エレクトロルミネッセンス表示装置の駆動方法及びエレクトロルミネッセンス表示装置 - Google Patents

Abstract

【課題】ＥＬ表示装置の表示ばらつきをリアルタイムで検出して補正する。
【解決手段】映像信号の水平又は垂直ブランキング期間において、ＥＬ素子に供給する駆動電流を制御するための素子駆動トランジスタをその飽和領域で動作させ、かつ、ＥＬ素子を発光レベルとしたときのカソード電流を検出する。また、このカソード電流検出値に基づいて、各画素に供給するデータ信号を補正することで、高速の表示ばらつき検査と、高精度の表示ばらつき補正を可能とする。
【選択図】図８

Description

エレクトロルミネッセンス素子を各画素に有する表示装置、特にその表示ばらつきの補正に関する。

自発光素子であるエレクトロルミネッセンス素子（以下ＥＬ素子という）を各画素の表示素子に採用したＥＬ表示装置は、次世代の平面表示装置として期待され、研究開発が行われている。

このようなＥＬ表示装置は、ガラスやプラスチックなどの基板上にＥＬ素子及びこのＥＬ素子を画素毎に駆動するための薄膜トランジスタ（ＴＦＴ）などを形成したＥＬパネルを作成した後、幾度かの検査を経て製品として出荷されることとなる。

各画素にＴＦＴを備える現在のアクティブマトリクス型ＥＬ表示装置において、このＴＦＴに起因した表示ムラ、特にＴＦＴのしきい値Ｖｔｈのばらつきに起因してＥＬ素子の輝度ばらつきが生じ、歩留まり低下の大きな要因となっている。このような製品の歩留まりの向上は、非常に重要であり、素子設計、材料、製造方法等の改良によって表示欠陥や表示ムラ（表示ばらつき）を低減することが要求されると共に、下記特許文献１などにおいて表示ムラなどが発生した場合にはこれを補正することにより良品パネルとする試みがなされている。

特許文献１では、ＥＬパネルを発光させてその輝度のばらつきを測定し、画素に供給するデータ信号（映像信号）を補正している。また、他の方法として、各画素に、ＥＬ素子に流す電流を制御する素子駆動トランジスタのＶｔｈのばらつきを補正する回路を組み込むことが提案されている。

特開２００５−３１６４０８号

特許文献１のようにＥＬパネルを発光させ、これをカメラで撮像して輝度ばらつきを測定する方法は、出荷後においては実行することができず、パネルの経時変化などに対応した補正を実行することは不可能である。また、ＥＬパネルが高精細化して画素数が増大すると、各画素毎にその輝度ばらつきを測定するには測定及び補正対象が多く、カメラの高解像度化、補正情報の格納部の容量拡大などが必要となる。

また、Ｖｔｈ補償用の回路素子を画素に組み込まない場合であっても、ＴＦＴのＶｔｈのばらつきに起因した表示ムラを補正したいという要求は非常に強い。

本発明は、装置出荷後においても正確にかつ効率的にＥＬ表示装置の表示ばらつきを測定し、その表示ばらつきの補正を可能とすることを目的とする。

本発明は、エレクトロルミネッセンス表示装置の駆動方法であって、前記表示装置は、表示部にマトリクス配置された画素を備え、各画素は、ダイオード構造のエレクトロルミネッセンス素子と、該エレクトロルミネッセンス素子に接続され、該エレクトロルミネッセンス素子に流れる電流を制御するための素子駆動トランジスタと、を備え、ブランキング期間において、所定の検査行の画素に、検査用信号として、前記エレクトロルミネッセンス素子を発光レベルとする検査用オン表示信号を供給し、かつ、前記素子駆動トランジスタを該トランジスタの飽和領域で動作させて、前記エレクトロルミネッセンス素子のカソード電流を検出し、該カソード電流の値に基づいて、対応する画素に供給する前記データ信号を補正する。

本発明の他の態様では、エレクトロルミネッセンス表示装置の駆動方法であって、前記表示装置は、表示部にマトリクス配置された画素を備え、各画素は、ダイオード構造のエレクトロルミネッセンス素子と、該エレクトロルミネッセンス素子に接続され、該エレクトロルミネッセンス素子に流れる電流を制御するための素子駆動トランジスタと、を備え、ブランキング期間において、所定の検査行の画素に対し、該画素の前記素子駆動トランジスタを該トランジスタの飽和領域で動作させ、かつ、検査用信号として、該画素に、前記エレクトロルミネッセンス素子を発光レベルとする検査用オン表示信号と、前記エレクトロルミネッセンス素子を非発光レベルとする検査用オフ表示信号と、を供給し、前記検査用オン表示信号に応じた前記エレクトロルミネッセンス素子のカソード電流と、前記検査用オフ表示信号に応じた前記エレクトロルミネッセンス素子のカソード電流とのオンオフ電流差を検出し、前記オンオフ電流差を基準値と比較して、動作させた画素の特性ばらつきを検出し、前記検出した特性ばらつきに応じて、対応する画素に供給する前記データ信号を補正する。

本発明の他の態様では、上記エレクトロルミネッセンス表示装置の駆動方法において、前記ブランキング期間は、水平ブランキング期間又は垂直ブランキング期間であり、所定のブランキング期間中に、前記検査行の各画素に前記検査用信号を供給し、該ブランキング期間が終了する前に、前記検査行の各画素に前記検査用信号が供給される前に保持されていたデータ信号を再書き込みする。

本発明の他の態様では、上記駆動方法において、前記各画素には、表示データに応じて前記素子駆動トランジスタのゲート電位を保持するための保持容量を備え、前記保持容量の第１電極は前記素子駆動トランジスタのゲートに接続され、該保持容量の第２電極は、行毎に設けられた容量ラインに接続されており、前記ブランキング期間において、前記検査行の画素に対し、前記検査用信号の供給後、該ブランキング期間の終了までに、前記検査用信号の供給前における該画素のデータ信号を該画素に供給し、前記検査行の画素の容量ラインの電位は、前記検査用信号の書き込み期間中に、前記素子駆動トランジスタを非動作とする第１電位とし、該ブランキング期間の終了までの前記データ信号の再書き込み期間中に、前記素子駆動トランジスタを動作可能とする第２電位とする。

本発明の他の態様では、上記駆動方法において、前記ブランキング期間、前記表示部の前記検査行以外の全行の容量ラインは、前記第１電位に固定する。

本発明の他の態様では、上記駆動方法において、前記表示装置は、前記各画素の前記エレクトロルミネッセンス素子のアノード電極側に駆動電力を供給するための駆動電源ラインを、行毎に有し、前記検査行の画素に対し、前記検査用信号の供給後、該ブランキング期間の終了までに、前記検査用信号の供給前における該画素の表示信号を該画素に供給し、前記検査行の前記駆動電源ラインのみ、前記ブランキング期間の前記表示信号の再書き込み期間中において、前記エレクトロルミネッセンス素子を非発光とするための電源電位とする。

本発明の他の態様では、エレクトロルミネッセンス表示装置であって、マトリクス配置された複数の画素を備える表示部と、外部より供給される映像信号に基づいて前記表示部の動作を制御するための駆動部とを備え、前記駆動部は、前記表示部の行方向の駆動及び列方向の駆動を行うドライバと、各画素での表示ばらつきの検査結果を検出するばらつき検出部と、表示ばらつきを補正するための補正部と、を備え、前記表示部の前記複数の画素のそれぞれは、ダイオード構造のエレクトロルミネッセンス素子と、該エレクトロルミネッセンス素子に接続され、該エレクトロルミネッセンス素子に流れる電流を制御するための素子駆動トランジスタと、を備え、前記ばらつき検出部は、検査行の画素に供給する検査用信号を発生して該画素に供給する検査用信号発生部と、前記エレクトロルミネッセンス素子のカソード電流を検出する電流検出アンプを備え、ブランキング期間中に、前記ドライバによって所定の検査行の画素が選択され、かつ、該画素にそのエレクトロルミネッセンス素子を発光レベルとする検査用オン表示信号を、検査用信号として供給した時の前記エレクトロルミネッセンス素子のカソード電流を、前記電流アンプが検出し、前記補正部は、前記検出したカソード電流値に応じ、外部から供給される映像信号に対する補正を実行する。

本発明の他の態様では、上記表示装置において、前記検査用信号発生部は、前記ブランキング期間中、前記検査用信号として、前記検査用オン表示信号と、さらに前記エレクトロルミネッセンス素子を非発光レベルとする検査用オフ表示信号とを前記検査行の画素に対して供給し、前記電流検出アンプは、前記検査用オン表示信号の印加時のオンカソード電流及び前記検査用オフ表示信号印加時のオフカソード電流を検出し、前記補正部は、検出された前記オンカソード電流と前記オフカソード電流との電流差に応じて補正を行う。

本発明の他の態様では、上記表示装置において、前記表示部には、列毎に、前記各画素の前記エレクトロルミネッセンス素子のカソード電極にカソード電源を供給するためのカソード電源ラインが設けられ、前記電流検出アンプは、前記カソード電源ラインから前記ブランキング期間中に得られるカソード電流を検出する。

本発明の他の態様では、上記表示装置において、前記複数の画素のそれぞれは、さらに、前記素子駆動トランジスタのゲート電位を保持するための保持容量を備え、前記保持容量の第１電極は、前記素子駆動トランジスタのゲートに接続され、該保持容量の第２電極は、行毎に設けられた容量ラインに接続されており、前記駆動部は、容量ライン制御部を備え、該容量ライン制御部は、前記ブランキング期間における前記検査用信号の書き込み期間中に、前記検査行の容量ラインの電位を、前記素子駆動トランジスタのゲート電位を非動作とする第１電位とし、該ブランキング期間の終了までの前記データ信号の再書き込み期間中に、前記検査行の容量ラインの電位を、前記素子駆動トランジスタを動作可能とする第２電位とする。

本発明の他の態様では、上記表示装置において、前記容量ライン制御部は、さらに、前記ブランキング期間、前記表示部の前記検査行以外の全行の容量ラインの電位を前記第１電位に固定する。

本発明の他の態様では、表示装置において、前記表示部には、前記エレクトロルミネッセンス素子のアノード電極側に駆動電力を供給するための駆動電源ラインが、行毎に設けられ、前記駆動部は、駆動電源制御部を備え、該駆動電源制御部は、前記検査行の前記駆動電源ラインのみ、前記ブランキング期間の前記データ信号の再書き込み期間中において、前記エレクトロルミネッセンス素子を非発光とするための電源電位に制御する。

本発明では、映像信号のブランキング期間において、各画素に設けられＥＬ素子を駆動する素子駆動トランジスタを飽和領域で動作させてＥＬ素子を発光させ、その際のＥＬ素子のカソード電流を測定する。ＥＬ素子において、素子に流れる電流と発光輝度には相関関係があり、カソード電流を測定することでＥＬ素子の表示ばらつきを検出することができる。さらに、この検出を通常表示動作の間のブランキング期間に実行するので、表示装置の出荷後における後発的な表示ばらつき（表示ムラ）が発生しても、リアルタイムでこれを補正することができる。

また、測定対象が発光輝度ではなくカソード電流であるため簡易な構成で測定することが可能である。さらに、ＥＬ素子をオンオフさせてその時のオンオフ電流値を測定すれば、オフ電流を基準として正確にオン電流を知ることができ、正確で高速な測定及び補正処理が容易となる。

以下、図面を用いてこの発明の最良の実施の形態（以下、実施形態という）について説明する。

［検出原理］
本実施形態において、表示装置は、具体的にはアクティブマトリクス型の有機ＥＬ表示装置であり、複数の画素を備える表示部がＥＬパネル１００に形成されている。図１は、この実施形態に係るアクティブマトリクス型ＥＬ表示装置の等価回路の一例を示す図である。ＥＬパネル１００の表示部には、マトリクス状に複数の画素が配置され、マトリクスの水平（Ｈ）走査方向（行方向）には、順次選択信号が出力される選択ライン（ゲートラインＧＬ）１０が形成されており、垂直（Ｖ）走査方向（列方向）には、データ信号（Ｖｓｉｇ）が出力されるデータライン１２（ＤＬ）と、被駆動素子である有機ＥＬ素子（以下、単に「ＥＬ素子」という）１８に、駆動電源ＰＶＤＤを供給するための電源ライン１６（ＶＬ）が形成されている。

各画素は、概ねこれらのラインによって区画される領域に設けられており、各画素は、被駆動素子としてＥＬ素子１８を備え、また、ｎチャネルのＴＦＴより構成された選択トランジスタＴｒ１（以下、「選択Ｔｒ１」）、保持容量Ｃｓ、ｐチャネルのＴＦＴより構成された素子駆動トランジスタＴｒ２（以下、「素子駆動Ｔｒ２」）が設けられている。

選択Ｔｒ１は、そのドレインが垂直走査方向に並ぶ各画素にデータ電圧（Ｖsig）を供給するデータライン１２に接続され、ゲートが１水平走査ライン上に並ぶ画素を選択するためのゲートライン１０に接続され、そのソースは素子駆動Ｔｒ２のゲートに接続されている。

また、素子駆動Ｔｒ２のソースは電源ライン１６に接続され、ドレインはＥＬ素子１８のアノードに接続されている。ＥＬ素子のカソードは各画素共通で形成され、カソード電源ＣＶに接続されている。

ＥＬ素子１８は、ダイオード構造で下部電極と上部電極の間に発光素子層を備える。発光素子層は、例えば少なくとも有機発光材料を含む発光層を備え、発光素子層に用いる材料特性などにより、単層構造や、２層、３層あるいは４層以上の多層構造を採用することができる。本実施形態では、下部電極が画素毎に個別形状にパターニングされ上記アノードとして機能し、素子駆動Ｔｒ２に接続されている。また、上部電極が複数の画素に共通でカソードとして機能する。

画素毎に上記のような回路構成を備えるアクティブマトリクス型ＥＬ表示装置において、素子駆動Ｔｒ２の動作しきい値Ｖｔｈがばらつくと、同一のデータ信号を各画素に供給しても、ＥＬ素子には駆動電源ＰＶＤＤから同一の電流が供給されず、これが輝度ばらつき（表示ばらつき）の原因となる。

図２は、素子駆動Ｔｒ２の特性ばらつき（電流供給特性のばらつき、例えば、動作しきい値Ｖｔｈのばらつき）が生じた場合の画素の等価回路と、素子駆動Ｔｒ２及びＥＬ素子のＶｄｓ−Ｉｄｓ特性とを示している。素子駆動Ｔｒ２の動作しきい値Ｖｔｈがばらついた場合、回路的には、図２（ｂ）に示すように、素子駆動Ｔｒ２のドレイン側に正常よりも大きな抵抗又は小さな抵抗が接続されたことと見なすことができる。よって、ＥＬ素子が流す電流（本実施形態では、カソード電流Ｉｃｖ）特性は、正常画素と変わらないが、実際にＥＬ素子に流れる電流は素子駆動Ｔｒ２の特性ばらつきに応じて変化することとなる。

素子駆動Ｔｒ２への印加電圧がＶｇｓ−Ｖｔｈ＜Ｖｄｓを満たす場合、素子駆動Ｔｒ２は飽和領域で動作する。素子駆動Ｔｒ２の動作しきい値Ｖｔｈが正常画素より高い画素においては、図２（ａ）に示すように、該トランジスタのドレインソース間電流Ｉｄｓが、正常のトランジスタよりも小さくなり、ＥＬ素子への供給電流量、つまり、ＥＬ素子の流す電流は、正常画素よりも小さく（ΔＩ大）、その結果、この画素の発光輝度は、正常画素の発光輝度よりも低くなり、表示ばらつきとなる。

逆に、素子駆動Ｔｒ２の動作しきい値Ｖｔｈが正常画素より低い画素においては、該トランジスタのドレインソース間電流Ｉｄｓが、正常のトランジスタよりも大きくなり、ＥＬ素子の流す電流は、正常画素より多くなり、発光輝度は高くなる。

なお、素子駆動Ｔｒ２への印加電圧が、Ｖｇｓ−Ｖｔｈ＞Ｖｄｓを満たす場合、この素子駆動Ｔｒ２は線形領域で動作し、この線形領域では、しきい値Ｖｔｈが高い素子駆動Ｔｒ２と低い素子駆動Ｔｒ２とで、Ｖｄｓ−Ｉｄｓ特性の差が小さいため、ＥＬ素子への供給電流量の差（ΔＩ）も小さい。このため、ＥＬ素子は、素子駆動Ｔｒ２の特性ばらつきの有無によらず、概ね同様の発光輝度を示し、線形領域においては特性ばらつきに起因した表示ばらつきを検出することは難しいが、上記のように、素子駆動Ｔｒ２を飽和領域で動作させることで、この素子駆動Ｔｒ２の特性ばらつきに起因した表示ばらつきを検出することができる。

また、検出した電流値に基づいて、各画素に供給するデータ信号を補正すれば、確実に表示ばらつきを補正することができる。例えば素子駆動Ｔｒ２のしきい値の絶対値｜Ｖｔｈ｜が正常より低い場合、基準のデータ信号を供給したときのＥＬ素子の発光輝度は通常より高くなる。したがって、この場合、しきい値の絶対値｜Ｖｔｈ｜の基準に対するずれに応じてデータ信号の絶対値｜Ｖｓｉｇ｜を小さくすることにより輝度ばらつきを補正することができる。素子駆動Ｔｒ２のしきい値の絶対値｜Ｖｔｈ｜が正常より高い場合には、しきい値の絶対値｜Ｖｔｈ｜の基準に対するずれに応じてデータ信号の絶対値｜Ｖｓｉｇ｜を大きくすることにより輝度ばらつきを補正することができる。

なお、以上の画素回路では、素子駆動トランジスタとして、ｐチャネルのＴＦＴを採用したが、ｎチャネルのＴＦＴを用いてもよい。さらに、以上の画素回路では、１画素について、トランジスタとして、選択トランジスタと駆動トランジスタの２つのトランジスタを備える構成を採用した例を説明したが、トランジスタが２つのタイプ及び上記回路構成には限られない。

本実施形態では、以上のように各画素の素子駆動Ｔｒの特性ばらつきに起因したＥＬ素子の輝度ばらつきをＥＬ素子のカソード電流から検出し、これを補正する。そして、この電流検出（ばらつき検出）及び補正を、表示装置の通常動作時において、映像信号の１ブランキング期間中に実行する。

より具体的には、カソード電流の検出処理は、映像信号の１ブランキング期間中において、表示部の所定の１行を検査行として選択し、対応する画素に検査用信号を供給し、その画素のＥＬ素子のカソード電極からカソード端子に流れ出るカソード電流Ｉcvを検出する。ブランキング期間は、垂直ブランキング期間又は水平ブランキング期間である。駆動方式としては、詳しくは後述するが、以下のような方式が採用可能である。

（駆動方式１）カソード電極が全画素共通の共通電極で、水平ブランキング期間中にカソード電流検出を実行する場合
ｙ行ｘ列マトリクスのＥＬパネル１００に対し、１水平ブランキング期間に所定の１検査行（ｎ行目）を選択し、かつ所定の１列（ｋ列目）の画素に検査用信号を供給してそのときのカソード電流を検出する。この作業を順次選択行を変更して繰り返すことで１フレーム（１垂直（Ｖ）走査）期間でｋ列目の全画素についてのカソード電流検出を実行することができる。この処理を全列に対して実行することで、ＥＬパネル１００の全画素に対する検出処理が完了する。ＥＬパネル１００がＶＧＡ型のサイズである場合、４８０行×６４０列の画素が存在し、上記方式では、１フレーム６０Ｈｚで、合計約１０．７秒（＝１／６０秒×６４０列）で全画素についてのカソード電流検出が実行できる。

（駆動方式２）カソード電極が全画素共通で、垂直ブランキング期間中にカソード電流検出を実行した場合
１垂直ブランキング期間中、所定の１検査行（ｎ行目）に属する全画素に、順次、検査用信号を供給し、そのときのカソード電流を検出する。この手順を垂直ブランキング期間毎に検査行を変更して実行し全行に対して行うことで、全画素のカソード電流を得る。この方式では、上記同様のＶＧＡパネルの場合、合計約８秒（＝１／６０秒×４８０行）で全画素についてのカソード電流検出が実行できる。

（駆動方式３）カソード電極が列毎に分割され、垂直ブランキング期間中にカソード電流の検出を実行した場合
１垂直ブランキング期間中に所定の１検査行（ｎ行目）の全画素に、それぞれ検査用信号を供給し、各列におけるカソード電流を検出する。この手順を垂直ブランキング期間毎に検査行を変更して実行し全行に対して行うことで、全画素のカソード電流を得る。この方式では、上記同様のＶＧＡパネルの場合、合計約８秒（＝１／６０秒×４８０行）で全画素についてのカソード電流検出が実行できる。

なお、ドライバ部分の駆動能力（駆動速度）が十分であれば、水平ブランキング期間中に所定の１行に属する全画素に対して検査用信号を供給し、各列のカソード電極からその電流を検出することも可能である。この場合には、１フレーム期間で全画素についてのカソード電流を測定することができる。

［装置構成例］
次に、本実施形態に係るばらつき補正機能を備えたエレクトロルミネッセンス表示装置の構成例について図３及び図４を参照して説明する。図３は、エレクトロルミネッセンス表示装置の全体的な構成の一例を示している。この表示装置は、上述のような画素を備える表示部が形成されたＥＬパネル１００と、表示部での表示及び動作を制御する駆動部２００を備え、駆動部２００は、概略して、表示制御部２１０と、ばらつき検出部３００を備える。

また、表示制御部２１０は、信号処理部２３０、ばらつき補正部２５０、タイミング信号作成（Ｔ／Ｃ）部２４０、ドライバ２２０等を有する。

信号処理部２３０は、外部からのカラー映像信号をＥＬパネル１００における表示に適した表示データ信号を作成し、タイミング信号作成部２４０は、外部から供給されるドットクロック（DOTCLK）、同期信号（Hsync、Vsync）などに基づいて、Ｈ方向、Ｖ方向のクロックＣＫＨ、ＣＫＶ、水平、垂直スタート信号ＳＴＨ、ＳＴＶ等、表示部で必要な各種タイミング信号を作成する。ばらつき補正部２５０は、ばらつき検出部３００から供給される補正データを利用して映像信号を駆動対象であるＥＬパネルの特性に合わせて補正する。

ドライバ２２０は、タイミング信号作成部２４０から得られる各種タイミング信号に基づいてＥＬパネル１００をＨ方向、Ｖ方向に駆動する信号を作成して画素に供給すると共に、ばらつき補正部２５０から供給される補正後の映像信号を対応する各画素にデータ信号（Ｖsig）を供給する。なお、ドライバ２２０は、図１に例示するように表示部のＨ（行）方向の駆動を制御するＨドライバ２２０Ｈ及びＶ（列）方向の駆動を制御するＶドライバ２２０Ｖを備える。図１に示すように、このＨドライバ２２０Ｈ及びＶドライバ２２０Ｖは、ＥＬパネル１００の表示領域の周辺に、図１の画素回路と同様にパネル基板上に内蔵させることもできるし、ＥＬパネル１００とは別に図３の駆動部２００と一緒又は別の集積回路（ＩＣ）によって構成することも可能である。

ばらつき検出部３００は、ＥＬパネル１００の通常使用環境下におけるブランキング期間に表示ばらつきを検出して補正値を得るための動作をしており、図３の例では、ばらつき検査を制御する検査制御部３１０、検査用信号を発生しＥＬパネルの検査行の画素に供給するための検査用信号発生回路３２０、上記検査用信号を供給した際にカソード電極から得られるカソード電流を検出するカソード電流検出部３３０、カソード電流検出結果を記憶するメモリ３４０、検出されたカソード電流に基づいて補正データを作成する補正データ作成部３５０等を備える。また、検査時において、検査行の画素を選択し、検査するために必要な選択信号の作成や、後述するような所定ラインの電位制御のための制御信号発生回路は、ドライバ２２０内に組み込んで検査制御部３１０の制御に応じて実行させることができる。なお、この構成は、専用の検査用の制御信号発生回路によって実行しても良いし、検査制御部３１０が実行しても良い。

図４は、図３の駆動部２００のより具体的な構成の一部を示す。カソード電流検出部３３０は、電流検出アンプ３３２とアナログデジタル（ＡＤ）変換部３３４を有する。電流検出アンプ３３２は、図４の例では、アンプの出力と電流入力側との間に抵抗Ｒを備え、ＥＬパネルのカソード電極端子Ｔcvから得られるカソード電流Ｉｃｖを、このカソード電流Ｉｃｖが抵抗Ｒに流れて生ずる電圧［ＩＲ］と基準電圧Ｖrefとに基づき、［Ｖref＋ＩＲ］で表される電流検出データ（電圧データ）として得る。ＡＤ変換部３３４は、電流検出アンプ３３２で得られた電流検出データを所定ビット数のデジタル信号に変換する。

この検出データは、メモリ３４０に供給されて記憶される。ここで、上記ＡＤ変換部３３４は、カソード電流の検出については必須の構成ではないが、メモリ３４０において検出データをデジタル信号に変換することにより、この検出データのメモリ３４０への書き込みと、この検出データを利用した補正データの作成を迅速に実行することを可能とする。

検査用信号としては、ＥＬ素子の発光を発光レベルとする検査用オン表示信号を供給することで、原理的に素子駆動Ｔｒ２のしきい値ばらつきに応じた表示ムラを検出することができる。しかし、後述するように、検査用信号として、上記検査用オン表示信号と、さらにＥＬ素子を非発光レベルとする検査用オフ表示信号とを検査行の画素に対して供給し、検査用オン表示信号の印加時のオンカソード電流及び前記検査用オフ表示信号印加時のオフカソード電流を検出し、その差ΔＩｃｖを求めることで、検査の高速化及び検査の高精度化を図ることが可能となる。これは、オフカソード電流Ｉｃｖ_offを測定し、このＩｃｖ_offを基準としてオン表示信号の時のオンカソード電流Ｉｃｖ_onを相対的に把握できるため、オンカソード電流Ｉｃｖ_onの絶対値を正確に判断する必要や、別途基準となるオフカソード電流Ｉｃｖ_offを測定する必要がないからである。つまり、オンカソード電流とオフカソード電流との差分（カソード電流差）を用いることで、上記電流検出アンプ３３２の特性ばらつきなどの影響をこのカソード電流差からキャンセルすることができ、また、オンカソード電流値の絶対値を判定するための基準値を必要としないためである。具体的には、Ｖｒｅｆ＋Ｉｃｖ_on＊Ｒ と、Ｖｒｅｆ＋Ｉｃｖ_off＊Ｒをそれぞれ読み取り、ＡＤ変換部３３４でデジタル変換し、両者を引き算することで、最終的に（Ｉｃｖ_on−Ｉｃｖ_off）＊Ｒを求め、ΔＩｃｖ＝Ｉｃｖ_on−Ｉｃｖ_offを得ることができる。

メモリ３４０には、上記（駆動方式１）〜（駆動方式３）に説明したように、例えば１０秒程度で全画素についてのカソード電流検出データが蓄積され、メモリ３４０はこの全画素についてのカソード電流検出データを少なくとも次に全画素について新しいカソード電流検出データを得るまで格納しておく。

補正データ作成部３５０は、メモリ３４０に蓄積された画素毎のカソード電流検出データに基づいて、映像信号に対し、各画素の素子駆動Ｔｒ２の特性ばらつきに起因した表示ばらつきを補正するための補正データを作成する。

例えば、図５に示すように、ＥＬ素子を発光状態とする同一の検査用信号を印加した場合、測定対象の画素の素子駆動Ｔｒ２のしきい値Ｖｔｈが正常の素子駆動Ｔｒ２のしきい値Ｖｔｈよりも高圧側にシフトしている場合（図中の一点鎖線）、得られるカソード電流は、正常画素がＩｃｖａであるのに対し、シフトした画素ではＩｃｖｂとなる。

そこで、補正データ作成部３５０は、図５に示すように、素子駆動Ｔｒ２の動作しきい値Ｖｔｈが正常なＴＦＴよりもずれている場合、カソード電流検出データからその動作しきい値Ｖｔｈのずれを補償する補正データを求める。概念的には、この補正データにより、図５において点線で示す特性のように動作しきい値Ｖｔｈのずれ分に応じて各画素に供給するデータ信号の電圧をシフトさせることとなる。

ここで、データ信号の電圧をシフトさせるための補正データの作成方法の一例を説明する。まず、各画素の動作しきい値の基準からのずれは、下記式（１）によって求めることができる。

式（１）において、Ｖｔｈ（ｉ）、Ｖ（Ｉｃｖ） 、Ｖｓｉｇｏｎおよびγは、以下のように定義される。

Ｖｔｈ（ｉ）：検査対象画素の動作しきい値ずれ
Ｖ（ΔＩｃｖ）：検査対象画素のオンオフカソード電流値（電圧データ）
Ｖ（ΔＩｃｖｒｅｆ）：基準オンオフカソード電流値（電圧データ）
Ｖｓｉｇｏｎ：検査用オン表示信号の階調レベル
γ：表示パネルの発光効率特性（定数値）
検査用オン表示信号の階調レベル［Ｖｓｉｇｏｎ］を、例えば２４０（０〜２５５）に設定した場合、この階調レベル２４０、検査対象画素のオンオフカソード電流値［Ｖ（ΔＩｃｖ）］、基準のオンオフカソード電流値［Ｖ（ΔＩｃｖｒｅｆ）］、定数の発光効率特性γに基づいて、上記式（１）から各画素の基準に対する動作しきい値ずれＶｔｈ（ｉ）を求めることができる。例えば、Ａ〜Ｅの画素について、以下のようにそれぞれ基準からのしきい値ずれ量Ｖｔｈ（ｉ）が得られたとする。

Ｖｔｈ（Ａ）＝０
Ｖｔｈ（Ｂ）＝１３．４
Ｖｔｈ（Ｃ）＝１７．０
Ｖｔｈ（Ｄ）＝３．２
Ｖｔｈ（Ｅ）＝２０．７
上記例では、画素Ｅのしきい値Ｖｔｈずれが最大であり、各画素に同一階調レベルのデータ信号を供給すると、画素Ｅが表示部の中で最も低輝度で発光することとなる。一方で、各画素に供給できるデータ信号の最大値には限度がある。そこで、このＶｔｈ（ｉ）_maxの画素Ｅを基準にデータ信号の最大値Ｖｓｉｇ_maxを決定する。つまり、得られた各画素のＶｔｈ（ｉ）の中から、最大値Ｖｔｈ（ｉ）_maxを求め、このＶｔｈ（ｉ）_maxに対する他の画素のＶｔｈの差ΔＶｔｈ（ｉ）をそれぞれ得る。さらに、その画素に供給すべきデータ信号の最大値Ｖｓｉｇ_max（ｉ）として、Ｖｓｉｇ_maxから得られたΔＶｔｈ（ｉ）を減算することで求め［Ｖｓｉｇ_max−ΔＶｔｈ（ｉ）］、後述する式（２）の補正値を反映した初期補正データＲＳＦＴ（init）としてばらつき補正部２５０に供給する。

なお、以上のようにして補正データ作成部３５０で作成された各画素の初期補正データは、例えば図３に示す補正値記憶部２８０などに記憶される。

ばらつき補正部２５０は、新しい補正データが得られるまでは、この記憶されている補正データを用い、信号処理部２３０から供給される映像信号に対して、各画素毎にばらつき補正を実行する（２次元表示ムラ補正）。

信号処理部２３０は、外部からのカラー映像信号をＥＬパネル１００での表示に適した表示信号にするための信号処理回路であり、一例として図４に示すような構成を有する。シリアル・パラレル変換部２３２は、外部から供給される映像信号をパラレルデータに変換し、得られたパラレル映像信号は、マトリクス変換部２３６に供給される。マトリクス変換部２３６において、外部から供給される映像信号がＹＵＶ形式の場合には、ＥＬパネルの表示する色調に応じたオフセット処理が行われる。なお、Ｙは輝度信号、Ｕは輝度信号と青色成分の差、Ｖは輝度信号と赤色成分の差であり、ＹＵＶ形式は、この３つの情報で色を表している。また、マトリクス変換部２３６は、パラレル映像信号をこのＥＬパネル１００に適した形式への間引きなどの変換処理を行う。また、併せて、色空間補正、ブライト・コントラスト補正なども実行する。さらにガンマ値設定部２３８が、マトリクス変換部２３６からの映像信号に対し、ＥＬパネル１００に応じたγ値の設定（ガンマ補正）を行い、ガンマ補正後の映像信号が上記ばらつき補正部２５０に供給される。

ここで、ばらつき補正部２５０では、一例として下記式（２）

を用いて二次元表示ムラ補正を実行する。式（２）において、ＲＳＦＴ（init）は、補正データ作成部３５０において求められた補正値を反映した初期補正データである（工場出荷前に各画素についての補正データが存在する場合にはその補正データも反映した値である）。Ｒｉｎは、信号処理部２３０から供給される入力映像信号で、ここでは、９ビットデータであり、０〜５１１のいずれかの値を備える。ＡＤＪ＿ＳＦＴは、補正値調整（重み付け）パラメータであり、Ｒ＿ＳＦＴは、二次元表示ムラ補正後の表示データである。

図５から理解できるように、素子駆動Ｔｒ２の動作しきい値Ｖｔｈにずれが生じた場合、このＴＦＴの特性カーブの傾きβは、正常なＴＦＴの特性カーブの傾きとは異なる。したがって、図６に示したようにデータ信号を単純にＶｔｈのずれ分だけシフトするのみでは、正確な階調表現をすることができない。そこで、ばらつき補正部２５０では、上記式（２）等を用いて、傾きβ、つまり、上記式（２）の重み付けパラメータを考慮して実映像信号の値（輝度レベル）に応じて最適な補正を施し、正常のＴＦＴ特性に合ったカソード電流がＥＬ素子に流れるように調整する。このような補正により、単純なΔＶthのシフト補正だけの場合にＴＦＴ特性の傾きの違いに起因して生ずる低階調側の白うき（高階調側へのずれ）等を、確実に防止できる。

以上のようにして二次元表示ムラ補正が施された映像信号は、デジタルアナログ（ＤＡ）変換部２６０に供給され、ここで各画素に供給するためのアナログデータ信号に変換される。このアナログデータ信号は、表示部の対応するデータライン１２に出力すべきデータであり、パネル１００に設けられたビデオ線に出力され、Ｖドライバ２２０Ｖの制御に従って対応するデータライン１２に供給される。なお、ばらつき補正部２５０は、信号処理部２３０から供給されるデータ信号から消費電力を推測し、ＥＬパネル１００のピーク電流を最適制御するためのＡＣＬ信号を発生し、ＤＡ変換部２６０に供給している。これによりパネル１００での過大な消費電流の発生が抑制される。

［駆動方式］
次に、上記原理に基づくカソード電流の検査を実行する表示装置の駆動方法について説明する。以下の駆動方法では、検査行の画素に対し、検査用表示信号Ｖｓｉｇとして、検査用オン表示信号（ＥＬ発光）と検査用オフ表示信号（ＥＬ非発光）とを連続して印加する高速検査方式を採用した場合を例に説明する。なお、検査用のオン表示信号とオフ表示信号の順番は特に限定されないが、以下の例では、オフ、オンの順番としている。

（駆動方式１）
駆動方式１では、上述のようにカソード電極を全画素共通とし、水平ブランキング期間中にカソード電流の検出を実行する。図７は、ｙ行ｘ列のマトリクスのＥＬパネル１００を概念的に示し、図８は、駆動方式１におけるタイミングチャートを示している。

駆動方式１では、１水平ブランキング期間中に所定の１行のｋ列の画素に検査用信号を供給し、１フレーム期間かけてｋ列について全行（ｎ行）の画素の検査を行い、さらにこれをｙ回繰り返すことで全画素についてのカソード電流の検出を行う。

水平スタート信号ＳＴＨは、１水平走査（１Ｈ）期間の開始を示しており、図８に示すようにｎ行目のＳＴＨの立ち上がりから次行（ｎ＋１）目のＳＴＨの立ち上がりまでがｎ行目の１Ｈ期間である。１Ｈ期間の最後には、水平（Ｈ）ブランキング期間が設けられ、ｎ行目のＳＴＨの立ち上がりからＨブランキング期間開始までの間には、通常通りｎ行目の全画素が選択され、各画素に表示データＶｓｉｇが書き込まれ、データに応じてＥＬ素子が発光して表示が行われる。なお、ＥＬ素子の発光は、基本的に、次のフレームで同じ画素に次フレームのデータ信号が書き込まれるまで維持される。

本方式では、このｎ行目の１Ｈ期間のＨブランキングにおいて、所定の１列（ｋ列目）の画素に、データライン１２から検査用信号（検査用オフ・オン表示信号）Ｖｓｉｇが供給される。

検査用信号は上述のように対応する画素の素子駆動Ｔｒ２を飽和領域で動作させ、かつＥＬ素子を非発光状態及び発光状態とするための所定の振幅の信号であり、カソード電極ＣＶからは図８のカソード電流Ｉｃｖに示されるような電流が得られ、カソード電流検出部３３０がこの電流がオンオフカソード電流差ΔＩｃｖとして読み取る。

本方式では、以上のようにしてΔＩｃｖを測定した後、測定対象画素についてこの画素に測定直前まで保持されていたデータ信号Ｖｓｉｇを再度書き込む。これは、１Ｈブランキング期間にｎ行目のｋ列画素に対して検査用信号を書き込むことで、この画素への通常の書き込みデータＶｓｉｇが失われるため、そのままでは、ｎ行目の１Ｈ期間の後、次のフレームでこのｎ行ｋ列目の画素に新たなデータ信号Ｖｓｉｇが書き込まれるまでの表示ができなくなってしまうためである。

ここで、行毎に設けられている容量ライン１４（ＳＣ）の電位は、本方式では、ブランキング期間中におけるカソード電流検出を妨げないように、このブラキング期間中、素子駆動Ｔｒ２のゲートソース電圧｜Ｖｇ−ＰＶＤＤ｜が、その動作しきい値｜Ｖｔｈ｜を超えないように、つまり素子駆動Ｔｒ２を自発的に動作しない非動作レベルとする第１電位に固定する。これにより、素子駆動Ｔｒ２に接続されたＥＬ素子１８は非点灯で、カソード電流は発生しない。

図１のように、素子駆動Ｔｒ２としてｐ−ｃｈ型ＴＦＴが採用されている場合、上記第１電位は所定のＨｉｇｈレベル（例えば、ＰＶＤＤと同レベル、又は、ゲートライン１０のＨｉｇｈレベル）とする。

ここで、以上では、容量ライン１４の第１電位について素子駆動Ｔｒ２の「非動作レベル」と説明しているが、データライン１２から選択Ｔｒ１を介して検査用オン信号が素子駆動Ｔｒ２のゲートに供給された際、この素子駆動Ｔｒ２のゲートには保持容量Ｃｓが接続されているから、そのゲート電位Ｖｇは、検査用オン信号の電位と、上記容量ライン１４［ｎ］の第１電位によって固定された所定ゲート電位との電位差分だけ変動する。よって、検査用オン信号によって素子駆動Ｔｒ２のゲート電位をそのソース電位（ＰＶＤＤ）より十分低くするなるようにすると（Ｔｒ２がｐ−ｃｈ型の場合）、素子駆動Ｔｒ２は検査用オン信号に応じてＥＬ素子に対応する電流を供給することができる。

容量ライン１４のレベルは、Ｈブランキング期間において、全行について同様に素子駆動Ｔｒ２の非動作レベルとすることもできる。しかし、本方式では、検査行であるｎ行の容量ライン１４［ｎ］については、データ信号の再書き込み期間において、その電位を通常書き込み時と同じ第２電位（ここではＬｏｗレベル：一例としてＧＮＤ）に変更し、再書き込みをより確実に行っている。

また、後述する図１２のように電源ライン１６（ＰＶＤＤ）を行毎に形成し、行毎にその電位を制御可能な回路構成を採用した場合には、図８のように、検査対象であるｎ行目の電源ライン１６［ｎ］（ＰＶＤＤｎ）について、対応するＨブランキング期間中のデータ信号再書き込み期間中に所定のＬｏｗレベルに変更することも可能である。検査用信号の書き込み後、この行のＰＶＤＤ電位をＬｏｗレベルとすることで、データ信号再書き込み期間中に、データ信号の書き込みはするが、そのＥＬ素子を非点灯とすることができ、検査の対象でない全画素はＨブランキング期間中に非点灯であるのに、検査対象の画素（列）が発光し、検査対象でない画素よりも、その発光期間の分だけ明るく視認されることを防止することができる。

なお、容量ライン１４と電源ライン１６（ＰＶＤＤ）の電位を上記のように検査行について制御する場合において、少なくともデータ信号の再書き込み期間中には容量ライン１４の電位を固定しておくことが好適である。容量ライン１４の第１電位から通常の第２電位への変更タイミングは、再書き込み開始前とする。電源ラインの電位の変更は、上述の通り、通常電位から低電位へ変更することで検査用信号の供給によるＥＬ素子の発光を停止させる効果を持つため、表示には無関係な発光期間を短縮する観点からは、やはり再書き込み開始前とすることが好適であるが、再書き込み開始後とすることもできる。

以上、駆動方式１によれば、既に説明したように、ＶＧＡパネルの場合に、１１秒弱で全画素についてのカソード電流（ΔＩｃｖ）を検出することができる。

（駆動方式２）
図９は、駆動方式２に係るタイミングチャートを示している。駆動方式２では、上記図７に示すようにカソード電極が各画素共通で、１垂直ブランキング期間中に１検査行に属する全画素に対するカソード電流検出を実行する。

図９において、垂直スタート信号ＳＴＶは、１垂直走査（１Ｖ）期間の開始を示しており、ｎ回目のＳＴＶの立ち上がりからｎ＋１回目のＳＴＶの立ち上がりまでがｎフレーム目の１Ｖ期間である。１Ｖ期間の最後には、垂直（Ｖ）ブランキング期間が設けられている。

ＳＴＶの立ち上がりからＶブランキング開始までの間には、通常通りｙ行ｘ列のパネルの全画素が選択され、各画素に表示データ信号Ｖｓｉｇが書き込まれ、そのデータ信号に応じてＥＬ素子が発光して表示が行われる。

本方式２では、１Ｖブランキング期間の開始からｎ行目の全画素を選択し、ｎ行目の全画素（１列目〜ｘ列目）に対し、データライン１２から、順次、検査用信号（オンオフ表示信号）Ｖｓｉｇを供給し、各列選択期間（該当列への検査用信号供給期間）におけるカソード電流検出結果（ΔＩｃｖ）を順次得る。全列についての検査用信号の書き込みが終了すると、ブランキング期間の終了までの間に、ｎ行目の全列画素に対し、検査前まで各画素に書き込まれていた表示データ信号を再書き込みする。なお、データライン１２が列毎に設けられているので、データ信号再書き込みについては、ｎ行目の全列の画素に対し、同時にそれぞれ表示データ信号を書き込むことが可能である。

また、Ｖブランキング期間には、上記方式１のＨブランキング期間と同様、全行の容量ライン１４を素子駆動Ｔｒ２の非動作電位に相当する第１電位とし、検査行の容量ライン１４［ｎ］についてのみ、検査ブランキング期間の再書き込み期間には、書き込みを容易とするため、第２電位とすることが好適である。

また、方式１と同様に、電源ライン１６（ＰＶＤＤ）を行毎に設けた場合には、図９に例示するように検査行の電源ラインＰＶＤＤｎについては、データ信号の再書き込み期間中のみ所定のＬｏｗレベルに変更する制御をしても良い。検査用信号の書き込み後、検査行ｎの電源ラインＰＶＤＤｎの電位をＬｏｗレベルとすることで、検査用信号の供給によるＥＬ素子の瞬間的な発光期間をより短時間に抑えることができるからである。

以上の駆動方式２によれば、既に説明したように、ＶＧＡパネルの場合に、約８秒で全画素についてのカソード電流（ΔＩｃｖ）を検出することができる。

（駆動方式３）
次に、図１０及び図１１を参照して駆動方式３について説明する。本方式では、図１０に示すパネル構成例のように、カソード電極を列毎に分割しており、カソード電極ラインＣＶＬがＣＶＬ［１］〜ＣＶＬ［ｘ］だけ設けられている。また、カソード電流の検出は、図１１に示すように、ｎ回目の１垂直走査期間の１Ｖブランキング期間に、１検査行（ｎ行目）を選択し、このｎ行目の全画素（１列目〜ｘ列目の画素）について、上記列毎のカソード電極ラインＣＶＬを利用して、同時にそれぞれのカソード電流（ΔＩｃｖ）を検出する。

また、検査用信号書き込み期間の終了後、上記駆動方式２と同様に、対応するＶブランキング期間の終了までの間に、ｎ行目の全画素に対し、それぞれ検査用信号が供給される前に書き込まれていた表示データ信号の書き込みを行う。

また、上記方式２と同様に、容量ライン１４の電位制御、及び、電源ライン１６（ＰＶＤＤ）を行毎に設けた場合の電源電位制御については、これを実行することが好適である。つまり、容量ライン１４については、Ｖブランキング期間中は第１電位（素子駆動Ｔｒ２の非動作電位）とし、検査行の容量ライン１４［ｎ］のみ、その検査時のＶブランキング期間のデータ信号再書き込み時に第２電位とする。電源ラインについては、検査行の電源ラインＰＶＤＤｎについてのみ、上記データ信号再書き込み期間中に所定Ｌｏｗレベルとして検査用信号の供給によるＥＬ素子の発光を停止させる。また、容量ライン１４［ｎ］と電源ラインＰＶＤＤｎの電位変化タイミング、特に容量ライン１４［ｎ］の電位変化は、データ信号再書き込み期間中には行わないようにする。

以上の駆動方式３によれば、１Ｖ期間に１行分のカソード電流検出が実行でき、上述のように約８秒間で全画素についてのカソード電流検出を実行することができる。なお、本方式では、カソード電極を列毎に分割しているため、駆動方式２と異なり、１列当たりの検査期間は、データ信号再書き込み期間以外を全て用いることができ、各データライン１２に検査用信号を出力するための駆動回路の負荷や、電力消費を削減することができる。

ここで、本方式で分割したカソード電極ラインＣＶＬ［１］〜ＣＶＬ［ｘ］は、図１０に示すように、それぞれ個別に、ＣＯＧ（Chip On Glass）方式でパネル基板上に搭載された集積化駆動回路（駆動部）２００に接続されている。この駆動部２００では、例えば、図４に示したような電流検出アンプ３３２を、各カソード電極ラインＣＶＬ［１］〜ＣＶＬ［ｘ］に１対１で設けることにより、全カソード電極ライン（全列）について同時に、カソード電流を検出することができる。

また、１つの電流検出アンプ３３２を複数ライン（例えば１０ライン）に対応付けることにより、電流検出アンプ数の削減を図ることもでき、アンプ数を削減することで、駆動部の面積削減に貢献することが可能となる。このように複数電源ライン毎に１つの電流検出アンプ３３２を設けた場合、１アンプに対応付けた電源ライン数（例えば１０）だけ、１行に対する画素のカソード電流検出処理を繰り返すことで、図１１の動作を実行する駆動部と同じドライバ構成により検査を実行することができる。

もちろん、１Ｖブランキング期間の検出信号書き込み期間を、１アンプに対する電源ライン数に応じて分割し、１アンプで、対応付けた各電源ラインＣＶＬからのカソード電流を順次検出することで、図１１と同様の期間で全画素についてのカソード電流検出を実行することができる。

なお、図１０の駆動部２００は、カソード電極ラインＣＶＬからのカソード電極の個別検出を行うだけではなく、上述の図３及び図４に示したような機能を備えており、表示部の駆動、ばらつき検出、ばらつき補正等を実行する。さらに、図１０には示していないが、図３に示す駆動部２００内のドライバ２２０については、その機能の一部又は全てを、このＣＯＧとは別に、Ｈドライバ、Ｖドライバとして、表示部の画素回路と同様にパネル基板上に内蔵形成することも可能である。

さらに、既に説明したが、このようなカソード電極ラインを列毎に設ける駆動方式３は、１水平走査期間内の水平ブランキング期間内にカソード電流検出を実行する方法に採用することも可能である。

図１２は、上記駆動方式３を実現可能な画素回路の概略回路構成図を示している。図１に示す回路構成と相違する点は、電源ライン１６（ＰＶＤＤ）が、列方向ではなく行方向に、行毎に設けられていること、カソード電極ラインＣＶＬが列毎に設けられていることである。なお、カソード電極ラインＣＶＬは、ＥＬパネル１００において、カソード電極が上部電極、アノード電極が下部電極として構成されている場合には、ＥＬ層の上に形成するカソード電極を、列毎に分離した形状に形成することで実現することができる。なお、駆動方式１及び２においても、説明したように電源ライン１６（ＰＶＤＤ）の電位を行毎に制御する場合には、図１２のように電源ライン１６を行方向に形成する。

［検査用制御信号発生回路］
図１３は、上述の駆動方式３において、カソード電流検査時に、行方向に設けられる各ライン（ゲートライン１０、容量ライン１４、電源ライン１６）を制御するための検査用の制御信号発生回路２２２を示しており、この回路２２２は、例えばＶドライバ２２０Ｖ等に内蔵することが可能である。また、図１４は、図１３に示す回路の動作を説明するタイミングチャートである。

検査用制御信号発生のためのシフトレジスタ３０は表示部の行数に応じたレジスタＦＳＲを備え、このレジスタＦＳＲには、垂直スタート信号ＳＴＶ、ドットクロック信号などから図示しない回路構成によって作成したフレームスタート信号ＳＴＦ及びフレームクロック信号ＣＫＦが供給される。フレームスタート信号ＳＴＦは、各行の検査開始タイミングを決める信号であり、駆動方式３のように、１Ｖのブランキング期間に１行のみ選択して検査する場合、パネルの行数（ｙ）フレーム周期で立ち上がる。またフレームクロック信号ＣＫＦは、フレームの２倍周期の信号である。

カソード電流検出のシフトレジスタ３０は、フレームクロック信号ＳＫＦに応じてフレームスタート信号ＳＴＦを順次次段のレジスタＦＳＲに転送し、各レジスタＦＳＲ１、ＦＳＲ２・・は、対応する行毎の制御信号作成部４０［１］、４０［２］、、、４０［ｙ］に対し、レジスタ出力ＦＳＲＰ１、ＦＳＰ２、・・・を出力する。

以下、信号作成論理部４０の構成及び動作について、信号作成論理部４０−１を例に説明する。まず、アンドゲート４２［１］には、自段のレジスタＦＳＲ１出力と次段のレジスタＦＳＲ２の出力が供給され、その論理積ＦＳＰ１をアンドゲート４４［１］の第１入力端子に供給する。このアンドゲート４４［１］の第２入力端子には、Ｖブランキング期間のデータ信号再書き込み期間を示す再書き込み制御信号ＲＷＰが供給されており、この再書き込み制御信号ＲＷＰは、上記再書き込み期間のみＨｉｇｈレベルとなる。よって、アンドゲート４４［１］は、再書き込み制御信号ＲＷＰがＨｉｇｈの期間にアンドゲート４２［１］からＨｉｇｈレベルの論理積ＦＳＰ１が出力されると、再書き込み行を選択するための再書き込み用選択信号ＲＷ１を発生する。

この再書き込み用選択信号ＲＷ１は、オアゲート４８［１］の第１入力端子に供給される。オアゲート４８［１］の第２入力端子には、通常動作時等に順次ゲートライン１０に出力される選択信号が供給されており、この選択信号と、カソード電流検出時において検査行に出力される再書き込み用選択信号ＲＷ１との論理和を求め、対応するゲートライン１０に選択信号（ＧＬ１又はＲＷ１）を出力する。なお、検査用信号（検査用オンオフ信号）Ｖｓｉｇの出力時においては、検査行のゲートライン１０に対して選択信号が出力される。よって、例えば１行目が検査行の場合、検査用信号書き込み時にはオアゲート４８［１］からＨｉｇｈレベルのＧＬ１が出力され、かつ再書き込み期間には、ＨｉｇｈレベルのＲＷ１が出力される。

アンドゲート４４［１］の出力ＲＷ１は、インバータを介してアンドゲート４６［１］の第１入力端子に供給されている。このアンドゲート４６［１］は、その第２入力端子には、アンドゲート４２［１］の出力ＦＳＰ１が供給され、第３入力端子にはフレームイネーブル信号ＦＥＮＢの反転信号（容量ライン信号ＳＣに等しい）が供給されている。よって、アンドゲート４６［１］は、容量ライン信号がＨｉｇｈレベルで、検査行となった場合には、検出用信号書き込み時間のみＨｉｇｈレベル（第１電位）となる容量ライン信号ＳＣ１を発生し、容量ライン１４［１］に出力する。

また、アンドゲート４４［１］の出力ＲＷ１は、電源ライン１６（ＶＬ）に出力する電源ＰＶＤＤの電位を制御する駆動電源制御部に供給され、この駆動電源制御部はＣＭＯＳゲート５０［１］及び５２［１］を備える。ＣＭＯＳゲート５０［１］には、そのｎ−ｃｈＴＦＴのゲートに上記ＲＷ１が供給され、ｐ−ｃｈ型ＴＦＴのゲートには、ＲＷ１の反転出力が供給されている。よって、このＣＭＯＳゲート５０［１］は、ＲＷ１がＨｉｇｈレベルの時にオン動作し、その入力側端子に接続されているＧＮＤ電源が出力側端子を介して電源ライン１６に接続される。

一方、ＣＭＯＳゲート５２［１］には、そのｐ−ｃｈＴＦＴのゲートに上記ＲＷ１が供給され、ｎ−ｃｈＴＦＴのゲートには、上記ＲＷ１の反転信号が供給されている。したがって、ＣＭＯＳゲート５２［１］は、ＲＷ１がＬｏｗレベルの時のみオン動作し、その入力端子に供給されているＰＶＤＤ電源が出力端子を介して電源ライン１６に接続される。

ここで、図１４に示すようにＲＷ１は、検査行に対してのみ、そのデータ信号再書き込み期間に選択的にＨｉｇｈレベルとなる。よって、対応する電源ライン１６［１］に出力される電源電位は、データ信号再書き込み期間中はＧＮＤ電位、それ以外の期間はＰＶＤＤ電位に制御される。このように図１３の検査用制御信号発生回路２２２によって、Ｖブランキング期間における行毎の検査用信号書き込み及びその期間制御、容量ライン電位及び電源ライン電位を制御することができる。

なお、図１５は、上記図１３に示す検査用の制御信号発生回路２２２の具体例を示している。図１３の信号作成論理部４０に示した論理積は、ＩＣ内においては、ノアゲートで実現することが好適であり、図１５では、ノアゲートとインバータを利用して図１３と同等の論理積を実行している。信号作成論理部４０［１］を例に説明すると、ノアゲート４２［１］がＦＳＲ１とＦＳＲ２の反転論理和ＳＦＰ１’を求め、これがノアゲート４４［１］及びノアゲート４６［１］の１入力端子に供給される。

ノアゲート４４［１］は、ＦＳＰ１’とＲＷＰの反転入力との反転論理和を求め、再書き込み用選択信号ＲＷ１を出力する。この再書き込み用選択信号ＲＷ１は、図１３と同様、ＣＭＯＳゲート５０［１］、５２［１］及びオアゲート４８［１］に供給されている。またノアゲート４６には、上記ＲＷ１と、ＦＳＰ１’及びフレームイネーブル信号ＦＥＮＢの反転信号の反転信号（つまりＦＥＮＢと同相信号）が供給され、この３つの信号の反転論理和を求め、容量ライン信号ＳＣ１を出力する。

［電流検出アンプ］
次に、電流検出アンプ３３２の構成例について説明する。図４に示す電流検出アンプ３３２に代えて、図１６に示すようなアンプを採用することによってもカソード電流を検出することができる。図１６のアンプは、いわゆるインスツルメンテーション・アンプ型の構成を有しており、３つのオペアンプＡ１、Ａ２、Ａ３を備える。オペアンプＡ１とＡ２とによって差動回路が構成され、オペアンプＡ３がオペアンプＡ１、Ａ２の差動出力を増幅する差動増幅回路として機能している。このようなインスツルメンテーションアンプを電流検出アンプに用いることで、ノイズの影響を受けに難く、カソード電流を高い精度で検出することが容易となる。

オペアンプＡ１、Ａ２の出力端Ｐ１、Ｐ２の間には抵抗Ｒ２，Ｒ１，Ｒ３が直列に接続され、抵抗Ｒ２とＲ１の接続点がアンプＡ１の負入力端子に接続されている。また、抵抗Ｒ３とＲ１の接続点はオペアンプＡ２の負入力端子に接続されている。

一方、オペアンプＡ１，Ａ２の正入力端子の間には、電流検出抵抗Ｒ０が接続され、オペアンプＡ１の正入力端子にはカソード電流Ｉｃｖが供給される。また、オペアンプＡ２の正入力端子には入力信号Ｖｉ２として負電源電圧ＶＥＥが供給されている。オペアンプＡ１の正入力端子への入力信号Ｖｉ１（Ｖｉｎ）は、カソード電流Ｉｃｖが電流検出抵抗Ｒ０に流れて生ずる電圧（Ｉｃｖ・Ｒ０）と、負電源電圧ＶＥＥに応じた値となり、ＶＥＥ＋Ｉｃｖ＊Ｒ０で表される。

オペアンプＡ１の出力をＶｏ１、オペアンプＡ２の出力をＶｏ２で表すと、

上記式（３），（４）で示される。

この２つの出力の差が差動回路部の出力であり、

上記式（５）で表される。

ここで、オペアンプＡ３の負入力端子側に接続された抵抗Ｒ６と、正入力端子側に接続された抵抗Ｒ４の抵抗値は等しく、オペアンプＡ３の負帰還路に設けられた抵抗Ｒ７と、接地（ＧＮＤ）と、オペアンプＡ３の正入力端子との間に設けられた抵抗Ｒ５との抵抗値が等しい。このようなオペアンプＡ３からの出力Ｖｏは、接地電位に対して、下記式（６）

で表される。

ここで、図１６に示す例では、インスツルメンテーションアンプのオペアンプＡ２の正入力端子への入力信号として、上記の通り負電源電圧ＶＥＥを供給している。ＥＬパネルを素子駆動Ｔｒ２が飽和状態で動作する条件（通常表示動作に等しい条件）で、カソード電流を正確に検出することを目的とした場合、カソード電源は０Ｖよりも低い電位で、例えば−３Ｖ等に設定されるため、そのような電位におけるカソード電流を検出するには、比較用の入力信号Ｖｏ２として、Ｖｃｖと同程度の電位（−３Ｖ等）の負電源ＶＥＥが必要となる。また、各オペアンプＡ１〜Ａ３の動作電源としては、正動作電源Ｖｄｄ、負動作電源Ｖｅｅが必要で、その内の負動作電源Ｖｅｅには、ＶＥＥより低い電圧が必要となり、Ｖｄｄ、Ｖｅｅは、例えば±１５Ｖが採用される。

ＥＬパネル１００等を用いる表示装置において、大きな負電源が必要な場合、ＩＣが電源として使用する比較的小さな負電圧（例えば−１Ｖ）程度から、チャージポンプ回路やスイッチングレギュレータ回路などを利用して作成することが通常であるが、チャージポンプ回路などによって作成した負電源ＶＥＥ、Ｖｅｅには、リップル成分が重畳されることが多い。一方、本発明の各実施形態において、検出するカソード電流は微少であるため、高感度の電流検出アンプの基準電源として上記のような負電源ＶＥＥ、Ｖｅｅを採用する場合、検出結果に負電源のリップルなどのノイズが影響を及ぼす可能性がある。

しかし、図１６のような構成のインスツルメンテーションアンプの出力は、各オペアンプの電源Ｖｄｄ、Ｖｅｅに影響を受け難い。また、オペアンプＡ１への入力信号Ｖｉｎは、上記の通り、ＶＥＥ＋Ｉｃｖ＊Ｒ０で表され、出力信号Ｖｏは上記（６）で示されるから、最終的な出力信号Ｖｏから負電源電圧ＶＥＥがキャンセルされる。したがって、電流検査を通常表示と同様の電源条件で実施しても、電流検出アンプとして図１６に示すような構成のインスツルメンテーションアンプを採用することでノイズの重畳を受けずに微弱なカソード電流を精度良く検出することができる。

なお、負電源電圧ＶＥＥは、カソード電源電圧Ｖｃｖと同程度の電圧であることが好適で、電流検査時に駆動電源ＰＶＤＤとして通常動作時と同一の駆動電源ＰＶＤＤを採用する場合には、ＶＥＥ及びＶｃｖは例えば−３Ｖ程度の電位とする。

一方、電流検出時にＰＶＤＤの電位を通常動作時よりΔＶだけ高く設定する場合には、カソード電源電圧Ｖｃｖ及び負電源電圧ＶＥＥもΔＶだけ高くすることができ、０Ｖ（ＧＮＤ）程度の電位を採用することができる。この場合、アンプＡ１〜Ａ３の駆動電源Ｖｄｄ、Ｖｅｅとしても、少なくともΔＶ小さい電圧（例えば±１０、又は±５Ｖ程度）を採用することが可能となる。このためチャージポンプ回路などなどの影響をより受けにくくなり、また、電流検出アンプでの電力消費を低減することが可能となる。さらに、ＥＬ素子のＥＬ材料のＩＶ特性が十分に急峻であれば、小さい電圧振幅差で所望の所望の電流Ｉｃｖが得られる。よって、この場合にもインスツルメンテーションアンプの電源電圧範囲を小さく設定でき、低消費電力化、ＧＮＤ電位を用いることによる検出精度の正確性の向上などを実現することができる。

［その他］
なお、以上において説明した各方式、構成においては、リアルタイムで各画素のカソード電流検出を行う場合について説明したが、この電流検出と補正処理は、表示装置の起動時においても実行しても良いし、もちろん、工場出荷時に各画素のカソード電流（ΔＩｃｖ）を測定し、予め補正データを記憶しておき、随時更新する又は特性の経時変化を検出しながらリアルタイムで補正をしても良い。

さらに、以上において説明したばらつき補正部２５０における補正に関しては、最終的に表示ばらつきの生ずる画素に供給するデータ信号が、適切なレベルに調整され、ＥＬ素子の発光輝度が補正されれば、その演算処理や補正処理方法は、特に限定されない。

また、以上に説明したばらつき検出部３００は、パネル制御部２１０と共に集積化することにより非常に小型の駆動部によって表示ばらつきの検出及び補正及び表示部の制御（表示）を実行可能な表示装置を提供することができる。さらに、ばらつき検出部３００内の構成、例えばＡＤ変換部、メモリ等について、これらをパネル制御部２１０の回路に兼用させることも可能であり、兼用により駆動部２００をＩＣ化した場合、このＩＣチップサイズを低減することに寄与できる。

本発明の実施形態に係るＥＬ表示装置の概略回路構成の一例を説明する等価回路図である。 本発明の実施形態に係る素子駆動トランジスタの特性ばらつき測定原理を説明する図である。 本発明の実施形態に係る表示ばらつき補正機能を備えたＥＬ表示装置の構成例を示す図である。 図３の駆動部のより具体的な構成の一部を示す図である。 素子駆動Ｔｒ２の動作しきい値のずれとそのずれの補正方法について説明する図である。 動作しきい値のずれに応じた補正データの求め方を説明する図である。 本発明の実施形態に係るパネルに対する検査の方法を説明する図である。 本発明の実施形態に係る駆動方式１を説明するタイミングチャートである。 本発明の実施形態に係る駆動方式２を説明するタイミングチャートである。 本発明の実施形態に係る駆動方式３を実行するパネルの概略構成を説明する図である。 本発明の実施形態に係る駆動方式３を説明するタイミングチャートである。 本発明の実施形態に係るＥＬ表示装置の概略回路構成の図１とは別の例を説明する概略回路図である。 本発明の実施形態に係る検査用制御信号の発生回路例を示す図である。 図１３の回路構成の動作を説明するタイミングチャートである。 本発明の実施形態に係る検査用制御信号発生回路の具体例を示す図である。 本発明の実施形態に係る電流検出アンプの例を示す図である。

符号の説明

１００ ＥＬパネル、２００ 駆動部（パネル駆動装置）、２２０ ドライバ、２２２ 検査用制御信号発生回路、２３０ 信号処理部、２４０ タイミング信号作成（Ｔ／Ｃ）部、２５０ ばらつき補正部、２８０ 補正パラメータ設定部（補正値記憶部）、３００ ばらつき検出部、３１０ 検査制御部、３２０ 検査用信号発生回路、３３０ カソード電流検出部、３３２ 電流検出アンプ、３３４ ＡＤ変換部、３４０ メモリ、３５０ 補正データ作成部。

Claims (14)

1. エレクトロルミネッセンス表示装置の駆動方法であって、
   前記表示装置は、表示部にマトリクス配置された画素を備え、
   各画素は、ダイオード構造のエレクトロルミネッセンス素子と、該エレクトロルミネッセンス素子に接続され、該エレクトロルミネッセンス素子に流れる電流を制御するための素子駆動トランジスタと、を備え、
   ブランキング期間において、
   所定の検査行の画素に、検査用信号として、前記エレクトロルミネッセンス素子を発光レベルとする検査用オン表示信号を供給し、かつ、前記素子駆動トランジスタを該トランジスタの飽和領域で動作させて、前記エレクトロルミネッセンス素子のカソード電流を検出し、
   該カソード電流の値に基づいて、対応する画素に供給する前記データ信号を補正することを特徴とするエレクトロルミネッセンス表示装置の駆動方法。
2. エレクトロルミネッセンス表示装置の駆動方法であって、
   前記表示装置は、表示部にマトリクス配置された画素を備え、
   各画素は、ダイオード構造のエレクトロルミネッセンス素子と、該エレクトロルミネッセンス素子に接続され、該エレクトロルミネッセンス素子に流れる電流を制御するための素子駆動トランジスタと、を備え、
   ブランキング期間において、
   所定の検査行の画素に対し、該画素の前記素子駆動トランジスタを該トランジスタの飽和領域で動作させ、かつ、検査用信号として、該画素に、前記エレクトロルミネッセンス素子を発光レベルとする検査用オン表示信号と、前記エレクトロルミネッセンス素子を非発光レベルとする検査用オフ表示信号と、を供給し、
   前記検査用オン表示信号に応じた前記エレクトロルミネッセンス素子のカソード電流と、前記検査用オフ表示信号に応じた前記エレクトロルミネッセンス素子のカソード電流とのオンオフ電流差を検出し、
   前記オンオフ電流差を基準値と比較して、動作させた画素の特性ばらつきを検出し、
   前記検出した特性ばらつきに応じて、対応する画素に供給する前記データ信号を補正することを特徴とするエレクトロルミネッセンス表示装置の駆動方法。
3. 請求項１又は請求項２に記載のエレクトロルミネッセンス表示装置の駆動方法において、
   前記ブランキング期間は、水平ブランキング期間であり、
   所定の水平ブランキング期間中に、前記検査行の画素に前記検査用信号を供給し、該水平ブランキング期間が終了する前に、前記検査行の画素に前記検査用信号が供給される前に保持されていたデータ信号を再書き込みすることを特徴とするエレクトロルミネッセンス表示装置の駆動方法。
4. 請求項１又は請求項２に記載のエレクトロルミネッセンス表示装置の駆動方法において、
   前記ブランキング期間は、垂直ブランキング期間であり、
   前記垂直ブランキング期間中に、前記検査行の各画素に、順次、前記検査用信号を供給し、該垂直ブランキング期間が終了する前に、前記検査行の各画素に対し、前記検査用信号が供給される前に保持されていたデータ信号を再書き込みすることを特徴とするエレクトロルミネッセンス表示装置の駆動方法。
5. 請求項１又は請求項２に記載のエレクトロルミネッセンス表示装置の駆動方法において、
   前記表示装置は、前記各画素の前記エレクトロルミネッセンス素子のカソード電極にカソード電源を供給するためのカソード電源ラインを、列毎に有し、
   前記ブランキング期間は、垂直ブランキング期間であり、
   前記垂直ブランキング期間中に、前記検査行の各画素に、前記検査用信号を供給し、前記カソード電源ラインから、対応する画素の前記エレクトロルミネッセンス素子のカソード電流を検出し、
   前記垂直ブランキング期間が終了する前に、前記検査行の各画素に対し、前記検査用信号が供給される前に保持されていたデータ信号を再書き込みすることを特徴とするエレクトロルミネッセンス表示装置の駆動方法。
6. 請求項３〜請求項５のいずれか一項に記載のエレクトロルミネッセンス表示装置の駆動方法において、
   前記各画素には、表示データに応じて前記素子駆動トランジスタのゲート電位を保持するための保持容量を備え、前記保持容量の第１電極は前記素子駆動トランジスタのゲートに接続され、該保持容量の第２電極は、行毎に設けられた容量ラインに接続されており、
   前記ブランキング期間において、
   前記検査行の画素に対し、前記検査用信号の供給後、該ブランキング期間の終了までに、前記検査用信号の供給前における該画素の表示信号を該画素に供給し、
   前記検査行の画素の容量ラインの電位は、前記検査用信号の書き込み期間中に、前記素子駆動トランジスタを非動作とする第１電位とし、該ブランキング期間の終了までの前記データ信号の再書き込み期間中に、前記素子駆動トランジスタを動作可能とする第２電位とすることを特徴とするエレクトロルミネッセンス表示装置の駆動方法。
7. 請求項６に記載のエレクトロルミネッセンス表示装置の駆動方法において、
   前記ブランキング期間、前記表示部の前記検査行以外の全行の容量ラインは、前記第１電位に固定することを特徴とするエレクトロルミネッセンス表示装置の駆動方法。
8. 請求項３〜請求項７のいずれか一項に記載のエレクトロルミネッセンス表示装置の駆動方法において、
   前記表示装置は、前記各画素の前記エレクトロルミネッセンス素子のアノード電極側に駆動電力を供給するための駆動電源ラインを、行毎に有し、
   前記検査行の画素に対し、前記検査用信号の供給後、該ブランキング期間の終了までに、前記検査用信号の供給前における該画素の表示信号を該画素に供給し、
   前記検査行の前記駆動電源ラインのみ、前記ブランキング期間の前記表示信号の再書き込み期間中において、前記エレクトロルミネッセンス素子を非発光とするための電源電位とすることを特徴とするエレクトロルミネッセンス表示装置の駆動方法。
9. エレクトロルミネッセンス表示装置であって、
   マトリクス配置された複数の画素を備える表示部と、外部より供給される映像信号に基づいて前記表示部の動作を制御するための駆動部とを備え、
   前記駆動部は、前記表示部の行方向の駆動及び列方向の駆動を行うドライバと、各画素での表示ばらつきの検査結果を検出するばらつき検出部と、表示ばらつきを補正するための補正部と、を備え、
   前記表示部の前記複数の画素のそれぞれは、ダイオード構造のエレクトロルミネッセンス素子と、該エレクトロルミネッセンス素子に接続され、該エレクトロルミネッセンス素子に流れる電流を制御するための素子駆動トランジスタと、を備え、
   前記ばらつき検出部は、検査行の画素に供給する検査用信号を発生して該画素に供給する検査用信号発生部と、前記エレクトロルミネッセンス素子のカソード電流を検出する電流検出アンプを備え、
   ブランキング期間中に、前記ドライバによって所定の検査行の画素が選択され、かつ、該画素に、前記検査用信号として、そのエレクトロルミネッセンス素子を発光レベルとする検査用オン表示信号を供給した時の前記エレクトロルミネッセンス素子のカソード電流を、前記電流アンプが検出し、
   前記補正部は、前記検出したカソード電流値に応じ、外部から供給される映像信号に対する補正を実行することを特徴とするエレクトロルミネッセンス表示装置。
10. 請求項９に記載のエレクトロルミネッセンス表示装置において、
    前記検査用信号発生部は、前記ブランキング期間中、前記検査用信号として、前記検査用オン信号と、さらに前記エレクトロルミネッセンス素子を非発光レベルとする検査用オフ信号とを前記検査行の画素に対して供給し、
    前記電流検出アンプは、前記検査用オン信号の印加時のオンカソード電流及び前記検査用オフ信号印加時のオフカソード電流を検出し、
    前記補正部は、検出された前記オンカソード電流と前記オフカソード電流との電流差に応じて補正を行うことを特徴とするエレクトロルミネッセンス表示装置。
11. 請求項９又は請求項１０に記載のエレクトロルミネッセンス表示装置において、
    前記表示部には、列毎に、前記各画素の前記エレクトロルミネッセンス素子のカソード電極にカソード電源を供給するためのカソード電源ラインが設けられ、
    前記電流検出アンプは、前記カソード電源ラインから前記ブランキング期間中に得られるカソード電流を検出することを特徴とするエレクトロルミネッセンス表示装置。
12. 請求項９〜請求項１１のいずれか一項に記載のエレクトロルミネッセンス表示装置において、
    前記複数の画素のそれぞれは、さらに、前記素子駆動トランジスタのゲート電位を保持するための保持容量を備え、前記保持容量の第１電極は、前記素子駆動トランジスタのゲートに接続され、該保持容量の第２電極は、行毎に設けられた容量ラインに接続されており、
    前記駆動部は、容量ライン制御部を備え、
    該容量ライン制御部は、前記ブランキング期間における前記検査用信号の書き込み期間中に、前記検査行の容量ラインの電位を、前記素子駆動トランジスタのゲート電位を非動作とする第１電位とし、該ブランキング期間の終了までの前記データ信号の再書き込み期間中に、前記検査行の容量ラインの電位を、前記素子駆動トランジスタを動作可能とする第２電位とすることを特徴とするエレクトロルミネッセンス表示装置。
13. 請求項１２に記載のエレクトロルミネッセンス表示装置において、
    前記容量ライン制御部は、さらに、前記ブランキング期間、前記表示部の前記検査行以外の全行の容量ラインの電位を前記第１電位に固定することを特徴とするエレクトロルミネッセンス表示装置。
14. 請求項９〜請求項１３のいずれか一項に記載のエレクトロルミネッセンス表示装置において、
    前記表示部には、前記エレクトロルミネッセンス素子のアノード電極側に駆動電力を供給するための駆動電源ラインが、行毎に設けられ、
    前記駆動部は、駆動電源制御部を備え、
    該駆動電源源制御部は、前記検査行の前記駆動電源ラインのみ、前記ブランキング期間の前記データ信号の再書き込み期間中において、前記エレクトロルミネッセンス素子を非発光とするための電源電位に制御することを特徴とするエレクトロルミネッセンス表示装置。

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