JP2008112483A - 位相誤差検出回路、位相同期ループ回路および情報再生装置 - Google Patents

Abstract

【課題】 位相誤差検出回路において、読み出し信号の振幅レベルが変動しても位相誤差を精度良く検出し、よって位相同期ループ回路の位相同期特性を安定させること。
【解決手段】 位相誤差検出回路７は、入力信号の連続する２つのサンプリング位置ｎ，（ｎ−１）における信号レベルＸｎ、Ｘｎ−１について、それらの和Ａｎと差Ｂｎの比Ｃｎ（＝Ａｎ／２／Ｂｎ）を演算する演算器を備える。そして、信号レベルＸｎ、Ｘｎ−１の極性が変化するサンプリング位置における演算結果Ｃｎを位相誤差信号Ｔｎとして出力する。さらに、演算したＡｎの値を、入力信号のＤＣ誤差信号Ｓｎとして出力する。
【選択図】 図２

Description

本発明は、パーシャルレスポンス最尤復号（ＰＲＭＬ）方式を用いる情報再生装置に係り、特にかかる装置において安定な同期信号を生成するための位相誤差検出回路とこれを用いた位相同期ループ（ＰＬＬ）回路に関する。

従来、ハードディスク装置や光ディスク装置に代表される情報再生装置では、記録媒体上にデジタル化されて記録された情報を再生する際、アナログ信号として読み出される信号を所定のクロックでサンプリングし、Ａ／Ｄ変換することにより情報信号を得る。その際、例えば特許文献１により知られるように、サンプリングした信号の位相誤差をＦＤＴＳ（Ｆｉｘｅｄ Ｄｅｌａｙ Ｔｒｅｅ Ｓｅａｒｃｈ）アルゴリズムに従って検出し、その位相誤差信号に基づいて電圧制御発振器（ＶＣＯ）の発振周波数を制御することにより、クロックの位相を読み出しデータと同期させるように補正している。ここに位相誤差の検出器は、読み出し信号をサンプリングしたタイミングと、本来、期待される正しいサンプリングタイミングとの位相誤差を検出するものである。

特開２００２−２５２０１号公報（第５頁、第２図）

上記した従来技術では、上記ＶＣＯの発振を制御する位相誤差検出器は、サンプリングタイミングの位相誤差を検出するため、基準クロック位置においてサンプリングした読み出し信号レベルの絶対値から位相誤差を演算するアルゴリズムを使用している。すなわち、サンプリングした信号レベル（位相誤差がなければ信号レベルはゼロとなる）を、読み出し信号の振幅レベル（エンベロープの最大値）と比較して位相誤差を算出する。このように、読み出し信号の振幅レベルを基準とする方法だと、位相誤差の検出感度は読み出し信号の振幅レベルに依存する。しかし従来は、読み出し信号の振幅レベルは一定であることが前提とされ、振幅レベルの変動に対しては配慮されていなかった。よって、振幅レベルが変動すると位相誤差の算出値が変動し、位相同期制御が悪化するという問題があった。

例えば、光ディスク装置では、光ディスクから情報を読み出す際、ＬＥＤ等の発光源から出射された光を光ディスクの表面に照射し、その反射光を、フォトトランジスタなどの受光素子で構成されるピックアップで検出する。その際、光学系の経時変化やそれを駆動する電源レベルの変動などによって、ピックアップにより検出される信号の振幅レベル（最大値）が変動することがある。その結果、位相誤差検出の精度が悪化し、ＶＣＯの発振周波数の制御特性や、ＰＬＬ回路での位相同期特性が悪化することになる。

そこで本発明は、上記した従来技術における問題点に鑑み、読み出し信号の振幅レベルが変動しても位相誤差を精度良く検出し、よって安定な位相同期特性を実現することが可能な位相誤差検出回路、位相同期ループ回路および情報再生装置を提供することを目的とする。

本発明の位相誤差検出回路は、入力信号を所定のクロックでサンプリングし、サンプリングした信号レベルからクロックの位相誤差を検出するものであって、入力信号の連続する２つのサンプリング位置ｎ，（ｎ−１）における信号レベルＸｎ、Ｘｎ−１について、それらの和Ａｎと差Ｂｎの比Ｃｎ（＝Ａｎ／２／Ｂｎ）を演算する演算器を備え、信号レベルＸｎ、Ｘｎ−１の極性が変化するサンプリング位置における演算器の演算結果Ｃｎを位相誤差信号として出力する。

さらに位相誤差検出回路は、信号レベルＸｎ、Ｘｎ−１の極性が変化するサンプリング位置における演算器の演算したＡｎの値を、入力信号のＤＣ誤差信号として出力する。

また本発明の位相誤差検出回路は、入力信号を所定のクロックでサンプリングし、サンプリングした信号レベルからクロックの位相誤差を検出する位相誤差検出回路であって、２つの信号レベルＸｎ、Ｘｎ−１の各組合せに対する、それらの和Ａｎと差Ｂｎの比Ｃｎ（＝Ａｎ／２／Ｂｎ）の演算値を予め記憶するメモリを備え、入力信号の連続する２つのサンプリング位置ｎ，（ｎ−１）において信号レベルＸｎ、Ｘｎ−１の極性が変化する場合、メモリに記憶する信号レベルＸｎ、Ｘｎ−１の組合せに対するＣｎの演算値を位相誤差信号として出力する。

本発明の位相同期ループ回路は、入力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号を受け、クロックの位相誤差を検出する上記位相誤差検出回路と、位相誤差検出回路からの位相誤差信号により制御され、クロックを出力する発振器とを備える。

また本発明の位相同期ループ回路は、入力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号のＤＣレベルを除去するＤＣ帰還回路と、ＤＣ帰還回路の出力信号を受け、位相誤差とＤＣ誤差を検出する上記位相誤差検出回路と、位相誤差検出回路からの位相誤差信号により制御され、クロックを出力する発振器とを備え、ＤＣ帰還回路は、位相誤差検出回路からのＤＣ誤差信号によりＤＣレベルを除去する。

本発明の情報再生装置は、記録媒体に記録されたデジタル情報を読み出す読み出し部と、読み出し部の出力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号を等化する等化器と、等化器の出力信号を最尤復号する復号器と、Ａ／Ｄ変換器または等化器の出力信号を受け、クロックの位相誤差を検出する上記位相誤差検出回路と、位相誤差検出回路からの位相誤差信号により制御され、クロックを出力する発振器とを備える。

また本発明の情報再生装置は、記録媒体に記録されたデジタル情報を読み出す読み出し部と、読み出し部の出力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号のＤＣレベルを除去するＤＣ帰還回路と、ＤＣ帰還回路の出力信号を等化する等化器と、等化器の出力信号を最尤復号する復号器と、ＤＣ帰還回路または等化器の出力信号を受け、位相誤差とＤＣ誤差を検出する上記位相誤差検出回路と、位相誤差検出回路からの位相誤差信号により制御され、クロックを出力する発振器とを備え、ＤＣ帰還回路は、位相誤差検出回路からのＤＣ誤差信号によりＤＣレベルを除去する。

本発明によれば、再生時のレベル変動に対して位相同期特性が安定し、再生品質を向上させることができる。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。

図１は、本発明による情報再生装置の一実施例を示す構成図である。この図１において、符号１は光ディスク媒体、２は光ピックアップ回路、３はＡ／Ｄ変換器、４はパーシャルレスポンス（ＰＲ）等化回路、５は最尤復号回路（ビタビ復号回路）、７は位相誤差検出回路、８はループフィルタ、９はＤ／Ａ変換器、１０は電圧制御発振器（ＶＣＯ）、１１は前置等化回路、２０はサーボ回路、３０はシステム制御回路、４０はジッタ評価回路をそれぞれ示している。

光ピックアップ回路２は、光ディスク媒体１に記録された情報を、レーザー光を集光して媒体上に照射し、その反射光量あるいは偏向量を検出して再生する。このときサーボ回路２０は、レーザー光のスポットをフォーカス方向とトラック方向に正確に追従させる。光ピックアップ回路２により読み出された再生信号は、前置等化回路１１で等化された後、Ａ／Ｄ変換器３によりアナログ／デジタル変換される。次に、ＰＲ等化回路４で所定のＰＲ信号に等化され、最尤復号回路５により復号される。システム制御回路３０はこれら一連の動作を制御する。なお、上述したＡ／Ｄ変換器３、ＰＲ等化回路４、最尤復号回路５は、それぞれ、以下に示す電圧制御発振器（ＶＣＯ）１０により発生される再生クロックの位相に同期させてデータを処理する。

次に位相同期ループ回路の構成を説明する。位相誤差検出回路７は、Ａ／Ｄ変換器３からの出力信号を受け、時間軸上の正確な位相誤差を示す正規化位相誤差信号Ｔｎ（クロック周期Ｔで正規化）を出力する。この正規化位相誤差信号Ｔｎは、ループフィルタ８、Ｄ／Ａ変換器９を介して、ＶＣＯ１０に入力され、その出力である発振周波数を制御する。その結果、再生クロックの位相は光ピックアップ回路２からの再生信号に同期させることができる。

また、ジッタ評価回路４０は、位相誤差検出回路７からの正規化位相誤差信号Ｔｎを受け、統計処理により、位相誤差の平均値や分散を求める。求めた分散値は、光ディスク媒体１のジッタ評価に用いることができる。さらに、求めた各トランジェント毎（例えば、３Ｔスペースから３Ｔマークへ、４Ｔマークから４Ｔスペースへのトランジェント等）の平均値は、記録シフトを表すので、これを記録ストラテジの調整に利用することもできる。このように、本実施例では、正規化位相誤差信号を単に再生クロックの位相調整だけでなく、再生品質の評価や記録ストラテジの設定にも適用することで、装置全体の構成を簡略化することができる。

図２は、図１における位相誤差検出回路７の一実施例を示す回路構成図である。ここに、符号７２０はレジスタ、７１１，７２１は２値化回路、７１２は加算器、７１３はモデュロ２の加算器、７１４はスイッチ回路、７２２は減算器、７２４は正規化回路（除算器）をそれぞれ示している。

入力信号をＸｎ（τ）で表し、τはその位相ずれ（位相オフセット）を示す。レジスタ７２０は入力信号Ｘｎ（τ）を１サンプリング期間（１クロック期間Ｔ）だけ遅延させ、連続する２つのサンプリング位置ｎ，（ｎ−１）における信号Ｘｎ（τ）、Ｘｎ−１（τ）を出力する。２値化回路７１１，７２１は、それぞれ、入力信号Ｘｎ（τ）および遅延信号Ｘｎ−１（τ）を極性符号「０（＋）」と「１（−）」の２値化信号Ｙｎ，Ｙｎ−１に変換する。なお実際の２値化回路７１１，７２１では、入力信号Ｘｎ（τ）および遅延信号Ｘｎ−１（τ）が２’ｓコンプリメンタリ形式の場合には、その最上位ビット（ＭＳＢ）がそのまま２値化信号Ｙｎ，Ｙｎ−１となるため、回路構成の簡略化を図ることができる。

続いて、加算器７１２は入力信号Ｘｎ（τ）と遅延信号Ｘｎ−１（τ）とを加算し、和
信号Ａｎ（τ）を出力する。一方、減算器７２２は入力信号Ｘｎ（τ）から遅延信号Ｘｎ−１（τ）を減算し、差信号Ｂｎ（τ）を出力する。そして、正規化回路７２４は、この和信号Ａｎ（τ）と差信号Ｂｎ（τ）を受け、以下の（１）式で表される商信号Ｃｎ（τ）を出力する。

Ａｎ（τ）＝Ｘｎ（τ）＋Ｘｎ−１（τ）
Ｂｎ（τ）＝Ｘｎ（τ）−Ｘｎ−１（τ）
Ｃｎ（τ）＝Ａｎ（τ）／２／Ｂｎ（τ）
＝｛Ｘｎ（τ）＋Ｘｎ−１（τ）｝／２／｛Ｘｎ（τ）−Ｘｎ−１（τ）｝ ・・・（１）
一方、モデュロ２の加算器７１３は、２値化信号ＹｎとＹｎ−１とを、２を法として加算し、もって、選択制御信号Ｚｎを出力する。即ち、入力信号Ｘｎ（τ）と遅延信号Ｘｎ−１（τ）の極性変化（２値化信号ＹｎとＹｎ−１の符号変化）を検出し、変化点では符号「１」を出力し、それ以外では符号「０」を出力する。なお、実際のモデュロ２の加算器７１３は、２値化信号Ｙｎが符号「０」、「１」に対応しているので、排他的論理和（Ｅｘ−ＯＲ）回路で構成される。

そして、スイッチ回路７１４は、上記の選択制御信号Ｚｎを受け、次の（２）式で表される正規化位相誤差信号Ｔｎ（τ）を切り替えて出力する。

Ｔｎ（τ）＝Ｃｎ（τ） （Ｚｎ＝１、Ｙｎ≠Ｙｎ−１の場合）
＝０ （Ｚｎ＝０、Ｙｎ＝Ｙｎ−１の場合） ・・・（２）
このように、サンプリング位置が極性変化点（選択制御信号Ｚｎ＝１）である場合には上記（１）式の演算結果を出力するが、それ以外の位置（Ｚｎ＝０）での演算結果は位相誤差を示さないので出力しない。

なお、図２の演算回路の構成は一例であり、（１），（２）式の演算を実行できる演算回路であればこれに限らず全て有効である。

図３は、上記した正規化位相誤差信号Ｔｎ（τ）の演算方法を信号波形を用いて幾何学的に説明する図である。縦軸は信号レベル、横軸は時間であり、入力波形Ｘｎに対し、クロックＴから決まるタイミング位置ｔ／Ｔ＝−５／２，−３／２，−１／２，・・・にてサンプリングする。そのうち、信号レベルの極性が変化する隣接位置はｔ／Ｔ＝−１／２，１／２であり、それらの信号レベルＸｎ，Ｘｎ−１を記号（●）で示す。２つの値ＸｎとＸｎ−１のレベル差は前記差信号Ｂｎで表される。ＸｎとＸｎ−１の間の波形を直線（１次関数）で近似し、２つの値ＸｎとＸｎ−１のレベル平均を記号（○）で示し、そのレベルは前記和信号Ａｎ／２で表される。記号（◇）は近似直線と横軸との交差位置（レベルがゼロとなる位置）で、その原点からの距離は、位相オフセットτそのものを示している。そしてこの位相オフセットτは、前記Ａｎ／２とＢｎの比から次の（３）式にて求められることが幾何学的に理解できる。

τ／Ｔ＝−Ａｎ／２／Ｂｎ
＝−１／２＊（Ｘｎ＋Ｘｎ−１）／（Ｘｎ−Ｘｎ−１） ・・・（３）
ここで、入力信号の振幅レベル（エンベロープの最大値）Ｈが変動した場合を考える。振幅レベルＨの変動に伴い、信号レベルＸｎ、Ｘｎ−１や演算値Ａｎ、Ｂｎは同じ割合で変動する。しかし、本実施例では、位相オフセットτを（３）式のようにそれらの比から求めているので、変動分はキャンセルされる。よって、振幅レベルＨが変動しても、位相オフセットτの算出値が変動することはない。

上記に説明した位相誤差検出回路７により得られた正規化位相誤差信号Ｔｎ（τ）と位相オフセットτの関係は（４）式で示される。

Ｔｎ（τ）＝−τ／Ｔ ・・・（４）
図４は、（４）式に示される位相誤差検出回路７の位相誤差検出特性を示す図である。横軸は位相オフセットτ、縦軸は正規化位相誤差信号Ｔｎ（τ）であり、両者の関係を示す。τ＞０はクロック位相が進んでいること、τ＜０はクロック位相が遅れている場合である。また位相オフセットが周期Ｔを超える場合、正規化位相誤差信号Ｔｎ（τ）は１／２と−１／２の間で周期的に繰り返す。このように、本実施例による位相誤差検出回路７では、入力信号の振幅レベルが変動してもその影響を受けず、時間軸上の位相誤差を精度良く検出することができる。

図５は、本発明による位相誤差検出回路７の他の実施例を示す回路構成図である。ここに、レジスタ７２０は、入力信号Ｘｎ（τ）を１サンプリング期間（１クロック期間Ｔ）だけ遅延させる。符号７５０は、読出し専用メモリ（ＲＯＭ）である。この実施例では、前記実施例１で実行する（１）式および（２）式の演算結果を予め求めておいて、それをＲＯＭ７５０に記憶させている。すなわち、入力レベルＸｎ、Ｘｎ−１の各種組合せとそれに対するＴｎの値をテーブルとして格納している。そして、入力信号のレベルＸｎ、Ｘｎ−１に対して、対応するＴｎの値を読み出して出力すればよい。本実施例では、除算処理など時間の掛かる演算処理が不要となるので、処理速度が速くなる利点がある。

図６は、本発明による位相誤差検出回路７のさらに他の実施例を示す回路構成図である。ここに、符号７１９はレジスタを示し、その他前記図２と共通の要素には同一に符号を付しその説明を省略する。レジスタ７１９には、１クロック直前の演算結果Ｔｎ−１（τ）を保持している。そして、スイッチ回路７１４は、選択制御信号Ｚｎを受け、次の（５）式で表される正規化位相誤差信号Ｔｎ（τ）を切り替えて出力する。

Ｔｎ（τ）＝Ｃｎ（τ） （Ｚｎ＝１、Ｙｎ≠Ｙｎ−１の場合）
＝Ｔｎ−１（τ） （Ｚｎ＝０、Ｙｎ＝Ｙｎ−１の場合） ・・・（５）
前記実施例１では（２）式で示したように、極性変化点以外の位置（選択制御信号Ｚｎ＝０）での出力はゼロとしたのに対し、本実施例では、極性変化点以外の位置において１クロック直前の演算結果Ｔｎ−１（τ）を出力する。その結果、極性変化点で得たＣｎ（τ）の値を、次の極性変化点に至るまで繰り返して出力することになる。前記実施例１では、クロック位相の補正動作を極性変化点に集中させて行うが、本実施例では補正を分散させて行うため、より安定な位相同期制御が期待できる。

次に、上記した光ピックアップ回路２からの入力信号は、振幅レベルだけでなく、ＤＣ（直流）レベルについても変動することがある。以下、このＤＣレベル変動に対応した本発明の実施例について述べる。

図７は本発明による情報再生装置の他の実施例を示す構成図である。ここに、符号６はＤＣ帰還回路を示し、その他前記図１と共通の要素には同一の符号を付しその説明を省略する。

光ディスク媒体１から読み出された信号は、Ａ／Ｄ変換器３によりデジタル化された後、ＤＣ帰還回路６によりＤＣ成分を除去する機能を付加している。位相誤差検出回路７は、ＤＣ帰還回路６からの出力信号を受け、正規化位相誤差信号ＴｎとＤＣ誤差信号Ｓｎとを出力する。正規化位相誤差信号ＴｎはＶＣＯ１０に対し、再生クロックの位相を再生信号に同期させるよう制御する。一方ＤＣ誤差信号Ｓｎは、ＤＣ帰還回路６に対し、ＤＣ成分を除去して信号を出力させるよう制御する。

図８は、図７におけるＤＣ帰還回路６の回路構成の一例を示す図である。ここに、符号６０１は減算器、６０２，６０８はレジスタ、６０３は振幅制限器、６０４，６０５は減衰器、６０６，６０７は加算器をそれぞれ示している。ここに、加算器６０７とレジスタ６０８は積分回路を構成している。

このＤＣ帰還回路６は、帰還ループを２つ備えている。第１のループは、ＤＣ帰還回路６自身の出力信号を受け、振幅制限器６０３で振幅制限した後、さらに、減衰器６０４、加算器６０６，６０７、レジスタ６０８を介して、ＤＣレベルとして帰還させるループである。また、第２のループは、前記図７の位相誤差検出回路７からのＤＣ誤差信号Ｓｎを受け、減衰器６０５、加算器６０６，６０７、レジスタ６０８を介して、ＤＣレベルとして帰還させるループである。なお、これら第１のループおよび第２のループからの出力は、加算器６０６にて加算され、加算器６０７とレジスタ６０８にて積分された後、減算器６０１において、入力される入力信号からＤＣ成分を減算する。

なお、ここでは図示しないが、ＤＣ帰還回路６を構成する減衰器６０４，６０５の係数「ＮＤ」，「ＮＪ」や、振幅制限器６０３の振幅制限値は、前記図７のシステム制御回路３０からのＤＣ帰還制御信号により設定される。

また、加算器６０７とレジスタ６０８からなる積分回路の動作を制御すれば、ＤＣ帰還ループを開閉することが可能である。例えば、サーボ動作の途中やサーボが外れた場合、あるいはトラックジャンプした場合には、ＤＣ帰還回路６は、システム制御回路３０からのＤＣ帰還制御信号を受け、ＤＣ帰還ループを開放する。これにより、異常信号入力での内部ＤＣレベルの暴れを防止することができる。

なお、本実施例では、ＤＣ帰還用メイン信号としてＤＣ帰還回路６自身の出力信号、即ちＰＲ等化回路４の入力信号を用いたが、その出力信号を用いても良い。また、本実施例では、前置等化回路１１を、Ａ／Ｄ変換器３の前段に配する例を示したが、この構成に限定されることなく、例えば、この前置等化回路１１を、Ａ／Ｄ変換器３の後段に配置しても良い。

図９は、図７における位相誤差検出回路７の一実施例を示す回路構成図である。ここに、前記図２と共通の要素には同一の符号を付し、その説明は省略する。

入力信号をＸｎ（σ，τ）で表し、σはＤＣ成分（ＤＣオフセット）、τはその位相ずれ（位相オフセット）を示す。加算器７１２は入力信号Ｘｎ（σ，τ）と遅延信号Ｘｎ−１（σ，τ）とを加算して、和信号Ａｎ（σ，τ）を出力する。そしてスイッチ回路７１４は、選択制御信号Ｚｎを受け、以下の（６）式で表されるＤＣ誤差信号Ｓｎ（σ）を出力する。

Ｓｎ（σ）＝Ａｎ（σ，τ）
＝Ｘｎ（σ，τ）＋Ｘｎ−１（σ，τ） （Ｚｎ＝１、Ｙｎ≠Ｙｎ−１の場合）
＝０ （Ｚｎ＝０、Ｙｎ＝Ｙｎ−１の場合） ・・・（６）
なお、ＤＣ誤差信号の正確な値はＡｎ（σ，τ）／２であるが、（６）式においては「２」の除算を省略している。その場合、ＤＣ帰還ループの利得係数に１／２倍の補正をすれば基本動作は変わらない。

一方、減算器７２２は入力信号Ｘｎ（σ，τ）から遅延信号Ｘｎ−１（σ，τ）を減算し、差信号Ｂｎ（τ）を出力する。正規化回路７２４は、上記（６）式のＤＣ誤差信号Ｓｎ（σ）を受け、以下の（７）式で表される正規化位相誤差信号Ｔｎ（τ）を出力する。

Ｔｎ（τ）＝Ｓｎ（σ）／２／Ｂｎ（τ）
＝｛Ｘｎ（σ，τ）＋Ｘｎ−１（σ，τ）｝／２／｛Ｘｎ（σ，τ）−Ｘｎ−１（σ，τ）｝
（Ｚｎ＝１、Ｙｎ≠Ｙｎ−１の場合）
Ｔｎ（τ）＝０ （Ｚｎ＝０、Ｙｎ＝Ｙｎ−１の場合） ・・・（７）
続いて図１０、図１１、図１２および図１３は、上記したＤＣ誤差信号Ｓｎ（σ）と正規化位相誤差信号Ｔｎ（τ）の演算方法を、信号波形を用いて幾何学的に説明する図である。光ディスク媒体からの信号読み出し時、光学系の径時変化や電源の変動などの原因で、入力信号Ｘｎ（σ，τ）は、その振幅やＤＣレベルが変動することがある。その結果、ＤＣオフセットσや位相オフセットτが生じる。各図において、記号（●）はクロックで決まるサンプリング点Ｘｎ（σ，τ）を示す。そして記号（○）は、サンプリング点ＸｎとＸｎ−１（またはＸｎ’とＸｎ−１’）の平均レベルであり、ＤＣオフセットσを示し、上記（６）式の演算により得られるＤＣ誤差信号Ｓｎ（σ）／２に対応する。また記号（◇）は、サンプリング点ＸｎとＸｎ−１（またはＸｎ’とＸｎ−１’）の間を直線近似したときに、横軸（信号レベル＝０）と交差する点で、位相オフセットτを示し、上記（７）式の演算により得られる正規化位相誤差信号Ｔｎ（τ）に対応する。

図１０は、ＤＣオフセットσ＝０、位相オフセットτ＝０の場合を示している。この場合、ＸｎとＸｎ−１の位置は原点（Ｘ＝０、ｔ＝０）に関して対称位置にあり、平均レベルＤＣ誤差信号Ｓｎ（σ）、正規化位相誤差信号Ｔｎ（τ）共に０となる。

図１１は、ＤＣオフセットσ≠０、位相オフセットτ＝０の場合を示している。この場合、ＤＣ誤差信号Ｓｎ（σ）は、ＸｎとＸｎ−１（またはＸｎ’とＸｎ−１’）の平均レベルに対応し、ＤＣオフセットσに対しＳｎ（σ）＝２σとなる。上記の位相誤差検出回路７からは、このＤＣオフセットσに比例した誤差信号Ｓｎ（σ）が出力される。一方、正規化位相誤差信号Ｔｎ（τ）に関しては、ＸｎとＸｎ−１、およびＸｎ’とＸｎ−１’の２つの傾きに応じた交差点に対応し、その交差位置は原点（ｔ＝０）に関し対称の位置±εにある。すなわち正規化位相誤差信号Ｔｎ（τ）は、入力信号Ｘｎの傾きに応じて極性が交互に反転する±ε／Ｔの信号として出力されるが、その時間平均値はＴｎ（τ）＝０となり、位相オフセットτ＝０に対応する。

図１２は、ＤＣオフセットσ＝０、位相オフセットτ≠０の場合を示している。この場合、ＤＣ誤差信号Ｓｎ（σ）は、ＸｎとＸｎ−１、およびＸｎ’とＸｎ−１’に対し２つの平均レベルに対応し、それらのレベルは横軸（Ｘ＝０）に関し対称の位置±δにある。
すなわちＤＣ誤差信号Ｓｎ（σ）は、入力信号Ｘｎの傾きに応じて極性が交互に反転する±２δの信号として出力されるが、その時間平均値はＳｎ（σ）＝０となり、ＤＣオフセットσ＝０に対応する。一方、正規化位相誤差信号Ｔｎ（τ）は、入力信号Ｘｎの傾きに関係なく横軸との交差点が決まり、位相オフセットτに対応するＴｎ（τ）＝−τ／Ｔが出力される。

さらに、図１３は、ＤＣオフセットσ≠０、位相オフセットτ≠０の場合を示している。この場合ＤＣ誤差信号Ｓｎ（σ）は、入力信号Ｘｎの傾きに応じた２つの平均レベルに対応し、ＤＣオフセットσを中心としてδの幅で交互に極性が反転する信号Ｓｎ（σ）＝２（σ±δ）が出力される。その時間平均値はＳｎ（σ）＝２σとなりＤＣオフセットσに対応する。一方正規化位相誤差信号Ｔｎ（τ）は、入力信号Ｘｎの傾きに応じた２つの交差点に対応し、位相オフセット−τを中心としてεの幅で交互に極性が反転する信号Ｔｎ（τ）＝（−τ±ε）／Ｔが出力される。その時間平均値はＴｎ（τ）＝−τ／Ｔとなり、位相オフセットτに対応する。

以上に詳細に述べたように、本実施例になる位相誤差検出回路７によれば、ＤＣオフセットσと位相オフセットτとが混在する入力信号Ｘｎ（σ，τ）から、それぞれ独立に、ＤＣ誤差信号Ｓｎ（σ）と正規化位相誤差信号Ｔｎ（τ）を生成することができる。その結果、位相同期ループ回路では、その中に独立したＤＣ帰還ループを形成することにより、位相オフセットτを補正するだけでなく、ＤＣオフセットσを除去することができ、より安定な位相同期制御を行うことができる。

また、上述した位相誤差検出回路では、極性変化前後のサンプル値のみからＤＣ誤差および正規化位相誤差を検出するので、これを利用した位相同期ループ回路では、入力信号の上下（正負）が非対称であっても、ＤＣオフセット、位相オフセットを低く抑えることができる。

図１４は、本発明による位相誤差検出回路７のさらに他の実施例を示す回路構成図である。ここに、ＲＯＭ７５０は、図５と同様、上述した（１）および（２）式の演算結果を記憶しており、これから正規化位相誤差信号Ｔｎ（τ）を読み出して出力する。また、加算器７１２、モデュロ２加算器７１３、スイッチ回路７１４は、図９と同様、ＤＣ誤差信号Ｓｎ（σ）を生成し出力する。この実施例では、図５と同様、時間の掛かる演算処理が不要となるので、処理速度が速くなる利点がある。

図１５は、本発明による位相誤差検出回路７のさらに他の実施例を示す回路構成図である。ここに、符号７１５は極性反転回路、７１６はスイッチ回路、７２３は絶対値回路を示している。その他、前記図９と共通の要素には同一の符号を付し、その説明は省略する。

まず、加算器７１２、モデュロ２加算器７１３、スイッチ回路７１４は、図９、図１４と同様、和信号Ａｎ（σ，τ）からＤＣ誤差信号Ｓｎ（σ）を生成して出力する。極性反転回路７１５は、ＤＣ誤差信号Ｓｎ（σ）を符号反転させる。スイッチ回路７１６は、これらの信号と２値化信号Ｙｎを受け、（８）式に示す位相誤差信号Ｅｎ（τ）を出力する。すなわち、この位相誤差信号Ｅｎ（τ）は、入力信号の振幅で正規化する前の信号であり、演算処理時間が短い。

Ｅｎ（τ）＝Ｓｎ（σ） （Ｙｎ＝０の場合）
＝−Ｓｎ（σ） （Ｙｎ＝１の場合） ・・・（８）
一方、絶対値回路７２３は、差信号Ｂｎ（τ）の絶対値を検出し、正規化回路７２４は、（９）式に示すような正規化位相誤差信号Ｔｎ（τ）を出力する。

Ｔｎ（τ）＝Ｅｎ（τ）／２／｜Ｂｎ（τ）｜ ・・・（９）
図１６は、上記図１５の位相誤差検出回路７を用いた情報再生装置の一実施例を示す構成図である。ここに、符号１２はスイッチ回路を、その他、前記図７と共通の要素には同一の符号を付し、その説明は省略する。本実施例の特徴は、システム制御回路３０の制御により、スイッチ回路１２は、位相誤差検出回路７から（８）式、（９）式に示す２種類の位相誤差信号Ｅｎ（τ）、Ｔｎ（τ）を切り替えてループフィルタ８へ供給するようにした点にある。

この構成により、例えば、初期の引込み動作時、或いはサーボが外れた場合、トラックジャンプした場合などの再引込み動作時においては、位相誤差信号Ｅｎ（τ）に切り替え、同期確立や同期回復までの時間を短縮する。その後、正規化位相誤差信号Ｔｎ（τ）に切換え、高精度の制御により位相同期性能の安定化を図る。このように、ループフィルタ８への位相誤差信号を適宜切換えることにより、同期時間の短縮と同期性能の安定化を図ることができる。

以上、連続する２つの入力サンプリング信号から１次補間法を用いてそのサンプリング位相誤差を演算する実施例について述べた。しかし、本発明はこれに限定されるものではなく、例えば、連続する４つの入力サンプリング信号から３次補間法を用いてそのサンプリング位相誤差を演算するものにも適用可能である。以下、この実施例について、図面を参照しながら詳細に説明する。

図１７は、図１における位相誤差検出回路７のさらに他の実施例を示す回路構成図である。ここに、符号７１０，７３０はレジスタ、７３１は加算器、７３４，７６１，７６４は減算器、７３２，７３３，７６２，７６３は係数回路（乗算器）、７４１，７５１は２値化回路、７４３，７５３はモデュロ２の加算器、７４４，７５４はＮＯＴ回路、７４５はＡＮＤ回路をそれぞれ示している。その他、前記図２と共通の要素には同一の符号を付し、その説明は省略する。

入力信号をＸｎ＋１（τ）で表すと、レジスタ７１０，７２０，７３０は入力信号Ｘｎ＋１（τ）を順次遅延させ、連続する４つのサンプリング位置（ｎ＋１），（ｎ），（ｎ−１），（ｎ−２）における信号Ｘｎ＋１（τ）、Ｘｎ（τ）、Ｘｎ−１（τ）、Ｘｎ−２（τ）を出力する。続いて、加算器７１２，７３１は、それぞれ、入力信号Ｘｎ（τ）とＸｎ−１（τ）、および、Ｘｎ＋１（τ）とＸｎ−２（τ）を加算し、係数回路７３２，７３３、減算器７３４を介して、以下の（１０）式で表される和信号Ａｎ（τ）を出力する。一方、減算器７２２，７６１は、それぞれ、入力信号Ｘｎ（τ）からＸｎ−１（τ）を、および、Ｘｎ＋１（τ）からＸｎ−２（τ）を減算し、係数回路７６２，７６３、減算器７６４を介して、以下の（１１）式で表される差信号Ｂｎ（τ）を出力する。そして、正規化回路７２４は、この和信号Ａｎ（τ）と差信号Ｂｎ（τ）を受け、以下の（１２）式で表される商信号Ｃｎ（τ）を出力する。

Ａｎ（τ）＝｛Ｘｎ（τ）＋Ｘｎ−１（τ）｝＊（９／８）
−｛Ｘｎ＋１（τ）＋Ｘｎ−２（τ）｝＊（１／８） ・・・（１０）
Ｂｎ（τ）＝｛Ｘｎ（τ）−Ｘｎ−１（τ）｝＊（９／８）
−｛Ｘｎ＋１（τ）−Ｘｎ−２（τ）｝＊（１／２４） ・・・（１１）
Ｃｎ（τ）＝Ａｎ（τ）／２／Ｂｎ（τ） ・・・（１２）
一方、２値化回路７４１，７１１，７２１，７５１は、それぞれ、入力信号Ｘｎ＋１（τ）、Ｘｎ（τ）、Ｘｎ−１（τ）、Ｘｎ−２（τ）を極性符号「０（＋）」と「１（−）」の２値化信号Ｙｎ＋１，Ｙｎ，Ｙｎ−１，Ｙｎ−２に変換する。モデュロ２の加算器７４３，７１３，７５３は、それぞれ、２値化信号Ｙｎ＋１とＹｎ、ＹｎとＹｎ−１、および、Ｙｎ−１とＹｎ−２を、２を法として加算し、ＮＯＴ回路７４４，７５４、およびＡＮＤ回路７４５を介して選択制御信号Ｚｎを出力する。即ち、入力信号Ｘｎ（τ）とＸｎ−１（τ）の極性変化（２値化信号ＹｎとＹｎ−１の符号変化）を検出し、かつ、連続する４つの２値化信号Ｙ_ｎ＋１、Ｙ_ｎ、Ｙ_ｎ−１、Ｙ_ｎ−２が「００１１」または「１１００」の場合のみ符号「１」を出力し、それ以外では符号「０」を出力する。

そして、スイッチ回路７１４は、上記の選択制御信号Ｚｎを受け、以下の（１３）式で表される正規化位相誤差信号Ｔｎ（τ）を切り替えて出力する。

Ｔｎ（τ）＝Ｃｎ（τ） （Ｚｎ＝１の場合）
＝０ （Ｚｎ＝０の場合） ・・・（１３）
このように、本実施例の特徴は、連続する４つの入力サンプリング信号から３次補間法を用いてそのサンプリング位相誤差を演算することに加えて、その連続する４つの入力サンプリング信号の２値化信号Ｙ_ｎ＋１、Ｙ_ｎ、Ｙ_ｎ−１、Ｙ_ｎ−２が「００１１」または「１１００」の場合のみ、正規化位相誤差信号Ｔ_ｎ（τ）を出力するようにした点にある。即ち、２Ｔ−２Ｔのランレングス制限をかけている。

従来、ノイズなどによって符号誤りが発生した場合には、誤った位相誤差信号を出力してしまい、同期特性の劣化をまねいていたが、本実施例のランレングス制限により、誤った位相誤差信号を出力しないようにできるため、同期特性の安定化を図ることができる。

図１８は、上記した３次補間法を用いる正規化位相誤差信号Ｔｎ（τ）の演算方法を信号波形を用いて幾何学的に説明する図である。縦軸は信号レベル、横軸は時間であり、入力波形Ｘｎに対し、クロックＴから決まるタイミング位置ｔ／Ｔ＝−５／２，−３／２，−１／２，・・・にてサンプリングする。そのうち、信号レベルの極性が変化する隣接位置はｔ／Ｔ＝−３／２，−１／２，１／２，３／２であり、それらの信号レベルＸｎ＋１，Ｘｎ，Ｘｎ−１，Ｘｎ−２を記号（●）で示す。そして、この４点を通る信号（太線で示す）を３次関数で近似する。

すると、時刻ｔ＝０におけるレベルを記号（○）で示し、そのレベルを和信号Ａｎ／２で表すと、和信号Ａｎは前記（１０）式で示される。さらに、前記（１１）式で示される差信号Ｂｎを導入すると、記号（◇）で示した位相オフセットτ／Ｔは以下の（１４）式にて求められる。

τ／Ｔ＝−Ａｎ／２／Ｂｎ ・・・（１４）

図１９は、図７における位相誤差検出回路７のさらに他の実施例を示す回路構成図である。ここに、前記図１７と共通の要素には同一の符号を付し、その説明は省略する。

図１７と同様に、加算器７１２，７３１は、それぞれ、入力信号Ｘｎ（σ，τ）とＸｎ−１（σ，τ）、および、Ｘｎ＋１（σ，τ）とＸｎ−２（σ，τ）を加算し、係数回路７３２，７３３、減算器７３４を介して、以下の（１５）式で表される和信号Ａｎ（σ，τ）を出力する。モデュロ２の加算器７４３，７１３，７５３は、それぞれ、２値化信号Ｙｎ＋１とＹｎ、ＹｎとＹｎ−１、および、Ｙｎ−１とＹｎ−２を、２を法として加算し、ＮＯＴ回路７４４，７５４、およびＡＮＤ回路７４５を介して選択制御信号Ｚｎを出力する。そしてスイッチ回路７１４は、選択制御信号Ｚｎを受け、以下の（１６）式で表されるＤＣ誤差信号Ｓｎ（σ）を出力する。

Ａｎ（σ，τ）＝｛Ｘｎ（σ，τ）＋Ｘｎ−１（σ，τ）｝＊（９／８）
−｛Ｘｎ＋１（σ，τ）＋Ｘｎ−２（σ，τ）｝＊（１／８） ・・・（１５）
Ｓｎ（σ）＝Ａｎ（σ，τ） （Ｚｎ＝１の場合）
＝０ （Ｚｎ＝０の場合） ・・・（１６）
一方、図１７と同様に、減算器７２２，７６１は、それぞれ、入力信号Ｘｎ（σ，τ）からＸｎ−１（σ，τ）を、および、Ｘｎ＋１（σ，τ）からＸｎ−２（σ，τ）を減算し、係数回路７６２，７６３、減算器７６４を介して、以下の（１７）式で表される差信号Ｂｎ（τ）を出力する。そして、正規化回路７２４は、上記（１６）式のＤＣ誤差信号Ｓｎ（σ）と差信号Ｂｎ（τ）を受け、以下の（１８）式で表される正規化位相誤差信号Ｔｎ（τ）を出力する。

Ｂｎ（τ）＝｛Ｘｎ（σ，τ）−Ｘｎ−１（σ，τ）｝＊（９／８）
−｛Ｘｎ＋１（σ，τ）−Ｘｎ−２（σ，τ）｝＊（１／２４） ・・・（１７）
Ｔｎ（τ）＝Ｓｎ（σ）／２／Ｂｎ（τ）） ・・・（１８）
＝Ａｎ（σ，τ）／２／Ｂｎ（τ） （Ｚｎ＝１の場合）
＝０ （Ｚｎ＝０の場合

図２０は、図１６における位相誤差検出回路７の他の実施例を示す回路構成図である。ここに、前記図１５および図１９と共通の要素には同一の符号を付し、その説明は省略する。

まず、ＤＣ誤差信号Ｓｎ（σ）の生成過程は図１９と同様である。そして、図１５と同様に、極性反転回路７１５は、ＤＣ誤差信号Ｓｎ（σ）を符号反転させ、スイッチ回路７１６は、これらの信号と２値化信号Ｙｎを受け、前記（８）式に示す位相誤差信号Ｅｎ（τ）を出力する。

一方、図１５と同様に、絶対値回路７２３は差信号Ｂｎ（τ）の絶対値を検出し、正規化回路７２４は前記（９）式に示す正規化位相誤差信号Ｔｎ（τ）を出力する。

このように、連続する４つの入力サンプリング信号から３次補間法を用いてそのサンプリング位相誤差を演算することにより、その精度が大きく向上し、その結果として、位相同期ループ特性の性能のさらなる向上を図ることができる。

以上に詳述したように、本実施例の位相誤差検出回路と位相同期ループ回路、さらにはそれを用いた情報再生装置によれば、入力信号の振幅レベル変動、ＤＣレベル変動や非対称性による影響を受けることなく、安定した位相同期特性が得られ、光ディスク再生装置等の再生品質を向上させることができる。

なお、上述した各実施の形態は、本発明の説明のための例示であり、本発明の範囲を実施形態にのみ限定する趣旨ではない。特に演算回路の回路構成は一例であり、所望の演算結果を取得できる構成であればこれに限らず全て有効である。また、当業者は、本発明の要旨を逸脱することなしに、他の様々な態様で本発明を実施できる。

本発明による情報再生装置の一実施例を示す構成図（実施例１）。 図１における位相誤差検出回路７の一実施例を示す回路構成図。 正規化位相誤差信号Ｔｎの演算方法を説明する図。 位相誤差検出回路７の位相誤差検出特性を示す図。 図１における位相誤差検出回路７の他の実施例を示す回路構成図（実施例２）。 図１における位相誤差検出回路７のさらに他の実施例を示す回路構成図（実施例３）。 本発明による情報再生装置の他の実施例を示す構成図（実施例４）。 図７におけるＤＣ帰還回路６の回路構成の一例を示す図。 図７における位相誤差検出回路７の一実施例を示す回路構成図。 ＤＣ誤差信号Ｓｎと正規化位相誤差信号Ｔｎの演算方法を説明する図。 ＤＣ誤差信号Ｓｎと正規化位相誤差信号Ｔｎの演算方法を説明する図。 ＤＣ誤差信号Ｓｎと正規化位相誤差信号Ｔｎの演算方法を説明する図。 ＤＣ誤差信号Ｓｎと正規化位相誤差信号Ｔｎの演算方法を説明する図。 図７における位相誤差検出回路７の他の実施例を示す回路構成図（実施例５）。 本発明による位相誤差検出回路７のさらに他の実施例を示す回路構成図（実施例６）。 図１５の位相誤差検出回路７を用いた情報再生装置の一実施例を示す構成図。 図１における位相誤差検出回路７のさらに他の実施例を示す回路構成図（実施例７）。 図１７における正規化位相誤差信号Ｔｎの演算方法を説明する図。 図７における位相誤差検出回路７のさらに他の実施例を示す回路構成図（実施例８）。 図１６における位相誤差検出回路７の他の実施例を示す回路構成図（実施例９）。

符号の説明

１…光ディスク媒体、２…光ピックアップ回路、３…Ａ／Ｄ変換器、４…ＰＲ等化回路、５…最尤復号回路、６…ＤＣ帰還回路、７…位相誤差検出回路、８…ループフィルタ、９…Ｄ／Ａ変換器、１０…電圧制御発振器（ＶＣＯ）、１１…前置等化回路、１２…スイッチ回路、２０…サーボ回路、３０…システム制御回路、６０１…減算器、６０２，６０８…レジスタ、６０３…振幅制限器、６０４，６０５…減衰器、６０６，６０７…加算器、７１０，７１９，７２０，７３０…レジスタ、７１１，７２１，７４１，７５１…２値化回路、７１２，７３１…加算器、７１３，７４３，７５３…モデュロ２の加算器、７１４，７１６…スイッチ回路、７１５…極性反転回路、７２２，７３４，７６１，７６４…減算器、７２３…絶対値回路、７２４…正規化回路、７３２，７３３，７６２，７６３…係数回路、７５０…ＲＯＭ。

Claims (9)

1. 入力信号を所定のクロックでサンプリングし、サンプリングした信号レベルから該クロックの位相誤差を検出する位相誤差検出回路において、
   該入力信号の連続する２つのサンプリング位置ｎ，（ｎ−１）における信号レベルＸｎ、Ｘｎ−１について、それらの和Ａｎと差Ｂｎの比Ｃｎ（＝Ａｎ／２／Ｂｎ）を演算する演算器を備え、
   該信号レベルＸｎ、Ｘｎ−１の極性が変化するサンプリング位置における該演算器の演算結果Ｃｎを位相誤差信号として出力することを特徴とする位相誤差検出回路。
2. 入力信号を所定のクロックでサンプリングし、サンプリングした信号レベルから該クロックの位相誤差を検出する位相誤差検出回路において、
   ２つの信号レベルＸｎ、Ｘｎ−１の各組合せに対する、それらの和Ａｎと差Ｂｎの比Ｃｎ（＝Ａｎ／２／Ｂｎ）の演算値を予め記憶するメモリを備え、
   上記入力信号の連続する２つのサンプリング位置ｎ，（ｎ−１）において信号レベルＸｎ、Ｘｎ−１の極性が変化する場合、上記メモリに記憶する該信号レベルＸｎ、Ｘｎ−１の組合せに対する上記Ｃｎの演算値を位相誤差信号として出力することを特徴とする位相誤差検出回路。
3. 入力信号を所定のクロックでサンプリングし、サンプリングした信号レベルから該クロックの位相誤差を検出する位相誤差検出回路において、
   該入力信号の連続する４つのサンプリング位置（ｎ＋１），ｎ，（ｎ−１），（ｎ−２）における信号レベルＸｎ＋１、Ｘｎ、Ｘｎ−１、Ｘｎ−２について、それらの和Ａｎと差Ｂｎの比Ｃｎ（＝Ａｎ／２／Ｂｎ）を演算する演算器を備え、
   該連続する４サンプル信号の符号が特定のパターンの場合にのみ、該演算器の演算結果Ｃｎを位相誤差信号として出力することを特徴とする位相誤差検出回路。
4. 入力信号を所定のクロックでサンプリングし、サンプリングした信号レベルから該クロックの位相誤差を検出する位相誤差検出回路において、
   該入力信号の連続する４つのサンプリング位置（ｎ＋１），ｎ，（ｎ−１），（ｎ−２）における信号レベルＸｎ＋１、Ｘｎ、Ｘｎ−１、Ｘｎ−２について、それらの和Ａｎと差Ｂｎを演算する演算器と、
   それらの和Ａｎと差Ｂｎの比Ｃｎ（＝Ａｎ／２／Ｂｎ）の演算値を予め記憶するメモリを備え、
   該連続する４サンプル信号の符号が特定のパターンの場合にのみ、上記メモリに記憶する該Ｃｎの演算値を位相誤差信号として出力することを特徴とする位相誤差検出回路。
5. 請求項１または３記載の位相誤差検出回路において、
   前記連続する４サンプル信号の符号が特定のパターンとなるサンプリング位置における前記演算器の演算したＡｎの値を、前記入力信号のＤＣ誤差信号として出力することを特徴とする位相誤差検出回路。
6. 請求項１または２または３または４記載の位相誤差検出回路を用いた位相同期ループ回路であって、
   入力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器と、
   該Ａ／Ｄ変換器の出力信号を受け、上記クロックの位相誤差を検出する上記位相誤差検出回路と、
   該位相誤差検出回路からの位相誤差信号により制御され、上記クロックを出力する発振器とを備えたことを特徴とする位相同期ループ回路。
7. 請求項５記載の位相誤差検出回路を用いた位相同期ループ回路であって、
   入力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器と、
   該Ａ／Ｄ変換器の出力信号のＤＣレベルを除去するＤＣ帰還回路と、
   該ＤＣ帰還回路の出力信号を受け、位相誤差とＤＣ誤差を検出する上記位相誤差検出回路と、
   該位相誤差検出回路からの位相誤差信号により制御され、上記クロックを出力する発振器とを備え、
   上記ＤＣ帰還回路は、上記位相誤差検出回路からのＤＣ誤差信号によりＤＣレベルを除去することを特徴とする位相同期ループ回路。
8. 請求項１または２または３または４記載の位相誤差検出回路を用いた情報再生装置であって、
   記録媒体に記録されたデジタル情報を読み出す読み出し部と、
   該読み出し部の出力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器と、
   該Ａ／Ｄ変換器の出力信号を等化する等化器と、
   該等化器の出力信号を最尤復号する復号器と、
   上記Ａ／Ｄ変換器または上記等化器の出力信号を受け、上記クロックの位相誤差を検出する上記位相誤差検出回路と、
   該位相誤差検出回路からの位相誤差信号により制御され、上記クロックを出力する発振器とを備えたことを特徴とする情報再生装置。
9. 請求項５記載の位相誤差検出回路を用いた情報再生装置であって、
   記録媒体に記録されたデジタル情報を読み出す読み出し部と、
   該読み出し部の出力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器と、
   該Ａ／Ｄ変換器の出力信号のＤＣレベルを除去するＤＣ帰還回路と、
   該ＤＣ帰還回路の出力信号を等化する等化器と、
   該等化器の出力信号を最尤復号する復号器と、
   上記ＤＣ帰還回路または上記等化器の出力信号を受け、位相誤差とＤＣ誤差を検出する上記位相誤差検出回路と、
   該位相誤差検出回路からの位相誤差信号により制御され、上記クロックを出力する発振器とを備え、
   上記ＤＣ帰還回路は、上記位相誤差検出回路からのＤＣ誤差信号によりＤＣレベルを除去することを特徴とする情報再生装置。
   

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