JP2008109451A - 直列データ受信回路 - Google Patents

Abstract

【課題】ＣＰＵの命令に従い、調歩同期方式で入力される制御コマンドを解析して通信速度と文字形式の識別を行い、受信動作以外では消費電力の低減を図る。
【解決手段】ＩＦ部２３を介してＣＰＵから開始命令を受けると、シーケンス制御部２２はゲート部１１を介してマスタークロック信号ＭＣＫを内部クロック信号ＩＣＫとして供給する。開始ビット測定部１２は直列入力信号ＳＩＮの第１文字の開始ビットの時間を測定し、通信速度選択部１３と受信クロック発生部１４は測定結果に従って受信クロック信号ＲＣＫを発生する。シーケンス制御部２２の制御に従い、第１〜第３文字受信部１５〜１９で文字列を受信して特定の制御コマンドか否かを判定する。文字形式選択部２１は受信した文字列に基づいて調歩同期方式の文字形式を選択する。ＣＰＵから停止命令を受けた時や、受信が完了した時にゲート部１１を閉じて受信クロック信号ＲＣＫを停止する。
【選択図】図１

Description

本発明は、データ端末装置（Data Terminal Equipment、以下、「ＤＴＥ」という）からデータ回線終端装置（Data Circuit terminating Equipment、以下、「ＤＣＥ」という）に対して、調歩同期方式で送られるＤＣＥ制御コマンドを受信する直列データ受信回路に関するものである。

一般に、アナログ・モデムやターミナルアダプタ等のＤＣＥは、パーソナル・コンピュータ等のＤＴＥにより、ＲＳ−２３２Ｃ規格やＩＴＵ−Ｔ(International Telecommunication Union-Telecommunication)勧告Ｖ．２４に記載されたインタフェースで接続され、ＤＴＥがデータ通信を行う時は、接続されたＤＣＥを制御するためのＤＣＥ制御コマンドとして、英数字からなる文字列が調歩同期方式で伝送される。

例えば、勧告Ｖ．２５ｂｉｓでは、ＤＣＥ制御コマンドとして“ＳＥＴ”または“ｓｅｔ”の３文字からなる文字列が規定され、勧告Ｖ．２５ｔｅｒでは、ＡＴコマンド方式と呼ばれる“ＡＴ”または“ａｔ”の２文字で始まる英数字の組み合わせが規定されている。

ＤＣＥは、調歩同期方式で送られてきたＤＣＥ制御コマンドを、汎用非同期送受信回路（Universal Asynchronous Receiver Transmitter、以下、「ＵＡＲＴ」という）と呼ばれる直列データ送受信回路で受信し、受信したＤＣＥ制御コマンドに従った通信制御を行う。ここで、ＤＣＥがＤＣＥ制御コマンドを受信するためには、ＵＡＲＴにおける通信速度と文字形式を、ＤＴＥにおける通信速度と文字形式に一致させる必要が有り、その方法については種々の提案がされている。

例えば、下記特許文献１には、ＵＡＲＴとは別にＡＴコマンドの先頭部分である“ＡＴ”または“ａｔ”の２文字を受信させる回路を設け、最初の開始ビットであるレベル”Ｌ”の区間の時間を計測することで、調歩同期方式の通信速度を識別し、その通信速度によって先頭文字がＡＳＣＩＩ(American Standard Code for Information Interchange)の“Ａ”または“ａ”として受信できた時は、先頭文字が“Ａ”ならば次の文字“Ｔ”が受信できるか、または先頭文字が“ａ”ならば次の文字“ｔ”が受信できるかを確認する。そして、“ＡＴ”または“ａｔ”の２文字が連続して受信できた時点で、ＵＡＲＴに対して識別した通信速度と文字形式を設定し、以降の文字に対する受信をＵＡＲＴで行うようにしている。これにより、ＣＰＵの処理量を低減させることを可能としている。

特許第２６４１９９９号明細書 特願第２００５−２１９２１５号

しかしながら、上述した従来技術では、“ＡＴ”または“ａｔ”の文字列から始まる英数字の組み合わせからなる勧告Ｖ．２５ｔｅｒに記載されたＡＴコマンド方式のみに対応するようになっているため、勧告Ｖ．２５ｂｉｓに記載された３文字の英字からなる文字列と数字の組み合わせからなるＤＣＥ制御コマンドには対応できないといった問題があった。

即ち、３文字の英字による文字列と数字の組み合わせからなる勧告Ｖ．２５ｂｉｓのＤＣＥ制御コマンドでは、入力されたＤＣＥ制御コマンドの“ＳＥＴ”または“ｓｅｔ”の３文字からなる文字列のみによって、直列データ信号の送受信に対する通信速度と文字形式の通信条件が決定され、それ以外の勧告Ｖ．２５ｂｉｓのＤＣＥ制御コマンドに対しては決定された通信条件での送受信を行わなければならない。

従って、一般的にＵＡＲＴとそれを制御するＣＰＵの組み合わせを用いて、ＣＰＵが持っている汎用デジタル入力端子をＵＡＲＴの入力と並列に接続させることで、汎用デジタル入力端子に対するＣＰＵ処理として、入力されたデジタル信号の変化から調歩同期方式の通信速度及び“ＳＥＴ”または“ｓｅｔ”の文字列を識別し、さらに識別した“ＳＥＴ”または“ｓｅｔ”の文字列から文字形式を算出することによって、決定された通信条件としての通信速度の値と文字形式の値をＵＡＲＴに対して設定させることで、それ以外の勧告Ｖ．２５ｂｉｓのＤＣＥ制御コマンドに対しては決定された通信条件での送受信を可能にさせる必要があった。

本発明は、ＣＰＵからの命令に従って、例えば、勧告Ｖ．２５ｂｉｓの“ＳＥＴ”または“ｓｅｔ”の文字列からなるＤＣＥ制御コマンドを解析して、入力された文字列の確認によって調歩同期方式の通信速度と文字形式の識別を行い、ＵＡＲＴに対してその識別された調歩同期方式の通信速度の値と文字形式と値を自動的に設定することにより、ＣＰＵの負荷を低減させることと、受信動作以外ではこの回路に対するクロックを停止させることで消費電力の低減を可能とする直列データ受信回路を提供することを目的としている。

本発明は、調歩同期方式の直列データによって送られてくる特定の文字列で構成される制御コマンドを受信し、その直列データの通信速度と文字形式を識別する直列データ受信回路を、次のような手段で構成している。

即ち、この直列データ受信回路は、外部からの開始命令を受け付けるインタフェース手段と、前記開始命令が与えられたときに、調歩同期方式で入力された直列入力信号を受信する受信手段と、前記直列入力信号の第１文字の開始ビットの時間を測定する計測手段と、
予め定められた複数の通信速度の中から前記測定した開始ビットの時間に対応する通信速度を選択する通信速度選択手段と、前記選択した通信速度に従って前記直列入力信号の文字列を受信し、その受信した文字列が前記特定の文字列に一致しているか否かを識別する識別手段とを有することを特徴としている。更に、この直列データ受信回路は、前記識別手段で文字列の一致が識別されたときに、前記受信した文字列に基づいて前記調歩同期方式の文字形式を選択する文字形式選択手段を備えると共に、前記開始命令が与えられていないとき、前記外部から停止命令が与えられたとき、及び前記文字列の受信が完了したときに、前記直列入力信号を受信するための受信クロック信号を停止することを特徴としている。

本発明の直列データ受信回路では、外部からの開始命令に従って直列入力信号の第１文字の開始ビットの時間を測定し、その測定結果に基づいて通信速度を選択し、選択した通信速度で文字列を受信して受信した文字列が特定の文字列に一致しているか否かを識別し、一致したときに調歩同期方式の文字形式を選択するように構成すると共に、外部から停止命令を受けた時や、文字列の受信が完了した時に受信クロック信号を停止するようにしている。これにより、ＣＰＵ等の負荷が低減でき、かつ受信動作時以外での消費電力を低減することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す直列データ受信回路の構成図である。
この直列データ受信回路は、ＤＴＥからＤＣＥに対して調歩同期方式で送られるＤＣＥ制御コマンドを受信するもので、従来からのＵＡＲＴ１に加えて、ＤＣＥ制御コマンドの受信を検出するための検出回路を有している。

ＵＡＲＴ１は、調歩同期方式の直列入力信号ＳＩＮを並列データに変換するための回路で、受信データを保持するレジスタＲＢＲ（Receiver Buffer Register）、文字形式を設定するレジスタＬＣＲ（Line Control Register）、通信速度を設定するレジスタＤＬＭ（Divisor Latch:MS），ＤＬＬ（Divisor Latch:LS）、更に、送信データを保持して送信するためのレジスタＴＨＲ（Transmitter Holding Register）を備えている。

一方、検出回路は、ゲート部１１、開始ビット測定部１２、通信速度選択部１３、受信クロック発生部１４、第１文字受信部１５、第１文字識別部１６、第２文字受信部１７、第２文字識別部１８、第３文字受信部１９、第３文字識別部２０、文字形式選択部２１、シーケンス制御部２２及びインタフェース部（以下、「ＩＦ部」という）２３で構成されている。

ゲート部１１は、シーケンス制御部２２からの制御に従い、マスタークロック信号ＭＣＫの出力を制御して開始ビット測定部１２と受信クロック発生部１４に内部クロック信号ＩＣＫを与えるものである。

開始ビット測定部１２は、シーケンス制御部２２からの制御に従い、直列入力信号ＳＩＮとして与えられる開始ビットのビット幅を測定するものである。即ち、直列入力信号ＳＩＮがレベル”Ｈ”からレベル”Ｌ”に変化したことを検出した時に、ゲート部１１から与えられる内部クロック信号ＩＣＫのカウントを開始し、この直列入力信号ＳＩＮが“Ｌ”から“Ｈ”に変化したことを検出した時点でカウントを終了して、そのカウント結果のデータＳ１２Ｄを通信速度選択部１３に出力するようになっている。

通信速度選択部１３は、シーケンス制御部２２からの制御に従い、開始ビット測定部１２から与えられるデータＳ１２Ｄを基に、予め決められている調歩同期方式の通信速度から該当する通信速度を選択し、選択した受信クロック設定値のデータＳ１３Ｄを受信クロック発生部１４に与えるものである。また、通信速度選択部１３は、シーケンス制御部２２に対して選択した通信速度の情報を通知するようになっている。

受信クロック発生部１４は、シーケンス制御部２２からの制御に従い、通信速度選択部１３から与えられるデータＳ１３Ｄに基づいて、ゲート部１１から与えられる内部クロック信号ＩＣＫから該当する通信速度の１６倍となる受信クロック信号ＲＣＫを発生させるものである。受信クロック信号ＲＣＫは、第１文字受信部１５、第２文字受信部１７及び第３文字受信部１９に供給されるようになっている。

第1文字受信部１５は、シーケンス制御部２２からの制御に従い、受信クロック信号ＲＣＫに基づいて直列入力信号ＳＩＮを読み出して第１文字を取得するものである。即ち、第１文字受信部１５は、受信クロック信号ＲＣＫの１６クロック単位における第８クロック目のタイミングで直列入力信号ＳＩＮを読み出し、それを８回繰り返してビット０〜７の８ビットから成る第１文字を取得し、更に受信クロック信号ＲＣＫの８クロック目のタイミングで終了ビットを確認した時点で、第１文字の受信を確定する。そして、第１文字受信部１５は、確定した第１文字をデータＳ１５Ｄとして第１文字識別部１６に与えるようになっている。

第１文字識別部１６は、シーケンス制御部２２からの制御に従い、第１文字受信部１５から与えられたデータＳ１５Ｄが、ＡＳＣＩＩの“Ｓ”（即ち、１６進表示の５３またはＤ３）若しくは“ｓ”（即ち、１６進表示の７３またはＦ３）に該当するか否かを識別するものである。第１文字識別部１６は、識別結果のデータＳ１６Ｄを文字形式選択部２１に通知するようになっている。

第２文字受信部１７は、シーケンス制御部２２からの制御に従い、受信クロック信号ＲＣＫに基づいて直列入力信号ＳＩＮを読み出し、第２文字を取得するものである。即ち、第２文字受信部１７は、第２文字の受信開始を指示されると、受信クロック信号ＲＣＫの１６クロック分を空けた後から、受信クロック信号ＲＣＫの１６クロック単位における第８クロック目のタイミングで直列入力信号ＳＩＮを読み出し、それを８回繰り返してビット０〜７の８ビット分の第２文字を取得する。更に、受信クロック信号ＲＣＫの８クロック目のタイミングで終了ビットを取得した時点で、第２文字識別部１８に第２文字をデータＳ１７Ｄとして与えるようになっている。

第２文字識別部１８は、シーケンス制御部２２からの制御に従い、第２文字受信部１７から与えられたデータＳ１７Ｄが、ＡＳＣＩＩの“Ｓ”（１６進表示の５３またはＤ３）、“ｓ”（１６進表示の７３またはＦ３）、“Ｅ”（１６進表示の４５またはＣ５）若しくは“ｅ”（１６進表示の６５またはＥ５）の何れかに該当するか否かを識別するものである。第２文字識別部１８は、識別結果のデータＳ１８Ｄを文字形式選択部２１に通知するようになっている。

第３文字受信部１９は、シーケンス制御部２２からの制御に従い、受信クロック信号ＲＣＫに基づいて直列入力信号ＳＩＮを読み出し、第３文字を取得するものである。即ち、第３文字受信部１９は、第３文字の受信開始を指示されると、受信クロック信号ＲＣＫの１６クロック分を空けた後から、受信クロック信号ＲＣＫの１６クロック単位における第８クロック目のタイミングで直列入力信号ＳＩＮを読み出し、それを８回繰り返してビット０〜７の８ビット分の第３文字を取得する。更に、受信クロック信号ＲＣＫの８クロック目のタイミングで終了ビットを取得した時点で、第３文字識別部２０に第３文字をデータＳ１９Ｄとして与えるようになっている。

第３文字識別部２０は、シーケンス制御部２２からの制御に従い、第３文字受信部１９から与えられたデータＳ１９Ｄが、ＡＳＣＩＩの“Ｔ”（１６進表示の５４またはＤ４）若しくは“ｔ”（１６進表示の７４またはＦ４）に該当するか否かを識別するものである。第３文字識別部２０は、識別結果のデータＳ２０Ｄを文字形式選択部２１に通知するようになっている。

文字形式選択部２１は、シーケンス制御部２２からの制御に従い、第１文字認識部１６から与えられたデータＳ１６Ｄと、第２文字認識部１８から与えられたデータＳ１８Ｄと、第３文字認識部２０から与えられたデータＳ２０Ｄに基づいて、予め決められた文字形式を選択してシーケンス制御部２２に通知するものである。ここで、文字形式とは、データビットの数（７または８）、パリティの形式（偶数、奇数、またはパリティ無し）、終了ビットの数（１または２）の組み合わせを意味している。

シーケンス制御部２２は、ＩＦ部２３を介して外部のＣＰＵ等から与えられた制御コマンドに基づいて、ゲート部１１〜文字形式選択部２１の各ブロックの動作を順次制御すると共に、ＵＡＲＴ１内の各種のレジスタＬＣＲ，ＴＨＲ，ＤＬＭ，ＤＬＬの設定を行うものである。

図２は、図１の直列データ受信回路におけるＤＣＥ制御コマンドの受信処理手順を示すフローチャートである。また、図３、図４及び図５は、それぞれ第１文字受信部１５、第２文字受信部１７及び第３文字受信部１９の動作を示すタイミングチャートである。また、図６は、開始ビット測定部１２で測定された開始ビットのカウント値と通信速度選択部１３で選択される通信速度との対応を示す図である。図７は、第１〜第３文字の受信文字列と文字形式選択部２１で設定される文字形式の対応を示す図である。以下、これらの図２〜図７を参照しつつ、図１の動作を説明する。

先ず、全体の動作概要を説明すると、図示しないＣＰＵからＩＦ部２３を介して開始命令が与えられると、勧告Ｖ．２５ｂｉｓに準拠してＤＴＥから調歩同期方式で送られてくるＤＣＥ制御コマンドに対する処理が行われる。これにより、内部クロック信号ＩＣＫの供給が開始されると共に、第１文字の受信処理が開始される。

第１文字の受信処理では、第１文字の開始ビットの”Ｌ”期間の測定によって、通信速度を測定して対応する通信速度を選択すると共に、第１文字に対応する８ビットの受信を行う。第１文字が“Ｓ”または“ｓ”に該当する場合は、その第１文字を保持して第２文字の受信処理に進む。第１文字が“Ｓ”または“ｓ”に該当しない場合は、第１文字の受信処理を再度行う。

第２文字の受信処理では、第２文字に対して開始ビットの位置検出と８ビット分の受信を行い、受信した第２文字が“Ｅ”または“ｅ”に該当する場合は、この第２文字を保持して第３文字の受信処理に進む。第２文字が“Ｓ”または“ｓ”に該当する場合は、第２文字の受信処理を再度行い、この第２文字が“Ｓ”または“ｓ”若しくは“Ｅ”または“ｅ”の何れにも該当しない場合は、第１文字の受信処理を再度行う。

第３文字の受信処理では、第３文字に対して開始ビットの位置検出と８ビット分の受信を行い、受信した第３文字が“Ｔ”または“ｔ”に該当する場合は、この第３文字を保持して組み合わせ確認処理に進む。第３文字が“Ｔ”または“ｔ”に該当しない場合は、第１文字の受信処理を再度行う。

組み合わせ確認処理では、第１〜第３文字の文字列が“ＳＥＴ”または“ｓｅｔ”であることと、更に、第２文字と第３文字の２文字である“ＥＴ”または“ｅｔ”の組み合わせが、１６進表示の４５とＤ４、またはＣ５と５４、または６５とＦ４、またはＥ５と７４の何れにも該当しない場合に、文字形式の選択処理に進む。第１〜第３文字の文字列が“ＳＥＴ”または“ｓｅｔ”に該当しない場合、或いは第２文字と第３文字の２文字である“ＥＴ”または“ｅｔ”の組み合わせが、１６進表示の４５とＤ４、またはＣ５と５４、または６５とＦ４、またはＥ５と７４に該当する場合は、第１文字の受信処理を再度行う。

文字形式の選択処理では、“ＳＥＴ”または“ｓｅｔ”の文字列の組み合わせから文字形式を選択し、ＵＡＲＴ１の通信速度設定レジスタＤＬＭ，ＤＬＬに対して通信速度を設定すると共に、このＵＡＲＴ１の文字形式設定レジスタＬＣＲに対して選択された文字形式を設定する。更に、ＣＰＵからのエコーバック要求が有るときは、ＵＡＲＴ１の送信レジスタＴＨＲに対して、保持している第１〜第３文字の書き込みを行う。

最後にＩＦ部２３のレジスタに、選択された文字形式と保持している通信速度及び第１〜第３文字を設定し、ＣＰＵに対して終了通知の割り込み要求を行う。その後、内部クロック信号ＩＣＫを停止させ、ＣＰＵからの次の開始命令を待つ。これにより、開始命令から終了通知の割り込み要求までの期間だけ内部クロック信号ＩＣＫが供給される。

次に、各構成ブロックの動作の詳細を説明する。
シーケンス制御部２２は、初期設定処理として内部クロック停止処理を行う（ステップＳＴ１）。即ち、シーケンス制御部２２は、ゲート部１１に対してゲート制御信号Ｓ１１Ｃによって内部クロック信号ＩＣＫの出力を停止させた後、ＣＰＵからの開始命令待ち状態となる。シーケンス制御部２２は、ＣＰＵバス信号ＢＵＳとＩＦ部２３を介して与えられるＣＰＵからの“ＳＥＴ”検出の開始命令を待つ（ステップＳＴ２）。

シーケンス制御部２２は、ＩＦ部２３からの動作制御信号Ｓ２３ＲによるＣＰＵからの“ＳＥＴ”検出の開始命令を受け取ると、ゲート部１１に対してゲート制御信号Ｓ１１Ｃを出力し、ＵＡＲＴ１に与えられているマスタークロック信号ＭＣＫと同じ内部クロックＩＣＫの供給を開始させる。これにより、内部クロック開始状態（ステップＳＴ３）となる。更に、シーケンス制御部２２は、開始ビット測定部１２に対して開始ビット期間測定制御信号Ｓ１２Ｃを出力し、内部クロック信号ＩＣＫを用いた直列入力信号ＳＩＮにおける開始ビットの”Ｌ”検出を開始させる。これにより、開始ビットの”Ｌ”検出処理（ステップＳＴ４）となり、シーケンス制御部２２は、開始ビット測定部１２からの開始ビット期間測定制御信号Ｓ１１Ｒによる“Ｌ”検出の通知を待つ。

シーケンス制御部２２は、開始ビットの“Ｌ”検出処理（ステップＳＴ４）の期間中、ＣＰＵからの停止命令確認処理（ステップＳＴ５）を行う。ＣＰＵからＣＰＵバス信号ＢＵＳとＩＦ部２３を介して、動作制御信号Ｓ２３Ｒによる“ＳＥＴ”検出の停止命令を受け取った場合、シーケンス制御部２２は開始ビット測定部１２に対して、開始ビットの“Ｌ”検出を停止させるための開始ビット期間測定制御信号Ｓ１２Ｃを出力する。これにより、シーケンス制御部２２は初期状態の内部クロック停止処理へ戻り、ゲート部１１に対してゲート制御信号Ｓ１１Ｃで内部クロック信号ＩＣＫの供給を停止させた後、開始命令待ち状態となってＣＰＵからの“ＳＥＴ”検出の開始命令を待つ。

開始ビット測定部１２は、直列入力信号ＳＩＮが“Ｈ”から“Ｌ”に変化したことを検出すると、シーケンス制御部２２に対して開始ビット期間測定制御信号Ｓ１２Ｒで“Ｌ”検出を通知し、内部クロック信号ＩＣＫのカウントを開始する。シーケンス制御部２２は、開始ビット測定部１２から“Ｌ”検出の通知を受け取ると、開始ビット期間の測定開始処理を行い（ステップＳＴ６）、開始ビット測定部１２に対して開始ビット期間測定制御信号Ｓ１２Ｃで、直列入力信号ＳＩＮにおける開始ビットの“Ｈ”検出を開始させる。その後、シーケンス制御部２２は、開始ビットの“Ｈ”検出処理状態となり（ステップＳＴ７）、開始ビット測定部１２からの開始ビット期間測定制御信号Ｓ１２Ｒによる“Ｈ”検出の通知を待つ。

シーケンス制御部２２は、開始ビットの“Ｈ”検出処理中（ステップＳＴ７）に、ＣＰＵからの“ＳＥＴ”検出の停止命令確認（ステップＳＴ８）を行う。ＣＰＵからＣＰＵバス信号ＢＵＳとＩＦ部２３を介して動作制御信号Ｓ２３Ｒによって“ＳＥＴ”検出の停止命令を受け取った場合、シーケンス制御部２２は、開始ビット測定部１２に対して開始ビット期間測定制御信号Ｓ１２Ｃを出力し、開始ビットの“Ｈ”検出を停止させて内部クロック停止状態（ステップＳＴ１）へ戻る。更に、シーケンス制御部２２は、ゲート部１１に対してゲート制御信号Ｓ１１Ｃにより、内部クロック信号ＩＣＫの出力を停止させた後、ＣＰＵからの“ＳＥＴ”検出の開始命令を待つ。

開始ビット測定部１２は、直列入力信号ＳＩＮが“Ｌ”から”Ｈ”に変化するまで内部クロック信号ＩＣＫのカウントを行い、この直列入力信号ＳＩＮが“Ｌ”から”Ｈ”に変化したことを検出すると、内部クロック信号ＩＣＫのカウントを停止させ、そのカウント値をデータＳ１２Ｄとして通信速度選択部１３へ伝達すると共に、シーケンス制御部２２に対して開始ビット期間測定制御信号Ｓ１２Ｒを出力し、“Ｈ”検出を通知する。

シーケンス制御部２２は、開始ビット測定部１２から“Ｈ”検出の通知を受け取ると、開始ビット期間の測定終了処理（ステップＳＴ９）を行い、通信速度選択部１３に対して通信速度選択制御信号Ｓ１３Ｃで通信速度の選択を指示し、この通信速度選択部１３からの通信速度選択制御信号Ｓ１３ＲによるＵＡＲＴ１のレジスタＤＬＭ，ＤＬＬに対する通信速度の通知を待つ。

通信速度選択部１３は、シーケンス制御部２２からの通信速度選択制御信号Ｓ１３Ｃで選択された通信速度が指示されると、データＳ１２Ｄとして伝達されたカウント値に基づいて、図６を参照し、予め決められた調歩同期方式の通信速度から、該当する通信速度を選択する。そして、通信速度選択部１３は、選択した受信クロック設定値をデータＳ１３Ｄとして受信クロック発生部１４に伝達すると共に、シーケンス制御部２２に対して通信速度選択制御信号Ｓ１３ＲでＵＡＲＴ１のレジスタＤＬＭ，ＤＬＬに対する通信速度の設定値を通知する。

シーケンス制御部２２は、通信速度選択部１３からの通信速度選択制御信号Ｓ１３Ｒにより、ＵＡＲＴ１のレジスタＤＬＭ，ＤＬＬに対する選択された通信速度の設定値を受け取ると、通信速度の選択処理（ステップＳＴ１０）を行う。シーケンス制御部２２は、受信クロック発生部１４に対して受信クロック発生制御信号Ｓ１４Ｃで受信クロックＲＣＫの発生を指示し、受信クロック発生部１４からの受信クロック発生制御信号Ｓ１４Ｒによる受信クロックＲＣＫの発生開始の通知を待つ。

受信クロック発生部１４は、シーケンス制御部２２からの受信クロック発生制御信号Ｓ１４Ｃで受信クロックＲＣＫの発生が指示されると、データＳ１３Ｄとして伝達された受信クロック設定値に従い、内部クロック信号ＩＣＫから該当する通信速度の１６倍となる受信クロック信号ＲＣＫを発生させると共に、シーケンス制御部２２に対して受信クロック発生制御信号Ｓ１４Ｒで受信クロックの発生開始を通知する。

シーケンス制御部２２は、受信クロック発生部１４から受信クロック発生制御信号Ｓ１４Ｒで受信クロックＲＣＫの発生開始の通知を受け取ると、第１文字受信部１５に対して第１文字受信制御信号Ｓ１５Ｃで第１文字の受信開始を指示する。そして、シーケンス制御部２２は、第１文字受信部１５から第１文字受信制御信号Ｓ１５Ｒによる第１文字とその受信終了の通知を待つ。

第１文字受信部１５は、シーケンス制御部２２からの第１文字受信制御信号Ｓ１５Ｃで第１文字の受信開始を指示されると、図３に示すように、受信クロック信号ＲＣＫの１６クロック単位における第８クロック目のタイミングで直列入力信号ＳＩＮを読み出し、それを８回繰り返してビット０〜７の８ビット分の第１文字を取得する。更に、第１文字受信部１５は、受信クロック信号ＲＣＫの８クロック目のタイミングで終了ビットを確認した時点で、第１受信文字識別部１６にデータＳ１５Ｄとして受信した第１文字を通知すると共に、第シーケンス制御部２２に対して第１文字受信制御信号Ｓ１５Ｒで第１文字とその受信終了を通知する。

シーケンス制御部２２は、第１文字受信部１５からの第１文字受信制御信号Ｓ１５Ｒで第１文字とその受信終了の通知を受け取ると、第１文字受信処理（ステップＳＴ１１）を行う。シーケンス制御部２２は、第１文字識別部１６に対して第１文字識別制御信号Ｓ１６Ｃで第１文字の識別を指示し、この第１文字識別部１６からの第１文字識別制御信号Ｓ１６Ｒによる第１文字の識別の結果を待つ。

第１文字識別部１６は、シーケンス制御部２２からの第１文字識別制御信号Ｓ１６Ｃで第１文字の識別が指示されると、第１文字受信部１５からデータＳ１５Ｄとして受け取った第１文字が、“Ｓ”または“ｓ”か、或いは何れにも該当しないかを識別し、シーケンス制御部２２に対して第１文字識別制御信号Ｓ１６Ｒによってその結果を通知すると共に、文字形式選択部２１に対してもデータＳ１６Ｄとしてその結果を伝達する。

シーケンス制御部２２は、第１受信文字識別部１６から第1文字識別制御信号Ｓ１６Ｃで第１文字の識別結果を受け取ると、第１文字判定処理（ステップＳＴ１２）を行う。シーケンス制御部２２は、第１文字の識別結果が“Ｓ”または“ｓ”に該当する場合、通信速度選択部１３から通信速度選択制御信号Ｓ１３Ｃで受け取ったＵＡＲＴ１のレジスタＤＬＭ，ＤＬＬに対する通信速度と、第１文字受信部１５から第１文字受信制御信号Ｓ１５Ｒで受け取った第１文字を保持し、通信速度と第１文字の保持処理（ステップＳＴ１３）を行う。シーケンス制御部２２は、第２文字受信部１７に対して第２文字受信制御信号Ｓ１７Ｃで開始ビットの“Ｌ”検出を開始させ、開始ビットの“Ｌ”検出状態（ステップＳＴ１４）となり、第２文字受信部１７からの第２文字受信制御信号Ｓ１７Ｒによる“Ｌ”検出の通知を待つ。

シーケンス制御部２２は、第１文字判定処理（ステップＳＴ１２）において、第１受信文字識別部１６から受け取った第１文字の識別結果が“その他"に該当するならば、開始ビット測定部１２に対して開始ビット期間測定制御信号Ｓ１２Ｃにより開始ビットの“Ｌ”検出を開始させると共に、“ＳＥＴ”検出の停止命令確認処理（ステップＳＴ５）へ戻る。シーケンス制御部２２は、開始ビットの“Ｌ”検出状態（ステップＳＴ４）となり、開始ビット測定部１２からの開始ビット期間測定制御信号Ｓ１２Ｒによる“Ｌ”検出の通知を待つ。

シーケンス制御部２２は、開始ビットの“Ｌ”検出処理（ステップＳＴ１４）の期間中に、ＣＰＵからの“ＳＥＴ”検出の停止命令確認（ステップＳＴ１５）を行う。ＣＰＵバス信号ＢＵＳとＩＦ部２３を介して、動作制御信号Ｓ２３Ｒにより“ＳＥＴ”検出の停止命令を受け取った場合、シーケンス制御部２２は、第２文字受信部１７に対して第２文字受信制御信号Ｓ１７Ｃにより開始ビットの“Ｌ”検出を停止させる。そして、シーケンス制御部２２は、内部クロック信号停止処理（ステップＳＴ１）を行い、ゲート部１１に対してゲート制御信号Ｓ１１Ｃによって内部クロック信号ＩＣＫの出力を停止させる。その後、シーケンス制御部２２は、ＣＰＵからの開始命令待ち状態（ステップＳＴ２）となり、ＣＰＵからの“ＳＥＴ”検出の開始命令を待つ。

第２文字受信部１７は、直列入力信号ＳＩＮが“Ｈ”から“Ｌ”に変化したことを検出すると、シーケンス制御部２２に対して第２文字受信制御信号Ｓ１７Ｒで“Ｌ”検出を通知すると共に、図４に示すように、受信クロック信号ＲＣＫの１６クロック分を空けた後から、この受信クロック信号ＲＣＫの１６クロック単位における第８クロック目のタイミングで直列入力信号ＳＩＮを読み出し、それを８回繰り返してビット０〜７の８ビット分の第２文字を取得する。更に、第２文字受信部１７は、受信クロック信号ＲＣＫの８クロック目のタイミングで終了ビットを確認した時点で、受信した第２文字を第２文字識別部１８にデータＳ１７Ｄとして通知すると共に、シーケンス制御部２２に第２文字受信制御信号Ｓ１７Ｒで、第２文字とその受信終了を通知する。

シーケンス制御部２２は、第２文字受信部１７から第２文字受信制御信号Ｓ１７Ｒで第２文字とその受信終了を受け取ると、第２文字受信処理（ステップＳＴ１６）を行う。シーケンス制御部２２は、第２文字識別部１８に対して第２文字識別制御信号Ｓ１８Ｃで第２文字の識別を指示し、この第２文字識別部１８から第２文字識別制御信号Ｓ１８Ｒによる第２文字の識別結果を待つ。

第２文字識別部１８は、シーケンス制御部２２から第２文字識別制御信号Ｓ１８Ｃによって第２文字の識別が指示されると、第２文字受信部１７からデータＳ１７Ｄとして受け取った第２文字が、“Ｓ”，“ｓ”，“Ｅ”，“ｅ”か、或いは何れにも該当しない“その他”であるかを識別し、シーケンス制御部２２に対して第２文字識別制御信号Ｓ１８Ｒによってその結果を通知すると共に、文字形式選択部２１に対してデータＳ１８Ｄとしてその結果を伝達する。

シーケンス制御部２２は、第２文字識別部１８からの第２文字識別制御信号Ｓ１８Ｒで第２文字の識別結果を受け取ると、第２文字判定処理（ステップＳＴ１７）を行う。シーケンス制御部２２は、第２文字識別部１８から受け取った第２文字の識別結果が、“Ｓ”及び“ｓ”に該当しない場合は、第２文字判定処理（ステップＳＴ１８）を行う。“Ｓ”または“ｓ”に該当する場合、シーケンス制御部２２は、第２文字受信部１７に対して第２文字受信制御信号Ｓ１７Ｃで開始ビットの“Ｌ”検出を開始させると共に、“ＳＥＴ”検出の停止命令確認処理（ステップＳＴ１５）へ戻り、開始ビットの“Ｌ”検出状態（ステップＳＴ１４）となって、第２文字受信部１７からの第２文字受信制御信号Ｓ１７Ｒによる“Ｌ”検出の通知を待つ。

シーケンス制御部２２は、第２文字判定処理（ステップＳＴ１８）において、第２文字識別部１８から受け取った第２文字の識別結果が“Ｅ”または“ｅ”に該当すれば、第２文字受信部１７から第２文字受信制御信号Ｓ１７Ｒで受け取った第２文字を保持し、第２文字の保持状態処理（ステップＳＴ１９）を行う。シーケンス制御部２２は、第３文字受信部１９に対して第３文字受信制御信号Ｓ１９Ｃで開始ビットの“Ｌ”検出を指示し、第３文字受信処理（ステップＳＴ２０）を行い、第３文字受信部１９からの第３文字受信制御信号Ｓ１９Ｒによる“Ｌ”検出の通知を待つ。

シーケンス制御部２２は、第２文字判定処理（ステップＳＴ１８）において、第２文字識別部１８から受け取った第２文字の識別結果が“その他”に該当すれば、開始ビット測定部１２に対して開始ビット期間測定制御信号Ｓ１２Ｃにより開始ビットの“Ｌ”検出を開始させると共に、“ＳＥＴ”検出の停止命令確認処理（ステップＳＴ５）へ戻る。これにより、シーケンス制御部２２は開始ビットの“Ｌ”検出状態（ステップＳＴ４）となり、開始ビット測定部１２からの開始ビット期間測定制御信号Ｓ１２Ｒによる“Ｌ”検出の通知を待つ。

シーケンス制御部２２は、開始ビットの“Ｌ”検出状態（ステップＳＴ２０）において、ＣＰＵからの“ＳＥＴ”検出の停止命令確認（ステップＳＴ２１）を行う。ＣＰＵからＣＰＵバス信号ＢＵＳとＩＦ部２３を介して、動作制御信号Ｓ２３Ｒによって“ＳＥＴ”検出の停止命令を受け取った場合、シーケンス制御部２２は、第３文字受信部１９に対して第３文字受信制御信号Ｓ１９Ｃにより、直列入力信号ＳＩＮにおける開始ビットの“Ｌ”検出を停止させる。これにより、シーケンス制御部２２は初期状態の内部クロック停止状態（ステップＳＴ１）へ戻り、ゲート部１１に対してゲート制御信号Ｓ１１Ｃによって内部クロック信号ＩＣＫの出力を停止させた後、開始命令待ち状態（ステップＳＴ２）となり、ＣＰＵからの“ＳＥＴ”検出の開始命令を待つ。

第３文字受信部１９は、直列入力信号ＳＩＮが“Ｈ”から“Ｌ”に変化したことを検出すると、シーケンス制御部２２に対して第３文字受信制御信号Ｓ１９Ｒによって“Ｌ”検出を通知すると共に、図５に示すように、受信クロック信号ＲＣＫの１６クロック分を空けた後から、この受信クロック信号ＲＣＫの１６クロック単位における第８クロック目のタイミングで直列入力信号ＳＩＮを読み出し、それを８回繰り返してビット０〜７の８ビット分の第３文字を取得する。更に、受信クロック信号ＲＣＫの８クロック目のタイミングで終了ビットを確認した時点で、第３文字識別部２０に第３文字をデータＳ１９Ｄとして通知すると共に、シーケンス制御部２２に対して第３文字受信制御信号Ｓ１９Ｒによって第３文字とその受信終了を通知する。

シーケンス制御部２２は、第３文字受信部１９から第３文字受信制御信号Ｓ１９Ｒによって第３文字とその受信終了通知を受け取ると、第３文字受信処理を行う（ステップＳＴ２２）。シーケンス制御部２２は、受信クロック発生部１４に対して受信クロック発生制御信号Ｓ１４Ｃによって受信クロック信号ＲＣＫの停止を指示し、受信クロック発生部１４は受信クロック信号ＲＣＫを停止させる。また、シーケンス制御部２２は、第３文字識別部２０に対して第３文字識別制御信号Ｓ２０Ｃにより第３文字の識別を指示し、この第３文字識別部２０から、第３文字識別制御信号Ｓ２０Ｒによる第３文字の識別の結果を待つ。

第３文字識別部２０は、シーケンス制御部２２から第３文字識別制御信号Ｓ２０Ｃで第３文字の識別が指示されると、第３文字受信部１９からデータＳ１９Ｄとして受け取った第３文字が、“Ｔ”、“ｔ”か、または何れにも該当しない“その他”であるかを識別し、シーケンス制御部２２に対して第３文字識別制御信号Ｓ２０Ｒによってその結果を通知すると共に、文字形式選択部２１に対してもデータＳ２０Ｄによってその結果を伝達する。

シーケンス制御部２２は、第３文字識別部２０から第３文字識別制御信号Ｓ２０Ｒによって第３文字の識別結果を受け取ると、第３文字判定処理を行う（ステップＳＴ２３）。シーケンス制御部２２は、第３文字識別部２０から受け取った第３文字の識別の結果が“Ｔ”または“ｔ”に該当する場合、第３文字の保持状態（ステップＳＴ２４）になり、第３文字識別部２０から第３文字受信制御信号Ｓ２０Ｒで受け取った第３文字を保持し、組み合わせ判定処理（ステップＳＴ２５）へ進む。

第３文字判定処理（ステップＳＴ２３）において、第３文字識別部２０から受け取った第３文字の識別の結果が“その他”に該当する場合、シーケンス制御部２２は、開始ビット期間測定制御信号Ｓ１２Ｃにより、開始ビット測定部１２に対して開始ビットの“Ｌ”検出を開始させると共に、“ＳＥＴ”検出の停止命令確認処理（ステップＳＴ５）へ戻る。シーケンス制御部２２は、開始ビットの“Ｌ”検出状態（ステップＳＴ４）となり、開始ビット測定部１２からの開始ビット期間測定制御信号Ｓ１２Ｒによる
“Ｌ”検出を待つ。

シーケンス制御部２２は、組み合わせ判定処理（ステップＳＴ２５）に進むと、保持している第１〜第３文字の判定を行い、その組み合わせが“ＳＥＴ”または“ｓｅｔ”に該当する場合は組み合わせ判定状態（ステップＳＴ２６）へと進み、その組み合わせが“ＳＥＴ”または“ｓｅｔ”の何れにも該当しない場合には、開始ビット測定部１２に対して開始ビット期間測定制御信号Ｓ１２Ｃにより開始ビットの“Ｌ”検出を開始させると共に、“ＳＥＴ”検出の停止命令確認処理（ステップＳＴ５）へ戻る。シーケンス制御部２２は、開始ビットの“Ｌ”検出状態（ステップＳＴ４）となり、開始ビット測定部１２からの開始ビット期間測定制御信号Ｓ１２Ｒによる“Ｌ”検出を待つ。

シーケンス制御部２２は、組み合わせ判定状態（ステップＳＴ２６）に進むと、保持している第２文字と第３文字の判定を行い、“ＥＴ”または“ｅｔ”の組み合わせが１６進表示の４５とＤ４、またはＣ５と５４、または６５とＦ４、またはＥ５と７４に該当しない場合は文字形式の選択処理（ステップＳＴ２７）へ進み、“ＥＴ”または“ｅｔ”の組み合わせが１６進表示の４５とＤ４、またはＣ５と５４、または６５とＦ４、またはＥ５と７４に該当している場合は、開始ビット期間測定制御信号Ｓ１２Ｃにより開始ビット測定部１２に対して開始ビットの“Ｌ”検出を開始させると共に、“ＳＥＴ”検出の停止命令確認処理（ステップＳＴ５）へ戻る。シーケンス制御部２２は、開始ビットの“Ｌ”検出状態（ステップＳＴ４）となり、開始ビット期間測定制御信号Ｓ１２Ｃによる開始ビット測定部１２からの“Ｌ”検出を待つ。

シーケンス制御部２２は、文字形式の選択処理（ステップＳＴ２７）に進むと、文字形式選択部２１に対して文字形式選択制御信号Ｓ２１Ｃで文字形式の選択を指示する。文字形式選択部２１は、第１文字識別部１６から第１文字識別信号Ｓ１６Ｒで受け取った第１文字と、第２文字識別部１８から第２文字識別信号Ｓ１８Ｒで受け取った第２文字と、第３文字識別部２０から第３文字識別信号Ｓ２０Ｒで受け取った第３文字の組み合わせに基づき、図７を参照して該当するＵＡＲＴ１のレジスタＬＣＲに対する文字形式設定値（データビット数、パリティの形式、及び終了ビット数）を選択し、その文字形式設定値をシーケンス制御部２２に対して文字形式選択制御信号Ｓ２１Ｃで通知する。

シーケンス制御部２２は、文字形式選択部２１から文字形式設定値を受け取るとＵＡＲＴへの通信速度及び文字形式の設定処理を行う（ステップＳＴ２８）。シーケンス制御部２２は、ＵＡＲＴ１のレジスタＤＬＭ，ＤＬＬに保持している通信速度の設定値を書き込み、更にＵＡＲＴ１のレジスタＬＣＲに文字形式選択部２１から受け取った文字形式設定値を書き込む。

シーケンス制御部２２は、エコーバック要求判定処理（ステップＳＴ２９）へ進み、ＣＰＵからＣＰＵバス信号ＢＵＳとＩＦ部２３を介した動作制御信号Ｓ２１Ｃによってエコーバック要求命令を受け取っていない時は、そのままＣＰＵへの割り込み要求発生処理（ステップＳＴ３１）へ進む。エコーバック要求命令を受け取っている時、シーケンス制御部２２は、ＵＡＲＴ１への文字書き込み処理（ステップＳＴ３０）へ進み、保持している第１〜第３文字をＵＡＲＴ１のレジスタＴＨＲにその順序で書き込んでから、ＣＰＵへの割り込み要求発生処理（ステップＳＴ３１）へ進む。

シーケンス制御部２２は、ＣＰＵへの割り込み要求発生処理（ステップＳＴ３１）において、保持している第１〜第３文字、通信速度及び文字形式の設定値を、ＩＦ部２３内部のレジスタに動作制御信号Ｓ２１Ｃによって設定する。その後、シーケンス制御部２２は、ＣＰＵに対して割込信号ＩＮＴを出力し、ＣＰＵからの“ＳＥＴ”検出の開始命令に対する“ＳＥＴ”検出が終了したことを通知する。そして、シーケンス制御部２２は内部クロック停止処理（ステップＳＴ１）へ戻り、ゲート制御信号Ｓ１１Ｃによってゲート部１１からの内部クロック信号ＩＣＫの出力を停止させる。シーケンス制御部２２は、開始命令待ち状態（ステップＳＴ２）となり、ＣＰＵからの“ＳＥＴ”検出の開始命令を待つ。

割込信号ＩＮＴを受け取ったＣＰＵは、ＣＰＵバス信号ＢＵＳを介してＩＦ部２３のレジスタを読み出すことにより、“ＳＥＴ”検出に伴って設定された第１〜第３文字と、通信速度及び文字形式の設定値を知ることができる。

以上のように、この実施例１の直列データ受信回路によれば、ＣＰＵからの“ＳＥＴ”検出の開始命令によって、入力される文字列としてＩＴＵ−Ｔ勧告Ｖ．２５ｂｉｓに記載されたＤＣＥ制御コマンドの“ＳＥＴ”か“ｓｅｔ”の解析及び確認を行う。このとき、第１文字の受信で通信速度の検出と“Ｓ”または“ｓ”の確認を行い、第２文字の受信では検出された通信速度による“Ｅ”または“ｅ”の確認を行い、第３文字の受信では同一の通信速度による“Ｔ”または“ｔ”の受信を行いながら、直列データ信号の送受信に対する通信速度と文字形式の識別を行う。更に、識別された通信速度と文字形式をＵＡＲＴ１へ設定し、要求に応じて“ＳＥＴ”または“ｓｅｔ”の認識した文字のエコーバックも行うように構成している。これにより、ＵＡＲＴ１が勧告Ｖ．２５ｂｉｓのＤＣＥ制御コマンドを受信する際に、その通信速度と文字形式の設定値を、パソコン等のＤＴＥ側が要求している通信速度と文字形式に一致させることが可能となる。

従って、ＣＰＵが持っている汎用デジタル入力端子をＵＡＲＴ１の入力と並列に接続させることで行われていた、汎用デジタル入力端子に対するＣＰＵの処理としての、入力されたデジタル信号の変化から通信速度と“ＳＥＴ”または“ｓｅｔ”の文字列の検出と、検出した“ＳＥＴ”または“ｓｅｔ”の文字列から文字形式を算出する処理が不要となる。また、ＣＰＵは“ＳＥＴ”検出の開始命令を行ってから割込信号ＩＮＴによる“ＳＥＴ”検出の終了を受け取るまでの間に、ＵＡＲＴ１のレジスタＲＢＲを読み出してＤＣＥ制御コマンドの“ＳＥＴ”または“ｓｅｔ”以外のコマンドを正常に受け取った時には、ＩＦ部２３を介して“ＳＥＴ”検出の停止命令を行うことができる。これにより、直列データ受信回路は、内部クロック信号ＩＣＫを停止させて、ＣＰＵから次の“ＳＥＴ”検出の開始命令が与えられるまで動作を停止させることが可能となり、誤判断の防止と不必要な電力の消費を抑えることができる。

図８は、本発明の実施例２を示す直列データ受信回路の構成図であり、図１中の構成要素と共通の構成要素には共通の符号が付されている。

この直列データ受信回路では、図１中の第１文字受信部１５、第１文字識別部１６、第２文字受信部１７及び第２文字識別部１８に代えて、第１第２文字受信部１５Ａ及び第１第２文字識別部１６Ａを設けるとともに、シーケンス制御部２２に代えて処理シーケンスが若干異なるシーケンス制御部２２Ａを設けたものである。

第１第２文字受信部１５Ａは、図１中の第１文字受信部１５と全く同じ機能のもので、シーケンス制御部２２Ａからの制御に従って第１文字と第２文字の受信を順番に行い、受信した文字情報をデータＳ１５ＡＤとして第１第２文字識別部１６Ａに出力するものである。

第１第２文字識別部１６Ａは、第１第２文字受信部１５ＡからデータＳ１５ＡＤとして与えられた第１文字及び第２文字が“Ｓ”，“ｓ”，“Ｅ”，“ｅ”であるか、或いは何れでもない“その他”であるかを識別し、その識別結果のデータＳ１６Ｄ，Ｓ１８Ｄを文字形式選択部２１に出力するものである。その他の構成は、図１と同様である。

図９は、図８の直列データ受信回路におけるＤＣＥ制御コマンドの受信処理手順を示すフローチャートであり、図２中の要素と共通の要素には共通の符号が付されている。

この直列データ受信回路におけるＤＣＥ制御コマンドの受信処理では、開始ビット測定部１２、通信速度選択部１３、受信クロック発生部１４、第１第２文字受信部１５Ａ及び第１第２文字識別部１６Ａを使用し、実施例１と同様のステップＳＴ１〜ＳＴ１５の処理を行うことにより、開始ビットの測定による通信速度の選択と第１文字の受信を行う。その後、再び第１第２文字受信部１５Ａを使用してステップＳＴ６〜ＳＴ９と同様のステップＳＴ６ａ〜ＳＴ９ａの処理を行い、第２文字における開始ビットの測定による通信速度の測定を行う。

ステップＳＴ９ａの後、通信速度の確認処理（ステップＳＴ３２）により、第１文字の通信速度と同じであることを確認する。もしも、通信速度が異なっていれば、ステップＳＴ１０へ戻り、通信速度の再選択を行い再選択した速度の受信クロック信号ＲＣＫを発生させ、第１文字の受信処理を行う。

一方、ステップＳＴ３２の通信速度の確認処理で通信速度に変化が無いことが確認されれば、ステップＳＴ１６の第２文字受信処理へ進む。これ以降の受信処理手順は、実施例１と同様である。

以上のように、この実施例２の直列データ受信回路によれば、第１文字と第２文字の受信を共通処理する第１第２文字受信部１５Ａを設けている。これにより、構成が若干簡素化されると共に、第２文字の受信においても通信速度の測定が行われるので、第１文字と第２文字の通信速度が同じである場合にのみ、受信処理を続行することが可能になる。従って、この実施例２の直列データ受信回路は、実施例１の利点に加えて、雑音等による誤ったデータの受信を防止することができるという利点がある。

また、実施例１では、ＩＴＵ−Ｔ勧告Ｖ.２５ｂｉｓに記載されたＤＣＥ制御コマンドにおける“ＳＥＴ”か“ｓｅｔ”の入力において、“ＥＴ”または“ｅｔ”の前に１文字以上の“Ｓ”または“ｓ”が連続して入力された場合に、連続する“Ｓ”または“ｓ”の通信速度が異なる場合に、“Ｓ”または“ｓ”の連続数が奇数であることが条件となるが、この実施例２では、連続する“Ｓ”または“ｓ”の通信速度が異なっていても、“Ｓ”または“ｓ”が連続する文字数の条件をなくすことができる。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 直列入力信号ＳＩＮを、ゲート部１１から出力される調歩同期方式の通信速度の１６倍以上の内部クロック信号ＩＣＫを用いたシフト回路に入力し、このシフト回路を複数段カスケードに接続することによって、各シフト回路から出力される多数値を出力とする既存技術のノイズ除去回路を通すことで、直列入力信号ＳＩＮのノイズとグリッジを除去させるように構成することができる。
（ｂ） 調歩同期方式の文字において、終了ビットを１ビットとして説明したが、１ビットに限定せず、１．５ビット、２ビット、３ビット等を用いることができる。
（ｃ） 受信クロックＲＣＫとして、通信速度（ビットレート）の１６倍の周波数のクロックを用いた例を示したが、１６倍の周波数に限定するものではない。
（ｄ） 第１〜第３文字識別部１６，１８，２０は、専用のハードウエア回路で構成したものとして説明したが、専用のハードウエアを用いずに、シーケンス制御部２２においてソフトウエアで識別するように構成しても良い。
（ｅ） ＩＴＵ−Ｔ勧告Ｖ.２５ｂｉｓに規定されたＤＣＥ制御コマンドである“ＳＥＴ”または“ｓｅｔ”を識別する回路を例示したが、制御コマンドの文字列は例示したものに限定されない。

本発明の実施例１を示す直列データ受信回路の構成図である。 図１の直列データ受信回路におけるＤＣＥ制御コマンドの受信処理手順を示すフローチャートである。 第１文字受信部１５の動作を示すタイミングチャートである。 第２文字受信部１７の動作を示すタイミングチャートである。 第３文字受信部１９の動作を示すタイミングチャートである。 開始ビットのカウント値と通信速度の対応を示す図である。 受信文字列と文字形式の対応を示す図である。 本発明の実施例２を示す直列データ受信回路の構成図である。 図８の直列データ受信回路におけるＤＣＥ制御コマンドの受信処理手順を示すフローチャートである。

符号の説明

１ ＵＡＲＴ
１１ ゲート部
１２ 開始ビット測定部
１３ 通信速度選択部
１４ 受信クロック発生部
１５ 第１文字受信部
１５Ａ 第１第２文字受信部
１６ 第１文字識別部
１６Ａ 第１第２文字識別部
１７ 第２文字受信部
１８ 第２文字識別部
１９ 第３文字受信部
２０ 第３文字識別部
２１ 文字形式選択部
２２ シーケンス制御部
２３ ＩＦ部

Claims (7)

1. 調歩同期方式の直列データによって送られてくる特定の文字列で構成される制御コマンドを受信し、その直列データの通信速度と文字形式を識別する直列データ受信回路であって、
   外部からの開始命令を受け付けるインタフェース手段と、
   前記開始命令が与えられたときに、調歩同期方式で入力された直列入力信号を受信する受信手段と、
   前記直列入力信号の第１文字の開始ビットの時間を測定する計測手段と、
   予め定められた複数の通信速度の中から前記測定した開始ビットの時間に対応する通信速度を選択する通信速度選択手段と、
   前記選択した通信速度に従って前記直列入力信号の文字列を受信し、その受信した文字列が前記特定の文字列に一致しているか否かを識別する識別手段とを、
   有することを特徴とする直列データ受信回路。
2. 調歩同期方式の直列データによって送られてくる特定の文字列で構成される制御コマンドを受信し、その直列データの通信速度と文字形式を識別する直列データ受信回路であって、
   外部からの開始命令を受け付けるインタフェース手段と、
   前記開始命令が与えられたときに、調歩同期方式で入力された直列入力信号を受信する受信手段と、
   前記直列入力信号の第１文字と第２文字の開始ビットの時間を測定する計測手段と、
   予め定められた複数の通信速度の中から前記測定した開始ビットの時間に対応する通信速度を選択する通信速度選択手段と、
   前記計測手段で測定した前記第１文字の開始ビットの時間に対応する通信速度と、前記第２文字の開始ビットの時間に対応する通信速度の一致を確認する確認手段と、
   前記確認した通信速度に従って前記直列入力信号の文字列を受信し、その受信した文字列が前記特定の文字列に一致しているか否かを識別する識別手段とを、
   有することを特徴とする直列データ受信回路。
3. 前記識別手段で文字列の一致が識別されたときに、前記受信した文字列に基づいて前記調歩同期方式の文字形式を選択する文字形式選択手段を備えたことを特徴とする請求項１または２記載の直列データ受信回路。
4. 前記開始命令が与えられていないとき、前記外部から停止命令が与えられたとき、及び前記文字列の受信が完了したときに、前記直列入力信号を受信するための受信クロック信号を停止することを特徴とする請求項３記載の直列データ受信回路。
5. 前記通信速度選択手段で選択した通信速度に対応する設定値と、前記文字形式選択手段で選択した文字形式に対応する設定値を、汎用非同期送受信回路に設定する設定手段を備えたことを特徴とする請求項３または４記載の直列データ受信回路。
6. 前記文字形式は、調歩同期方式で入力される文字信号のデータビットの数、パリティビットの形式及び終了ビットの数であることを特徴とする請求項５記載の直列データ受信回路。
7. 前記制御コマンドは、ＩＴＵ−Ｔ勧告Ｖ．２５ｂｉｓで規定されたＤＣＥ制御コマンドであり、前記特定の文字列は、ＡＳＣＩＩの“ＳＥＴ”または“ｓｅｔ”の３文字であることを特徴とする請求項６記載の直列データ受信回路。

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