JP2008107410A - フラットパネルディスプレイおよび電源回路 - Google Patents

Abstract

【課題】過電圧を検出すしたらすぐにその出力電圧のラインを供給先と切り離すことのできる保護回路を備えた電源回路を提供する。
【解決手段】所定電圧をエミッタに入力されて該入力に対応する電圧をコレクタから出力するトランジスタＱ１と、カソードがトランジスタＱ１のエミッタに接続されるツェナダイオードＤ２と、一端がツェナダイオードＤ２のアノードに接続されるとともに他端が接地される分割抵抗Ｒ１，Ｒ２と、トランジスタＱ１のベースに対してエミッタが接続されるとともにコレクタがグランドに接続され、かつベースが分割抵抗Ｒ１，Ｒ２の分割点に接続されるトランジスタＱ２と、一端がトランジスタＱ１のベース−エミッタ間に接続される抵抗Ｒ３と、から構成される保護回路５２ａと、検出回路５２ｂから検査電圧を取得し、該検査電圧が１．０Ｖ以下である場合は電源回路５０をオフするマイコン６０を備える。
【選択図】図４

Description

本発明は、フラットパネルディスプレイおよび電源回路に関する。

プラズマディスプレイパネル（ＰＤＰ）は、ＰＤＰとこのＰＤＰのセルを制御する基板とを一体としたＰＤＰモジュールとしてＯＥＭ供給されることがある。このような場合、ＰＤＰモジュール内の基板が壊れると、この基板だけの交換が出来ないためＰＤＰモジュール全体を交換しなければならなくなる。つまり、基板単体で購入または作成可能な基板が壊れた場合に比べ、修理費用が格段にアップしてしまう。またＰＤＰモジュールの基板は、外部に別途用意されてＰＤＰモジュールに対して電源を供給する電源回路の出力電源異常により破壊されることが多い。従って、出力電圧異常時に、ＰＤＰモジュールの基板ではなくて電源回路の基板のみが破壊されるのが好ましいという実情があった。このような実情に鑑みて、従来の電源回路においては、図７のような過電圧検出回路と減電圧検出回路とを備える構成となっていた。

即ち、過電圧検出回路１は、カソード側が電源回路４の出力ラインに接続されるとともにアノード側が接地された短絡用のツェナダイオード１ａと、一方の端子が電源回路４の出力ラインに接続されるとともに他方の端子が接地された分割抵抗１ｂ，１ｃと、同分割抵抗の分割点にアノード側が接続されるダイオード１ｄと、同ダイオード１ｄのカソード側に過電圧検出端子３ａが接続されたマイコン３と、から構成される。

また、減電圧検出回路２は、一方の端子が電源回路４の出力ラインに接続されるとともに他方の端子が接地された分割抵抗２ａ，２ｂと、同分割抵抗の分割点にカソード側が接続されるダイオード２ｃと、同ダイオード２ｃのアノード側に減電圧検出端子３ｂが接続されたマイコン３と、から構成される。

そして、以上の構成により、マイコン３は過電圧検出端子３ａと減電圧検出端子３ｂとから入力される電圧信号を監視しており、過電圧検出端子３ａに入力される電圧が１．４Ｖを超えるとそれを検知して電源回路４の異常による過電圧であるか否かの判定を行い、減電圧検出端子３ｂに入力される電圧が１．０Ｖ以下になるとそれを検知して電源回路４の異常による減電圧であるか否かの判定を行う。

即ち、過電圧を検出する場合、マイコン３は所定時間毎（例えば５０ｍｓ毎）に入力される電圧を取得し、過電圧が所定回数（例えば４回）連続で検出されると異常と判断して電源回路をオフし、電源回路の再起動を行う。また減電圧を検出する場合、マイコン３は所定時間毎（例えば５０ｍｓ毎）に入力される電圧を取得し、減電圧が所定回数（例えば４回）連続で検出されると異常と判断して電源回路をオフし、電源回路の再起動を行う。このように所定時間毎に所定回数連続で検出することを条件とするのは、ノイズ等の瞬間的な電圧変化を検出したときに、過電圧もしくは減電圧と判断して電源回路を再起動することの無いようにするためである。

ところで、従来の過電圧検出回路と減電圧検出回路は、過電圧や減電圧を検出したマイコンで電源を停止させる構成であり、電源切断が間に合わないことがあった。また、ノイズによる誤動作を避けるために５０ｍｓ毎に４回連続で検出した場合にのみ電源を停止させる構成としたため、電源切断までに最低でも２００ｍｓを要していた。

さらに、過電圧検出回路と減電圧検出回路とを別個に設けたため、それぞれの回路から出力される電圧を取得するためにマイコンでは端子が２つ使用されていた。また端子のみならずそれぞれの回路から出力される電圧を取得して処理するプログラム記憶領域や、このプログラム実行のための処理もそれぞれの回路に対して必要となっていた。このような課題を解決する技術として、特許文献１〜３には出力電圧が上限電圧を上回ったことと下限電圧を下回ったことを電圧異常としてを検出することのできる保護回路が記載されている。
特開２００４−３１７６１０号公報 特開２００４−３０９６０６号公報 特開平８−５０２７４号公報

しかしながら、特許文献１〜３に記載の保護回路では、出力電圧の異常を検知している間にも出力電圧が供給され続けるため、この出力電圧が供給される回路が破壊されてしまう可能性がある上、瞬間的な電圧上昇や電圧降下も出力電圧の異常として検出する可能性があった。また、特許文献３に記載の遮断回路は電源監視ＩＣやフリップフロップなどを多用しており、コストアップが避けられなかった。

本発明は、過電圧を検出すしたらすぐにその出力電圧のラインを供給先と切り離すことのできる保護回路を備えた電源回路およびこの電源回路を備えたフラットパネルディスプレイの提供を目的とする。

上記課題を解決するために、本発明の電源回路では、所定の電圧がトランスの一次側に入力され、二次側に所定電圧を出力する電圧出力ラインを有し、デジタル処理を行う回路に電源電圧を供給する電源回路において、上記所定電圧をエミッタに入力されて該入力に対応する電圧をコレクタから出力する第一トランジスタと、カソードが上記第一トランジスタのエミッタに接続されるツェナダイオードと、一端が上記ツェナダイオードのアノードに接続されるとともに他端が接地される第一分割抵抗と、上記第一トランジスタのベースに対してエミッタが接続されるとともにコレクタがグランドに接続され、かつベースが上記第一分割抵抗の分割点に接続される第二トランジスタと、一端が上記第一トランジスタのベース−エミッタ間に接続される第一抵抗と、から構成される保護回路と、上記電圧出力ラインにおいて上記保護回路よりも後段から検査電圧を取得し、該検査電圧が所定の下限電圧以下である場合は該電源回路をオフする制御手段と、を備える構成としてある。

上記構成において、上記電圧出力ラインの電圧が所定の電圧以下である場合は、上記第一抵抗により上記第一トランジスタがオンして上記電圧出力ラインの電圧をコレクタから出力する。一方、上記電圧出力ラインの電圧が所定の電圧を上回ると上記ツェナダイオードが降伏して、上記分割抵抗の分割点に電圧が発生する。この分割点の電圧は上記第二トランジスタのベースに入力されて上記第二トランジスタをオンして上記第一トランジスタのベースをグランドに引き込み、上記第一トランジスタをオフさせる。よって上記電圧出力ラインの電圧が所定の電圧を上回ると、上記保護回路から電圧が出力されない。このように電圧出力ラインに直接第一トランジスタのエミッタ−コレクタを介入させるには、電圧供給先の回路がデジタル処理を行う基板であるためであり、該基板の駆動電圧が低電圧化したためである。上記制御手段は、このように構成された上記保護回路の後段の電圧出力ラインから検査電圧を取得し、この検査電圧が所定の下限電圧より低下すると上記電源回路をオフする。

これにより、電圧出力ラインが過電圧になると上記第一のトランジスタが自動的にオフしてデジタル処理を行う回路に対する電圧供給を停止するため、上記電源回路から電源電圧を供給されるデジタル処理を行う回路は、過電圧が入力されることが無くなり、過電圧により破壊されることがなくなる。即ち、デジタル処理を行う回路を交換するコストを発生させずに済む。また、過電圧検出と減電圧検出とを同一の検査電圧で検出可能となるため、上記制御手段は検査電圧を入力するラインを一系統のみ有すればよい。即ち、制御手段の入力ラインを節減出来る。
また、上記制御手段は、上記電圧出力ラインにおいて上記保護回路よりも後段に一端が接続されるとともに他端が接地される第二分割抵抗を有し、該第二分割抵抗の分割点の電圧を上記検査電圧とする構成としてもよい。この構成により、検査電圧の電圧値が電圧出力ラインの電圧より小さくなり、上記制御手段の仕様、性能、入力キャパシティにあわせた電圧を検査電圧とすることが可能となる。即ち、制御手段の選択肢が広がり、採用する素子の最適化やコストダウンが容易になる。

また、上記電圧出力ラインには、上記制御手段の検査電圧を取得する点と上記第一トランジスタとの間に平滑コンデンサを備える構成としても良い。この構成により、検査電圧が平滑化され、ノイズに起因する検査電圧の上昇や下降を誤検知することが無くなる。また、上記第一トランジスタがオフした際にはこの平滑コンデンサからデジタル処理を行う回路に対して電荷が供給されるため、該回路に供給される電圧が急激に減少することが無くなり、かつ上記電圧出力ラインからの電圧供給が停止されてから平滑コンデンサの電荷が放電されるまでに時間差が生じ、デジタル処理を行う回路をオフしたり、電源回路を再起動したりする時間を稼ぐことが出来る。即ち、過電圧や減電圧をより正確に検知すること、電圧供給先の基板を安全に停止させたり電源回路を再起動するための時間を確保すること、が出来る。

また、上記制御手段は、所定電圧以下の検査電圧を所定回数連続で検出すると電源回路をオフする構成としても良い。ノイズに起因する検査電圧の上昇や下降は、所定時間毎に複数回連続して生じることは稀であり、この構成により、過電圧や減電圧の誤検知をより低減することが可能になる。

さらに、より具体的な構成例として、画面に映像を表示するフラットパネルと、入力されるデジタル映像信号に基づいて上記フラットパネルの駆動信号を生成して上記フラットパネルを駆動するパネル駆動回路と、が一体に形成されたフラットパネルモジュールと、入力された電圧をトランスにて直流に変換して所定電圧を生成し、上記フラットパネルの駆動電圧として上記パネル駆動回路に供給する電源回路と、上記フラットパネルモジュールと上記電源回路とを制御するマイコンとを備えるフラットパネルディスプレイにおいて、上記電源回路は、上記トランスの出力電圧を整流する整流回路と、出力電圧が過電圧になると後段への出力を停止させる保護回路と、上記出力電圧の急変を抑制する電圧変動抑制回路と、上記出力電圧を減圧して上記マイコンに出力する検出回路と、を含んで構成され、上記整流回路は、上記トランスと上記保護回路の間で上記所定電圧を整流する第一ダイオードと、上記第一ダイオードと上記保護回路の間に対グランドに接続される第一コンデンサとを含んで構成され、上記保護回路は、整流された上記所定電圧をエミッタに入力されて該入力に対応する電圧をコレクタから出力する第一トランジスタと、カソードが第一トランジスタのエミッタに接続されるツェナダイオードと、一端が該ツェナダイオードのアノードに接続されるとともに他端が接地される第一分割抵抗と、第一トランジスタのベースに対してエミッタが接続されるとともにコレクタがグランドに接続され、かつベースが第一分割抵抗の分割点に接続される第二トランジスタと、一端が第一トランジスタのベース−エミッタ間に接続される第一抵抗とを含んで構成され、上記検出回路は、上記保護回路から入力された電圧を対グランドに分割する第二分割抵抗と、該第二分割抵抗の分割点にカソードが接続される第二ダイオードとを含んで構成され、上記電圧変動抑制回路は、上記保護回路と上記検出回路の間に対グランドに接続される第二コンデンサを含んで構成され、上記マイコンは、上記第二ダイオードのアノード電圧が検査電圧として入力されるプロテクト端子と、制御信号を上記電源回路に出力する制御端子とを備えており、上記検査電圧が入力されると該検査電圧を所定時間毎に取得し、取得した検査電圧が所定の下限電圧以下である場合はカウントをインクリメントするとともに取得した検査電圧が所定の下限電圧以上である場合はカウントをクリアし、該カウントが所定回数を超えると上記制御端子より上記電源回路に制御信号を出力して上記電源回路を停止させる構成としてある。

以上説明したように本発明によれば、電源回路から電源電圧を供給されるデジタル処理を行う回路は、過電圧により破壊されることがなくなり、デジタル処理を行う回路を交換するコストを発生させずに済む。また、過電圧検出と減電圧検出とを同一の検査電圧で検出可能となるため、制御手段の入力ラインを節減出来る。

また請求項３にかかる発明によれば、制御手段の選択肢が広がり、採用する素子の最適化やコストダウンが容易になる。
そして請求項４にかかる発明によれば、過電圧や減電圧をより正確に検知すること、電圧供給先の基板を安全に停止させたり電源回路を再起動するための時間を確保すること、が出来る。
さらに請求項５にかかる発明によれば、過電圧や減電圧の誤検知をより低減することが可能になる。
さらに請求項１のような、より具体的な構成において、上述した請求項２〜請求項５の各発明と同様の作用を奏することはいうまでもない。

以下、下記の順序に従って本発明の実施形態を説明する。
（１）プラズマテレビジョンの構成：
（２）電源回路等の構成：
（３）サステイン電圧生成回路を制御するマイコンの処理：
（４）まとめ：

（１）プラズマテレビジョンの構成：
図１は、本発明にかかるデジタル処理を行う回路に電源電圧を供給する電源回路を備えたプラズマテレビジョンの概略構成を示したブロック図である。

同図において、プラズマテレビジョン１００は、概略、プラズマディスプレイパネル（以下、ＰＤＰと略す。）４０と映像処理回路２０とチューナ回路１０とマイコン６０とパネル駆動回路３０と電源回路５０とから構成されている。本実施形態においては、パネル駆動回路３０がデジタル処理を行う回路を構成する。また、ＰＤＰ４０とパネル駆動回路３０とはモジュール化されてＯＥＭ供給されたものを使用している。即ち、ＰＤＰがフラットパネルを構成し、ＰＤＰモジュールがフラットパネルモジュールを構成し、プラズマテレビジョンがフラットパネルディスプレイを構成する。

チューナ回路１０はアンテナ１０ａを介してテレビ放送信号を受信し、マイコン６０の制御に基づいて所定の周波数帯域のテレビ放送信号から映像信号と音声信号とを中間周波信号として抽出する。マイコン６０は、内蔵するＣＰＵとＲＯＭとＲＡＭとからなるプログラム実行環境を備えており、プラズマテレビジョン１００全体の制御を行う。

映像処理回路２０はチューナ１０から入力された映像信号に基づいて映像信号をデジタル化し、該デジタル化された映像信号にカラーマネージメント、ノイズリダクション、エッジエンハンス、画質調整、γ補正、パネルタイミング、ゲイン調整、バランス調整等の映像信号処理を施す。映像処理回路２０から出力されるデジタル映像信号は、パネル駆動回路３０に入力され、同パネル駆動回路３０にてＰＤＰ４０の駆動信号が生成され、該駆動信号に基づいてＰＤＰ４０の画面に映像が表示される。

電源回路５０は、電源ケーブル５０ａを介して商用の交流電圧ＡＣが供給され、該供給された交流電圧からＰＤＰ４０を駆動させるための駆動電圧として、サステイン電圧Ｖ_susと、アドレス電圧Ｖ_addと、第１消去電圧Ｖ_setと、第２消去電圧Ｖ_eと、スキャン電圧Ｖ_scanとを生成し、パネル駆動回路３０を介してＰＤＰ４０に供給する。なお、電源回路５０は、ＰＤＰ４０以外にも、マイコン６０を始めとするプラズマテレビジョン１００を構成する各回路に対して必要な電源を供給する。

パネル駆動回路３０は、図２に示すように、制御回路３０ａとＸ駆動回路３０ｂとアドレス駆動回路３０ｃとＹ駆動回路３０ｄとから構成される。制御回路３０ａには、デジタル映像信号ＤＡＴＡとクロック信号ＣＬＯＣＫと水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣが入力され、制御回路３０ａはこれらの信号に基づいてＸ駆動回路３０ａとアドレス駆動回路３０ｃとＹ駆動回路３０ｄとを制御する。

サステイン電圧Ｖ_susとアドレス電圧Ｖ_addとスキャン電極Ｖ_scanと第１消去電圧Ｖ_setと第２消去電圧Ｖ_eは、Ｘ駆動回路３０ａとアドレス駆動回路３０ｃとＹ駆動回路３０ｃとに供給される。そして、制御回路３０ａの制御下でＰＤＰ４０に多数備えられるセルにおける維持電極とアドレス電極と走査電極に適宜供給される。

これら供給された各電圧に基づいて、Ｘ駆動回路３０ｂは複数のＸ電極Ｘ１，Ｘ２，・・・に所定の電圧を供給し、Ｙ駆動回路３０ｄは複数のＹ電極Ｙ１，Ｙ２，・・・に所定の電圧を供給し、アドレス駆動回路３０ｃは複数のアドレス電極Ａ１，Ａ２，・・・に所定の電圧を供給する。

そして、パネル駆動回路３０は、アドレス電極によって予備放電を行ったセルにおいて、走査電極と維持電極間にパルス電圧を加えることにより、ＰＤＰ４０の表示面方向に放電を起こさせて映像を表示させるとともに、第１消去電圧Ｖ_setと第２消去電圧Ｖ_e電源とによりセルに残留した電荷を消去して映像を消去している。

以上の構成により、テレビ電波に基づく映像をＰＤＰ４０にて再生することができる。むろん、アンテナ１０ａにて受信したテレビ映像のみならず、ＣＡＴＶ回線を通じて配信されるテレビ映像が再生されてもよいし、ＤＶＤビデオデッキ等の外部機器から入力される映像信号が再生されてもよい。このとき映像処理回路２０は入力される各映像信号形式に対応していればよく、チューナ回路１０に入力されるテレビ電波はデジタル形式であってもよいし、アナログ形式であってもよい。

（２）電源回路等の構成：
以下、図３〜図５を参照して電源回路５０とこの電源回路５０を制御するマイコン６０について説明する。図３は、本実施形態にかかる電源回路５０とマイコン６０等を示すブロック図、図４は本実施形態にかかるＶ_sus生成回路５２の二次側の回路図、図５は本実施形態にかかるマイコン６０とＶ_sus生成回路５２の接続の一例を示す図である。
電源回路５０では、まず共通電圧生成回路５１に交流電圧ＡＣが入力され、この交流電圧ＡＣを整流するとともに所定レベルの直流電圧ＤＣに変換する。そして、変換後の直流電圧ＤＣは、サステイン電圧（Ｖ_sus）生成回路５２、アドレス電圧Ｖ（_add）生成回路５３、スタンバイ電圧（Ｖ_sby）生成回路５４にそれぞれ並列的に出力される。各電圧生成回路５２〜５４はそれぞれの出力電圧に対応する特定の巻き数比となったトランスを内部に備えており、このトランスの一次側に直流電圧ＤＣが入力されるとトランスの二次側においてそれぞれ所望の電圧レベルとなったサステイン電圧Ｖ_sus、アドレス電圧Ｖ_add、第１消去電圧Ｖ_set、第２消去電圧Ｖ_e、スキャン電圧Ｖ_scanが取り出される。

また、Ｖ_sus生成回路５２からは検査電圧Ｖ_testが出力され、マイコン６０のプロテクト端子６０ａに入力されている。マイコン６０は検査電圧Ｖ_testをプロテクト端子６０ａから取得するとともにこの検査電圧Ｖ_testの電圧値に基づいてＶ_sus、Ｖ_add、Ｖ_set、Ｖ_e、Ｖ_scanの各電圧が正常であるか否かを判断し、正常でないと判断するとＶ_sus生成回路とＶ_add生成回路とＶ_stb生成回路のそれぞれを制御端子６０ｂ、６０ｃ、６０ｄを介して制御してオフさせる。これら各電圧生成回路５１〜５４が本発明の電源回路に相当しており、本実施形態においては、Ｖ_sus生成回路を例にとって説明する。また本実施形態では、検査電圧Ｖ_testをＶ_sus生成回路から取得し、この取得した電圧に基づいて各電圧生成回路５２〜５４を制御する構成としてあるが、無論Ｖ_add生成回路５３やＶ_sby生成回路５４から検査電圧を取得してもよいし、各電圧生成回路５２〜５４のそれぞれから検査電圧を取得し、各電圧生成回路を対応する各検査電圧に基づいてそれぞれ制御する構成として構わない。

以下、Ｖ_sus生成回路の詳細について説明する。

Ｖ_sus生成回路５２は、概略、一次側巻線と二次側巻線とが特定の巻数比のトランスＴと、トランスＴの出力電圧を整流する整流回路５２ｃと、Ｖ_sus生成回路から出力される電圧が過電圧になると後段への出力を停止させる保護回路５２ａと、Ｖ_sus生成回路５２から他の基板に供給される電圧の急変を抑制する電圧変動抑制回路５２ｄと、Ｖ_sus生成回路５２から他の基板に供給される電圧を減圧してマイコン６０に出力する検出回路５２ｂと、から構成される。

この構成において、トランスＴは、共通電圧生成回路５１から直流電圧ＤＣが一次側の巻線Ｔａに入力され、二次側の巻線Ｔｃから所定の電圧に調整された直流電圧ＤＣ’を出力する。このトランスＴの巻線Ｔｃに接続されて他の基板に接続されるラインを電圧出力ラインとする。直流電圧ＤＣ’は順方向のダイオードＤ１（第一ダイオード）を介して保護回路５２ａに入力されている。またダイオードＤ１と保護回路５２ａの間のラインには、対グランドに電解コンデンサＣ１（第一コンデンサ）が接続される。このダイオードＤ１とコンデンサＣ１が、トランスＴからの出力電圧を整流・平滑し、保護回路５２ａに安定した直流電圧を供給可能にする整流回路５２ｃを構成する。この整流回路５２ｃと保護回路５２ａとを接続するラインの電圧をＶ_sus１とする。

保護回路５２ａの出力は検出回路５２ｂに入力される。この保護回路５２ａと検出回路５２ｂの間のラインには、電解コンデンサＣ２（第二コンデンサ）と固定コンデンサＣ３とがそれぞれ対グランドに接続される。この電解コンデンサＣ２は、保護回路５２ａから出力される電圧の急上昇や急降下などの急変を抑制する平滑コンデンサであり、Ｖ_susを供給される基板が電圧の急変によって破損する可能性を低下させる電圧変動抑制回路５２ｄを構成する。またこの電圧変動抑制回路５２ｄは、保護回路５２ａから出力される電圧が０ＶになってからＶ_susが０Ｖになるまでに時間差を生じさせ、Ｖ_sus生成回路５２を再起動しやすくしている。

検出回路５２ｂは、保護回路５２ａから入力された電圧を分割抵抗Ｒ４，Ｒ５（第二分割抵抗）により分割し、分割点にカソードが接続されるダイオードＤ３（第二ダイオード）のアノードがＶ_test端子に接続されて構成される。つまり、検出回路５２ｂは、保護回路５２ａから入力された電圧をそのままＶｏｕｔ端子に出力するラインと、保護回路５２ａから入力された電圧Ｖ_sus３を所定の割合に減電圧してＶ_test端子に出力するラインとを有する。Ｖ_test端子は、マイコン６０のプロテクト端子６０ａに接続されており、マイコン６０はこのプロテクト端子６０ａを介して検査電圧Ｖ_testをＡ／Ｄ変換して取得可能となっている。

保護回路５２ａは、Ｖ_sus１をエミッタに入力されて該入力に対応する電圧をコレクタから出力するＮＰＮ型のトランジスタＱ１（第一トランジスタ）と、カソードがトランジスタＱ１のエミッタに接続されるツェナダイオードＤ２と、一端がツェナダイオードＤ２のアノードに接続されるとともに他端が接地される分割抵抗Ｒ１，Ｒ２（第一分割抵抗）と、トランジスタＱ１（第一トランジスタ）のベースに対してエミッタが接続されるとともにコレクタがグランドに接続され、かつベースが分割抵抗Ｒ１，Ｒ２の分割点に接続されるＮＰＮ型のトランジスタＱ２（第二トランジスタ）と、一端がトランジスタＱ１（第一トランジスタ）のベース−エミッタ間に接続される抵抗Ｒ３（第一抵抗）およびＲ４と、を含んで構成される。

この構成において、保護回路５２ａはＶ_sus１が正常もしくは正常よりも低い電圧（０Ｖを除く）であれば抵抗Ｒ３からトランジスタＱ１にベース電圧が印加され、トランジスタＱ１がオンしてＶ_sus１がそのままＶ_sus２として出力される。一方、Ｖ_sus１が過電圧となりツェナダイオードＤ２のツェナ電圧より大きくなると、分割抵抗Ｒ１，Ｒ２の分割点からＱ２にベース電圧が印加される。するとＱ２によりＱ１のベース電圧が強制的にグランドに引き込まれる（０Ｖになる）ため、保護回路５２ａは電圧出力が停止される。

ここで、過電圧であるか否かは、ツェナダイオードＤ２のツェナ電圧と分割抵抗Ｒ１，Ｒ２の抵抗値により決定される。例えばＶ_sus１の下限電圧が５Ｖであれば、ツェナダイオードＤ２のツェナ電圧と分割抵抗Ｒ１，Ｒ２の抵抗値とを適切に選択することにより、Ｖ_sus１が５ＶのときにツェナダイオードＤ２が降伏するように設定する。またプロテクト端子６０ａに出力される検査電圧の値は、分割抵抗Ｒ４，Ｒ５の抵抗値によって決定される。例えば、分割抵抗Ｒ４，Ｒ５の各抵抗値は、Ｖ_sus３が正常であれば分割点の電圧が１．０Ｖより高くなり、Ｖ_sus３が正常よりも低い電圧になると１．０Ｖ以下になるように選択される。

マイコン６０は、プロテクト端子６０ａから検査電圧Ｖ_testが入力されるとこの検査電圧Ｖ_testを受け付ける。そして、後述する判断処理で所定電圧以下の検査電圧が入力された回数を判断し、この回数が所定回数を超えると制御端子６０ｂからＶ_sus生成回路に対して制御信号を出力してＶ_sus生成回路の電源をオフにする。具体的には、１．０Ｖ以下のプロテクト信号が５０ｍｓ毎に４回連続して所定の入力ポートに入力されると、所定の出力ポートから出力する信号をＨｉｇｈ（所定電圧）からＬｏｗ（０Ｖ）にする処理を行う。この処理については後に詳述する。このように、所定時間間隔で複数回連続してプロテクト信号が入力された場合のみ制御信号を出力するため、ノイズなどによる瞬間的なプロテクト信号を以上電圧と誤検出することが無い。

次に図５を参照して、制御端子６０ｂから出力される制御信号がどのようにＶ_sus生成回路に入力されるかを説明する。

制御端子６０ｂは、Ｖ_sus生成回路５２の二次側に配置されるラインを介してフォトカプラＣＰを構成するフォトダイオードのアノードに入力される。フォトカプラＣＰは、フォトダイオードが二次側に、フォトトランジスタが一次側に配置されており、フォトダイオードのカソードとフォトトランジスタのエミッタは接地されている。フォトトランジスタのコレクタは分割抵抗Ｒ７，Ｒ８の分割点に接続される。分割抵抗Ｒ７，Ｒ８は、一端に５Ｖが印加され、他端が接地されている。また、トランジスタＱ３のベースも分割抵抗Ｒ７，Ｒ８の分割点に接続されている。トランジスタＱ３のエミッタは接地され、コレクタ電圧がＶ_sus生成回路５２の共振回路にフィードバック信号として供給される。

ところで、共振回路にはこのトランジスタＱ３のコレクタ電圧以外に、正規のフィードバックラインからフィードバックされた二次側の電圧に基づいて共振回路がフィードバック制御を行っている。該正規のフィードバックラインはトランジスタＱ３のコレクタと接続されている。ここで、制御端子６０ｂがＨｉｇｈの制御信号を出力すると、トランジスタＱ３はオフして二次側の電圧に基づくフィードバック制御が行われるが、制御端子６０ｂがＬｏｗの制御信号を出力するとトランジスタＱ３がオンして上記正規のフィードバックラインをグランドに引き込み、共振回路に入力するフィードバック信号をＬｏｗにして一次側の発振を停止させる。

このような図５の構成は、Ｖ_sus生成回路５２だけでなく、Ｖ_add生成回路５３やＶ_sby生成回路５４にも同様の回路が形成されており、制御端子６０ｂと同様の制御信号が出力される制御端子６０ｃ、６０ｄの制御信号に従って過電圧を抑制する制御が行われる。

（３）サステイン電圧生成回路を制御するマイコンの処理：

ところで、トランスＴから出力されるＶ_sus１は、理想的には所定の一定電圧Ｖ_standardであることが望ましいが、実際に出力される電圧は完全に一定値になることはありえない。従って、所定の範囲の上下動が許容されるのが一般である。本実施形態においても、保護回路５２ａと検出回路５２ｂ、およびこの検出回路５２ｂが出力する検査電圧を取得するマイコン６０により、Ｖ_sus１として一定電圧Ｖ_standardを含む所定の上限電圧（Ｖ_max）から所定の下限電圧（Ｖ_min）の範囲の出力を許容する構成としてある（Ｖ_standard＞Ｖ_min、Ｖ_standard＜Ｖ_max）。
また、ノイズ起因の瞬間的な電圧上昇や電圧降下も存在するため、所定の電圧範囲を外れるとすぐに各電圧生成回路をオフする、という構成を採用するとノイズによる誤動作が懸念される。従って、本発明では、マイコン６０が所定電圧以下の検査電圧を所定回数連続で検出するとＶ_sus生成回路をオフする構成としてある。

以下、図６のフローチャートを参照して検査電圧に基づいてＶ_sus生成回路に制御信号を出力するマイコンの処理を説明する。本処理は、マイコン６０がプロテクト端子６０ａを介して検査電圧Ｖ_testを取得しつつ、このＶ_testが１．０Ｖ以下になるとそれを検知し、Ｖ_sus生成回路のＶｏｕｔ端子から出力されるＶ_susが異常であるか否かを判定する処理であり、電源がオンの間は繰り返し実行されている。

処理が開始されると、マイコン６０は、ステップＳ１０でカウンタを初期化し、ステップＳ１５でＶ_test端子から検査電圧を取得する。

ステップＳ２０では、検査電圧が１．０Ｖ以下であるか否かを判断する。電圧が１．０Ｖ以下であるときは条件成立としてステップＳ２５に進む。そしてステップＳ２５でカウンタをインクリメントしてステップＳ３０に進む。即ち、Ｖ_sus１がＶ_maxを超えた場合はツェナダイオードＤ２が降伏するためトランジスタＱ２がオンし、これによりトランジスタＱ１がオフする。するとＶ_sus３は０ＶになるためＶ_minより低くなる。またＶ_sus１がＶ_minを下回った場合はＶ_sus３もＶ_minより低くなる。つまり、Ｖ_sus１がＶ_maxを超えた場合およびＶ_sus１がＶ_minを下回った場合はＶ_sus３がＶ_minより低くなるため検査電圧Ｖ_testも１．０Ｖ以下となる。

一方、検査電圧が１．０Ｖよりも大きいときは条件不成立として当該処理を終了し、処理を再開することによりカウンタのカウントをクリアする。即ち、Ｖ_sus１がＶ_min以上でかつＶ_max以下の場合は、Ｖ_sus３もＶ_min以上でかつＶ_max以下であり、検査電圧Ｖ_testは１．０Ｖより大きくなる。

ステップＳ３０では、カウンタが３以上であるか否かを判断する。カウンタが３以上であるときは１．０Ｖ以下の検査電圧を４回以上連続して検出しているため条件成立としてステップＳ４０に進み、制御端子６０ｂから出力している制御信号をＨｉｇｈからＬｏｗにして本処理を終了する。一方、カウンタが３未満である場合は、条件不成立としてステップＳ３５に進む。

すなわち、プロテクト端子６０ａの電圧が１．０Ｖ以下であることを４回連続で検出すると制御端子６０ｂから出力する制御信号をＬｏｗ（０Ｖ）として、Ｖ_sus生成回路５２の共振回路の共振を停止させることによりＶ_sus生成回路５２からの電圧出力を停止させる。これによりＶ_sus生成回路５２の出力電圧が過電圧や減電圧等の異常状態に陥ったときにＶ_sus生成回路５２の出力を停止させることができる。また、１．０Ｖ以下を４回連続で検出することをＶ_sus生成回路５２停止の条件としたため、ノイズ等による減電圧の誤検出が発生しても電源がオフされることが無い。

そしてステップＳ３５では、ステップＳ１５で１．０Ｖ以下の電圧を検出してから５０ｍｓ経過しているか否かを判断する。５０ｍｓ経過していると条件成立としてステップＳ１５以降の処理を繰り返す。一方、５０ｍｓ経過していないときは条件不成立としてステップＳ３５の処理を繰り返す。すなわちマイコン６０は５０ｍｓ毎にプロテクト端子６０ａの電圧をチェックする。むろんチェックする間隔は５０ｍｓでなくとも任意の値を採用可能である。
以上より、ステップＳ１０〜Ｓ３５の処理を実行するマイコン６０が制御手段を構成する。

なお、本実施形態では、プラズマテレビジョンを例にとって説明したが、液晶テレビジョンやプラズマ表示装置や液晶表示装置等、入力された映像信号と供給された電源により表示パネルが駆動されるものであればいかなるものであっても構わない。即ち、フラットパネルを採用したフラットパネルディスプレイであれば本発明を適用可能となる。また、本発明は他の回路に電源を供給する電源回路と該電源回路から出力される検査電圧に基づいて電源回路を制御するマイコンの組合せであっても発明として成立することは言うまでもない。

（４）まとめ：
つまり、所定電圧をエミッタに入力されて該入力に対応する電圧をコレクタから出力するトランジスタＱ１と、カソードがトランジスタＱ１のエミッタに接続されるツェナダイオードＤ２と、一端がツェナダイオードＤ２のアノードに接続されるとともに他端が接地される分割抵抗Ｒ１，Ｒ２と、トランジスタＱ１のベースに対してエミッタが接続されるとともにコレクタがグランドに接続され、かつベースが分割抵抗Ｒ１，Ｒ２の分割点に接続されるトランジスタＱ２と、一端がトランジスタＱ１のベース−エミッタ間に接続される抵抗Ｒ３と、から構成される保護回路５２ａと、検出回路５２ｂから検査電圧を取得し、該検査電圧が１．０Ｖ以下である場合は電源回路５０をオフするマイコン６０を備える。これにより、過電圧を検出すしたらすぐにその出力電圧のラインを供給先と切り離すことのできる保護回路を備えた電源回路を提供することができる。

なお、本発明は上記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、
・上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること
は本発明の一実施例として開示されるものである。

本実施形態にかかる電源回路を備えたプラズマテレビジョンの概略構成を示すブロック図である。 ＰＤＰモジュールの構成を示す図である。 本実施形態にかかる電源回路とマイコン等を示すブロック図である。 本実施形態にかかるサステイン電圧生成回路の二次側の回路図である。 本実施形態にかかるマイコンと電源回路の接続の一例を示す図である。 サステイン電圧生成回路を制御するマイコンの処理を示すフローチャートである。 従来の過電圧検出回路および減電圧検出回路である。

符号の説明

１０…チューナ回路 ２０…映像処理回路 ３０…パネル駆動回路 ４０…ＰＤＰ
５０…電源回路 ６０…マイコン
３０ａ…制御回路 ３０ｂ…Ｘ駆動回路 ３０ｃ…アドレス駆動回路 ３０ｄ…Ｙ駆動回路
５１…共通電圧生成回路 ５２…サステイン電圧生成回路 ５３…アドレス電圧生成回路 ５４…スタンバイ電圧生成回路 ６０ａ…プロテクト端子 ６０ｂ，６０ｃ，６０ｄ…制御端子
Ｑ１，Ｑ２，Ｑ３…トランジスタ Ｄ１，Ｄ３…ダイオード Ｄ２…ツェナダイオード
Ｃ１，Ｃ２…電解コンデンサ Ｃ３…固定コンデンサ Ｒ１，Ｒ２…分割抵抗 Ｒ５，Ｒ６…分割抵抗 Ｒ３，Ｒ４…抵抗 Ｒ７，Ｒ８…分割抵抗 ５２ａ…保護回路 ５２ｂ…検出回路 ５２ｃ…整流回路 ５２ｄ…電圧変動抑制回路 Ｔ…トランス Ｔａ，Ｔｂ，Ｔｃ…巻線 ＣＰ…フォトカプラ

Claims (5)

1. 画面に映像を表示するフラットパネルと、入力されるデジタル映像信号に基づいて上記フラットパネルの駆動信号を生成して上記フラットパネルを駆動するパネル駆動回路と、が一体に形成されたフラットパネルモジュールと、
   入力された電圧をトランスにて直流に変換して所定電圧を生成し、上記フラットパネルの駆動電圧として上記パネル駆動回路に供給する電源回路と、
   上記フラットパネルモジュールと上記電源回路とを制御するマイコンとを備えるフラットパネルディスプレイにおいて、
   上記電源回路は、上記トランスの出力電圧を整流する整流回路と、出力電圧が過電圧になると後段への出力を停止させる保護回路と、上記出力電圧の急変を抑制する電圧変動抑制回路と、上記出力電圧を減圧して上記マイコンに出力する検出回路と、を含んで構成され、
   上記整流回路は、上記トランスと上記保護回路の間で上記所定電圧を整流する第一ダイオードと、上記第一ダイオードと上記保護回路の間に対グランドに接続される第一コンデンサとを含んで構成され、
   上記保護回路は、整流された上記所定電圧をエミッタに入力されて該入力に対応する電圧をコレクタから出力するＮＰＮ型の第一トランジスタと、カソードが第一トランジスタのエミッタに接続されるツェナダイオードと、一端が該ツェナダイオードのアノードに接続されるとともに他端が接地される第一分割抵抗と、第一トランジスタのベースに対してエミッタが接続されるとともにコレクタがグランドに接続され、かつベースが第一分割抵抗の分割点に接続されるＮＰＮ型の第二トランジスタと、一端が第一トランジスタのベース−エミッタ間に接続される第一抵抗とを含んで構成され、
   上記検出回路は、上記保護回路から入力された電圧を対グランドに分割する第二分割抵抗と、該第二分割抵抗の分割点にカソードが接続される第二ダイオードとを含んで構成され、
   上記電圧変動抑制回路は、上記保護回路と上記検出回路の間に対グランドに接続される第二コンデンサを含んで構成され、
   上記マイコンは、上記第二ダイオードのアノード電圧が検査電圧として入力されるプロテクト端子と、制御信号を上記電源回路に出力する制御端子とを備えており、
   上記検査電圧が入力されると該検査電圧を所定時間毎に取得し、取得した検査電圧が所定の下限電圧以下である場合はカウントをインクリメントするとともに取得した検査電圧が所定の下限電圧以上である場合はカウントをクリアし、該カウントが所定回数を超えると上記制御端子より上記電源回路に制御信号を出力して上記電源回路を停止させることを特徴とするフラットパネルディスプレイ。
2. 所定の電圧がトランスの一次側に入力され、二次側に所定電圧を出力する電圧出力ラインを有し、デジタル処理を行う回路に電源電圧を供給する電源回路において、
   上記所定電圧をエミッタに入力されて該入力に対応する電圧をコレクタから出力するＮＰＮ型の第一トランジスタと、カソードが上記第一トランジスタのエミッタに接続されるツェナダイオードと、一端が上記ツェナダイオードのアノードに接続されるとともに他端が接地される第一分割抵抗と、上記第一トランジスタのベースに対してエミッタが接続されるとともにコレクタがグランドに接続され、かつベースが上記第一分割抵抗の分割点に接続されるＮＰＮ型の第二トランジスタと、一端が上記第一トランジスタのベース−エミッタ間に接続される第一抵抗と、から構成される保護回路と、
   上記電圧出力ラインにおいて上記保護回路よりも後段から検査電圧を取得し、該検査電圧が所定の下限電圧以下である場合は該電源回路をオフする制御手段と、
   を備えることを特徴とする電源回路。
3. 上記制御手段は、上記電圧出力ラインにおいて上記保護回路よりも後段に一端が接続されるとともに他端が接地される第二分割抵抗を有し、該第二分割抵抗の分割点の電圧を上記検査電圧とすることを特徴とする上記請求項２に記載の電源回路。
4. 上記電圧出力ラインには、上記制御手段の検査電圧を取得する点と上記第一トランジスタとの間に平滑コンデンサを備えることを特徴とする上記請求項２または請求項３に記載の電源回路。
5. 上記制御手段は、所定の下限電圧以下の検査電圧を所定回数連続で検出すると電源回路をオフすることを特徴とする上記請求項２〜請求項４のいずれかに記載の電源回路。

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