JP2008085340A - Circuit board for preventing warpage, and method for manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a circuit board having improved warpage preventing properties, and to provide a method for manufacturing the same. <P>SOLUTION: The circuit board comprises a board and a warpage preventing pattern, wherein the warpage preventing pattern comprises a first pattern at a first corner of the board, and a second pattern at a second corner of the board. The first corner and the second corner are adjacent to each other. An overall orientation of the first pattern is different from an overall orientation of the second pattern with respect to the board. The warpage of the semiconductor package can be significantly decreased by blocking the line of stress at the corner of the circuit board. Various arrangement and orientation of the warpage prevention pattern are provided so that the stress concentration in the circuit board is effectively blocked. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、回路基板及びかような回路基板を備えるパッケージに係る。特に、本発明は改善された反り防止特性を有する回路基板、反り防止回路基板の製造方法及びかような反り防止回路基板を有するパッケージの製造方法に関する。   The present invention relates to a circuit board and a package comprising such a circuit board. In particular, the present invention relates to a circuit board having improved warp prevention characteristics, a method for manufacturing a warp prevention circuit board, and a method for manufacturing a package having such a warp prevention circuit board.

最近電子素子は、小サイズ、大メモリ容量及び高性能を要し、モバイル装置などに利用される。これにより、かような最近の電子素子、例えばモバイル電子素子に入る半導体パッケージもまた小サイズ、大きいメモリ容量及び高性能を要する。典型的に、半導体チップパッケージは、リードフレームタイプまたはボールグリッドアレイ（ＰＧＡ：Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）／ランドグリッドアレイ（ＬＧＡ：Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）タイプパッケージである。印刷回路基板（ＰＣＢ）またはフィルム基板が高い信頼性及び半導体チップパッケージの小サイズ及び重さを得るためにＢＧＡ／ＬＧＡタイプパッケージと組み合わせて使われることが多い。   Recently, electronic devices require small size, large memory capacity, and high performance, and are used for mobile devices and the like. As a result, such recent electronic devices, for example, semiconductor packages that enter mobile electronic devices, also require small size, large memory capacity and high performance. Typically, the semiconductor chip package is a lead frame type or a ball grid array (PGA) / land grid array (LGA) type package. Printed circuit boards (PCBs) or film substrates are often used in combination with BGA / LGA type packages to achieve high reliability and small size and weight of semiconductor chip packages.

ＰＣＢは、典型的にポリイミド物質よりなる絶縁基板及び典型的に銅（Ｃｕ）よりなる導電性パターンを備える。かような導電性パターンは、半導体基板の層間に配されるか、または基板表面のどれか一つの上に配されうる。チップパッケージが電子システム、例えばモバイル電子素子内のメインボードに利用されるとき、かようなパッケージは、ボンディング目的の熱段階で露出されうる。かような熱段階によって、チップパッケージ内の多様な構成間の熱膨張率（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）差によって、パッケージ反りが発生しうる。かような構成としては、半導体チップ、基板、モルディングコンパウンドが含まれうる。   The PCB includes an insulating substrate typically made of a polyimide material and a conductive pattern typically made of copper (Cu). Such a conductive pattern may be disposed between the layers of the semiconductor substrate or may be disposed on any one of the substrate surfaces. When chip packages are utilized in electronic systems, eg, main boards in mobile electronic devices, such packages can be exposed at a thermal stage for bonding purposes. Due to such a thermal stage, a package warp may occur due to a coefficient of thermal expansion (CTE) difference between various components in the chip package. Such a configuration may include a semiconductor chip, a substrate, and a molding compound.

図１は、一般的な半導体チップパッケージデザインを示す。半導体チップ２０は、回路基板１０上に配置される。半導体チップ２０は、ワイヤ１６を介して導電性パターン２２にカップリングされる。ワイヤ１６の一端はチップパッド１８に連結され、他端はボンドフィンガ１４に連結される。ダミーパターン１２は基板１０上に配され、特許文献１に開示されたように、基板１０の強度を向上させる。ダミーパターン１２は、半導体チップパッケージのパワーまたは接地リードに連結されうる。導電性パターン２２は、その上にソルダボールが形成されるソルダボールパッドを備えることができる。ソルダボールは、ソルダボールパッドにソルダペーストを塗布して熱を加えることによってソルダペーストから形成される。   FIG. 1 shows a typical semiconductor chip package design. The semiconductor chip 20 is disposed on the circuit board 10. The semiconductor chip 20 is coupled to the conductive pattern 22 via the wire 16. One end of the wire 16 is connected to the chip pad 18 and the other end is connected to the bond finger 14. The dummy pattern 12 is disposed on the substrate 10 and improves the strength of the substrate 10 as disclosed in Patent Document 1. The dummy pattern 12 may be connected to the power or ground lead of the semiconductor chip package. The conductive pattern 22 may include a solder ball pad on which a solder ball is formed. Solder balls are formed from solder paste by applying solder paste to a solder ball pad and applying heat.

図２は、回路ボード４０上に実装された半導体チップパッケージの断面図であり、半導体チップパッケージのエッジでの反りを示している。半導体チップを有する電子素子の一般的な製造段階は、回路基板１０に半導体チップ２０を付着する段階を含む。半導体チップ２０は、続いてワイヤ１６を利用して回路基板１０に電気的に連結される。かような段階は、当該技術分野で一般的に公知の標準ワイヤ−ボンディング工程によって達成されうる。次に、半導体チップ２０及びワイヤ１６は、エポキシモルディングコンパウンド（ＥＭＣ：Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）５０によって密封される。次に、ソルダボールまたはソルダバンプ３０が回路基板１０に付着される。次に、単一化段階によって個別的な半導体チップパッケージに分離される。かような段階は、ウェーハダイシング工程によって達成される。最後に、ソルダボールまたはソルダバンプ３０がボールランド４２に付着され、半導体チップパッケージを回路ボード４０に付着するために利用される。かような段階は、チップパッケージを回路ボード４０に付着するためにソルダボールまたは他の導電性物質、例えばソルダペーストを溶かすために熱処理を含むことができる。   FIG. 2 is a cross-sectional view of the semiconductor chip package mounted on the circuit board 40, and shows warping at the edge of the semiconductor chip package. A general manufacturing step of an electronic device having a semiconductor chip includes a step of attaching the semiconductor chip 20 to the circuit board 10. The semiconductor chip 20 is then electrically connected to the circuit board 10 using the wires 16. Such a step can be accomplished by standard wire-bonding processes generally known in the art. Next, the semiconductor chip 20 and the wire 16 are sealed by an epoxy molding compound (EMC) 50. Next, solder balls or solder bumps 30 are attached to the circuit board 10. Next, it is separated into individual semiconductor chip packages by a single step. Such a step is achieved by a wafer dicing process. Finally, solder balls or solder bumps 30 are attached to the ball lands 42 and used to attach the semiconductor chip package to the circuit board 40. Such a step may include a heat treatment to dissolve solder balls or other conductive material, such as solder paste, to attach the chip package to the circuit board 40.

一般的な半導体チップパッケージデザインにおける１つの問題は、ソルダボールを形成したり、またはチップパッケージを回路ボードに結合させるために利用される熱工程が図２に「ａ」で図示されているように、半導体チップパッケージの反りを引き起こしうるということである。かような反りは、半導体チップ２０、回路基板１０及びＥＭＣ５０間のＣＴＥ差に起因しうる。かような反りは、図２の回路ボード４０の真ん中の部分に図示されているように、チップパッケージ及び回路ボード４０間に断線を引き起こしうる。さらに、基板の厚み方向内の物質（例えば、基板物質、導電性パターン及びダミーパターン）のＣＴＥ差から起因する応力がチップパッケージの反りを招く役割を行いうる。   One problem with typical semiconductor chip package designs is that the thermal process utilized to form solder balls or to bond the chip package to the circuit board is illustrated by “a” in FIG. This means that the semiconductor chip package can be warped. Such warpage can be attributed to a CTE difference among the semiconductor chip 20, the circuit board 10, and the EMC 50. Such warpage may cause a break between the chip package and the circuit board 40 as illustrated in the middle portion of the circuit board 40 of FIG. Furthermore, the stress resulting from the CTE difference between the materials in the thickness direction of the substrate (for example, the substrate material, the conductive pattern, and the dummy pattern) can play a role in causing the warpage of the chip package.

図３ａ及び図３ｂは、チップパッケージを回路ボードに実装するための熱処理段階の間の回路基板１０の応力の等高線グラフである。図３ａ及び図３ｂのさらに暗い領域は、さらに高い応力を表す。図示されているように、回路基板の中心及びコーナーが回路基板１０の他の領域に比べて比較的高い応力成分を有する。しかし、半導体チップ２０が回路基板１０の中心領域に配され、中心領域で応力に抵抗できるために、回路基板１０の中心領域の応力成分は比較的小さい。しかし、かような抵抗は、回路基板１０のコーナーでの応力を押し出すことには十分でない。従って、回路基板１０のコーナーで応力が反りを引き起こす。さらに、銅で設けられた導電性パターン及びダミーパターンは、高いＣＴＥまたは高い収縮率を有するために、コーナーに付加的な応力成分を引き起こしうる。   3a and 3b are contour graphs of the stress of the circuit board 10 during the heat treatment stage for mounting the chip package on the circuit board. The darker areas in FIGS. 3a and 3b represent higher stresses. As shown, the center and corners of the circuit board have a relatively high stress component compared to other areas of the circuit board 10. However, since the semiconductor chip 20 is arranged in the central region of the circuit board 10 and can resist stress in the central region, the stress component in the central region of the circuit board 10 is relatively small. However, such resistance is not sufficient to push out stress at the corners of the circuit board 10. Therefore, the stress causes warping at the corner of the circuit board 10. Furthermore, the conductive pattern and the dummy pattern provided with copper have a high CTE or a high shrinkage rate, and thus may cause an additional stress component at the corner.

すなわち、応力は、回路基板１０の４つのコーナー（「ｂ」で表示）に集中する。半導体チップ２０の熱膨張率または熱収縮率が比較的低いために、半導体チップ２０は、回路基板１０及びＥＭＣ５０間に発生した応力に抵抗する。従って、半導体チップ２０が付着された回路基板１０領域の反りは比較的小さい。一方、領域「ｂ」では、応力に対抗する物質、例えば半導体チップ２０が十分ではない。従って、応力は、大きな抵抗なしに印加される。特に、高い収縮率を有する導電性パターンは、回路基板１０のコーナーに向かって熱応力を招くことが可能である。しかも、ダミーパターン１２が回路基板１０の収縮をさらに助長し、これにより領域「ｂ」で反りを増大させる。かような反りは、実装段階で回路ボード４０に対するソルダボール３０の高さの不均衡を招き、図２に図示されているように接触欠陥を招く。   That is, the stress concentrates on the four corners (indicated by “b”) of the circuit board 10. Since the thermal expansion coefficient or thermal contraction ratio of the semiconductor chip 20 is relatively low, the semiconductor chip 20 resists stress generated between the circuit board 10 and the EMC 50. Therefore, the warpage of the circuit board 10 region to which the semiconductor chip 20 is attached is relatively small. On the other hand, in the region “b”, a substance that resists stress, for example, the semiconductor chip 20 is not sufficient. Thus, stress is applied without significant resistance. In particular, the conductive pattern having a high shrinkage rate can cause a thermal stress toward the corner of the circuit board 10. Moreover, the dummy pattern 12 further promotes the contraction of the circuit board 10, thereby increasing the warpage in the region “b”. Such warpage causes an imbalance in the height of the solder ball 30 with respect to the circuit board 40 in the mounting stage, and causes a contact defect as shown in FIG.

チップパッケージの反りを防止するための１つの方法が特許文献２に開示されている。該特許文献は、ＰＣＢ上に配された反り防止パターンを示す。反りを防止するための他のアプローチは、前記特許文献１に開示されている。   One method for preventing the warpage of the chip package is disclosed in Patent Document 2. The patent document shows a warp prevention pattern arranged on a PCB. Another approach for preventing warpage is disclosed in Patent Document 1.

かような従来の方法は、基板の異なるコーナーで集中しうる応力線の異なる方向について説明できていない。結果的に、応力が基板のコーナーで効果的に減少しない。   Such conventional methods fail to account for different directions of stress lines that can be concentrated at different corners of the substrate. As a result, the stress is not effectively reduced at the corners of the substrate.

米国特許第６８６４４３４号明細書US Pat. No. 6,864,434 特開２０００−１５１０３５号公報JP 2000-151035 A

本発明は、従来の技術の短所を解決するためのものであり、本発明がなそうとする技術的課題は、改善された反り防止特性を有する回路基板を提供するところにある。   The present invention is to solve the disadvantages of the prior art, and a technical problem to be solved by the present invention is to provide a circuit board having improved warpage prevention characteristics.

本発明がなそうとする他の技術的課題は、反り防止回路基板の製造方法を提供するところにある。   Another technical problem to be solved by the present invention is to provide a method of manufacturing a warp prevention circuit board.

前記技術的課題を達成するための本発明の一形態による回路基板が提供される。該回路基板は、基板と、前記基板上の反り防止パターンとを備える。前記反り防止パターンは、前記基板の第１コーナーに第１パターン及び前記基板の第２コーナーに第２パターンを備える。前記第１コーナー及び前記第２コーナーは、互いに隣接するように配置される。前記第１パターンの全体的な方位は、前記基板に対する前記第２パターンの全体的な方位と異なる。半導体パッケージの反りは、前記回路基板のコーナーで応力線が切断されることによって大きく減少しうる。   A circuit board according to an embodiment of the present invention for achieving the technical problem is provided. The circuit board includes a board and a warp prevention pattern on the board. The warpage prevention pattern includes a first pattern at a first corner of the substrate and a second pattern at a second corner of the substrate. The first corner and the second corner are disposed adjacent to each other. The overall orientation of the first pattern is different from the overall orientation of the second pattern relative to the substrate. The warpage of the semiconductor package can be greatly reduced by cutting the stress line at the corner of the circuit board.

本発明による回路基板によれば、基板の内部領域でコーナー方向に伸張する応力線を、反り防止パターンを利用して切断するか、または交差させることによって、回路基板のコーナーで応力集中を大きく下げることができる。これにより、熱工程またはソルダリフロー工程の間に回路基板または半導体チップパッケージの反りを大きく減らすことができる。その結果、半導体チップパッケージと回路ボードとの間の断線欠陥を減らすことができる。   According to the circuit board of the present invention, the stress line extending in the corner direction in the inner region of the board is cut using the warp prevention pattern or crossed, thereby greatly reducing the stress concentration at the corner of the circuit board. be able to. Thereby, the curvature of a circuit board or a semiconductor chip package can be greatly reduced during a thermal process or a solder reflow process. As a result, disconnection defects between the semiconductor chip package and the circuit board can be reduced.

以下、添付した図面を参照し、本発明による望ましい実施形態について説明することによって本発明を詳細に説明する。しかし本発明は、以下で開示される実施形態に限定されず、互いに異なる多様な形態で具現され、単に本実施形態は、本発明の開示を完全なものにして、当業者に発明の範疇を完全に伝えるために提供されるのである。図面で構成要素は、説明の便宜のためにその大きさが誇張されることもある。   Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and may be embodied in various forms different from each other. The present embodiments merely complete the disclosure of the present invention and make the scope of the invention to those skilled in the art. It is provided for complete communication. In the drawings, the size of components may be exaggerated for convenience of explanation.

取り立てて定義されない限り、ここに使われたあらゆる用語は、当該技術分野の当業者によって一般的に理解されているような意味に使われる。さらに、一般的に利用される辞書に定義された用語は、適切な技術分野でその意味と一貫した意味に解釈されるものであり、ここに特別に定義されない限り、理想化されたり、または過度に公式的な意味に解釈されるものではない。   Unless defined otherwise, all terms used herein have the meanings commonly understood by one of ordinary skill in the art. In addition, terms defined in commonly used dictionaries are to be construed to be consistent with their meanings in the appropriate technical field, and are idealized or excessive unless otherwise specifically defined herein. Is not to be construed in an official sense.

図４は、本発明の一実施形態による半導体チップパッケージを示す平面図であり、本発明は、図５及び図６を参照して後述される概念を利用している。   FIG. 4 is a plan view showing a semiconductor chip package according to an embodiment of the present invention. The present invention utilizes the concept described later with reference to FIGS. 5 and 6.

図４を参照すれば、半導体チップパッケージは、回路基板１００及び半導体チップ１２０を備える。回路基板１００は、回路基板１００内にそれぞれ定義された導電性パターン領域１０２及び反り防止領域１０４を備える。反り防止領域１０４は、導電性パターン領域１０２によって回路基板１００のコーナーまたは周辺に画定され、導電性パターン領域１０２は、例えば回路基板１００の内部領域内に反り防止領域１０４に隣接するように画定されうる。回路基板１００は、絶縁性コア基板、例えば一つまたはそれ以上のＰＣＢを含むことができ、フィルム−タイプパッケージ基板でありうる。回路基板１００は、多様な電子素子、例えばモバイル応用装置またはパソコンのメモリ素子、ディスプレイ素子、またはディスプレイ駆動素子（ＤＤＩ：Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ）に適切に利用される基板形態でありうる。導電性パターン領域１０２は、導電性パターン１１２を備えることができ、導電性パターン１１２は、ボンドフィンガ１０６及びソルダボールパッド（図示せず）を備えることができる。導電性パターン領域１０２は、ダミーパターン（図示せず）をさらに備えることができる。導電性パターン領域１０２がダミーパターンを備える場合、ダミーパターンは、導電性パターン１１２及びボンドフィンガ１０６が形成される領域内に配されない。ダミーパターンは、例えば、板（ｐｌａｎｅ）、メッシュ（ｍｅｓｈ）またはアイランド（ｉｓｌａｎｄ）形状に形成される。半導体チップ１２０は、ボンドパッド１１０及び導電性ワイヤ１０８を備えることができ、導電性ワイヤ１０８は、ボンドパッド１１０をボンドフィンガ１０６に連結する。当該技術分野の当業者ならば、他の公知の方法、例えばフリップチップボンディングがボンドパッド１００をボンドフィンガ１０６に連結するために使われることができることを理解できるもおである。   Referring to FIG. 4, the semiconductor chip package includes a circuit board 100 and a semiconductor chip 120. The circuit board 100 includes a conductive pattern region 102 and a warp prevention region 104 respectively defined in the circuit substrate 100. The warp prevention region 104 is defined at the corner or the periphery of the circuit board 100 by the conductive pattern region 102, and the conductive pattern region 102 is defined to be adjacent to the warp prevention region 104 in the inner region of the circuit board 100, for example. sell. The circuit board 100 may include an insulating core substrate, such as one or more PCBs, and may be a film-type package substrate. The circuit board 100 may be in the form of a board that is appropriately used for various electronic devices, for example, a memory device, a display device, or a display driver device (DDI) of a mobile application device or a personal computer. The conductive pattern region 102 can comprise a conductive pattern 112, which can comprise a bond finger 106 and a solder ball pad (not shown). The conductive pattern region 102 may further include a dummy pattern (not shown). When the conductive pattern region 102 includes a dummy pattern, the dummy pattern is not disposed in a region where the conductive pattern 112 and the bond finger 106 are formed. For example, the dummy pattern is formed in a plate, mesh, or island shape. The semiconductor chip 120 can include a bond pad 110 and a conductive wire 108 that couples the bond pad 110 to the bond finger 106. Those skilled in the art will appreciate that other known methods, such as flip chip bonding, can be used to connect the bond pad 100 to the bond finger 106.

反り防止領域１０４は、回路基板１００のコーナー上でいかなる適切な形状をも有することができ、例えば三角形状を有することができる。反り防止領域１０４の形は、回路基板１００のコーナーの位置によっても変化しうる。さらに、応力をより良好に放散するために、導電性パターン領域１０２及び反り防止領域１０４が出合う界面領域は、図示されていないが、丸かったり、または曲線でありうる。反り防止領域１０４の大きさは、導電性パターン領域１０２を収容するために、必要によって変形しうる。   The warp prevention region 104 may have any suitable shape on the corner of the circuit board 100, and may have a triangular shape, for example. The shape of the warp prevention region 104 can also change depending on the position of the corner of the circuit board 100. Furthermore, in order to dissipate the stress better, the interface region where the conductive pattern region 102 and the warp prevention region 104 meet is not shown, but may be round or curved. The size of the warp prevention region 104 may be changed as necessary to accommodate the conductive pattern region 102.

反り防止パターンＰは、回路基板１００の一部またはあらゆるコーナーに配されうる。例えば、反り防止パターンＰは、回路基板１００が長方形状を有する場合に、３つまたは４つのコーナー上に形成されうる。   The warp prevention pattern P may be disposed on a part or every corner of the circuit board 100. For example, the warp preventing pattern P may be formed on three or four corners when the circuit board 100 has a rectangular shape.

反り防止パターンＰは、回路基板１００の第１コーナーに第１パターンＰ１及び回路基板１００の第２コーナーに第２パターンＰ２を備えることができる。回路基板１００の第１及び第２コーナーは、回路基板１００の２つの隣接したコーナーになりうる。第１及び第２パターンＰ１，Ｐ２は、後述するように、一つまたはそれ以上の反り防止部材Ｌ０，Ｌ１を備えることができる。第１及び第２パターンＰ１，Ｐ２は、互いに連結されていないで断絶されている。   The warp prevention pattern P may include a first pattern P1 at a first corner of the circuit board 100 and a second pattern P2 at a second corner of the circuit board 100. The first and second corners of the circuit board 100 can be two adjacent corners of the circuit board 100. The first and second patterns P1 and P2 may include one or more warp prevention members L0 and L1, as will be described later. The first and second patterns P1 and P2 are disconnected without being connected to each other.

本発明の一側面によれば、回路基板１００に対する第１パターンＰ１の全体的な方位（ｏｒｉｅｎｔａｔｉｏｎ）または方向は、回路基板１００に対する第２パターンＰ２の全体的な方位または方向と異なりうる。ここで、回路基板１００のエッジ（ｅｄｇｅ）、コーナー（ｃｏｒｎｅｒ）またはボディー全体は、回路基板１００に対して第１及び第２パターンＰ１，Ｐ２の方位を決定するとき、基準点になりうる。例えば、第１パターンＰ１の反り防止部材の全体的な方位は、第２パターンＰ２の反り防止部材の全体的な方位と異なりうる。かような点で、第１パターンＰ１の反り防止部材は、回路基板１００の第１コーナーで集合的に第１方位を定義し、第２パターンＰ２の反り防止部材は、回路基板１００の第２コーナーで集合的に第２方位を定義する。図４で、第１パターンＰ１は、回路基板１００に対して左下側から右上側に、またはその反対に一般的に方向付けされ、第２パターンＰ２は、右下側から左上側、またはその反対に一般的に方向付けされうる。   According to an aspect of the present invention, the overall orientation or direction of the first pattern P1 with respect to the circuit board 100 may be different from the overall orientation or direction of the second pattern P2 with respect to the circuit board 100. Here, an edge, a corner, or the entire body of the circuit board 100 may serve as a reference point when determining the orientations of the first and second patterns P1 and P2 with respect to the circuit board 100. For example, the overall orientation of the warp prevention member of the first pattern P1 may be different from the overall orientation of the warp prevention member of the second pattern P2. In this regard, the warp prevention member of the first pattern P1 collectively defines the first orientation at the first corner of the circuit board 100, and the warp prevention member of the second pattern P2 is the second of the circuit board 100. The second direction is defined collectively at the corner. In FIG. 4, the first pattern P1 is generally oriented from the lower left side to the upper right side with respect to the circuit board 100 or vice versa, and the second pattern P2 is from the lower right side to the upper left side or vice versa. Can be generally oriented.

一部実施形態で、第１コーナー内の全ての反り防止部材は回路基板１００に対して実質的に同じ方位に配列され、第２コーナー内の全ての反り防止部材は回路基板１００に対して実質的に同じ方位に配列されうる。例えば、第１コーナー内の反り防止部材の実質的な全ては、第１方位、例えば左下側から右上側に、またはその反対に配列され、第２コーナー内の反り防止部材の実質的な全ては、第２方位、例えば右下側から左上側に、またはその反対に配列されうる。   In some embodiments, all the warp prevention members in the first corner are arranged in substantially the same orientation with respect to the circuit board 100, and all the warp prevention members in the second corner are substantially in the circuit board 100. Can be arranged in the same orientation. For example, substantially all of the warp prevention members in the first corner are arranged in a first orientation, eg, from the lower left side to the upper right side, or vice versa, and substantially all of the warp prevention members in the second corner are , In a second orientation, eg, from lower right to upper left, or vice versa.

一部の場合において、当該技術分野の当業者ならば、反り防止部材の一部は、反り防止部材の残りと異なる方向に配されうることを理解することができるであろう。   In some cases, one of ordinary skill in the art will appreciate that a portion of the warpage prevention member may be disposed in a different direction than the rest of the warpage prevention member.

一観点で、第１パターンＰ１の少なくとも一部の長軸は、第２パターンＰ２の少なくとも一部の長軸に対して角度をなすように配されうる。   In one aspect, at least a part of the long axis of the first pattern P1 may be arranged at an angle with respect to at least a part of the long axis of the second pattern P2.

図４で、反り防止パターンＰは後述するように、直線タイプに図示されている。しかし、反り防止パターンＰが、例えば図１５に図示されているように、一つまたはそれ以上の曲線または弧（ａｒｃ）を含むならば、反り防止パターンＰの全体的な方位は、弦（ｃｈｏｒｄ）、例えば弧の曲線上の二点を結ぶ直線の方位によって決定されうる。直線または弧と異なる形を有する反り防止パターンＰの全体的な方位は、前述した弧の方位を決定する方法を利用して決定されうる。   In FIG. 4, the warp prevention pattern P is illustrated in a straight line type as will be described later. However, if the warp prevention pattern P includes one or more curves or arcs, for example as illustrated in FIG. 15, the overall orientation of the warp prevention pattern P is chord. ), For example, can be determined by the orientation of a straight line connecting two points on the arc curve. The overall orientation of the warp prevention pattern P having a shape different from a straight line or an arc can be determined using the method for determining the orientation of the arc described above.

他の観点で、第１パターンＰ１の少なくとも一部は、第１コーナーを両分する軸に対して実質的に直交する方向に沿って伸張できる。また、第２パターンＰ２は、第２コーナーを両分する軸に実質的に直交する方向に沿って伸張できる。   In another aspect, at least a portion of the first pattern P1 can extend along a direction substantially perpendicular to an axis that bisects the first corner. Further, the second pattern P2 can extend along a direction substantially perpendicular to the axis that bisects the second corner.

半導体チップパッケージの一部構成は回路基板１００の一面上に配され、他の構成は回路基板１００の他の面上に配されうる。例えば、ボンドフィンガ１０６は、回路基板１００の第１面上に配され、ソルダボールパッドは、回路基板１００の反対側の第２面上に配されうる。さらに、ダミーパターン及び／または反り防止パターンＰは、回路基板１００の一面または他の面上に配され、さらに両面上に配されることもある。回路基板１００が一層以上を含む場合、反り防止パターンＰは、図示されていないが、一層以上に配されうる。特に、回路基板１００が多層ＰＣＢを含む場合、反り防止パターンＰは、多層ＰＣＢの最下層、最上層または中間層のどこにも形成されうる。従って、第１パターンＰ１は、多層ＰＣＢの第２パターンＰ２と異なる層上に形成されうる。反り防止パターンＰは、スクリーンプリンティング、メッキ、フォトリソグラフィまたは他の適切な工程を利用して形成されうる。   A part of the configuration of the semiconductor chip package may be disposed on one surface of the circuit board 100, and the other structure may be disposed on the other surface of the circuit board 100. For example, the bond fingers 106 may be disposed on the first surface of the circuit board 100 and the solder ball pads may be disposed on the second surface on the opposite side of the circuit board 100. Furthermore, the dummy pattern and / or the warp prevention pattern P may be disposed on one surface or the other surface of the circuit board 100, and may be disposed on both surfaces. When the circuit board 100 includes one or more layers, the warp prevention pattern P is not illustrated, but may be disposed more than one layer. In particular, when the circuit board 100 includes a multilayer PCB, the warp prevention pattern P can be formed anywhere on the lowermost layer, the uppermost layer, or the intermediate layer of the multilayer PCB. Accordingly, the first pattern P1 can be formed on a layer different from the second pattern P2 of the multilayer PCB. The warp prevention pattern P may be formed using screen printing, plating, photolithography, or other suitable processes.

図４に図示されているように、回路基板１００のコーナーの一部または全ての内部で反り防止パターンＰの少なくとも一部は、一つまたはそれ以上の反り防止部材（例えば、Ｌ１，Ｌ２）を備えることができる。反り防止部材（例えばＬ１，Ｌ２）のいずれもまたは一部は、互いに実質的に平行するように設けられる。また、反り防止部材の一部は、例えば図６または図１０に図示されているように、一部コーナーで他の反り防止部材と鋭角または鈍角をなすことがある。反り防止部材は、導電性パターン１１２と同じ物質から形成され、例えば約１００μｍ幅を有することができる。反り防止部材の幅は、装置によって１００μｍより大きくてもよいし小さくてもよい。付加的に、反り防止部材Ｌ１，Ｌ２は、単一反り防止パターン（例えば、Ｐ１，Ｐ２）内に順次に配列されうる。例えば、コーナーに最も近い反り防止部材Ｌ１は第１次数反り防止部材と呼ばれ、コーナーにその次に近い反り防止部材Ｌ２は、第２次数反り防止部材と呼ばれ、残りもこれと同様である。各コーナー反り防止パターンＰ１，Ｐ２は、他の反り防止パターンの他の反り防止部材に順次に対応する反り防止部材を備えることができる。反り防止部材（例えば、Ｌ１，Ｌ２）の長さは、回路基板１００のコーナーから遠ざかるほどだんだんと増大できる。すなわち、回路基板１００のコーナーに最も近接して配された反り防止部材Ｌ１は、回路基板１００のコーナーにさらに遠く配された反り防止部材Ｌ２より小さい。   As shown in FIG. 4, at least a part of the warp prevention pattern P in one or all of the corners of the circuit board 100 has one or more warp prevention members (for example, L1 and L2). Can be provided. All or a part of the warpage preventing members (for example, L1 and L2) are provided so as to be substantially parallel to each other. Moreover, as shown in FIG. 6 or FIG. 10, for example, a part of the warp preventing member may form an acute angle or an obtuse angle with another warp preventing member at a part of the corner. The warpage preventing member is made of the same material as the conductive pattern 112 and may have a width of about 100 μm, for example. The width of the warp preventing member may be larger or smaller than 100 μm depending on the apparatus. In addition, the warp preventing members L1 and L2 may be sequentially arranged in a single warp preventing pattern (for example, P1 and P2). For example, the warpage prevention member L1 closest to the corner is called a first-order warpage prevention member, the warpage prevention member L2 closest to the corner is called a second-order warpage prevention member, and the rest is the same. . Each corner warp preventing pattern P1, P2 may include a warp preventing member corresponding to another warp preventing member of another warp preventing pattern in sequence. The length of the warp preventing member (for example, L1, L2) can be gradually increased as the distance from the corner of the circuit board 100 increases. That is, the warp preventing member L1 disposed closest to the corner of the circuit board 100 is smaller than the warp preventing member L2 disposed farther to the corner of the circuit board 100.

本発明の一部実施形態で、反り防止部材の少なくとも一つは、図６を参照して後述するように、回路基板１００の中心から第１コーナーに伸張する軸に対して約９０°をなす。   In some embodiments of the present invention, at least one of the warping prevention members forms about 90 ° with respect to an axis extending from the center of the circuit board 100 to the first corner, as will be described later with reference to FIG. .

反り防止部材は、回路基板１００のエッジまで伸張するか、または反り防止部材は、回路基板１００のエッジに単に近接して（接触せずに）伸張できる。反り防止部材を形成するためにフォトリソグラフィが利用される場合、反り防止部材は、回路基板１００のエッジまでの全体に亘っては伸張しない。従って、第１及び第２パターンの一つまたは二つは、コーナーをなすエッジから互いに離隔されうる。   The warpage prevention member can extend to the edge of the circuit board 100, or the warpage prevention member can simply extend close to (without contacting) the edge of the circuit board 100. When photolithography is used to form the warpage prevention member, the warpage prevention member does not extend all the way to the edge of the circuit board 100. Accordingly, one or two of the first and second patterns can be spaced apart from the corner edges.

一部実施形態で、反り防止部材は、実質的に直線、蛇行する形状の線、折線、曲線または部分的な曲線であるか、またはそれらの組み合わせでありうる。特に、反り防止部材は、部分的に直線であり、かつ／または部分的に曲線でありうる。反り防止部材は、均一の幅を有し、その幅は、反り防止パターンＰの長軸によって変わることが可能である。反り防止部材間の離隔距離は、反り防止部材の幅とほぼ同じでありうるが、必ずしもその限りではない。反り防止部材のピッチは、導電性パターン領域１０２内の応力の大きさによって変わりうる。反り防止パターンＰ内の反り防止部材の数は、半導体チップパッケージの形態または大きさによって変わりうる。もし応力が導電性パターン領域１０２内でさらに大きいならば、さらに多くの反り防止部材が利用される。   In some embodiments, the warpage prevention member can be a substantially straight line, a meandering line, a fold line, a curved line, a partial curve, or a combination thereof. In particular, the warpage prevention member may be partially straight and / or partially curved. The warpage prevention member has a uniform width, and the width can be changed depending on the major axis of the warpage prevention pattern P. The separation distance between the warpage prevention members may be substantially the same as the width of the warpage prevention member, but is not necessarily limited thereto. The pitch of the warp preventing member can vary depending on the magnitude of stress in the conductive pattern region 102. The number of warp preventing members in the warp preventing pattern P may vary depending on the shape or size of the semiconductor chip package. If the stress is greater in the conductive pattern region 102, more warp prevention members are utilized.

図４に図示されている実施形態で、反り防止部材（例えば、Ｌ１，Ｌ２）は、直線状である。この実施形態で、直線の反り防止部材の一端は、回路基板１００のエッジで終わる。すなわち、本発明の一側面によれば、パターン（例えば、Ｐ１，Ｐ２）の少なくとも一部の長軸は、回路基板１００のコーナーを形成する二面、またはエッジと交差するように方向付けされうる。   In the embodiment illustrated in FIG. 4, the warpage preventing members (eg, L1 and L2) are linear. In this embodiment, one end of the straight warp prevention member ends at the edge of the circuit board 100. That is, according to one aspect of the present invention, at least some of the major axes of the patterns (eg, P1 and P2) may be oriented so as to intersect two surfaces or edges forming the corners of the circuit board 100. .

図４を参照して説明される本発明の前述の側面のいずれもまたは一部は、図６ないし図２２を参照し、後述の本発明の他の実施形態に適用されうる。   Any or some of the foregoing aspects of the invention described with reference to FIG. 4 may be applied to other embodiments of the invention described below with reference to FIGS.

図５は、本発明の概念をさらに図示するための応力線を示すための回路基板の概略図である。   FIG. 5 is a schematic diagram of a circuit board for illustrating stress lines for further illustrating the concept of the present invention.

図５を参照すれば、導電性パターン領域１０２及び反り防止領域１０４は、互いに異なる熱膨張率（ＣＴＥ）を有することがある。付加的に、回路基板１００及び半導体チップ１２０は、異なるＣＴＥを有することがある。ＣＴＥにおけるかような差は、熱工程、例えばチップパッケージを回路ボードに表面実装するためのソルダリフロー工程の間、チップパッケージ内に応力を誘発しうる。チップパッケージのコーナーで感知された総応力Ｓは、長いエッジ応力Ｓ１、中心応力Ｓ２及び短いエッジ応力Ｓ３の組み合わせである。図６で、Ｓ２は、回路基板１００の点Ｏに近接した中心部から生成された応力を示し、Ｓ１及びＳ３は、回路基板１００のコーナーに隣接した領域で生成された応力を示す。かような異なる応力は、応力場を形成するように組み合わされる。反り防止パターンＰの機能は、導電性パターン領域１０２で、コーナー方向に伸張する応力線を切断するか、または交差することによって、回路基板１００のコーナーで応力集中を大きく下げることである。反り防止パターンＰは、若干の角度で応力線を横切ることができる。望ましくは、反り防止パターンＰは、約９０°の角度で（右側角度）応力線を横切るが、かような特定の配置は、反り防止パターンＰが少なくともその一部分で応力線と平行するようにならない限り必須ではない。すなわち、反り防止パターンＰの長軸（長手方向軸）または曲線（弧）の方向は、応力線を横切る。かような方式で、応力線が反り防止パターンＰに出合う場合、応力の方向が変化して応力が放散され、これにより回路基板１００の反りを最小化するか、または大きく減らすことができる。応力線に交差させることによって、反り防止パターンＰは、回路基板１００の内部領域から回路基板１００のコーナーへの方向付けされている応力に反することとなる。これにより、熱工程またはソルダリフロー工程の間、チップパッケージの反りが減る。また、一部実施形態で、反り防止パターンＰを形成する反り防止部材が、例えば図５に図示されているように、互いに離隔されているか、または互いに断絶されている場合、回路基板１００の反りを引き起こす応力は、さらに効率的に防止される。例えば、本願発明者は、特定の動作理論に制限されることを願わないが、もし反り防止部材が連結されれば、応力場が連結されている反り防止部材を介してコーナーに移動することができると考えている。すなわち、もし反り防止部材が連結されれば、それらは、応力場をブロックするというよりは、基板のコーナーに応力場を受け渡すであろう。かような場合には、反り防止部材は、基板のコーナーで応力を効率的に減少させられないであろう。しかし、本発明の一部実施形態で、応力線または応力場は、それらと交差する反り防止部材に出合うたびにブロックされうる。反り防止部材が回路基板と異なる物質を含む場合、応力線または応力場は、コーナー方向に異なる物質を介して通るためにさらに効率的に遮断されうる。特に、応力線または応力場は、連結されていない連続的な物質界面を通過するとき、減少するか、または放散されうる。かような方式で、本発明の複数の連結されていない反り防止部材は、応力線または応力場を効率的に遮断し、基板のコーナーでそれらが集中することをブロックできる。   Referring to FIG. 5, the conductive pattern region 102 and the warp prevention region 104 may have different coefficients of thermal expansion (CTE). In addition, the circuit board 100 and the semiconductor chip 120 may have different CTEs. Such a difference in CTE can induce stress in the chip package during a thermal process, eg, a solder reflow process for surface mounting the chip package to a circuit board. The total stress S sensed at the corner of the chip package is a combination of long edge stress S1, center stress S2, and short edge stress S3. In FIG. 6, S <b> 2 indicates the stress generated from the central portion near the point O of the circuit board 100, and S <b> 1 and S <b> 3 indicate the stress generated in a region adjacent to the corner of the circuit board 100. Such different stresses are combined to form a stress field. The function of the warp prevention pattern P is to greatly reduce the stress concentration at the corner of the circuit board 100 by cutting or intersecting the stress line extending in the corner direction in the conductive pattern region 102. The warp prevention pattern P can cross the stress line at a slight angle. Desirably, the warp prevention pattern P crosses the stress line at an angle of about 90 ° (right angle), but such a specific arrangement does not cause the warp prevention pattern P to be parallel to the stress line at least in part. As long as not required. That is, the direction of the major axis (longitudinal axis) or the curve (arc) of the warp prevention pattern P crosses the stress line. In this manner, when the stress line meets the warp prevention pattern P, the direction of the stress changes and the stress is dissipated, thereby minimizing or greatly reducing the warp of the circuit board 100. By crossing the stress line, the warp prevention pattern P is against the stress directed from the internal region of the circuit board 100 to the corner of the circuit board 100. This reduces chip package warpage during the thermal process or solder reflow process. In some embodiments, when the warp preventing members forming the warp preventing pattern P are separated from each other or disconnected from each other as shown in FIG. Stresses that cause are more efficiently prevented. For example, the inventor of the present application does not wish to be limited to a specific theory of operation, but if the warpage prevention member is connected, the stress field can move to the corner via the connected warpage prevention member. I think I can do it. That is, if warpage prevention members are coupled, they will pass the stress field to the corners of the substrate rather than block the stress field. In such a case, the warp prevention member will not be able to effectively reduce the stress at the corners of the substrate. However, in some embodiments of the invention, stress lines or stress fields can be blocked each time they encounter a warp prevention member that intersects them. When the warp prevention member includes a different material from the circuit board, the stress line or the stress field can be cut off more efficiently because it passes through the different material in the corner direction. In particular, stress lines or stress fields can be reduced or dissipated as they pass through unconnected continuous material interfaces. In this manner, the plurality of unconnected warp prevention members of the present invention can effectively block stress lines or stress fields and block them from concentrating at the corners of the substrate.

図６は、本発明の基本概念をさらに詳細に説明するために、本発明の一部実施形態を含む回路基板のコーナーの一例を示す分解図である。   FIG. 6 is an exploded view showing an example of a corner of a circuit board including some embodiments of the present invention in order to explain the basic concept of the present invention in more detail.

図６を参照すれば、本発明の反り防止パターンは、回路基板１００のコーナー領域に形成され、回路基板１００のコーナーを両分する軸に実質的に直交する方向に伸張しうる。反り防止パターンはまた、回路基板１００の中心領域からコーナーに伸張する軸に直交する方向に伸張しうる。回路基板１００上でかような、そして他の方向に伸張する反り防止パターンを有することによって、回路基板の内部領域からコーナーに伸張する応力線が効率的に遮断されうる。しかし、反り防止パターンは、応力線が回路基板１００の反りを減らすように効率的に遮断される限り、応力線に直交する必要はない。従って、応力線は、反り防止部材の長軸と鋭角または鈍角をなすことができる。   Referring to FIG. 6, the warp prevention pattern of the present invention is formed in a corner region of the circuit board 100 and may extend in a direction substantially perpendicular to an axis that divides the corner of the circuit board 100. The warp prevention pattern may also extend in a direction perpendicular to an axis extending from the central region of the circuit board 100 to the corner. By having such a warp prevention pattern extending on the circuit board 100 and extending in the other direction, the stress line extending from the internal region of the circuit board to the corner can be effectively blocked. However, the warp prevention pattern does not need to be orthogonal to the stress line as long as the stress line is effectively blocked to reduce the warp of the circuit board 100. Therefore, the stress line can make an acute angle or an obtuse angle with the major axis of the warpage preventing member.

図７は、本発明の一実施形態で、導電性パターン領域１０２で終わる反り防止パターンの反り防止部材（例えば、Ｌ２）を示す回路基板の平面図である。   FIG. 7 is a plan view of a circuit board showing a warp prevention member (for example, L2) of the warp prevention pattern ending in the conductive pattern region 102 in one embodiment of the present invention.

図７を参照すれば、反り防止パターンの反り防止部材Ｌ２の一つは、導電性パターン領域１０２と接触しうる。特に、反り防止部材Ｌ２の一端は、回路基板１００のエッジに接触するよりは、導電性パターン領域１０２に接触しうる。この実施形態で、反り防止部材Ｌ２は、図４を参照して前述した反り防止パターンＰの反り防止部材よりは、回路基板１００の面に対して異なる角度を有する。   Referring to FIG. 7, one of the warp prevention members L <b> 2 of the warp prevention pattern may be in contact with the conductive pattern region 102. In particular, one end of the warpage preventing member L2 can contact the conductive pattern region 102 rather than the edge of the circuit board 100. In this embodiment, the warpage prevention member L2 has a different angle with respect to the surface of the circuit board 100 than the warpage prevention member of the warpage prevention pattern P described above with reference to FIG.

図８は、本発明の他の実施形態で、回路基板の長いエッジ上で出合う他のコーナーからの反り防止パターンを示す回路基板の平面図である。   FIG. 8 is a plan view of a circuit board showing a warp prevention pattern from another corner that meets on a long edge of the circuit board according to another embodiment of the present invention.

図８を参照すれば、隣接したコーナーからの反り防止領域１０４（あるいは図示されていないが、反り防止パターンＰ１，Ｐ２）は、回路基板１００の長いエッジに沿って出合うことができる。交差点は、図８では、長いエッジのほぼ中心に図示されるが、交差点は、長いエッジに沿って他の点になることもある。図８に図示されているように、三角形反り防止領域１０４は、前述の図４及び図７のものに比べて長い斜辺（ｏｂｌｉｑｕｅ ｓｉｄｅ）を有する。反り防止部材Ｌ３は、反り防止領域１０４のさらに長い斜辺に実質的に平行するように伸張するか、またはさらに長い斜辺と交差できる。   Referring to FIG. 8, the warp prevention region 104 (or the warp prevention patterns P <b> 1 and P <b> 2, which are not shown) from adjacent corners can meet along a long edge of the circuit board 100. Although the intersection is illustrated in FIG. 8 at approximately the center of the long edge, the intersection may be another point along the long edge. As shown in FIG. 8, the triangular warpage prevention region 104 has a longer oblique side than those of FIGS. 4 and 7 described above. The warp prevention member L3 can extend so as to be substantially parallel to the longer oblique side of the warp prevention region 104, or can intersect the longer oblique side.

図９は、本発明のさらに他の実施形態で、回路基板の短いエッジ上で出合う他のコーナーからの反り防止領域１０４（あるいは、は図示されていないが、反り防止パターンＰ１，Ｐ２）を示す回路基板の平面図である。   FIG. 9 shows a warp prevention region 104 (or a warp prevention pattern P1, P2 not shown) from other corners that meet on a short edge of the circuit board according to still another embodiment of the present invention. It is a top view of a circuit board.

図９を参照すれば、隣接したコーナーから反り防止パターンＰ１，Ｐ２は、回路基板１００の短いエッジに沿って出合うことができる。２つの隣接した反り防止パターンＰ１，Ｐ２はまた、図示されていないが、回路基板１００の短いエッジに沿って一点（ｐｏｉｎｔ）で導電性パターン領域１０２と出合うことができる。交差点は、図９で短いエッジのほぼ中心に図示されるが、交差点は、短いエッジに沿って他の点になることもある。図９に図示されているように、三角形反り防止領域１０４は、前述の図４及び図７のものよりさらに長い斜辺を有することができる。反り防止部材Ｌ４は、反り防止領域１０４のさらに長い斜辺に実質的に平行するように伸張でき、選択的にさらに長い斜辺と交差できる。   Referring to FIG. 9, the warp prevention patterns P <b> 1 and P <b> 2 can meet along a short edge of the circuit board 100 from adjacent corners. Two adjacent warp prevention patterns P1 and P2 may also meet the conductive pattern region 102 at a point along a short edge of the circuit board 100, although not shown. Although the intersection is illustrated in FIG. 9 at approximately the center of the short edge, the intersection may be another point along the short edge. As shown in FIG. 9, the triangular warpage prevention region 104 may have a longer hypotenuse than that of FIGS. 4 and 7 described above. The warp prevention member L4 can extend so as to be substantially parallel to the longer oblique side of the warp prevention region 104, and can selectively cross the longer oblique side.

図１０は、本発明のさらに他の実施形態で、同じコーナーで他の反り防止パターンと異なる傾度を有する１つの反り防止パターンを示す回路基板１００の平面図である。   FIG. 10 is a plan view of a circuit board 100 showing one warp prevention pattern having a different slope from another warp prevention pattern at the same corner in yet another embodiment of the present invention.

図１０を参照すれば、１つの反り防止部材Ｌ２は、同じコーナー内の単一反り防止パターンＰ２内で、他の反り防止部材Ｌ１と異なる傾斜を有することができる。特に、反り防止部材Ｌ２は、反り防止部材Ｌ１に対して角度を有するように配されうる。すなわち、少なくとも１つの次数の反り防止部材は、少なくとも１つの他の次数の反り防止部材に対して異なる角度で配されうる。単一反り防止パターンＰ２内で反り防止部材を異なる角度で配することは、回路基板１００の長くて短い面からの応力を分散させることを手助けする。特に、多様な方向からコーナーに入り込む応力が互いに角度を有する反り防止部材Ｌ１，Ｌ２によって効率的に遮断されうる。   Referring to FIG. 10, one warp preventing member L2 may have a different slope from the other warp preventing members L1 within a single warp preventing pattern P2 in the same corner. In particular, the warp preventing member L2 may be disposed to have an angle with respect to the warp preventing member L1. That is, the at least one order warpage preventing member may be disposed at a different angle with respect to at least one other order warpage preventing member. Arranging the warp prevention members at different angles in the single warp prevention pattern P2 helps to distribute the stress from the long and short surface of the circuit board 100. In particular, the stress that enters the corner from various directions can be efficiently blocked by the warp preventing members L1 and L2 having an angle with each other.

図１１は、本発明の一実施形態で、反り防止パターンに侵入する導電性パターンを示す回路基板の平面図である。   FIG. 11 is a plan view of a circuit board showing a conductive pattern that enters the warp prevention pattern according to an embodiment of the present invention.

図１１を参照すれば、導電性パターン１１２は、反り防止パターンＰ内に侵入しうる。導電性パターン１１２は、一つまたはそれ以上の反り防止部材を反り防止サブ部材Ｌ７に分けることができる。単一反り防止部材は、２つの反り防止サブ部材に分けられる。かような配置は、導電性パターン１１２に対して回路基板１００の表面領域を維持する助けになり、これによって全体的にさらに小さな半導体チップパッケージを可能にする。すなわち、反り防止パターンＰ内に導電性パターン１１２に侵入させることにより、さらに優秀なデザインの融通性が発揮される。   Referring to FIG. 11, the conductive pattern 112 may enter the warp prevention pattern P. The conductive pattern 112 may divide one or more warp prevention members into a warp prevention sub member L7. The single warpage prevention member is divided into two warpage prevention sub members. Such an arrangement helps to maintain the surface area of the circuit board 100 relative to the conductive pattern 112, thereby allowing for a generally smaller semiconductor chip package. In other words, by allowing the conductive pattern 112 to enter the warp prevention pattern P, more versatile design flexibility is exhibited.

図１２は、本発明の他の実施形態で、反り防止パターンに侵入するソルダボールパッドを示す回路基板の平面図である。   FIG. 12 is a plan view of a circuit board showing a solder ball pad penetrating into a warp prevention pattern according to another embodiment of the present invention.

図１２を参照すれば、ソルダバンプ１４０のソルダボールパッド１４２は、反り防止部材内に侵入しうる。ソルダボールパッド１４２は、一つまたはそれ以上の反り防止部材を反り防止サブ部材Ｌ９に分割できる。単一反り防止部材Ｌは、２つの反り防止サブ部材に分けられる。   Referring to FIG. 12, the solder ball pad 142 of the solder bump 140 may enter the warp prevention member. The solder ball pad 142 can divide one or more warp prevention members into a warp prevention sub-member L9. The single warpage prevention member L is divided into two warpage prevention sub members.

図１３及び図１４は、本発明の一部実施形態で、曲がった反り防止部材を有する反り防止パターンを示す回路基板の平面図である。   13 and 14 are plan views of a circuit board showing a warp prevention pattern having a bent warp prevention member according to some embodiments of the present invention.

図１３及び図１４を参照すれば、反り防止部材Ｌ８，Ｌ９は、曲がった（あるいは、折れた）形を有することができる。曲がった形状の反り防止部材Ｌ８，Ｌ９の折れた点は、導電性パターン領域１０２（Ｌ８）、または図１３に図示されているように、回路基板１００の中心部を指したり、または図１４に図示されているように、回路基板１００の中心部（Ｌ９）を指すことができる。   Referring to FIGS. 13 and 14, the warp preventing members L8 and L9 may have a bent (or broken) shape. The bent point of the warped prevention members L8 and L9 having a bent shape indicates the conductive pattern region 102 (L8), or the center of the circuit board 100 as shown in FIG. As illustrated, the center (L9) of the circuit board 100 can be indicated.

図１５及び図１６は、本発明の一部実施形態で、曲線形状の反り防止部材を有する反り防止パターンＰを示す回路基板の平面図である。   15 and 16 are plan views of a circuit board showing a warp prevention pattern P having a curved warp prevention member according to some embodiments of the present invention.

図１５及び図１６を参照すれば、反り防止部材は、曲線形（または弧形）を有することができる。曲線形状の反り防止部材の凹部分は、図１５に図示されているように、回路基板１００のコーナーを指し示したり、または図１６に図示されているように、回路基板１００の中心部を指し示すことができる。曲線形状の反り防止部材Ｃ１，Ｃ２は、多くの異なった方向からコーナーに接近する応力線を効果的に分散させたり遮断させることができる。   Referring to FIGS. 15 and 16, the warp prevention member may have a curved shape (or an arc shape). The concave portion of the curved warpage preventing member points to the corner of the circuit board 100 as shown in FIG. 15, or points to the center of the circuit board 100 as shown in FIG. Can do. The curved warp preventing members C1 and C2 can effectively disperse or block stress lines approaching the corner from many different directions.

図１７は、本発明の一実施形態で、回路基板１００の長いエッジに沿って補助パターンＡ１によって連結される他のコーナーからの反り防止パターンＰを示す回路基板１００の平面図である。   FIG. 17 is a plan view of the circuit board 100 showing the warp prevention pattern P from another corner connected by the auxiliary pattern A1 along the long edge of the circuit board 100 according to an embodiment of the present invention.

図１７を参照すれば、隣接した反り防止パターンＰは、回路基板１００の長いエッジに沿って補助パターンＡ１によって連結されうる。回路基板１００の長いエッジに沿って補助パターンＡ１は順次に配列され、図４を参照して前述した第１及び第２パターンＰ１，Ｐ２と同様に、反り防止部材ＣＬ３，ＣＬ４を備えることができる。この場合、第１パターンＰ１及び第２パターンＰ２の反り防止部材Ｌ０，Ｌ１は、当該次数が互いに連結されるように、補助パターンＡ１の反り防止部材ＣＬ３に連結されうる。かような配列は、半導体チップ１２０が長方形状であり、回路基板１００の長いエッジに沿って長い場合に、特に有用である。   Referring to FIG. 17, the adjacent warp prevention patterns P may be connected by the auxiliary pattern A <b> 1 along the long edge of the circuit board 100. The auxiliary patterns A1 are sequentially arranged along the long edges of the circuit board 100, and can include the warp preventing members CL3 and CL4, similar to the first and second patterns P1 and P2 described above with reference to FIG. . In this case, the warp prevention members L0 and L1 of the first pattern P1 and the second pattern P2 can be connected to the warp prevention member CL3 of the auxiliary pattern A1 so that the orders are connected to each other. Such an arrangement is particularly useful when the semiconductor chip 120 is rectangular and long along the long edge of the circuit board 100.

図１８は、本発明の他の実施形態で、回路基板１００の短いエッジに沿って補助パターンＡ１によって連結される他のコーナーからの反り防止パターンＰを示す回路基板１００の平面図である。   FIG. 18 is a plan view of the circuit board 100 showing the warp prevention pattern P from another corner connected by the auxiliary pattern A1 along the short edge of the circuit board 100 according to another embodiment of the present invention.

図１８を参照すれば、隣接した反り防止パターンＰ１，Ｐ２は、回路基板１００の短いエッジに沿って補助パターンＡ１によって連結されうる。回路基板１００の短いエッジに沿って補助パターンＡ１は順次に配列され、図４を参照して前述した第１及び第２パターンＰ１，Ｐ２と同様に、反り防止部材ＣＬ３，ＣＬ４を備えることができる。この場合、第１パターンＰ１及び第２パターンＰ２の反り防止部材Ｌ０，Ｌ１は、当該次数が互いに連結されるように、補助パターンＡ１の反り防止部材ＣＬ３に連結されうる。かような配列は、半導体チップ１２０が長方形状であり、回路基板１００の短いエッジに沿って長い場合に、特に有用である。   Referring to FIG. 18, the adjacent warp prevention patterns P <b> 1 and P <b> 2 may be connected by the auxiliary pattern A <b> 1 along the short edge of the circuit board 100. The auxiliary patterns A1 are sequentially arranged along the short edges of the circuit board 100, and the warp preventing members CL3 and CL4 can be provided similarly to the first and second patterns P1 and P2 described above with reference to FIG. . In this case, the warp prevention members L0 and L1 of the first pattern P1 and the second pattern P2 can be connected to the warp prevention member CL3 of the auxiliary pattern A1 so that the orders are connected to each other. Such an arrangement is particularly useful when the semiconductor chip 120 is rectangular and long along a short edge of the circuit board 100.

図１９は、本発明のさらに他の実施形態で、同一次数が互いに連結されている反り防止部材を示す回路基板１００の平面図である。   FIG. 19 is a plan view of a circuit board 100 showing a warpage preventing member having the same order connected to each other in still another embodiment of the present invention.

図１９を参照すれば、あらゆる反り防止パターンは、補助パターンＡ１によって互いに連結されうる。例えば、特定次数の反り防止部材は、いずれも互いに連結されうる。かような配列は、ＬＣＤ駆動ＩＣ（ＬＤＩ）に特に有用であるが、なぜならば、半導体チップ１２０の大きさが小さく、その長い面から伸張する数多くの配線パターンがあるためである。   Referring to FIG. 19, all the warp prevention patterns may be connected to each other by the auxiliary pattern A1. For example, the specific-order warpage preventing members may be connected to each other. Such an arrangement is particularly useful for LCD driver ICs (LDI) because the size of the semiconductor chip 120 is small and there are numerous wiring patterns that extend from its long sides.

図２０は、本発明の一実施形態で、２つのコーナー反り防止パターン間に挿入された他の反り防止パターンを示す回路基板の平面図である。   FIG. 20 is a plan view of a circuit board showing another warp prevention pattern inserted between two corner warp prevention patterns according to an embodiment of the present invention.

図２０を参照すれば、付加的な（補助的な）反り防止パターンＡ２がコーナー間の交差応力を減らすために、２つのコーナー反り防止パターン間に挿入されうる。付加的な反り防止パターンＡ２は、コーナー反り防止パターンＰ１，Ｐ２の反り防止部材Ｌ０，Ｌ１に対して角をなす一つまたはそれ以上の付加反り防止部材ＣＬ５を備えることができる。かような配列は、回路基板１００のエッジに沿って、すなわち付加的な反り防止パターンＡ２に直交して伝播する応力を遮断するのに特に有用である。付加的な反り防止パターンＡ２は、反り防止パターンＰに対して前述のさまざまな形状、例えば弧、直線、折線、蛇行する形状の線などを有することができる。付加的な反り防止パターンＡ２の反り防止部材ＣＬ５はまた、多様な方向に伝播する応力を遮断するために、回路基板１００のエッジに沿って多様な方向に配されうる。   Referring to FIG. 20, an additional (auxiliary) warp prevention pattern A2 may be inserted between two corner warp prevention patterns in order to reduce cross stress between corners. The additional warp prevention pattern A2 may include one or more additional warp prevention members CL5 that form an angle with respect to the warp prevention members L0 and L1 of the corner warp prevention patterns P1 and P2. Such an arrangement is particularly useful for blocking stresses that propagate along the edges of the circuit board 100, i.e., orthogonal to the additional warp prevention pattern A2. The additional warp prevention pattern A2 can have the various shapes described above with respect to the warp prevention pattern P, such as arcs, straight lines, broken lines, meandering lines, and the like. The warp prevention member CL5 of the additional warp prevention pattern A2 may also be disposed in various directions along the edge of the circuit board 100 in order to block stress propagating in various directions.

図２１は、本発明の一部実施形態で、ダミー領域を示す回路基板の平面図である。   FIG. 21 is a plan view of a circuit board showing a dummy region according to some embodiments of the present invention.

図２１を参照すれば、ダミーパターン１６０は、導電性パターン１０２内に配されうる。ダミーパターン１６０は、回路基板１００のコーナーで応力集中を減らすか、または最小化するために、反り防止パターンＰと調和するように配されうる。ダミーパターン１６０は、例えばメッシュ、板、またはアイランドタイプパターンのいかなるものにもなりうる。前述の従来の技術では、ダミーパターンは、反り防止パターンなしに形成され、それによって前述の反り問題を悪化させた。しかし、ダミーパターン１６０が本発明の反り防止パターンＰと共に形成されれば、ダミーパターン１６０は、反り問題を減らす一助となりうる。   Referring to FIG. 21, the dummy pattern 160 may be disposed in the conductive pattern 102. The dummy pattern 160 may be arranged in harmony with the warp prevention pattern P in order to reduce or minimize stress concentration at the corners of the circuit board 100. The dummy pattern 160 can be any mesh, plate, or island type pattern, for example. In the above-described conventional technique, the dummy pattern is formed without the warp prevention pattern, thereby aggravating the warp problem. However, if the dummy pattern 160 is formed together with the warp prevention pattern P of the present invention, the dummy pattern 160 can help reduce the warp problem.

図２２Ａないし図２２Ｃは、回路基板の多様な形態を示す。   22A to 22C show various forms of the circuit board.

図２２Ａないし図２２Ｃを参照すれば、回路基板１００は、少なくとも３つのコーナーまたは頂点を有する多様な形態の多角形、例えば図２２Ａで三角形、図２２Ｂで五角形、図２２Ｃで多角形に形成されうる。すなわち、反り防止パターンＰの利用は、回路基板の形と独立的である。反り防止パターンＰは、多様な形状の回路基板のあらゆるコーナーに形成され、またコーナーの一部にのみ形成されることも可能である。さらに、三角形及び五角形の回路基板の反り防止パターンＰは、長方形回路基板１００に対して前述の多様な実施形態の特徴を含むことができる。   Referring to FIGS. 22A to 22C, the circuit board 100 may be formed in various forms of polygons having at least three corners or vertices, for example, a triangle in FIG. 22A, a pentagon in FIG. 22B, and a polygon in FIG. 22C. . That is, the use of the warp prevention pattern P is independent of the shape of the circuit board. The warp prevention pattern P can be formed at every corner of a circuit board having various shapes, or can be formed only at a part of the corner. Further, the warp prevention pattern P of the triangular and pentagonal circuit board may include the features of the various embodiments described above with respect to the rectangular circuit board 100.

図２３は、ソルダリフロー工程のような熱処理工程の間でのチップパッケージの反りを示すグラフである。   FIG. 23 is a graph showing warpage of the chip package during a heat treatment process such as a solder reflow process.

図２３を参照すれば、チップパッケージ内に反り防止パターンＰを介在させるのは、熱処理工程の間、チップパッケージによって受けることとなる回路基板のコーナーでの応力集中を減少させ、その結果として反りを減少させる。図２３に図示されているように、リフロー工程の間に高温範囲で、従来のチップパッケージは、パッケージのコーナーでの反りを招く５０μｍ以上の反りを有する。しかし、高温範囲で、本発明の一部実施形態によって、反り防止部材を有するチップパッケージの反りは、５０μｍ以下に制限された。従って、コーナー部分でのチップパッケージの反りは、実質的に減少している。チップパッケージの反りを減少させることによって、チップパッケージの信頼性が向上し、断線（ｏｐｅｎ ｃｏｎｎｅｃｔｉｏｎ）の可能性が低下しうる。   Referring to FIG. 23, the presence of the warp prevention pattern P in the chip package reduces the stress concentration at the corner of the circuit board that is received by the chip package during the heat treatment process, resulting in warping. Decrease. As shown in FIG. 23, in the high temperature range during the reflow process, the conventional chip package has a warp of 50 μm or more that causes a warp at the corner of the package. However, in a high temperature range, the warpage of the chip package having the warpage preventing member is limited to 50 μm or less by some embodiments of the present invention. Accordingly, the warpage of the chip package at the corner is substantially reduced. By reducing the warpage of the chip package, the reliability of the chip package can be improved and the possibility of open connection can be reduced.

再び図４及び図１９を参照すれば、半導体チップパッケージは、四角形の回路基板１００を備えることができ、四角形の回路基板１００は、２つの長いエッジと２つの短いエッジとを有することができる。半導体チップパッケージはまた、回路基板１００上に配された導電性パターン領域１０２及び反り防止パターンＰを備えることができる。反り防止パターンＰは、回路基板１００の第１、第２、第３及び第４コーナーにそれぞれ配された第１パターン、第２パターン、第３パターン、及び第４パターンを備えることができる。第１パターンの全体的な方位は、第２パターンの全体的な方位と異なり、第１コーナー及び第２コーナーはそれぞれ隣接しうる。第１コーナー及び第３コーナーは互いに反対側にあり、第１パターン及び第３パターンは、実質的に互いに同じ方向に配されうる。第１パターン、第２パターン、第３パターン及び第４パターンは、それぞれ複数の反り防止部材を備えることができる。図１９に図示されているように、第１パターンは、第２パターンに第１補助パターンによって連結され、第２パターンは、第２補助パターンによって第３パターンに連結され、第３パターンは、第３補助パターンによって第４パターンに連結され、第４パターンは、第４補助パターンによって第１パターンに連結されうる。   4 and 19, the semiconductor chip package may include a square circuit board 100, and the square circuit board 100 may have two long edges and two short edges. The semiconductor chip package may also include a conductive pattern region 102 and a warp prevention pattern P disposed on the circuit board 100. The warp prevention pattern P may include a first pattern, a second pattern, a third pattern, and a fourth pattern disposed at the first, second, third, and fourth corners of the circuit board 100, respectively. The overall orientation of the first pattern is different from the overall orientation of the second pattern, and the first corner and the second corner may be adjacent to each other. The first corner and the third corner may be opposite to each other, and the first pattern and the third pattern may be disposed in substantially the same direction. Each of the first pattern, the second pattern, the third pattern, and the fourth pattern may include a plurality of warpage preventing members. As shown in FIG. 19, the first pattern is connected to the second pattern by the first auxiliary pattern, the second pattern is connected to the third pattern by the second auxiliary pattern, and the third pattern is The fourth pattern may be connected to the fourth pattern by the three auxiliary patterns, and the fourth pattern may be connected to the first pattern by the fourth auxiliary pattern.

以下では、回路基板の形成方法について簡略に説明する。ここで、本発明の説明の便宜上、公知の工程は省略される。   Below, the formation method of a circuit board is demonstrated easily. Here, for the convenience of explanation of the present invention, known steps are omitted.

一実施形態によれば、回路基板、例えば図４に図示されているように、反り防止パターンＰを有する回路基板の製造方法は、電気的に絶縁性の基板１００の準備段階、基板１００の導電性パターン領域１０２内に導電性パターン１１２を形成する段階、基板１００の第１コーナーに第１反り防止パターンを形成する段階、そして基板１００の第２コーナーに第２反り防止パターンを形成する段階を含むことができる。第１及び第２コーナーは互いに隣接しうる。第１反り防止パターン及び第２反り防止パターンは、基板の内部領域から基板１００の第１及び第２領域に応力場が向かうことを防止するように方向付けされうる。第１反り防止パターンの全体的な方位は、第２反り防止パターンの全体的な方位と基板に対して異なりうる。   According to one embodiment, a method for manufacturing a circuit board, for example, a circuit board having a warp prevention pattern P as shown in FIG. Forming a conductive pattern 112 in the conductive pattern region 102, forming a first warp prevention pattern at the first corner of the substrate 100, and forming a second warp prevention pattern at the second corner of the substrate 100. Can be included. The first and second corners may be adjacent to each other. The first warp prevention pattern and the second warp prevention pattern may be oriented to prevent the stress field from being directed from the inner region of the substrate to the first and second regions of the substrate 100. The overall orientation of the first warp prevention pattern may be different from the overall orientation of the second warp prevention pattern with respect to the substrate.

図２４は、付加工程を利用して反り防止パターンを形成する方法を示す。図２５は、エッチング工程を利用して反り防止パターンを形成する方法を示す。   FIG. 24 shows a method of forming a warp prevention pattern using an additional process. FIG. 25 shows a method of forming a warp prevention pattern using an etching process.

導電性物質、例えば銅から反り防止パターンＰを形成するのは、付加タイプ（ａｄｄｉｔｉｖｅ ｔｙｐｅ）工程またはエッチングタイプ（ｅｔｃｈｉｎｇ ｔｙｐｅ）工程によって達成される。図２４に図示されているように、付加工程で、ドライフィルムパターン１７０、例えばフォトレジストパターンが、例えば銅ホイル層１７４のような導電性物質ホイル層を有するコア基板１７２上にまず形成される。コア基板１７２は、誘電物質、例えばガラスマットで強化されたポリマー（例えば、エポキシ、ポリイミド、テフロン（登録商標）またはポリエステル）、またはガラスファイバで強化されたポリマーで構成されたラミネート（ｌａｍｉｎａｔｅ）を含むことができる。コア基板１７２のヤング率（Ｙｏｕｎｇ’ｓ ｍｏｄｕｌｕｓ）は、約２３，１００ないし約２３，３００ＭＰａの範囲でありうる。また、導電性物質に対するヤング率は、コア基板のそれより大きいことが可能であり、例えば銅の場合に１２０，０００ＭＰａでありうる。次に、例えば銅メッキが銅ホイル層１７４上に銅パターンを設けるために利用されうる。ドライフィルムパターン１７０によって覆われた銅ホイル層１７４領域は、その上に銅がメッキされない。最後に、ドライフィルムパターン１７０及びドライフィルムパターン１７０によって覆われた銅ホイル層１７４の一部分が除去され、要求される反り防止パターンＰが残る。   Forming the warp prevention pattern P from a conductive material, for example, copper, is accomplished by an additive type process or an etching type process. As shown in FIG. 24, in an additional process, a dry film pattern 170, eg, a photoresist pattern, is first formed on a core substrate 172 having a conductive material foil layer, such as a copper foil layer 174, for example. The core substrate 172 includes a laminate composed of a dielectric material, such as a polymer reinforced with glass mat (eg, epoxy, polyimide, Teflon or polyester), or a polymer reinforced with glass fiber. be able to. The Young's modulus of the core substrate 172 may range from about 23,100 to about 23,300 MPa. Also, the Young's modulus for the conductive material can be greater than that of the core substrate, for example 120,000 MPa in the case of copper. Next, for example, copper plating can be utilized to provide a copper pattern on the copper foil layer 174. The copper foil layer 174 area covered by the dry film pattern 170 is not plated with copper. Finally, the dry film pattern 170 and a part of the copper foil layer 174 covered with the dry film pattern 170 are removed, and the required warp prevention pattern P remains.

図２５に図示されているエッチング工程で、適当な導電性物質、例えば銅が導電性物質ホイル層、例えば銅ホイル層１７４を有するコア基板１７２上にまずメッキされる。   In the etching process illustrated in FIG. 25, a suitable conductive material, such as copper, is first plated onto a core substrate 172 having a conductive material foil layer, such as a copper foil layer 174.

次に、ドライフィルムパターン１７０、例えばフォトレジストパターンがメッキされた銅層１７４’上に形成される。次に、メッキされた銅層１７４’がエッチングされ、ドライフィルムパターン１７０によって露出された層１７４’の一部分が除去される。最後に、ドライフィルムパターン１７０がメッキされた銅層１７４’取り除かれ、要求される反り防止パターンＰが残る。   Next, a dry film pattern 170, such as a photoresist pattern, is formed on the plated copper layer 174 '. Next, the plated copper layer 174 ′ is etched to remove a portion of the layer 174 ′ exposed by the dry film pattern 170. Finally, the copper layer 174 'plated with the dry film pattern 170 is removed, leaving the required warp prevention pattern P.

図２６ａないし図２６ｃは、本発明の一部実施形態によって、コア基板１７２上にソルダレジスト（図４に図示せず）を形成する方法を示す。   26a to 26c illustrate a method of forming a solder resist (not shown in FIG. 4) on the core substrate 172 according to some embodiments of the present invention.

いったん、反り防止パターンＰがコア基板１７２上に形成されれば、ソルダレジスト層１８０が図２６ａに図示されているように、反り防止パターンＰ及びコア基板１７２の少なくとも一部分を覆うように形成される。ソルダレジスト層１８０は、図２６ｂに図示されているように、反り防止パターンＰ上には形成されえない。すなわち、ソルダレジスト１８０は、反り防止パターンＰの少なくとも一部分を露出させる。   Once the warp prevention pattern P is formed on the core substrate 172, the solder resist layer 180 is formed to cover at least a part of the warp prevention pattern P and the core substrate 172 as shown in FIG. 26a. . The solder resist layer 180 cannot be formed on the warp prevention pattern P as shown in FIG. 26b. That is, the solder resist 180 exposes at least a part of the warp prevention pattern P.

反り防止パターンＰを形成するための前述の工程は、基板１００上に導電性パターンを形成するための工程と実質的に同時に行われうる。さらに、反り防止パターンＰは、銅以外の物質から形成されうる。例えば、反り防止パターンＰは、図２６ｃに図示されているように、ソルダレジスト層１８０を形成し、これをパターニングして形成することもできる。   The above-described process for forming the warp prevention pattern P can be performed substantially simultaneously with the process for forming the conductive pattern on the substrate 100. Further, the warp prevention pattern P can be formed of a material other than copper. For example, the warp prevention pattern P may be formed by forming a solder resist layer 180 and patterning it, as shown in FIG. 26c.

また、基板１００が一層以上を備える場合、反り防止パターンＰを形成するための前述の工程は、一層以上に反復されうる。例えば、反り防止パターンＰの一部分は、第１層上の基板１００の第１コーナーに形成され、反り防止パターンＰの他の部分は、第２層上の基板１００の第２コーナーに形成されうる。次に層は、基板１００に連結され、基板１００は、一つ以上の表面または一つ以上のコーナーに反り防止パターンＰを有することができる。   When the substrate 100 includes one or more layers, the above-described process for forming the warp prevention pattern P can be repeated one or more layers. For example, a part of the warp prevention pattern P may be formed at the first corner of the substrate 100 on the first layer, and the other part of the warp prevention pattern P may be formed at the second corner of the substrate 100 on the second layer. . Next, the layer is connected to the substrate 100, and the substrate 100 may have a warp prevention pattern P on one or more surfaces or one or more corners.

本発明の他の実施形態で、具体的に図示されていないが、例えば図４に図示されているような反り防止パターンＰを有する回路基板の製造方法は、四角形の電気的絶縁性基板１００を準備する段階、基板１００の導電性パターン領域１０２内に導電性パターンを形成する段階、基板１００上に導電性パターン領域１０２及び反り防止領域１０４が重畳されないように反り防止領域１０４を形成する段階、そして反り防止領域１０４の第１、第２、第３及び第４コーナー領域それぞれの上に、第１、第２、第３、及び第４反り防止パターンを形成する段階を含むことができる。反り防止領域１０４は、基板１００の４つのコーナーを備えることができる。第１反り防止パターン及び第２反り防止パターンは、基板１００の内部領域から基板１００の第１及び第２コーナー領域に応力場が向かうことを防止するために互いに異なるように方向付けされうる。   In another embodiment of the present invention, although not specifically illustrated, for example, a method of manufacturing a circuit board having a warp prevention pattern P as illustrated in FIG. A step of preparing, a step of forming a conductive pattern in the conductive pattern region 102 of the substrate 100, a step of forming the warp prevention region 104 so that the conductive pattern region 102 and the warp prevention region 104 are not superimposed on the substrate 100, A step of forming first, second, third, and fourth warp prevention patterns on the first, second, third, and fourth corner regions of the warp prevention region 104 may be included. The warpage prevention region 104 can include four corners of the substrate 100. The first warp prevention pattern and the second warp prevention pattern may be oriented differently to prevent the stress field from being directed from the inner region of the substrate 100 to the first and second corner regions of the substrate 100.

他の実施形態で、第１反り防止パターンを形成する段階は、第１コーナー領域上に複数の反り防止部材を形成する段階を含み、第２反り防止パターンを形成する段階は、第２コーナー領域上に複数の反り防止部材を形成する段階を含むことができる。この場合に、第１コーナー領域上の反り防止部材は、第２コーナー領域上の反り防止部材に対して角度をなすように配されうる。   In another embodiment, forming the first warp prevention pattern includes forming a plurality of warp prevention members on the first corner region, and forming the second warp prevention pattern includes the second corner region. The method may include forming a plurality of warp prevention members on the top. In this case, the warp preventing member on the first corner region may be disposed at an angle with respect to the warp preventing member on the second corner region.

反り防止部材は、導電性パターンと同じ物質から形成されうる。選択的に、反り防止部材は、導電性パターンと異なる物質から形成されることも可能である。この場合に、反り防止部材は、ソルダレジスト物質から形成されうる。   The warpage preventing member may be formed of the same material as the conductive pattern. Alternatively, the warpage preventing member may be formed of a material different from the conductive pattern. In this case, the warpage preventing member may be formed of a solder resist material.

前述の回路基板の形成方法の全てがここに提供されたわけではないが、当該技術分野の当業者ならば、図４及び図２４ないし図２６ｃ及び他の公知のアセンブリ技術を参照し、説明された方法を利用して本出願の回路基板の形成方法を理解することができるであろう。   Not all of the foregoing circuit board formation methods have been provided here, but those skilled in the art will be described with reference to FIGS. 4 and 24 to 26c and other known assembly techniques. The method may be used to understand how to form a circuit board of the present application.

この明細書全体にわたって、「一実施形態」または「実施形態」は、その実施形態と関連して説明された特定の特色、構造、または特徴が本発明の少なくとも１つの実施形態内に含まれていることを意味する。従って、この明細書の全般にわたって、文句「一実施形態で」または「実施形態で」は、必ずしも同じ実施形態を指し示すものではない。さらに、特定の特色、構造または特徴は、一つまたはそれ以上の実施形態で適切な方法で組み合わされうる。   Throughout this specification, “one embodiment” or “an embodiment” includes within the at least one embodiment of the invention the particular feature, structure, or characteristic described in connection with that embodiment. Means that Thus, throughout this specification, the phrase “in one embodiment” or “in an embodiment” does not necessarily refer to the same embodiment. Furthermore, the particular features, structures, or characteristics may be combined in any suitable manner in one or more embodiments.

多様な動作が本発明を理解するのに最も助けになる形態で、複数の分離された段階で説明されうる。しかし、段階が説明された順序は、その段階がその順序に依存したり、またはその段階が行われる順序がその段階が示される順序によるということを意味するものではない。   Various operations may be described in multiple separated stages in a form that is most helpful to understanding the present invention. However, the order in which the steps are described does not mean that the steps are dependent on the order, or that the order in which the steps are performed depends on the order in which the steps are presented.

以上の説明は、単に本発明を広い範囲で説明するためのものであり、本発明を制限するものと解釈されるものではない。本発明の一部例示的な実施形態が説明されたが、当該技術分野の当業者ならば、本発明の新しい教示及び長所内で多くの変形が加えれうるということを理解できる。これにより、あらゆるかような変形が特許請求の範囲に定められた本発明の範囲内に含まれるのである。従って、以上の説明は、本発明の例示の目的に提供され、本発明は、前述の特定実施形態に限定されず、本発明の技術的思想内で、当該分野の当業者によって、前記実施形態を組み合わせて実施するなど、さまざまな多くの修正及び変更が可能であるということは明白である。本発明は、請求項及びその等価物によって定められる。   The above description is merely for explaining the present invention in a wide range and is not to be construed as limiting the present invention. Although some exemplary embodiments of the present invention have been described, those skilled in the art will appreciate that many variations may be made within the new teachings and advantages of the present invention. Accordingly, all such modifications are included within the scope of the invention as defined in the claims. Therefore, the above description is provided for the purpose of illustrating the present invention, and the present invention is not limited to the specific embodiments described above, and the above-described embodiments are within the technical idea of the present invention by those skilled in the art. Obviously, many different modifications and changes are possible, such as being implemented in combination. The invention is defined by the claims and their equivalents.

本発明の反り防止のための回路基板及びその製造方法は、例えば、電子素子関連の技術分野に効果的に適用可能である。   The circuit board and its manufacturing method for preventing warpage of the present invention can be effectively applied to, for example, a technical field related to electronic devices.

半導体チップを備える一般的な半導体チップパッケージを示す平面図である。It is a top view which shows the general semiconductor chip package provided with a semiconductor chip. 図１に図示されている半導体チップパッケージを備える一般的な電子素子を示す断面図である。FIG. 2 is a cross-sectional view illustrating a general electronic device including the semiconductor chip package illustrated in FIG. 1. 回路基板の応力の等高線を示すグラフである。It is a graph which shows the contour line of the stress of a circuit board. 回路基板の応力の等高線を示すグラフである。It is a graph which shows the contour line of the stress of a circuit board. 本発明の一実施形態による半導体チップパッケージを示す平面図である。It is a top view which shows the semiconductor chip package by one Embodiment of this invention. 応力線を示すための回路基板の概略図である。It is the schematic of the circuit board for showing a stress line. 本発明の一部実施形態で、回路基板のコーナーを示す分解図である。It is an exploded view showing a corner of a circuit board in some embodiments of the present invention. 本発明の一実施形態で、導電性パターン領域で終わる反り防止パターンを示す回路基板の平面図である。1 is a plan view of a circuit board showing a warp prevention pattern ending in a conductive pattern region in an embodiment of the present invention. FIG. 本発明の他の実施形態で、回路基板の長いエッジ上で出合う他のコーナーからの反り防止パターンを示す回路基板の平面図である。FIG. 6 is a plan view of a circuit board showing a warp prevention pattern from another corner that meets on a long edge of the circuit board in another embodiment of the present invention. 本発明のさらに他の実施形態で、回路基板の短いエッジ上で出合う他のコーナーからの反り防止パターンを示す回路基板の平面図である。FIG. 6 is a plan view of a circuit board showing a warp prevention pattern from another corner that meets on a short edge of the circuit board in still another embodiment of the present invention. 本発明のさらに他の実施形態で、他の反り防止パターンと異なる傾度を有する１つの反り防止パターンを示す回路基板の平面図である。FIG. 10 is a plan view of a circuit board showing one warp prevention pattern having a different inclination from other warp prevention patterns in still another embodiment of the present invention. 本発明の一実施形態で、反り防止パターンに浸透する導電性パターンを示す回路基板の平面図である。1 is a plan view of a circuit board showing a conductive pattern penetrating into a warp prevention pattern according to an embodiment of the present invention. 本発明の一実施形態で、反り防止パターンに浸透するソルダボールパッドを示す回路基板の平面図である。1 is a plan view of a circuit board showing a solder ball pad penetrating into a warp prevention pattern according to an embodiment of the present invention. 本発明の一部実施形態で、反り防止部材を有する反り防止パターンを示す回路基板の平面図である。In some embodiments of the present invention, it is a top view of a circuit board showing a warp prevention pattern having a warp prevention member. 本発明の一部実施形態で、反り防止部材を有する反り防止パターンを示す回路基板の平面図である。FIG. 6 is a plan view of a circuit board showing a warp prevention pattern having a warp prevention member in some embodiments of the present invention. 本発明の一部実施形態で、曲線形状の反り防止部材を有する反り防止パターンを示す回路基板の平面図である。FIG. 6 is a plan view of a circuit board showing a warp prevention pattern having a curved warp prevention member according to some embodiments of the present invention. 本発明の一部実施形態で、曲線形状の反り防止部材を有する反り防止パターンを示す回路基板の平面図である。FIG. 6 is a plan view of a circuit board showing a warp prevention pattern having a curved warp prevention member according to some embodiments of the present invention. 本発明の一実施形態で、回路基板の長いエッジに沿って補助パターンによって連結される他のコーナーからの反り防止パターンを示す回路基板の平面図である。FIG. 6 is a plan view of a circuit board showing a warp prevention pattern from another corner connected by an auxiliary pattern along a long edge of the circuit board in an embodiment of the present invention. 本発明の一実施形態で、回路基板の短いエッジに沿って補助パターンによって連結される他のコーナーからの反り防止パターンを示す回路基板の平面図である。FIG. 3 is a plan view of a circuit board showing a warp prevention pattern from another corner connected by an auxiliary pattern along a short edge of the circuit board in an embodiment of the present invention. 本発明の一実施形態で、その同一次数が互いに連結されている反り防止部材を示す回路基板の平面図である。1 is a plan view of a circuit board showing a warpage preventing member having the same order connected to each other in an embodiment of the present invention. 本発明の一実施形態で、２つのコーナー反り防止パターン間に挿入されたに他の反り防止パターンを示す回路基板の平面図である。FIG. 6 is a plan view of a circuit board showing another warp prevention pattern inserted between two corner warp prevention patterns according to an embodiment of the present invention. 本発明の一部実施形態で、ダミー領域を示す回路基板の平面図である。FIG. 6 is a plan view of a circuit board showing a dummy region in some embodiments of the present invention. 本発明の一部実施形態で回路基板の多様な形態を示す平面図である。It is a top view which shows the various forms of a circuit board in some embodiment of this invention. 本発明の一部実施形態で回路基板の多様な形態を示す平面図である。It is a top view which shows the various forms of a circuit board in some embodiment of this invention. 本発明の一部実施形態で回路基板の多様な形態を示す平面図である。It is a top view which shows the various forms of a circuit board in some embodiment of this invention. 熱処理工程の間、チップパッケージの反りを示すグラフである。5 is a graph showing warpage of a chip package during a heat treatment process. 付加工程を利用して反り防止パターンを形成する方法を示す図面である。3 is a diagram illustrating a method for forming a warp prevention pattern using an additional process. エッチング工程を利用して反り防止パターンを形成する方法を示す図面である。3 is a diagram illustrating a method of forming a warp prevention pattern using an etching process. 本発明の一部実施形態によって、コア基板上にソルダレジストを形成する方法を示す図面である。5 is a diagram illustrating a method of forming a solder resist on a core substrate according to some embodiments of the present invention. 本発明の一部実施形態によって、コア基板上にソルダレジストを形成する方法を示す図面である。5 is a diagram illustrating a method of forming a solder resist on a core substrate according to some embodiments of the present invention. 本発明の一部実施形態によって、コア基板上にソルダレジストを形成する方法を示す図面である。5 is a diagram illustrating a method of forming a solder resist on a core substrate according to some embodiments of the present invention.

符号の説明Explanation of symbols

１０，１００ 回路基板
１２，１６０ ダミーパターン
１４，１０６ ボンドフィンガ
１６ ワイヤ
１８ チップパッド
２０，１２０ 半導体チップ
２２，１１２ 導電性パターン
３０，１４０ ソルダバンプ
４０ 回路ボード
４２ ボールランド
５０ ＥＭＣ
１０２ 導電性パターン領域
１０４ 反り防止領域
１０８ 導電性ワイヤ
１１０ ボンドパッド
１４２ ソルダパッド
１７０ ドライフィルムパターン
１７２ コア基板
１７４ 銅ホイル層
１７４’ メッキされた銅層
１８０ ソルダレジスト層
Ｌ 反り防止部材
Ｐ 反り防止パターン
Ｓ 応力 DESCRIPTION OF SYMBOLS 10,100 Circuit board 12,160 Dummy pattern 14,106 Bond finger 16 Wire 18 Chip pad 20,120 Semiconductor chip 22,112 Conductive pattern 30,140 Solder bump 40 Circuit board 42 Ball land 50 EMC
DESCRIPTION OF SYMBOLS 102 Conductive pattern area 104 Warpage prevention area 108 Conductive wire 110 Bond pad 142 Solder pad 170 Dry film pattern 172 Core substrate 174 Copper foil layer 174 'Plated copper layer 180 Solder resist layer L Warpage prevention member P Warpage prevention pattern S Stress

Claims (50)

基板と、
前記基板上に配された反り防止パターンとを備え、前記反り防止パターンは、前記基板の第１コーナーに第１パターン及び前記基板の第２コーナーに第２パターンを備え、前記第１コーナー及び前記第２コーナーは互いに隣接し、
前記第１パターンの全体的な方位は、前記基板に対する前記第２パターンの全体的な方位と異なることを特徴とする回路基板。 A substrate,
A warp prevention pattern disposed on the substrate, wherein the warp prevention pattern includes a first pattern at a first corner of the substrate and a second pattern at a second corner of the substrate, the first corner and the The second corners are adjacent to each other
An overall orientation of the first pattern is different from an overall orientation of the second pattern with respect to the substrate. 前記第１パターン及び前記第２パターンは、互いに連結されていないことを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein the first pattern and the second pattern are not connected to each other. 前記基板は多層印刷回路基板（ＰＣＢ）を備え、前記第１パターン及び前記第２パターンは、前記ＰＣＢ内の互いに異なる層上に配されたことを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein the board comprises a multilayer printed circuit board (PCB), and the first pattern and the second pattern are disposed on different layers in the PCB. 前記第１パターンの少なくとも一部分の長軸は、前記第２パターンの少なくとも一部分の長軸に対して角度をなすように方向付けされていることを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein a major axis of at least a part of the first pattern is oriented to form an angle with respect to a major axis of at least a part of the second pattern. 前記第１パターン及び前記第２パターンは、前記基板の内部領域から前記基板の第１及び第２コーナーに向かう応力線と交差するように方向付けされていることを特徴とする請求項１に記載の回路基板。   The said 1st pattern and the said 2nd pattern are orientated so that the stress line which goes to the 1st and 2nd corner of the said board | substrate from the internal area | region of the said board | substrate may be crossed. Circuit board. 前記第１パターン及び前記第２パターンそれぞれは、複数の反り防止部材を備えることを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein each of the first pattern and the second pattern includes a plurality of warpage prevention members. 前記反り防止部材は、直線、蛇行する形状の線、折線、曲線、部分的な曲線及びその組み合わせを含むことを特徴とする請求項６に記載の回路基板。   The circuit board according to claim 6, wherein the warp preventing member includes a straight line, a meandering line, a broken line, a curved line, a partial curved line, and a combination thereof. 前記基板の内部領域内に配された導電性パターン領域をさらに備え、前記反り防止部材の少なくとも一端は、前記導電性パターン領域と接することを特徴とする請求項６に記載の回路基板。   The circuit board according to claim 6, further comprising a conductive pattern region disposed in an internal region of the substrate, wherein at least one end of the warpage preventing member is in contact with the conductive pattern region. 前記導電性パターン領域は導電性パターンを備え、前記導電性パターンは、前記反り防止部材の少なくとも一つに侵入し、前記少なくとも１つの反り防止部材が複数の反り防止サブ部材に分割されたことを特徴とする請求項８に記載の回路基板。   The conductive pattern region includes a conductive pattern, the conductive pattern penetrates into at least one of the warpage prevention members, and the at least one warpage prevention member is divided into a plurality of warpage prevention sub members. The circuit board according to claim 8, characterized in that: 前記基板上に配された複数のソルダボールパッドをさらに備え、前記ソルダボールパッドの少なくとも一つは前記第１パターンに侵入し、前記少なくとも１つの反り防止部材が複数の反り防止サブ部材に分割されたことを特徴とする請求項６に記載の回路基板。   A plurality of solder ball pads disposed on the substrate, wherein at least one of the solder ball pads penetrates the first pattern, and the at least one warp prevention member is divided into a plurality of warp prevention sub-members; The circuit board according to claim 6. 前記反り防止部材は折れた形状であり、前記反り防止部材の折れた点は、前記回路基板の中心部に向かうことを特徴とする請求項６に記載の回路基板。   The circuit board according to claim 6, wherein the warpage preventing member has a bent shape, and the bent point of the warpage preventing member is directed toward a center portion of the circuit board. 前記反り防止部材は折れた形状であり、前記反り防止部材の折れた点は、前記回路基板の中心部から遠ざかることを特徴とする請求項６に記載の回路基板。   The circuit board according to claim 6, wherein the warp preventing member has a bent shape, and the bent point of the warp preventing member moves away from a center portion of the circuit board. 前記基板の中心部から前記第１コーナーに伸張する軸は、前記反り防止部材の少なくとも一つと９０°の角度で交差することを特徴とする請求項６に記載の回路基板。   The circuit board according to claim 6, wherein an axis extending from a central portion of the board to the first corner intersects at least one of the warp prevention members at an angle of 90 °. 前記第１パターン内の前記反り防止部材の長さは、前記第１コーナーから遠ざかるほどだんだんと増大することを特徴とする請求項６に記載の回路基板。   The circuit board according to claim 6, wherein a length of the warpage preventing member in the first pattern gradually increases as the distance from the first corner increases. 前記第１及び第２パターンの少なくとも１つの前記反り防止部材の少なくとも一つは、前記第１及び第２パターンの少なくとも１つの他の反り防止部材と平行していることを特徴とする請求項６に記載の回路基板。   The at least one of the warp preventing members of at least one of the first and second patterns is parallel to at least one other warp preventing member of the first and second patterns. Circuit board as described in. 前記第１パターン及び前記第２パターンは、前記基板の長いエッジに沿って補助パターンによって連結されていることを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein the first pattern and the second pattern are connected by an auxiliary pattern along a long edge of the substrate. 前記第１パターン及び前記第２パターンは、前記基板の短いエッジに沿って補助パターンによって連結されていることを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein the first pattern and the second pattern are connected by an auxiliary pattern along a short edge of the substrate. 前記第１パターン及び前記第２パターン間に配された付加パターンをさらに備え、前記付加パターンは、一つまたはそれ以上の付加反り防止部材を備えることを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, further comprising an additional pattern disposed between the first pattern and the second pattern, wherein the additional pattern includes one or more additional warp prevention members. . 前記一つまたはそれ以上の付加反り防止部材は、前記第１パターンまたは前記第２パターンの反り防止部材に対して角度をなすように配されたことを特徴とする請求項１８に記載の回路基板。   The circuit board according to claim 18, wherein the one or more additional warp preventing members are disposed at an angle with respect to the warp preventing member of the first pattern or the second pattern. . 前記第１パターンは、前記基板の長いエッジ上で前記第２パターンと接することを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein the first pattern is in contact with the second pattern on a long edge of the substrate. 前記第１パターンは、前記長いエッジの中心で前記第２パターンと接することを特徴とする請求項２０に記載の回路基板。   21. The circuit board according to claim 20, wherein the first pattern is in contact with the second pattern at the center of the long edge. 前記第１パターンは、前記基板の短いエッジ上で前記第２パターンと接することを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein the first pattern is in contact with the second pattern on a short edge of the substrate. 前記第１及び第２パターンと隣接した前記基板の内部領域内に配されたダミーパターンをより備えることを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, further comprising a dummy pattern disposed in an internal region of the substrate adjacent to the first and second patterns. 前記ダミーパターンは、メッシュタイプパターン、板タイプパターン及びアイランドタイプパターンの一つであることを特徴とする請求項２３に記載の回路基板。   24. The circuit board according to claim 23, wherein the dummy pattern is one of a mesh type pattern, a plate type pattern, and an island type pattern. 前記基板は、少なくとも３つのコーナーを有する多角形であることを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein the board is a polygon having at least three corners. 前記多角形は、長方形タイプ、三角形タイプ及び五角形タイプの一つであることを特徴とする請求項２５に記載の回路基板。   26. The circuit board according to claim 25, wherein the polygon is one of a rectangular type, a triangular type, and a pentagonal type. 前記第１パターン及び前記第２パターンは、対応するコーナーを両分する軸に直交する方向に沿って伸張することを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein the first pattern and the second pattern extend along a direction perpendicular to an axis that bisects a corresponding corner. 前記第１パターン及び前記第２パターンの少なくとも一部分の長軸は、前記基板の対応するコーナーを形成する２つのエッジに交差するように配列されたことを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein major axes of at least a part of the first pattern and the second pattern are arranged to intersect two edges forming corresponding corners of the substrate. . 前記第１及び第２パターンの一端または両端は、前記コーナーを形成する前記エッジから離隔されていることを特徴とする請求項１に記載の回路基板。   The circuit board according to claim 1, wherein one end or both ends of the first and second patterns are spaced apart from the edge forming the corner. 導電性パターン領域及び前記導電性パターン領域によって画定された反り防止領域を有する基板と、
前記反り防止領域上に配された反り防止パターンとを備え、前記反り防止パターンは、前記基板の第１コーナーで前記基板に対して集合的に第１方位を定義する第１群の反り防止部材を備える第１パターン、及び前記基板の第２コーナーで前記基板に対して集合的に第２方位を定義する第２群の反り防止部材を備える第２パターンを備え、前記第１コーナー及び前記第２コーナーは互いに隣接し、
前記第１方位は前記第２方位と異なり、
前記第１及び第２パターンの前記反り防止部材は、互いに断絶されていることを特徴とする回路基板。 A substrate having a conductive pattern region and a warp prevention region defined by the conductive pattern region;
A warp preventing pattern disposed on the warp preventing region, wherein the warp preventing pattern defines a first orientation collectively with respect to the substrate at a first corner of the substrate. And a second pattern comprising a second group of warp prevention members that collectively define a second orientation relative to the substrate at a second corner of the substrate, the first corner and the second The two corners are adjacent to each other
The first orientation is different from the second orientation,
The circuit board according to claim 1, wherein the warp preventing members of the first and second patterns are disconnected from each other. 前記第１コーナー内の前記反り防止部材は、いずれも前記基板に対して同じ方位に配列され、前記第２コーナー内の前記反り防止部材は、いずれも前記基板に対して同じ方位に配列されたことを特徴とする請求項３０に記載の回路基板。   The warp prevention members in the first corner are all arranged in the same direction with respect to the substrate, and the warp prevention members in the second corner are all arranged in the same direction with respect to the substrate. The circuit board according to claim 30, wherein 前記基板は長方形基板であり、前記長方形基板は２つの長いエッジ及び２つの短いエッジを有し、
前記回路基板は、前記導電性パターン領域上に配された導電性パターンをさらに備え、
前記反り防止パターンは、前記長方形基板の第３コーナーに第３パターンをさらに備え、前記第１コーナー及び前記第３コーナーは互いに反対に配され、前記第１パターン及び前記第３パターンは、同じ方向に沿って方向付けされていることを特徴とする請求項３０に記載の回路基板。 The substrate is a rectangular substrate, the rectangular substrate having two long edges and two short edges;
The circuit board further includes a conductive pattern disposed on the conductive pattern region,
The warpage prevention pattern further includes a third pattern at a third corner of the rectangular substrate, the first corner and the third corner are arranged opposite to each other, and the first pattern and the third pattern are in the same direction. The circuit board according to claim 30, wherein the circuit board is oriented along the line. 前記反り防止部材の少なくとも１つの幅は、その長軸によって変わることを特徴とする請求項３０に記載の回路基板。   The circuit board according to claim 30, wherein the width of at least one of the warp preventing members varies depending on a major axis thereof. 前記第１パターンまたは前記第２パターンのいずれか１つの反り防止部材中のうち、前記基板の対応するコーナーに隣接するように配された一つは、前記基板の前記対応するコーナーから遠くに配された他の反り防止部材より小さいことを特徴とする請求項３０に記載の回路基板。   One of the warp preventing members of the first pattern or the second pattern, which is disposed adjacent to the corresponding corner of the substrate, is disposed far from the corresponding corner of the substrate. 31. The circuit board according to claim 30, wherein the circuit board is smaller than the other warpage prevention member. 前記反り防止パターンは、前記導電性パターンと同じ物質を含むことを特徴とする請求項３０に記載の回路基板。   The circuit board according to claim 30, wherein the warp prevention pattern includes the same material as the conductive pattern. 前記反り防止パターンは、前記導電性パターンと異なる物質を含むことを特徴とする請求項３０に記載の回路基板。   The circuit board according to claim 30, wherein the warp prevention pattern includes a material different from the conductive pattern. 前記反り防止パターンは、ソルダレジスト物質を含むことを特徴とする請求項３０に記載の回路基板。   The circuit board according to claim 30, wherein the warp prevention pattern includes a solder resist material. 基板と、
前記基板の内部領域内に画定された導電性パターン領域と、
前記導電性パターン領域の外側に前記基板のコーナー内に画定された反り防止領域と、
前記導電性パターン領域上に配された導電性パターンと、
前記導電性パターン領域上に配された複数のボンドフィンガと、
前記導電性パターン領域上に配された複数のソルダボールパッドと、
前記基板上に配されて複数のボンドパッドを有し、前記ボンドパッドの少なくとも一つは、前記ボンドフィンガの少なくとも一つに電気的に連結されている半導体チップと、前記反り防止領域上に配された反り防止パターンを備え、
前記反り防止パターンは、前記基板の第１コーナーに第１パターン及び前記基板の第２コーナーに第２パターンを備え、前記第１コーナー及び前記第２コーナーは互いに隣接し、前記第１パターン及び前記第２パターンは互いに断絶され、
前記第１パターンの全体的な方位は、前記第２パターンの全体的な方位と前記基板に対して互いに異なることを特徴とする回路基板。 A substrate,
A conductive pattern region defined within an internal region of the substrate;
A warp prevention region defined in a corner of the substrate outside the conductive pattern region;
A conductive pattern disposed on the conductive pattern region;
A plurality of bond fingers disposed on the conductive pattern region;
A plurality of solder ball pads disposed on the conductive pattern region;
A plurality of bond pads are disposed on the substrate, and at least one of the bond pads is disposed on the warp prevention region and a semiconductor chip electrically connected to at least one of the bond fingers. With a warped prevention pattern,
The warp prevention pattern includes a first pattern at a first corner of the substrate and a second pattern at a second corner of the substrate, wherein the first corner and the second corner are adjacent to each other, The second pattern is cut off from each other,
An overall orientation of the first pattern is different from the overall orientation of the second pattern with respect to the substrate. 電気的絶縁性基板を提供する段階と、
前記基板の導電性パターン領域内に導電性パターンを形成する段階と、
前記基板の第１コーナーに第１反り防止パターンを形成する段階と、
前記基板の第２コーナーに第２反り防止パターンを形成する段階とを含み、
前記第１コーナー及び前記第２コーナーは互いに隣接し、
前記基板に対する前記第１パターンの全体的な方位は、前記基板に対する前記第２パターンの全体的な方位と互いに異なることを特徴とする反り防止回路基板の製造方法。 Providing an electrically insulating substrate; and
Forming a conductive pattern in a conductive pattern region of the substrate;
Forming a first warp prevention pattern at a first corner of the substrate;
Forming a second warp prevention pattern at a second corner of the substrate,
The first corner and the second corner are adjacent to each other;
The method of manufacturing a warp prevention circuit board, wherein an overall orientation of the first pattern with respect to the substrate is different from an overall orientation of the second pattern with respect to the substrate. 前記第１反り防止パターン及び前記第２反り防止パターンは、互いに断絶されていることを特徴とする請求項３９に記載の反り防止回路基板の製造方法。   40. The method of manufacturing a warp prevention circuit board according to claim 39, wherein the first warp prevention pattern and the second warp prevention pattern are disconnected from each other. 前記基板は多層印刷回路基板（ＰＣＢ）を備え、前記第１反り防止パターン及び前記第２反り防止パターンは、前記ＰＣＢ内の互いに異なる層上に形成されたことを特徴とする請求項３９に記載の反り防止回路基板の製造方法。   40. The substrate of claim 39, wherein the substrate comprises a multilayer printed circuit board (PCB), and the first warp prevention pattern and the second warp prevention pattern are formed on different layers in the PCB. For manufacturing a warp prevention circuit board. 前記第１反り防止パターン及び前記第２反り防止パターンそれぞれは、互いに離隔されている一つまたはそれ以上の反り防止部材を備えることを特徴とする請求項３９に記載の反り防止回路基板の製造方法。   40. The method of manufacturing a warp prevention circuit board according to claim 39, wherein each of the first warp prevention pattern and the second warp prevention pattern includes one or more warp prevention members spaced apart from each other. . 前記第１コーナー内の前記反り防止部材は、いずれも前記基板に対して同じ方位に配列され、前記第２コーナー内の前記反り防止部材は、いずれも前記基板に対して同じ方位に配列されたことを特徴とする請求項４２に記載の反り防止回路基板の製造方法。   The warp prevention members in the first corner are all arranged in the same direction with respect to the substrate, and the warp prevention members in the second corner are all arranged in the same direction with respect to the substrate. 43. A method of manufacturing a warp prevention circuit board according to claim 42. 前記反り防止部材は、前記導電性パターンと異なる物質から形成されたことを特徴とする請求項４２に記載の反り防止回路基板の製造方法。   43. The method of manufacturing a warp prevention circuit board according to claim 42, wherein the warp prevention member is made of a material different from the conductive pattern. 前記第１及び第２反り防止パターンを形成する段階は、
導電性物質のホイル層を有するコア基板上にドライフィルムパターンを形成する段階と、
前記ホイル層上に導電性物質をメッキする段階と、
前記ドライフィルムパターン及び前記ホイル層の一部分を除去する段階とを含むことを特徴とする請求項３９に記載の反り防止回路基板の製造方法。 The step of forming the first and second warp prevention patterns includes:
Forming a dry film pattern on a core substrate having a foil layer of conductive material;
Plating a conductive material on the foil layer;
40. The method of manufacturing a warp prevention circuit board according to claim 39, comprising: removing a part of the dry film pattern and the foil layer. 前記第１及び第２反り防止パターンを形成する段階は、
導電性物質のホイル層を有するコア基板上に導電性物質をメッキし、メッキされた導電性物質層を形成する段階と、
前記メッキされた導電性物質層上にドライフィルムパターンを形成する段階と、
前記ドライフィルムパターンによって露出された前記メッキされた導電性物質層部分を除去するために、前記メッキされた導電性物質層をエッチングする段階と、
前記ドライフィルムパターンを除去する段階とを含むことを特徴とする請求項３９に記載の反り防止回路基板の製造方法。 The step of forming the first and second warp prevention patterns includes:
Plating a conductive material on a core substrate having a foil layer of a conductive material to form a plated conductive material layer;
Forming a dry film pattern on the plated conductive material layer;
Etching the plated conductive material layer to remove the plated conductive material layer portion exposed by the dry film pattern;
40. The method of manufacturing a warpage prevention circuit board according to claim 39, further comprising: removing the dry film pattern. 前記第１及び第２反り防止パターンを形成する段階は、前記基板上にソルダレジスト層を形成して前記ソルダレジスト層をパターニングすることを含むことを特徴とする請求項３９に記載の反り防止回路基板の製造方法。   40. The warp prevention circuit of claim 39, wherein forming the first and second warp prevention patterns includes forming a solder resist layer on the substrate and patterning the solder resist layer. A method for manufacturing a substrate. 前記基板上にソルダレジスト層を形成する段階をさらに含むことを含むことを特徴とする請求項３９に記載の反り防止回路基板の製造方法。   40. The method of manufacturing a warp prevention circuit board according to claim 39, further comprising forming a solder resist layer on the substrate. 前記ソルダレジスト層は、前記第１及び第２反り防止パターンの少なくとも１つの少なくとも一部分を覆うことを含むことを特徴とする請求項４８に記載の反り防止回路基板の製造方法。   49. The method of manufacturing a warp prevention circuit board according to claim 48, wherein the solder resist layer includes covering at least a part of at least one of the first and second warp prevention patterns. 前記ソルダレジスト層は、前記第１及び第２反り防止パターンの少なくとも１つの一部分を露出させることを含むことを特徴とする請求項４８に記載の反り防止回路基板の製造方法。   49. The method of manufacturing a warp prevention circuit board according to claim 48, wherein the solder resist layer includes exposing a part of at least one of the first and second warp prevention patterns.
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