JP2005167141A - Method of manufacturing printed wiring board and multilayer printed wiring board - Google Patents

Method of manufacturing printed wiring board and multilayer printed wiring board Download PDF

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Inventor
Yutaka Iwata
Satoru Katada
Kenji Shinoda
Ayumi Suzuki
豊 岩田
覚 片田
健司 篠田
歩 鈴木
Original Assignee
Ibiden Co Ltd
イビデン株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a multilayer printed wiring board that is free of warpage.
SOLUTION: While stress is generated on a worksheet 30 when hardening a solder resist constituent 70γ, strength around the worksheet 30 is increased by copper that constitutes a frame state conductor pattern 149 comprising slits 159S. Simultaneously, the formed slits 159S reduce the difference of the area of the copper positioned at the points corresponding to a gap between the inside of the product and the outside of the product, thereby reducing the stress that generates warpage to make it more resistant to the warpage.
COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、プリント配線板、多層プリント配線板の製造方法に関し、特に、ワークシートから多数のプリント配線板、多層プリント配線板を製造する製造方法、多数個取り用の多層プリント配線板に関するものである。 The present invention is a printed wiring board, relates to a method of manufacturing a multilayer printed wiring board, in particular, a number of printed circuit boards from a worksheet, a method of manufacturing a multilayer printed wiring board, but a multilayer printed circuit board for multi-cavity is there.

プリント配線板製造を製造する際に、ワークシートによる多面取りが行われている。 When manufacturing the printed wiring board manufacturing, multi-panel has been performed by the worksheet. このワークシートは、一般に340mm×510mm、或いは、510mm×510mmの形状で、このワークシート上に多数のプリント配線板用の導電パターンを形成した後、ダイシング等で個々のプリント配線板に分割している。 The worksheet is generally 340 mm × 510 mm, or in the form of 510 mm × 510 mm, this after forming a plurality of conductive patterns of printed wiring board worksheet is divided into individual printed wiring boards by the dicing or the like there.

近年、エレクトロニクスの進歩に伴い、プリント配線板に高密度化が求められ、配線回路の多層化された多層プリント配線板が用いられるようになっている。 In recent years, with the advances in electronics, high density is required on a printed wiring board, a multilayer printed wiring board has come to be used which are multilayer wiring circuit. この多層プリント配線板の製造は、ワークシートの上に導体回路と樹脂絶縁層とを交互にビルトアップすることにより行われている。 The manufacture of multi-layer printed wiring board is carried out by built-up a conductor circuit and a resin insulating layer alternately above the worksheet.

図20(A)は、ワークシート230上に回路パターン群234を形成した状態を示している。 FIG. 20 (A) shows a state of forming a circuit pattern group 234 on the worksheet 230. ここでは、ワークシート230には、9個の分の多層プリント配線板に用いられるコア基板210が含まれている。 Here, the worksheet 230 includes a core substrate 210 for use in a multilayer printed wiring board of nine minutes. このワークシート230は、樹脂板の両面に銅箔を積層した両面銅張り積層板として購入され、以下述べる工程を経て多層プリント配線板が製造される。 The worksheet 230 is purchased as a double-sided copper-clad laminate obtained by laminating copper foil on both sides of the resin sheet, the manufactured multilayer printed wiring board through a step described below. 上述したコア基板210の形成は、まず、ワークシート230に複数のスルーホール用貫通孔を穿設し、スルーホール貫通孔に表裏を導通するためのめっきを施し、スルーホールを形成する。 Forming the core substrate 210 described above, first, bored a plurality of through holes for through-holes in worksheet 230, plated for conducting the front and back in through holes through-hole, a through hole is formed. スルーホール内にガラスフィラー等を分散させたエポキシ樹脂等を充填する。 Filling the glass filler such as an epoxy resin or the like is dispersed in the through holes. その後、両面銅張り積層板の不要部分をエッチングにより除去し、即ち、サブトラクティブ法により、図20(A)に示すような複数の配線パターン群234と枠状導体パターン235を形成する。 Then, unnecessary portions of the double-sided copper-clad laminate was removed by etching, i.e., by the subtractive method to form a plurality of wiring pattern groups 234 and the frame-shaped conductor pattern 235 as shown in FIG. 20 (A). 枠状導体パターン235は、特許文献1中に開示されているように、この上に形成される樹脂絶縁層の膜厚を均一にしてバイアホールの開口を確実にし、更に、ワークシート230の強度を保つためである。 Frame-like conductive pattern 235, as disclosed in Patent Document 1, to ensure opening of the via hole by a uniform thickness of the resin insulating layer formed thereon, further, the strength of the worksheet 230 it is to keep the.

このように作製されたコア基板210となるワークシート230の配線パターン群234上に、セミアディティブ法、或いは、フルアディティブ法で、樹脂絶縁層と導体回路層を交互にビルドアップする。 On the wiring pattern group 234 of the worksheet 230 serving as such a core substrate 210 which is produced, the semi-additive method or a full additive method, to build up a resin insulating layer and conductor circuit layers alternately. ワークシート230上にビルドアップした導体回路層258を図20(B)に示す。 The conductor circuit layer 258 built up on the worksheet 230 shown in FIG. 20 (B). 図20(A)と同様に、ビルドアップの導体回路層258の外周に枠状導体パターン259を形成する。 Like FIG. 20 (A), to form a frame-like conductive pattern 259 on the outer periphery of the build-up the conductor circuit layer 258. 導体回路層258の上にソルダーレジスト層を形成して、C4パッドにはんだを供給して多層プリント配線板とする。 And forming a solder resist layer on the conductor circuit layer 258, a multilayer printed wiring board by supplying solder to C4 pads.
そして、多層プリント配線板の製品間、即ち、図20(B)中に示す鎖線に沿ってダイシング等で切断して、9個のパッケージ基板を形成する。 Then, between the product of a multilayer printed wiring board, i.e., cut with dicing or the like along the dashed line shown in FIG. 20 (B), the form nine of the package substrate.
特開平9−135077号公報 JP-9-135077 discloses

しかしながら、ワークシートの強度を高めるために枠状導体パターン235、259を形成しても、層間樹脂絶縁層、ソルダーレジスト層となる樹脂を塗布し、樹脂を硬化させた際にワークシートに反りが発生し、ワークシートを切断して成る多層プリント配線板(パッケージ基板)がIC等の電子部品の実装信頼性が低くなる程度に反ってしまう問題が生じた。 However, even when forming a frame-shaped conductor patterns 235,259 in order to increase the strength of the worksheet, the interlayer resin insulating layer, a resin as a solder resist layer is applied, the warped worksheet when curing the resin occurs, the multilayer printed wiring board formed by cutting the worksheets (package substrate) is warped to the extent that the reliability of mounting the electronic components such as IC is low there is a problem.

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、反りの無い多層プリント配線板を製造し得る製造方法を提供することにある。 The present invention has been made to solve the above problems, and an object is to provide a manufacturing method capable of producing a warp-free multilayer printed wiring board.

発明者らは、上記目的を達成するため、鋭意研究を行なったところ、反り発生の原因が、製品内と製品外の銅面積差が、不均一であることであることに至った。 It, in order to achieve the aforementioned object, the place of intensive studies, the cause of warpage is copper area difference in the products outside the product, leading to that it is uneven. 詳しく説明すると、図20(A)及び図20(B)より、ワークシート230内の各製品210、210間には、銅(導体パターン234、258)が全く存在しない。 In detail, from FIG. 20 (A) and FIG. 20 (B), the Between each product 210, 210 of the worksheet 230, copper (conductor patterns 234,258) does not exist at all. これは、個片加工する際、銅が無いほうが切断し易いためである。 This time of processing pieces, more copper is not is liable to cut. それに対して、製品210の外側には、いずれの場所も枠状導体パターン235、259として銅が存在している。 In contrast, in the outside of the product 210, the copper is present any place as the frame-like conductive pattern 235,259. 製品が存在する列、例えば、製品A1、A2、A3の銅面積の合計と製品A1、A2、A3を延長した製品外の枠状銅パターン235、259の銅面積B1とB2の合計の比率(製品A1、A2、A3の銅面積の合計/枠状銅パターンの銅面積B1とB2の合計)は、製品のファイン度により異なるが、決して0になることはない。 Column product is present, for example, the product A1, A2, the sum and product A1 of copper area A3, A2, A3 the total ratio of copper area B1 and B2 products outside of the frame-shaped copper pattern 235,259 which was extended ( total product A1, A2, copper areas B1 of total / frame-like copper pattern of copper area A3 and B2) is different depending on the fine level of product, it can never become zero. これに対して、製品内の製品A1と製品A4間の銅面積(G)/製品間を製品外に延長した枠状銅パターンの面積(B3)は、必ず、0である。 In contrast, the area of ​​the copper area (G) / the cross-product to extend product outside the frame-shaped copper pattern between product A1 and product A4 in the product (B3) is always zero. このように、枠状導体パターン235(259)内の銅面積と枠状銅パターン235(259)の銅面積比率は、製品間において突然0となる。 Thus, the copper area ratio of the frame-shaped conductor pattern 235 (259) of the copper areas and the frame-like copper pattern 235 (259) becomes suddenly 0 among products. このため、製品間のみ他の部分と比較して、樹脂硬化の際に生じる応力が大きく異なることとなり、ワークシート230は、製品間を起点として反ってしまう。 Therefore, as compared with other portions only between products, stress different from the greater occurring during resin curing, the worksheet 230 warps between products as a starting point.

多層プリント配線板の反りを解決するため、発明者は、複数のスルーホールを有するコア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的接続を行なわれる多層プリント配線板において、導体層の少なくとも一層に、製品(個片のプリント基板を構成する回路パターン群)とは導通しない不連続な枠状導体パターンを設けることに到達した。 To solve the warpage of the multilayer printed wiring board, the inventors multilayer core substrate having a plurality of through holes, an interlayer insulating layer and the conductor layer is formed, through a via hole is performed an electrical connection in the printed wiring board, in at least one layer of the conductor layer, and the product (circuit pattern group constituting the printed circuit board pieces) has been reached by providing a discontinuous frame-like conductive pattern that is not conducting. 製品外の枠状導体パターンにスリットを設けて不連続とする位置は、製品間を延長した位置が好ましい。 Position to discontinuous slits provided on products outside of the frame-shaped conductor pattern is extended between product position is preferred. それは、製品内と製品外で、製品間に相当する位置の銅面積差が減少し、反りを発生させる応力が小さくなるからである。 It within the products outside the product, reduced copper area difference of the position corresponding to between the products, because the stress that generates warpage decreases. 製品とは導通しない枠状導体パターンにスリットを設けて不連続とする箇所は、製品間を製品外に延長した位置であって、一箇所以上あれば良く、さらに、好適には、相対しない枠状導体パターンの二箇所以上を不連続とすることが好ましい。 Locations from the product and discontinuous slits in a frame-shaped conductor pattern which does not conduct, a position extended between products in the product out, may if more than one place, furthermore, preferably, not relative frame it is preferable that the two or more places of Jo conductor patterns discontinuous. 最適は、全箇所を不連続とすることである。 Optimum is to all locations discontinuous.
スリットの幅は、製品間幅×0.1≦不連続とする幅≦製品間幅×5が好ましい。 The width of the slit, the width ≦ product between width × 5 to width × 0.1 ≦ discontinuity between products is preferred. 0.1未満であると、反り防止の効果がない。 If it is less than 0.1, there is no effect of preventing warpage. 逆に、5を越えると、基板の強度が低下し、反りが発生するからである。 Conversely, if it exceeds 5, since the strength of the substrate is reduced, warpage occurs.

先ず、本発明の第1実施例に係る多層プリント配線板10の構成について、図1〜図8を参照して説明する。 First, the configuration of the multilayer printed wiring board 10 according to the first embodiment of the present invention will be described with reference to FIGS. 図8は、該多層プリント配線板10の断面図である。 Figure 8 is a cross-sectional view of the multilayer printed wiring board 10. 多層プリント配線板10では、コア基板30の表面に導体回路34、導体層34P、裏面に導体回路34、導体層34Eが形成されている。 In the multilayer printed wiring board 10, conductor circuits 34 on the surface of the core substrate 30, conductive layer 34P, the conductor circuits 34 on the rear surface, the conductor layer 34E is formed. 表面の導体回路34と裏面の導体回路34とはスルーホール36を介して接続されている。 The conductor circuit 34 and the back surface of the conductor circuit 34 on the surface are connected via a through-hole 36. 上側の導体層34Pは、電源用のプレーン層として形成され、下側の導体層34Eは、アース用のプレーン層として形成されている。 The upper conductor layer 34P is formed as a plain layer for power source, the conductor layer 34E of the lower side is formed as a plain layer for grounding. 更に、該導体層34P、34Eの上にバイアホール60及び導体回路58の形成された層間樹脂絶縁層50と、バイアホール160及び導体回路158の形成された層間樹脂絶縁層150とが配設されている。 Further, conductor layers 34P, an interlayer resin insulating layer 50 formed of the via hole 60 and conductor circuits 58 on the 34E, an interlayer resin insulating layer 150 formed via holes 160 and conductor circuits 158 are disposed ing. 該バイアホール160及び導体回路158の上層にはソルダーレジスト層70が形成されており、該ソルダーレジスト層70の開口部71を介して、バイアホール160及び導体回路158にバンプ76U、76Dが形成されている。 The upper layer of the via holes 160 and conductor circuits 158 and the solder resist layer 70 is formed, through the opening 71 of the solder resist layer 70, bumps 76U on the via holes 160 and conductor circuits 158, 76D are formed ing.

引き続き、図8を参照して上述した多層プリント配線板10の製造方法について図1〜図7を参照して説明する。 Subsequently, it is described with reference to FIGS method for manufacturing multilayer printed wiring board 10 described above with reference to FIG.
(実施例1) (Example 1)
A. A. 層間絶縁材用フィルムの作製(1) ビスフェノールA型エポキシ樹脂(油化シェル製、商品名:E−1001)40重量部と、フェノールノボラック型エポキシ樹脂(油化シェル製、商品名:E−154)60重量部と、イミダゾール型硬化剤(四国化成製、商品名:2PHZ)5重量部とブチルセロソルブアセテート75重量部とを三本ローラーで攪拌、混合してフィルム前駆体を調整した。 Preparation of the interlayer insulation film (1) Bisphenol A type epoxy resin (made by Yuka Shell Co., Ltd. trade name: E-1001) and 40 parts by weight of a phenol novolak type epoxy resin (made by Yuka Shell Co., Ltd. trade name: E-154 ) and 60 parts by weight of an imidazole type curing agent (made by Shikoku Kasei Co., Ltd. trade name: 2PHZ) stirring 5 parts by weight of butyl cellosolve acetate 75 parts by weight of a three-roll, mixed to adjust the film precursor.

(2) このフィルム前駆体をローラーコーター(サーマトロニクス貿易製)を使用して、ポリメチルペンテン(TPX)(三井石油化学工業製、商品名:オピュランX−88,軟化点180℃)製の50μm厚のフィルム上に塗布し、その後、80℃で2時間、120 ℃で5時間、150 ℃で2時間、乾燥硬化させて厚さ40μmの層間絶縁層用樹脂フィルム層を形成した。 (2) The film precursor using a roller coater (Thermal Toro Nix Trade Ltd.), polymethyl pentene (TPX): 50 [mu] m of (Mitsui Petrochemical Industries, Ltd., trade name Opyuran X-88, a softening point of 180 ° C.) manufactured by was coated to a thickness on the film, then 2 hours at 80 ° C., 5 hours at 120 ° C., 2 hours to form an interlayer insulating layer resin film layer having a thickness of 40μm and dried cured at 0.99 ° C..

B. B. スルホール充填用樹脂組成物の調製 ビスフェノールF型エポキシモノマー(油化シェル社製、分子量:310、YL983U)100重量部、表面にシランカップリング剤がコーティングされた平均粒径が1.6μmで、最大粒子の直径が15μm以下のSiO2 球状粒子(アドテック社製、CRS 1101−CE)72重量部およびレベリング剤(サンノプコ社製 ペレノールS4)1.5重量部を容器にとり、攪拌混合することにより、その粘度が23±1℃で30〜60Pa・sの樹脂充填材を調製した。 Sulfol Preparation bisphenol F type epoxy monomer potting composition (Yuka Shell Co., Ltd. molecular weight: 310, YL983U) 100 parts by weight, average particle diameter silane coupling agent to the surface-coated is in 1.6 [mu] m, the maximum diameter 15μm following SiO2 spherical particles having a particle (ADTEC Co., CRS 1101-CE) takes 72 parts by weight and leveling agent (San Nopco Co., Ltd. Perenol S4) 1.5 parts by weight to the container, by stirring and mixing, the viscosity There was prepared a resin filler 30~60Pa · s at 23 ± 1 ° C.. なお、硬化剤として、イミダゾール硬化剤(四国化成社製、2E4MZ−CN)6.5重量部を用いた。 Incidentally, as a curing agent, an imidazole curing agent was used (Shikoku Kasei, 2E4MZ-CN) 6.5 parts by weight.

C. C. 多層プリント配線板の製造(1)厚さ0.8mmのガラスエポキシ樹脂またはBT(ビスマレイミドトリアジン)樹脂からなる絶縁性基板30Aの両面に12μmの銅箔32がラミネートされている銅張積層板(510mm×510mmのワークシート)30を出発材料とした(図1(A))。 Clad laminate copper foil 32 on both surfaces 12μm of a multilayer printed wiring board (1) Preparation of glass epoxy resin or BT thickness 0.8 mm (bismaleimide triazine) made of a resin insulating substrate 30A is laminated ( worksheet) 30 of 510 mm × 510 mm was used as a starting material (Fig. 1 (a)).

(2)まず、この銅張積層板をドリル削孔し、無電解めっき、電気めっきを施し、不要部分をエッチングにより除去し、即ち、サブトラクティブ法により、基板30の両面に、図1(B)に示すような複数の配線パターン34、製品とは導通しない連続した枠状導体パターン35、スルーホール36、上面に導体層34P、下面に導体層34Eを形成した。 (2) First, this copper-clad laminate was drilled, electroless plating is subjected to electroplating, and removing unnecessary portions by etching, i.e., by a subtractive method, on both sides of the substrate 30, FIG. 1 (B ) shows such a plurality of wiring patterns 34, a continuous frame-like conductive pattern 35 does not conduct the product, the through holes 36, thereby forming a conductor layer 34E conductor layers 34P, on the lower surface to the upper surface. このワークシート30の平面図を図9に示す。 It shows a plan view of the worksheet 30 in FIG. 第1実施形態では、510mm×510mmのワークシートを用い、40mm×40mmの多層プリント配線板(パッケージ基板)10が縦横10−10で100個同時に製造できるが、図示の便宜上、図9中には、縦横3−3で、9個のみ示してある。 In the first embodiment, using the worksheet 510 mm × 510 mm, but a multilayer printed wiring board of 40 mm × 40 mm (package substrate) 10 can be manufactured in the aspect 10-10 100 simultaneously, for convenience of illustration, in FIG. 9 , vertical and horizontal 3-3, is shown only nine. 図9中のA−A断面が、図1(B)に対応している。 A-A cross section in FIG. 9 corresponds to FIG. 1 (B). 製品(1のパッケージ基板を構成する回路パターン群)A3と製品A4との図中の横間隔C、製品A3と製品A5との図中の縦間隔Cは8mm空けられ、枠状導体パターン35の幅Wは10mmに設定されている。 Products lateral spacing C in view of the (first circuit pattern group constituting the package substrate) A3 and product A4, vertical interval C in view of a product A3 and product A5 is spaced 8 mm, the frame-like conductive pattern 35 width W is set to 10mm.

(3)複数の配線パターン34と製品とは導通しない連続した枠状導体パターン35とスルーホール36を形成した基板30をNaOH(10g/l)、NaClO2 (40g/l)、Na3 PO4 (6g/l)を含む水溶液を黒化浴(酸化浴)とする黒化処理、および、NaOH(10g/l)、NaBH4 (6g/l)を含む水溶液を還元浴とする還元処理を行い、配線パターン34と製品とは導通しない連続した枠状導体パターン35とスルーホール36の表面に粗化面34αを形成した(図1(C))。 (3) a plurality of wiring patterns 34 and the product of a substrate 30 to form a frame-like conductive pattern 35 and the through-hole 36 that continuously without conducting the NaOH (10g / l), NaClO2 (40g / l), Na3 PO4 (6g / blackening treatment of an aqueous solution containing l) blackening bath (the oxidation bath), and, NaOH (10 g / l), subjected to reduction treatment to reducing bath of an aqueous solution containing NaBH4 (6 g / l), the wiring patterns 34 and the product was formed roughened surface 34α a continuous frame-like conductive pattern 35 and the surface of the through hole 36 does not conduct (Fig. 1 (C)).

(4)次に、上記Bで作成したスルホール充填用樹脂組成物40γを導体回路34、34間とスルーホール36内に、スキージを用いて充填した後、100℃、20分の条件で乾燥を行った(図1(D))。 (4) Next, the through-hole filling resin composition 40γ the conductor circuits 34 and 34 between the through holes 36 created above B, after filling using a squeegee, 100 ° C., the dried for 20 minutes I went (Fig 1 (D)). その基板表面を、導体回路34表面およびスルーホール36のランド表面が露出するまで研磨して平坦化し、100℃で1時間、150℃で1時間の加熱処理を行うことにより、スルーホール充填用樹脂組成物40γを硬化させて樹脂充填材層40を形成した(図1(E))。 The substrate surface was polished and planarized until the land surface of the conductor circuit 34 surface and through-holes 36 is exposed, 1 hour at 100 ° C., a heating treatment was performed at 1 hour at 0.99 ° C., the through hole filling resin the composition 40γ cured to form a resin filler layer 40 (FIG. 1 (E)).

(5)上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次いで、エッチング液を基板の両面にスプレイで吹きつけて、導体回路34、導体層34P、34Eの表面とスルーホール36のランド表面と内壁とをエッチングすることにより、導体回路の全表面に粗化面36竈を形成した(図2(A))。 (5) washing the substrate, after acidic degreasing and soft etching, then by blowing etchant spray on both surfaces of the substrate, conductor circuits 34, conductor layers 34P, the surface and the land surface of the through hole 36 of the 34E and by etching the inner wall to form a roughened surface 36 ovens the entire surface of the conductor circuit (FIG. 2 (a)). エッチング液としては、イミダゾール銅(II)錯体10重量部、グリコール酸7.3重量部、塩化カリウム5重量部からなるエッチング液(メック社製、メックエッチボンド)を使用した。 The etchant was used 10 parts by weight imidazole copper (II) 7.3 parts by weight of glycolic acid, an etching solution composed of potassium chloride 5 parts by weight (MEC Co., MEC etch bond).

(6)次に、上記Aで作製した層間絶縁材用樹脂フィルム50γを、温度50〜150℃まで昇温しながら、0.5MPaで真空圧着ラミネートして貼り付けた(図2(B))。 (6) Next, an interlayer insulating material for a resin film 50γ produced above A, while raising the temperature to a temperature 50 to 150 ° C., was attached by vacuum pressure bonding lamination at 0.5 MPa (see FIG. 2 (B)) .

(7)次に、層間絶縁材用樹脂フィルム50γに、三菱社製のCO2レーザ装置にて、下記のレーザ条件で、80um径のバイアホール用開口50aを形成した(図2(C))。 (7) Next, the resin film 50γ interlayer insulating material, at Mitsubishi Co. CO2 laser device, a laser under the following conditions, thereby forming a via hole openings 50a of 80um diameter (FIG. 2 (C)).
「レーザ条件」 "Laser condition"
マスク径:φ1.4mm Mask diameter: φ1.4mm
パルス幅:15us Pulse width: 15us
パルスエネルギー:2.0mj/パルスショット数:5ショット Pulse energy: 2.0mj / pulse number of shots: 5 shots

(8)次に、150℃で3時間熱処理を行ない、層間絶縁材用樹脂フィルム50γを完全硬化させ層間樹脂絶縁層50を形成した(図2(D))。 (8) Next, subjected to heat treatment for 3 hours at 0.99 ° C., to form an interlayer resin insulating layer 50 to completely cure the resin film 50γ interlayer insulating material (FIG. 2 (D)). 層間絶縁材用樹脂フィルム50γを硬化させる際に、ワークシート30に応力が発生するが、枠状導体パターン35を構成する銅によりワークシート30の周囲の強度が高められて、反りが発生し難い。 When curing resin film 50γ interlayer insulation, the stress is generated in the worksheet 30, the copper constituting the frame-like conductive pattern 35 is enhanced intensity of the ambient worksheet 30, warpage hardly occurs .

(9)その基板を、60g/lの過マンガン酸を含む80℃の溶液に10分間浸漬し、バイアホール用開口の内壁を含む層間樹脂絶縁層50の表面に粗化面50αを形成した(図2(E))。 (9) The substrate, immersed for 10 minutes in a solution of 80 ° C. containing permanganic acid 60 g / l, to form a roughened surface 50α on the surfaces of the interlayer resin insulating layer 50 including the inner walls of the openings for via holes ( Figure 2 (E)). 粗化面は0.1〜5μmの間で形成した。 Roughened surface was formed between 0.1~5μm.

(10)次に、上記処理を終えた基板を、中和溶液(シプレイ社製)に浸漬してから水洗いした。 (10) was then washed with water substrate having been subjected to the process, after immersion in neutralized solution (Shipley Co.). さらに、粗面化処理(粗化深さ3μm)した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。 Furthermore, the roughening treatment (roughened depth 3 [mu] m) surface of the substrate, by applying a palladium catalyst, thus, catalyst nuclei were attached to the inner wall surface and openings for via holes in the interlayer resin insulating layer.

(11)次に、以下の組成の無電解銅めっき水溶液中に、基板を浸漬し、層間絶縁層50の表面、および、バイアホール用開口50aの壁面に厚さ0.6〜3.0μmの無電解銅めっき膜52を形成した(図3(A))。 (11) Next, in an electroless copper plating solution having the following composition, by dipping the substrate, the surface of the interlayer insulating layer 50, and, the thickness 0.6~3.0μm the wall surface of the via hole openings 50a the electroless copper plating film 52 was formed (Figure 3 (a)).
〔無電解めっき水溶液〕 [Electroless plating solution]
硫酸銅 0.800 mol/l Copper sulfate 0.800 mol / l
EDTA 0.030 mol/l EDTA 0.030 mol / l
HCHO 0.050 mol/l HCHO 0.050 mol / l
NaOH 0.100 mol/l NaOH 0.100 mol / l
α、α′−ビピリジル 100 mg/l α, α'- bipyridyl 100 mg / l
ポリエチレングリコール(PEG) 0.10 g/l Polyethylene glycol (PEG) 0.10 g / l
〔無電解めっき条件〕 [Electroless plating conditions]
34℃の液温度で40分 40 minutes at a liquid temperature of 34 ° C.

(12)無電解銅めっき膜52が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト54を設けた(図3(B))。 (12) affixed to a commercially available photosensitive dry film on a substrate an electroless copper plating film 52 is formed, by placing a mask to development processing, provided a plating resist 54 (FIG. 3 (B)) . 図10を参照して後述する製品外の枠状導体パターン59が連続となるようにめっきレジストを形成した。 Product outside of the frame-shaped conductor pattern 59 which will be described later with reference to FIG. 10 to form a plating resist so that continuous. めっきレジスト54の厚みは、10〜30μmの間を用いた。 The thickness of the plating resist 54 was used between 10 to 30 [mu] m.

(13)ついで、めっきレジスト非形成部に、以下の条件で、厚さ25μmの電解銅めっき膜56を形成した(図3(C))。 (13) Then, the plating resist non-formation portions, under the following conditions to form an electrolytic copper plated film 56 having a thickness of 25 [mu] m (FIG. 3 (C)).
〔電解めっき液〕 [Electrolytic plating solution]
硫酸 2.24 mol/l硫酸銅 0.26 mol/l添加剤 19.5 ml/l(アトテックジャパン社製、カパラシドGL) Sulfate 2.24 mol / l Copper sulfate 0.26 mol / l additive 19.5 ml / l (Atotech Japan Co., Cupracid GL)
〔電解めっき条件〕 [Electrolytic plating conditions]
電流密度 1 A/dm2時間 65 分温度 22±2 ℃ Current density 1 A / dm @ 2 hours 65 minutes temperature 22 ± 2 ° C.

(14)さらに、めっきレジストを5%程度のKOHで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、複数の配線パターン58及びバイアホール60、製品外の製品とは導通しない連続した枠状導体パターン59とした(図3(D))。 (14) Further, after peeling is removed the plating resist with 5% of KOH, dissolve and remove the electroless plated film beneath the plating resist is etched with a mixed solution of sulfuric acid and hydrogen peroxide, a plurality of wirings patterns 58 and via holes 60, and the product out of the product was a frame-shaped conductor pattern 59 which continuously without conducting (FIG 3 (D)). このワークシート30の平面図を図10に示す。 It shows a plan view of the worksheet 30 in FIG. 10. 図10中のB−B断面が、図3(D)に対応している。 Section B-B in FIG. 10, it corresponds in Figure 3 (D). 製品(1のパッケージ基板を構成する回路パターン群)A3と製品A4との図中の横間隔C、製品A3と製品A5との図中の縦間隔Cは8mm空けられ、枠状導体パターン59の幅Wは10mmに設定されている。 Products lateral spacing C in view of the (first circuit pattern group constituting the package substrate) A3 and product A4, vertical interval C in view of a product A3 and product A5 is spaced 8 mm, the frame-shaped conductor patterns 59 width W is set to 10mm.

(15)ついで、配線パターン58及びバイアホール60の表面、製品外の製品とは導通しない連続した枠状導体パターン59をNaOH(10g/l)、NaClO2 (40g/l)、Na3 PO4 (6g/l)を含む水溶液を黒化浴(酸化浴)とする黒化処理、および、NaOH(10g/l)、NaBH4 (6g/l)を含む水溶液を還元浴とする還元処理を行い、導体回路の表面に粗化面58aを形成した(図3(E))。 (15) Then, the surface of the wiring patterns 58 and via holes 60, the frame-like conductive pattern 59 continuously without conducting the product out of the product NaOH (10g / l), NaClO2 (40g / l), Na3 PO4 (6g / blackening treatment of an aqueous solution containing l) blackening bath (the oxidation bath), and, NaOH (10 g / l), subjected to reduction treatment to reducing bath of an aqueous solution containing NaBH4 (6 g / l), the conductive circuit to form a roughened surface 58a on the surface (FIG. 3 (E)).

(16)次に、上記Aで作製した層間絶縁材用樹脂フィルム150γを、温度50〜150℃まで昇温しながら、0.5MPaで真空圧着ラミネートして貼り付けた(図4(A))。 (16) Next, an interlayer insulating material for a resin film 150γ produced above A, while raising the temperature to a temperature 50 to 150 ° C., was attached by vacuum pressure bonding lamination at 0.5 MPa (FIG. 4 (A)) .

(17)次に、層間絶縁材用樹脂フィルム150γに、三菱社製のCO2レーザ装置にて、下記のレーザ条件で、80um径のバイアホール150aを形成した(図4(B))。 (17) Next, the resin film 150γ interlayer insulating material, at Mitsubishi Co. CO2 laser device, a laser under the following conditions, thereby forming a via hole 150a of 80um diameter (FIG. 4 (B)).
「レーザ条件」 "Laser condition"
マスク径:φ1.4mm Mask diameter: φ1.4mm
パルス幅:15us Pulse width: 15us
パルスエネルギー:2.0mj/パルスショット数:5ショット Pulse energy: 2.0mj / pulse number of shots: 5 shots

(18)次に、150℃で3時間熱処理を行ない、層間絶縁材用樹脂フィルム150γを完全硬化させ層間絶縁層150を得た(図4(C))。 (18) Next, subjected to heat treatment for 3 hours at 150 ° C., to obtain an interlayer insulating layer 150 to completely cure the resin film 150γ interlayer insulating material (FIG. 4 (C)). 層間絶縁材用樹脂フィルム150γを硬化させる際に、ワークシート30に応力が発生するが、枠状導体パターン59を構成する銅によりワークシート30の周囲の強度が高められて、反りが発生し難い。 When curing resin film 150γ interlayer insulation, the stress is generated in the worksheet 30, the copper constituting the frame-like conductive pattern 59 is enhanced intensity of the ambient worksheet 30, warpage hardly occurs .

(19)その基板を、60g/lの過マンガン酸を含む80℃の溶液に10分間浸漬し、バイアホール用開口52の内壁を含む層間樹脂絶縁層150の表面に粗化面150αを形成した(図4(D))。 (19) the substrate, immersed for 10 minutes in a solution of 80 ° C. containing permanganic acid 60 g / l, to form a roughened surface 150α on the surfaces of the interlayer resin insulating layer 150 including the inner walls of via-hole openings 52 (FIG. 4 (D)). 粗化面150αは0.1〜5μmの間で形成した。 Roughened surface 150α was formed between 0.1~5μm.

(20)次に、上記処理を終えた基板を、中和溶液(シプレイ社製)に浸漬してから水洗いした。 (20) was then washed with water substrate having been subjected to the process, after immersion in neutralized solution (Shipley Co.). さらに、粗面化処理(粗化深さ3μm)した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。 Furthermore, the roughening treatment (roughened depth 3 [mu] m) surface of the substrate, by applying a palladium catalyst, thus, catalyst nuclei were attached to the inner wall surface and openings for via holes in the interlayer resin insulating layer.

(21)次に、以下の組成の無電解銅めっき水溶液中に、基板を浸漬し、層間絶縁層150の表面に厚さ0.6〜3.0μmの無電解銅めっき膜152を形成した(図4(E))。 (21) Next, in an electroless copper plating solution having the following composition, the substrate was immersed to form an electroless copper plating film 152 having a thickness of 0.6~3.0μm on the surface of the interlayer insulating layer 150 ( Figure 4 (E)).
〔無電解めっき水溶液〕 [Electroless plating solution]
硫酸銅 0.800 mol/l Copper sulfate 0.800 mol / l
EDTA 0.030 mol/l EDTA 0.030 mol / l
HCHO 0.050 mol/l HCHO 0.050 mol / l
NaOH 0.100 mol/l NaOH 0.100 mol / l
α、α′−ビピリジル 100 mg/l α, α'- bipyridyl 100 mg / l
ポリエチレングリコール(PEG) 0.10 g/l Polyethylene glycol (PEG) 0.10 g / l
〔無電解めっき条件〕 [Electroless plating conditions]
34℃の液温度で40分 40 minutes at a liquid temperature of 34 ° C.

(22)無電解銅めっき膜152が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト154を設けた(図5(A))。 (22) affixed to a commercially available photosensitive dry film on a substrate an electroless copper plating film 152 is formed, by placing a mask to development processing, it provided a plating resist 154 (FIG. 5 (A)) . 図11を参照して後述するように製品外の枠状導体パターンは、一箇所、不連続となるようめっきレジストを残した。 Product outside of the frame-shaped conductor pattern as will be described later with reference to FIG. 11, left one place, the plating resist so as to be discontinuous. その位置は、製品内の製品間を製品外に延長した位置以外で、製品間の幅と同じ幅Cで不連続となるようめっきレジストを残した。 Its position is other than a position extended between the products in the product to the product out, leaving the plating resist so as to be discontinuous in the same width C as the width between the products. めっきレジストの厚みは、10〜30μmの間を用いた。 The thickness of the plating resist, was used during the 10 to 30 [mu] m.

(23)ついで、めっきレジスト非形成部に、以下の条件で、厚さ25μmの電解銅めっき膜156を形成した(図5(B))。 (23) Then, the plating resist non-formation portions, under the following conditions to form electrolytic copper-plated film 156 having a thickness of 25 [mu] m (FIG. 5 (B)).
〔電解めっき液〕 [Electrolytic plating solution]
硫酸 2.24 mol/l硫酸銅 0.26 mol/l添加剤 19.5 ml/l(アトテックジャパン社製、カパラシドGL) Sulfate 2.24 mol / l Copper sulfate 0.26 mol / l additive 19.5 ml / l (Atotech Japan Co., Cupracid GL)
〔電解めっき条件〕 [Electrolytic plating conditions]
電流密度 1 A/dm2時間 65 分温度 22±2 ℃ Current density 1 A / dm @ 2 hours 65 minutes temperature 22 ± 2 ° C.

(24)さらに、めっきレジストを5%程度のKOHで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、複数の配線パターン群158及びバイアホール160、製品外の製品とは導通しない不連続な枠状導体パターン159とした(図5(C))。 (24) Further, after peeling is removed the plating resist with 5% of KOH, dissolve and remove the electroless plated film beneath the plating resist is etched with a mixed solution of sulfuric acid and hydrogen peroxide, a plurality of wirings pattern group 158 and via holes 160, and the product out of the product was a discontinuous frame-like conductive pattern 159 does not conduct (Fig. 5 (C)). このワークシート30の平面図を図11に示す。 It shows a plan view of the worksheet 30 in FIG. 11. 図11中のD−D断面が、図5(C)に対応している。 Section D-D in FIG. 11 corresponds to FIG. 5 (C). 製品(1のパッケージ基板を構成する回路パターン群)A3と製品A4との図中の横間隔C、製品A3と製品A5との図中の縦間隔Cは8mm空けられ、枠状導体パターン159の幅Wは10mmに設定されている。 Products lateral spacing C in view of the (first circuit pattern group constituting the package substrate) A3 and product A4, vertical interval C in view of a product A3 and product A5 is spaced 8 mm, the frame-like conductive pattern 159 width W is set to 10mm. ここで、最外層の枠状導体パターン159は、スリット159Sを設けることで不連続になっている。 Here, the outermost layer of the frame-like conductive pattern 159, are discontinuous by providing the slit 159S. スリット159Sの位置は、製品10と製品10との間を製品外に延長した位置から外れており、その数は1で、その幅は、製品間の間隔と同じ幅Cとした。 Position of the slit 159S is deviated from a position extending to the out-of-product between the product 10 and product 10, in that the number 1, the width was the same width C as the spacing between the products.

(25)ついで、配線パターン群158及びバイアホール160の表面、製品外の製品とは導通しない不連続な枠状導体パターン159をNaOH(10g/l)、NaClO2 (40g/l)、Na3 PO4 (6g/l)を含む水溶液を黒化浴(酸化浴)とする黒化処理、および、NaOH(10g/l)、NaBH4 (6g/l)を含む水溶液を還元浴とする還元処理を行い、表面に粗化面158αを形成した(図5(D))。 (25) Then, the surface of the wiring pattern group 158 and via holes 160, a discontinuous frame-like conductive pattern 159 does not conduct the product out of the product NaOH (10g / l), NaClO2 (40g / l), Na3 PO4 ( blackening treatment of an aqueous solution containing 6 g / l) blackening bath (the oxidation bath), and, NaOH (10 g / l), subjected to reduction treatment to reducing bath of an aqueous solution containing NaBH4 (6 g / l), the surface to form a roughened surface 158α (Fig. 5 (D)).

(26)前記(25)で得た基板の両面に、市販のソルダーレジスト組成物70γを20μmの厚さで塗布した(図6(A))。 On both sides of the substrate obtained in (26) above (25), it was applied a commercially available solder resist composition 70γ at a thickness of 20 [mu] m (FIG. 6 (A)). 次いで、70℃で20分間、70℃で30分間の乾燥処理を行った後、クロム層によってソルダーレジスト開口部の円パターン(マスクパターン)が描画された厚さ5mmのソーダライムガラス基板を、クロム層が形成された側をソルダーレジスト層に密着させて載置し、1000mJ/cm2 の紫外線で露光し、DMTG現像処理した。 Then, 20 minutes at 70 ° C., after drying for 30 minutes was carried out at 70 ° C., a soda lime glass substrate having a thickness of 5mm, the solder resist opening portion of the circular pattern (mask pattern) is drawn by the chromium layer, the chromium the layers are formed side by close contact with the solder resist layer is placed, exposed with ultraviolet rays of 1000 mJ / cm @ 2, and DMTG development process. そしてさらに、80℃で1時間、 100℃で1時間、 120℃で1時間、 150℃で3時間の条件で加熱処理し、はんだパッドの上面、バイアホールとそのランド部分に開口(開口径 180um)71を設けたソルダーレジスト層70のパターン(厚み20μm)を形成した(図6(B))。 And further 1 hour at 80 ° C., 1 hour at 100 ° C., 1 hour at 120 ° C., and heat treatment under the conditions of 3 hours at 0.99 ° C., the upper surface of the solder pad, the via-hole and land portion of the opening (opening diameter 180um ) 71 of the solder resist layer 70 provided pattern (the formation of the thickness 20 [mu] m) (FIG. 6 (B)). ソルダーレジスト組成物70γを硬化させる際に、ワークシート30に応力が発生するが、スリット159Sを備える枠状導体パターン149を構成する銅によりワークシート30の周囲の強度が高められる。 When curing the solder resist composition 70Ganma, the stress is generated in the worksheet 30, the strength around the worksheet 30 is enhanced by the copper constituting the frame-like conductive pattern 149 with a slit 159S. これと同時に、スリット159Sを設けることで、製品内と製品外で、銅面積差が減少し、反りを発生させる応力が小さくなり、反りが発生し難い。 At the same time, by providing the slits 159S, in the product and product out, copper area difference is reduced, the smaller the stress to generate a warp, warp hardly occurs.

(27)次に、ソルダーレジスト層70を形成した基板を、塩化ニッケル30g/l、次亜リン酸ナトリウム10g/l、クエン酸ナトリウム10g/lからなるpH=5の無電解ニッケルめっき液に20分間浸漬して、開口部に厚さ5μmのニッケルめっき層72を形成した。 (27) Next, 20 the substrate formed with the solder resist layer 70, nickel chloride 30 g / l, sodium hypophosphite 10 g / l, in an electroless nickel plating solution of pH = 5 consisting of sodium citrate 10 g / l immersed in minutes to form a nickel plating layer 72 having a thickness of 5μm on the opening portion. さらに、その基板を、シアン化金カリウム2g/l、塩化アンモニウム75g/l、クエン酸ナトリウム50g/l、次亜リン酸ナトリウム10g/lからなる無電解金めっき液に93℃の条件で23秒間浸漬して、ニッケルめっき層72上に厚さ0.03μmの金めっき層74を形成した(図6(C))。 Furthermore, the substrate, potassium gold cyanide 2 g / l, ammonium chloride 75 g / l, sodium citrate 50 g / l, 23 seconds under the conditions of 93 ° C. in an electroless gold plating solution consisting of sodium hypophosphite 10 g / l immersed in, to form a gold plated layer 74 having a thickness of 0.03μm on the nickel plating layer 72 (FIG. 6 (C)).

(28)そして、ソルダーレジスト層70の開口部71に、はんだペーストを印刷して 200℃でリフローすることによりはんだバンプ(はんだ体)76U、76Dを形成し、はんだバンプを有するプリント配線板を製造した(図7)。 (28) Then, the openings 71 of the solder resist layer 70, the solder bumps (solder body) by reflow at 200 ° C. by printing a solder paste 76U, to form a 76D, producing a printed wiring board having solder bumps and (Fig. 7). 図7に示すワークシート30の平面図を図12に示す。 A plan view of the work sheet 30 shown in FIG. 7 is shown in FIG. 12. 図12中のE−E断面が、図7に対応している。 E-E cross section of FIG. 12 corresponds to FIG. このワークシート30の図中鎖線で示す位置をダイシングすることで、9個の多層プリント配線板(パッケージ基板)を得る。 By dicing the position indicated by the worksheet 30 in the drawing broken lines, obtaining nine multilayer printed wiring board (package substrate). ダイシング後の多層プリント配線板10を図8に示す。 The multilayer printed wiring board 10 after dicing shown in FIG.

(実施例2) (Example 2)
A. A. 層間絶縁材用フィルムの作製(1) ビスフェノールA型エポキシ樹脂(油化シェル製、商品名:E−1001)40重量部と、フェノールノボラック型エポキシ樹脂(油化シェル製、商品名:E−154)60重量部と、イミダゾール型硬化剤(四国化成製、商品名:2PHZ)5重量部とブチルセロソルブアセテート75重量部とを三本ローラーで攪拌、混合してフィルム前駆体を調整した。 Preparation of the interlayer insulation film (1) Bisphenol A type epoxy resin (made by Yuka Shell Co., Ltd. trade name: E-1001) and 40 parts by weight of a phenol novolak type epoxy resin (made by Yuka Shell Co., Ltd. trade name: E-154 ) and 60 parts by weight of an imidazole type curing agent (made by Shikoku Kasei Co., Ltd. trade name: 2PHZ) stirring 5 parts by weight of butyl cellosolve acetate 75 parts by weight of a three-roll, mixed to adjust the film precursor.

(2) このフィルム前駆体をローラーコーター(サーマトロニクス貿易製)を使用して、ポリメチルペンテン(TPX)(三井石油化学工業製、商品名:オピュランX−88,軟化点180℃)製の50μm厚のフィルム上に塗布し、その後、80℃で2時間、120 ℃で5時間、150 ℃で2時間、乾燥硬化させて厚さ40μmの層間絶縁層用樹脂フィルム層を形成した。 (2) The film precursor using a roller coater (Thermal Toro Nix Trade Ltd.), polymethyl pentene (TPX): 50 [mu] m of (Mitsui Petrochemical Industries, Ltd., trade name Opyuran X-88, a softening point of 180 ° C.) manufactured by was coated to a thickness on the film, then 2 hours at 80 ° C., 5 hours at 120 ° C., 2 hours to form an interlayer insulating layer resin film layer having a thickness of 40μm and dried cured at 0.99 ° C..

B. B. スルホール充填用樹脂組成物の調製 ビスフェノールF型エポキシモノマー(油化シェル社製、分子量:310、YL983U)100重量部、表面にシランカップリング剤がコーティングされた平均粒径が1.6μmで、最大粒子の直径が15μm以下のSiO2 球状粒子(アドテック社製、CRS 1101−CE)72重量部およびレベリング剤(サンノプコ社製 ペレノールS4)1.5重量部を容器にとり、攪拌混合することにより、その粘度が23±1℃で30〜60Pa・sの樹脂充填材を調製した。 Sulfol Preparation bisphenol F type epoxy monomer potting composition (Yuka Shell Co., Ltd. molecular weight: 310, YL983U) 100 parts by weight, average particle diameter silane coupling agent to the surface-coated is in 1.6 [mu] m, the maximum diameter 15μm following SiO2 spherical particles having a particle (ADTEC Co., CRS 1101-CE) takes 72 parts by weight and leveling agent (San Nopco Co., Ltd. Perenol S4) 1.5 parts by weight to the container, by stirring and mixing, the viscosity There was prepared a resin filler 30~60Pa · s at 23 ± 1 ° C.. なお、硬化剤として、イミダゾール硬化剤(四国化成社製、2E4MZ−CN)6.5重量部を用いた。 Incidentally, as a curing agent, an imidazole curing agent was used (Shikoku Kasei, 2E4MZ-CN) 6.5 parts by weight.

C. C. 多層プリント配線板の製造(1)厚さ0.8mmのガラスエポキシ樹脂またはBT(ビスマレイミドトリアジン)樹脂からなる絶縁性基板30Aの両面に12μmの銅箔32がラミネートされている銅張積層板(510mm×510mmのワークシート)36を出発材料とした(図1(A))。 Clad laminate copper foil 32 on both surfaces 12μm of a multilayer printed wiring board (1) Preparation of glass epoxy resin or BT thickness 0.8 mm (bismaleimide triazine) made of a resin insulating substrate 30A is laminated ( worksheet) 36 of 510 mm × 510 mm was used as a starting material (Fig. 1 (a)).

(2)まず、この銅張積層板をドリル削孔し、無電解めっき、電気めっきを施し、不要部分をエッチングにより除去し、即ち、サブトラクティブ法により、基板30の両面に、図1(B)に示すような複数の配線パターン34、製品とは導通しない連続した枠状導体パターン35、スルーホール36、上面に導体層34P、下面に導体層34Eを形成した。 (2) First, this copper-clad laminate was drilled, electroless plating is subjected to electroplating, and removing unnecessary portions by etching, i.e., by a subtractive method, on both sides of the substrate 30, FIG. 1 (B ) shows such a plurality of wiring patterns 34, a continuous frame-like conductive pattern 35 does not conduct the product, the through holes 36, thereby forming a conductor layer 34E conductor layers 34P, on the lower surface to the upper surface. このワークシート30の平面図を図9に示す。 It shows a plan view of the worksheet 30 in FIG. 第2実施形態では、510mm×510mmのワークシートを用い、40mm×40mmの多層プリント配線板(パッケージ基板)10が縦横10−10で100個同時に製造できるが、図示の便宜上、図9中には、縦横3−3で、9個のみ示してある。 In the second embodiment, using the worksheet 510 mm × 510 mm, but a multilayer printed wiring board of 40 mm × 40 mm (package substrate) 10 can be manufactured in the aspect 10-10 100 simultaneously, for convenience of illustration, in FIG. 9 , vertical and horizontal 3-3, is shown only nine. 図9中のA−A断面が、図1(B)に対応している。 A-A cross section in FIG. 9 corresponds to FIG. 1 (B). 製品(1のパッケージ基板を構成する回路パターン群)A3と製品A4との図中の横間隔C、製品A3と製品A5との図中の縦間隔Cは8mm空けられ、枠状導体パターン35の幅Wは10mmに設定されている。 Products lateral spacing C in view of the (first circuit pattern group constituting the package substrate) A3 and product A4, vertical interval C in view of a product A3 and product A5 is spaced 8 mm, the frame-like conductive pattern 35 width W is set to 10mm.

(3)複数の配線パターン34と製品とは導通しない連続した枠状導体パターン35とスルーホール36を形成した基板30をNaOH(10g/l)、NaClO2 (40g/l)、Na3 PO4 (6g/l)を含む水溶液を黒化浴(酸化浴)とする黒化処理、および、NaOH(10g/l)、NaBH4 (6g/l)を含む水溶液を還元浴とする還元処理を行い、配線パターン34と製品とは導通しない連続した枠状導体パターン35とスルーホール36の表面に粗化面34αを形成した(図1(C))。 (3) a plurality of wiring patterns 34 and the product of a substrate 30 to form a frame-like conductive pattern 35 and the through-hole 36 that continuously without conducting the NaOH (10g / l), NaClO2 (40g / l), Na3 PO4 (6g / blackening treatment of an aqueous solution containing l) blackening bath (the oxidation bath), and, NaOH (10 g / l), subjected to reduction treatment to reducing bath of an aqueous solution containing NaBH4 (6 g / l), the wiring patterns 34 and the product was formed roughened surface 34α a continuous frame-like conductive pattern 35 and the surface of the through hole 36 does not conduct (Fig. 1 (C)).

(4)次に、上記Bで作成したスルホール充填用樹脂組成物40を導体回路34、34間とスルーホール26内に、スキージを用いて充填した後、100℃、20分の条件で乾燥を行った(図1(D))。 (4) Next, the through-hole filling resin composition 40 created in the conductor circuit 34 and 34 between the through holes 26 in the B, after filling using a squeegee, 100 ° C., the dried for 20 minutes I went (Fig 1 (D)). その基板表面を、導体回路34表面およびスルーホール36のランド表面が露出するまで研磨して平坦化し、100℃で1時間、150℃で1時間の加熱処理を行うことにより、スルーホール充填用樹脂組成物を硬化させて樹脂充填材層40を形成した(図1(E))。 The substrate surface was polished and planarized until the land surface of the conductor circuit 34 surface and through-holes 36 is exposed, 1 hour at 100 ° C., a heating treatment was performed at 1 hour at 0.99 ° C., the through hole filling resin the composition is cured to form a resin filler layer 40 (FIG. 1 (E)).

(5)次に、上記Aで作製した層間絶縁材用樹脂フィルム50γを、温度50〜150℃まで昇温しながら、0.5MPaで真空圧着ラミネートして貼り付けた(図2(B))。 (5) Next, an interlayer insulating material for a resin film 50γ produced above A, while raising the temperature to a temperature 50 to 150 ° C., was attached by vacuum pressure bonding lamination at 0.5 MPa (see FIG. 2 (B)) .

(6)次に、三菱社製のCO2レーザ装置にて、下記のレーザ条件で、80um径のバイアホール用開口52を形成した(図2(C))。 (6) Next, at Mitsubishi Co. CO2 laser device, a laser under the following conditions, thereby forming openings for via holes 52 of 80um diameter (FIG. 2 (C)).
「レーザ条件」 "Laser condition"
マスク径:φ1.4mm Mask diameter: φ1.4mm
パルス幅:15us Pulse width: 15us
パルスエネルギー:2.0mj/パルスショット数:5ショット Pulse energy: 2.0mj / pulse number of shots: 5 shots

(7)次に、150℃で3時間熱処理を行ない、層間絶縁材用樹脂フィルム50γを完全硬化させて層間樹脂絶縁層50を得た(図2(D))。 (7) Next, subjected to heat treatment for 3 hours at 0.99 ° C., to obtain an interlayer resin insulating layer 50 by completely curing the resin film 50γ interlayer insulating material (FIG. 2 (D)). 層間絶縁材用樹脂フィルム50γを硬化させる際に、ワークシート30に応力が発生するが、枠状導体パターン35を構成する銅によりワークシート30の周囲の強度が高められて、反りが発生し難い。 When curing resin film 50γ interlayer insulation, the stress is generated in the worksheet 30, the copper constituting the frame-like conductive pattern 35 is enhanced intensity of the ambient worksheet 30, warpage hardly occurs .
(8)その基板を、60g/lの過マンガン酸を含む80℃の溶液に10分間浸漬し、バイアホール用開口の内壁を含む層間樹脂絶縁層50の表面に粗化面50αを形成した(図2(E))。 (8) the substrate, immersed for 10 minutes in a solution of 80 ° C. containing permanganic acid 60 g / l, to form a roughened surface 50α on the surfaces of the interlayer resin insulating layer 50 including the inner walls of the openings for via holes ( Figure 2 (E)). 粗化面50αは0.1〜5μmの間で形成した。 Roughened surface 50α was formed between 0.1~5μm.

(9)次に、上記処理を終えた基板を、中和溶液(シプレイ社製)に浸漬してから水洗いした。 (9) was then washed with water substrate having been subjected to the process, after immersion in neutralized solution (Shipley Co.). さらに、粗面化処理(粗化深さ3μm)した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。 Furthermore, the roughening treatment (roughened depth 3 [mu] m) surface of the substrate, by applying a palladium catalyst, thus, catalyst nuclei were attached to the inner wall surface and openings for via holes in the interlayer resin insulating layer.

(10)次に、以下の組成の無電解銅めっき水溶液中に、基板を浸漬し、層間絶縁層50の表面(バイアホール52と溝53の内壁面とを含む)、および、バイアホール用開口52の壁面に厚さ0.6〜3.0μmの無電解銅めっき膜52を形成した(図3(A))。 (10) Next, in an electroless copper plating solution having the following composition, the substrate was immersed, (including the inner wall surface of the via hole 52 and the groove 53) the surface of the interlayer insulating layer 50, and openings for via holes 52 wall to form an electroless copper plated film 52 having a thickness of 0.6~3.0μm in the (Figure 3 (a)).
〔無電解めっき水溶液〕 [Electroless plating solution]
硫酸銅 0.800 mol/l Copper sulfate 0.800 mol / l
EDTA 0.030 mol/l EDTA 0.030 mol / l
HCHO 0.050 mol/l HCHO 0.050 mol / l
NaOH 0.100 mol/l NaOH 0.100 mol / l
α、α′−ビピリジル 100 mg/l α, α'- bipyridyl 100 mg / l
ポリエチレングリコール(PEG) 0.10 g/l Polyethylene glycol (PEG) 0.10 g / l
〔無電解めっき条件〕 [Electroless plating conditions]
34℃の液温度で40分 40 minutes at a liquid temperature of 34 ° C.

(11)無電解銅めっき膜52が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト54を設けた(図3(B))。 (11) affixed to a commercially available photosensitive dry film on a substrate an electroless copper plating film 52 is formed, by placing a mask to development processing, provided a plating resist 54 (FIG. 3 (B)) . 図10を参照して後述するように製品外の枠状導体パターンは、連続となるようめっきレジストを形成した。 Product outside of the frame-shaped conductor pattern as will be described later with reference to FIG. 10, to form a plating resist so as to be continuous. めっきレジストの厚みは、10〜30μmの間を用いた。 The thickness of the plating resist, was used during the 10 to 30 [mu] m.

(12)ついで、めっきレジスト非形成部に、以下の条件で、厚さ25μmの電解銅めっき膜56を形成した(図3(C))。 (12) Then, the plating resist non-formation portions, under the following conditions to form an electrolytic copper plated film 56 having a thickness of 25 [mu] m (FIG. 3 (C)).
〔電解めっき液〕 [Electrolytic plating solution]
硫酸 2.24 mol/l硫酸銅 0.26 mol/l添加剤 19.5 ml/l(アトテックジャパン社製、カパラシドGL) Sulfate 2.24 mol / l Copper sulfate 0.26 mol / l additive 19.5 ml / l (Atotech Japan Co., Cupracid GL)
〔電解めっき条件〕 [Electrolytic plating conditions]
電流密度 1 A/dm2時間 65 分温度 22±2 ℃ Current density 1 A / dm @ 2 hours 65 minutes temperature 22 ± 2 ° C.

(13)さらに、めっきレジストを5%程度のKOHで剥離除去した後、そのめっきレジスト54下の無電解めっき膜52を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、複数の配線パターン58及びバイアホール60、製品外の製品とは導通しない連続した枠状導体パターン59とした(図3(D))。 (13) Further, after peeling is removed the plating resist with 5% of KOH, the electroless plated film 52 under the plating resist 54 is etched dissolve and remove a mixed solution of sulfuric acid and hydrogen peroxide, a plurality wiring patterns 58 and via holes 60, and the product out of the product was a frame-shaped conductor pattern 59 which continuously without conducting (FIG 3 (D)). このワークシート30の平面図を図10に示す。 It shows a plan view of the worksheet 30 in FIG. 10. 図10中のB−B断面が、図3(D)に対応している。 Section B-B in FIG. 10, it corresponds in Figure 3 (D). 製品(1のパッケージ基板を構成する回路パターン群)A3と製品A4との図中の横間隔C、製品A3と製品A5との図中の縦間隔Cは8mm空けられ、枠状導体パターン59の幅Wは10mmに設定されている。 Products lateral spacing C in view of the (first circuit pattern group constituting the package substrate) A3 and product A4, vertical interval C in view of a product A3 and product A5 is spaced 8 mm, the frame-shaped conductor patterns 59 width W is set to 10mm.

(14)ついで、配線パターン58及びバイアホール60の表面、製品外の製品とは導通しない連続した枠状導体パターン59をNaOH(10g/l)、NaClO2 (40g/l)、Na3 PO4 (6g/l)を含む水溶液を黒化浴(酸化浴)とする黒化処理、および、NaOH(10g/l)、NaBH4 (6g/l)を含む水溶液を還元浴とする還元処理を行い、表面に粗化面58αを形成した(図3(E))。 (14) Then, the surface of the wiring patterns 58 and via holes 60, the frame-like conductive pattern 59 continuously without conducting the product out of the product NaOH (10g / l), NaClO2 (40g / l), Na3 PO4 (6g / blackening treatment of an aqueous solution containing l) blackening bath (the oxidation bath), and, NaOH (10 g / l), subjected to reduction treatment to reducing bath of an aqueous solution containing NaBH4 (6 g / l), the crude to the surface to form a treatment side 58Arufa (Fig 3 (E)).

(15)次に、上記Aで作製した層間絶縁材用樹脂フィルム150γを、温度50〜150℃まで昇温しながら、0.5MPaで真空圧着ラミネートして貼り付けた(図4(A))。 (15) Next, an interlayer insulating material for a resin film 150γ produced above A, while raising the temperature to a temperature 50 to 150 ° C., was attached by vacuum pressure bonding lamination at 0.5 MPa (FIG. 4 (A)) .

(16)次に、層間絶縁材用樹脂フィルム150γに、三菱社製のCO2レーザ装置にて、下記のレーザ条件で、80um径のバイアホール用開口150aを形成した(図4(B))。 (16) Next, the resin film 150γ interlayer insulating material, at Mitsubishi Co. CO2 laser device, a laser under the following conditions, thereby forming openings for via holes 150a of 80um diameter (FIG. 4 (B)).
「レーザ条件」 "Laser condition"
マスク径:φ1.4mm Mask diameter: φ1.4mm
パルス幅:15us Pulse width: 15us
パルスエネルギー:2.0mj/パルスショット数:5ショット Pulse energy: 2.0mj / pulse number of shots: 5 shots

(17)次に、150℃で3時間熱処理を行ない層間絶縁材用樹脂フィルム150γを完全硬化させ層間樹脂絶縁層150を得た(図4(C))。 (17) Next, to obtain an interlayer resin insulating layer 150 to completely cure the resin film 150γ interlayer insulating material subjected to heat treatment for 3 hours at 150 ° C. (FIG. 4 (C)). 層間絶縁材用樹脂フィルム150γを硬化させる際に、ワークシート30に応力が発生するが、枠状導体パターン59を構成する銅によりワークシート30の周囲の強度が高められて、反りが発生し難い。 When curing resin film 150γ interlayer insulation, the stress is generated in the worksheet 30, the copper constituting the frame-like conductive pattern 59 is enhanced intensity of the ambient worksheet 30, warpage hardly occurs .

(18)その基板を、60g/lの過マンガン酸を含む80℃の溶液に10分間浸漬し、バイアホール用開口の内壁を含む層間樹脂絶縁層150の表面に粗化面150αを形成した(図4(D))。 (18) the substrate, immersed for 10 minutes in a solution of 80 ° C. containing permanganic acid 60 g / l, to form a roughened surface 150α on the surfaces of the interlayer resin insulating layer 150 including the inner walls of the openings for via holes ( Figure 4 (D)). 粗化面150αは0.1〜5μmの間で形成した。 Roughened surface 150α was formed between 0.1~5μm.

(19)次に、上記処理を終えた基板を、中和溶液(シプレイ社製)に浸漬してから水洗いした。 (19) was then washed with water substrate having been subjected to the process, after immersion in neutralized solution (Shipley Co.). さらに、粗面化処理(粗化深さ3μm)した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。 Furthermore, the roughening treatment (roughened depth 3 [mu] m) surface of the substrate, by applying a palladium catalyst, thus, catalyst nuclei were attached to the inner wall surface and openings for via holes in the interlayer resin insulating layer.

(20)次に、以下の組成の無電解銅めっき水溶液中に、基板を浸漬し、層間絶縁層150γの表面バイアホール用開口152の壁面に厚さ0.6〜3.0μmの無電解銅めっき膜152を形成した(図4(E))。 (20) Next, in an electroless copper plating solution having the following composition, immersing the substrate, electroless copper having a thickness of 0.6~3.0μm the wall surface of the surface openings for via holes 152 of the interlayer insulating layer 150γ to form a plated film 152 (FIG. 4 (E)).
〔無電解めっき水溶液〕 [Electroless plating solution]
硫酸銅 0.800 mol/l Copper sulfate 0.800 mol / l
EDTA 0.030 mol/l EDTA 0.030 mol / l
HCHO 0.050 mol/l HCHO 0.050 mol / l
NaOH 0.100 mol/l NaOH 0.100 mol / l
α、α′−ビピリジル 100 mg/l α, α'- bipyridyl 100 mg / l
ポリエチレングリコール(PEG) 0.10 g/l Polyethylene glycol (PEG) 0.10 g / l
〔無電解めっき条件〕 [Electroless plating conditions]
34℃の液温度で40分 40 minutes at a liquid temperature of 34 ° C.

(21)無電解銅めっき膜52が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト154を設けた(図5(A))。 (21) affixed to a commercially available photosensitive dry film on a substrate an electroless copper plating film 52 is formed, by placing a mask to development processing, it provided a plating resist 154 (FIG. 5 (A)) . 図13を参照して後述すように製品外の枠状導体パターンは、製品内の製品間を製品外に延長した部分は、全て、製品間の幅と同じ幅で不連続となるようめっきレジストを残した。 Reference products outside of the frame-shaped conductor pattern as to be described later with FIG. 13, the portion extending between the product in the product outside of the product are all plating resist so as to be discontinuous in the same width as the width between the product the left. めっきレジストの厚みは、10〜30μmの間を用いた。 The thickness of the plating resist, was used during the 10 to 30 [mu] m.

(22)ついで、めっきレジスト非形成部に、以下の条件で、厚さ25μmの電解銅めっき膜156を形成した(図5(B))。 (22) Then, the plating resist non-formation portions, under the following conditions to form electrolytic copper-plated film 156 having a thickness of 25 [mu] m (FIG. 5 (B)).
〔電解めっき液〕 [Electrolytic plating solution]
硫酸 2.24 mol/l硫酸銅 0.26 mol/l添加剤 19.5 ml/l(アトテックジャパン社製、カパラシドGL) Sulfate 2.24 mol / l Copper sulfate 0.26 mol / l additive 19.5 ml / l (Atotech Japan Co., Cupracid GL)
〔電解めっき条件〕 [Electrolytic plating conditions]
電流密度 1 A/dm2時間 65 分温度 22±2 ℃ Current density 1 A / dm @ 2 hours 65 minutes temperature 22 ± 2 ° C.

(23)さらに、めっきレジストを5%程度のKOHで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、複数の配線パターン群158及びバイアホール160、製品外の製品とは導通しない不連続な枠状導体パターン159とした(図5(C))。 (23) Further, after peeling is removed the plating resist with 5% of KOH, dissolve and remove the electroless plated film beneath the plating resist is etched with a mixed solution of sulfuric acid and hydrogen peroxide, a plurality of wirings pattern group 158 and via holes 160, and the product out of the product was a discontinuous frame-like conductive pattern 159 does not conduct (Fig. 5 (C)). このワークシート30の平面図を図13に示す。 It shows a plan view of the worksheet 30 in FIG. 図13中のD−D断面が、図5(C)に対応している。 Section D-D in FIG. 13 corresponds to FIG. 5 (C). 製品(1のパッケージ基板を構成する回路パターン群)A3と製品A4との図中の横間隔C、製品A3と製品A5との図中の縦間隔Cは8mm空けられ、枠状導体パターン159の幅Wは10mmに設定されている。 Products lateral spacing C in view of the (first circuit pattern group constituting the package substrate) A3 and product A4, vertical interval C in view of a product A3 and product A5 is spaced 8 mm, the frame-like conductive pattern 159 width W is set to 10mm. ここで、最外層の枠状導体パターン159は、スリット159Sを設けることで不連続になっている。 Here, the outermost layer of the frame-like conductive pattern 159, are discontinuous by providing the slit 159S. スリット159Sの位置は、製品10、10間を製品外に延長した位置で、その数は、製品間全て、その幅は、製品間と同じ幅Cとした。 Position of the slit 159S is at a position extending between products 10 and 10 in the out-of-product, the number of all between products, the width was the same width C as between products.

(24)ついで、配線パターン群158及びバイアホール160の表面、製品外の製品とは導通しない不連続な枠状導体パターン159をNaOH(10g/l)、NaClO2 (40g/l)、Na3 PO4 (6g/l)を含む水溶液を黒化浴(酸化浴)とする黒化処理、および、NaOH(10g/l)、NaBH4 (6g/l)を含む水溶液を還元浴とする還元処理を行い、表面に粗化面158αを形成した(図5(D))。 (24) Then, the surface of the wiring pattern group 158 and via holes 160, a discontinuous frame-like conductive pattern 159 does not conduct the product out of the product NaOH (10g / l), NaClO2 (40g / l), Na3 PO4 ( blackening treatment of an aqueous solution containing 6 g / l) blackening bath (the oxidation bath), and, NaOH (10 g / l), subjected to reduction treatment to reducing bath of an aqueous solution containing NaBH4 (6 g / l), the surface to form a roughened surface 158α (Fig. 5 (D)).

(25)前記(24)で得た基板の両面に、市販のソルダーレジスト組成物70γを20μmの厚さで塗布した(図6(A))。 (25) the both surfaces of the substrate obtained in (24) was coated a commercially available solder resist composition 70γ at a thickness of 20 [mu] m (FIG. 6 (A)). 次いで、70℃で20分間、70℃で30分間の乾燥処理を行った後、クロム層によってソルダーレジスト開口部の円パターン(マスクパターン)が描画された厚さ5mmのソーダライムガラス基板を、クロム層が形成された側をソルダーレジスト層に密着させて載置し、1000mJ/cm2 の紫外線で露光し、DMTG現像処理した。 Then, 20 minutes at 70 ° C., after drying for 30 minutes was carried out at 70 ° C., a soda lime glass substrate having a thickness of 5mm, the solder resist opening portion of the circular pattern (mask pattern) is drawn by the chromium layer, the chromium the layers are formed side by close contact with the solder resist layer is placed, exposed with ultraviolet rays of 1000 mJ / cm @ 2, and DMTG development process. そしてさらに、80℃で1時間、 100℃で1時間、 120℃で1時間、 150℃で3時間の条件で加熱処理し、はんだパッドの上面、バイアホールとそのランド部分に開口(開口径 180um)71を設け、ソルダーレジスト層70のパターン(厚み20μm)を形成した(図6(B))。 And further 1 hour at 80 ° C., 1 hour at 100 ° C., 1 hour at 120 ° C., and heat treatment under the conditions of 3 hours at 0.99 ° C., the upper surface of the solder pad, the via-hole and land portion of the opening (opening diameter 180um ) 71 is provided, the pattern of the solder resist layer 70 (to form the thickness 20 [mu] m) (FIG. 6 (B)). ソルダーレジスト組成物70γを硬化させる際に、ワークシート30に応力が発生するが、スリット159Sを備える枠状導体パターン149を構成する銅によりワークシート30の周囲の強度が高められる。 When curing the solder resist composition 70Ganma, the stress is generated in the worksheet 30, the strength around the worksheet 30 is enhanced by the copper constituting the frame-like conductive pattern 149 with a slit 159S. これと同時に、スリット159Sを設けることで、製品内と製品外で、製品間に相当する位置の銅面積差が減少し、反りを発生させる応力が小さくなり、反りが発生し難い。 At the same time, by providing the slits 159S, in the product and product out, copper area difference of the position corresponding to between products is reduced, the smaller the stress to generate a warp, warp hardly occurs.

(26)次に、ソルダーレジスト層70を形成した基板を、塩化ニッケル30g/l、次亜リン酸ナトリウム10g/l、クエン酸ナトリウム10g/lからなるpH=5の無電解ニッケルめっき液に20分間浸漬して、開口部に厚さ5μmのニッケルめっき層72を形成した。 (26) Next, 20 the substrate formed with the solder resist layer 70, nickel chloride 30 g / l, sodium hypophosphite 10 g / l, in an electroless nickel plating solution of pH = 5 consisting of sodium citrate 10 g / l immersed in minutes to form a nickel plating layer 72 having a thickness of 5μm on the opening portion. さらに、その基板を、シアン化金カリウム2g/l、塩化アンモニウム75g/l、クエン酸ナトリウム50g/l、次亜リン酸ナトリウム10g/lからなる無電解金めっき液に93℃の条件で23秒間浸漬して、ニッケルめっき層15上に厚さ0.03μmの金めっき層74を形成した(図6(C))。 Furthermore, the substrate, potassium gold cyanide 2 g / l, ammonium chloride 75 g / l, sodium citrate 50 g / l, 23 seconds under the conditions of 93 ° C. in an electroless gold plating solution consisting of sodium hypophosphite 10 g / l immersed in, to form a gold plated layer 74 having a thickness of 0.03μm on the nickel plating layer 15 (FIG. 6 (C)).

(27)そして、ソルダーレジスト層70の開口部に、はんだペーストを印刷して 200℃でリフローすることによりはんだバンプ(はんだ体)76U、76Dを形成し、はんだバンプを有するプリント配線板を製造した(図7)。 (27) Then, the opening of the solder resist layer 70, the solder bumps (solder bodies) 76U, a 76D formed by reflowing at 200 ° C. by printing a solder paste, a printed wiring board was produced having solder bumps (Figure 7). 図7に示すワークシート30の平面図を図12に示す。 A plan view of the work sheet 30 shown in FIG. 7 is shown in FIG. 12. 図12中のE−E断面が、図7に対応している。 E-E cross section of FIG. 12 corresponds to FIG. このワークシート30の図中鎖線で示す位置をダイシングすることで、9個の多層プリント配線板(パッケージ基板)を得る。 By dicing the position indicated by the worksheet 30 in the drawing broken lines, obtaining nine multilayer printed wiring board (package substrate). ダイシング後の多層プリント配線板10を図8に示す。 The multilayer printed wiring board 10 after dicing shown in FIG.

(実施例3) (Example 3)
実施例2中(C.多層プリント配線板の製造)の(2)及び(21)を以下に変更した以外は同方法で多層プリント配線板を作製した。 Except that in Example 2 (Production of C. multilayer printed circuit board) (2) and (21) were changed to the following to create a multilayer printed circuit board in the same way.
(変更点) (change point)
図13を参照して上述した第2実施例の枠状導体パターン159と同様になるよう、めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した位置は、全て、製品間の幅と同じ幅で不連続となるよう残した。 So as to be similar to the second embodiment of the frame-shaped conductor pattern 159 described above with reference to FIG. 13, the plating resist, product outside of the frame-shaped conductor pattern is extended between products in the product the product out position all were left so as to be discontinuous in the same width as the width between products.
これにより、全ての導体層、即ち、図14に示すようにワークシート30上の枠状導体パターン35にスリット35Sを設け、また、図15に示すように層間樹脂絶縁層50上の枠状導体パターン59にスリット59Sを設け、図13を参照して上述した第2実施例の枠状導体パターン159と同様にスリット159Sを設けた。 Thus, all of the conductive layer, i.e., the slits 35S formed in a frame-shaped conductor pattern 35 on the worksheet 30, as shown in FIG. 14, also frame-like conductor on the interlayer resin insulating layer 50 as shown in FIG. 15 the slits 59S provided on the pattern 59, is provided in the same manner as slits 159S and the frame-like conductive pattern 159 of the second embodiment described above with reference to FIG. 13. スリットにより不連続とした位置は、製品間を製品外に延長した全ての位置で、その幅は、製品間と同幅Cである。 Position discontinuous by slits, between products in all positions extending into the product outside the width is the same width C and between products.

(実施例4) (Example 4)
実施例2中(C.多層プリント配線板の製造)の(21)を以下に変更した以外は同方法で多層プリント配線板を作製した。 Except for changing in Example 2 (Production of C. multilayer printed circuit board) (21) below was produced a multilayer printed wiring board in the same way.
(変更点) (change point)
めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した位置は、全て、製品間の幅C×0.1の幅で不連続となるよう残した。 Plating resist, product outside of the frame-shaped conductor pattern, a position extended to products outside between products in the product are all left so as to be discontinuous in the width of the width C × 0.1 between products.
これにより、最外層の導体層にて、製品外の製品とは導通しない枠状導体パターンは、実施例2と同じで、不連続となった。 Thus, at the outermost conductor layer, the frame-like conductive pattern that does not conduct the product out of the product is the same as in Example 2, it was discontinuous. 不連続となった位置は、実施例2と同じで製品間を製品外に延長した全ての位置である。 Position becomes discontinuous is any position extended between the same product as in Example 2 the product out. その幅は、実施例2とは異なり、製品間C×0.1である。 Its width is different from the embodiment 2 is a C × 0.1 between products.

(実施例5) (Example 5)
実施例2中(C.多層プリント配線板の製造)の(21)を以下に変更した以外は同方法で多層プリント配線板を作製した。 Except for changing in Example 2 (Production of C. multilayer printed circuit board) (21) below was produced a multilayer printed wiring board in the same way.
(変更点) (change point)
めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した部分は、全て、製品間の幅C×5の幅で不連続となるよう残した。 Plating resist, product outside of the frame-shaped conductor pattern, the portion that extends between the product in the product outside of the product are all left so as to be discontinuous in the width of the width C × 5 between products.
これにより、最外層の導体層にて、製品外の製品とは導通しない枠状導体パターンは、実施例2と同じで、不連続となった。 Thus, at the outermost conductor layer, the frame-like conductive pattern that does not conduct the product out of the product is the same as in Example 2, it was discontinuous. 不連続となった位置は、実施例2と同じで製品間を製品外に延長した全ての位置である。 Position becomes discontinuous is any position extended between the same product as in Example 2 the product out. その幅は、実施例2とは異なり、製品間×5である。 Its width is different from the second embodiment, a product between × 5.

(実施例6) (Example 6)
実施例2中(C.多層プリント配線板の製造)の(21)を以下に変更した以外は同方法で多層プリント配線板を作製した。 Except for changing in Example 2 (Production of C. multilayer printed circuit board) (21) below was produced a multilayer printed wiring board in the same way.
(変更点) (change point)
めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した位置は、一箇所だけ、製品間の幅で不連続となるようめっきレジストを残した。 Plating resist, product outside of the frame-shaped conductor pattern, a position extended to products outside between products in the product, only one location, leaving the plating resist so as to be discontinuous in the width between products.
これにより、最外層の導体層にて、製品外の製品とは導通しない枠状導体パターンは、実施例2と同じで、不連続となった。 Thus, at the outermost conductor layer, the frame-like conductive pattern that does not conduct the product out of the product is the same as in Example 2, it was discontinuous. スリット159Sを設け不連続とした位置は、実施例2とは異なり、図16に示すように製品間を製品外に延長した一箇所のみである。 Position with discontinuous slits 159S, unlike Example 2, only one place in which extended between products in the product outside as shown in FIG. 16. その幅は、実施例2と同じで、製品間の幅Cである。 Its width is the same as in Example 2, the width C between products.

(実施例7) (Example 7)
実施例2中(C.多層プリント配線板の製造)の(21)を以下に変更した以外は同方法で多層プリント配線板を作製した。 Except for changing in Example 2 (Production of C. multilayer printed circuit board) (21) below was produced a multilayer printed wiring board in the same way.
(変更点) (change point)
めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した位置は、対向する二箇所だけ、製品間の幅で不連続となるようめっきレジストを残した。 Plating resist, product outside of the frame-shaped conductor pattern, the position of the cross-product and extended to products outside the product, two places facing only, leaving the plating resist so as to be discontinuous in the width between products.
これにより、最外層の導体層にて、製品外の製品とは導通しない枠状導体パターンは、実施例2と同じで、不連続となった。 Thus, at the outermost conductor layer, the frame-like conductive pattern that does not conduct the product out of the product is the same as in Example 2, it was discontinuous. 不連続となった位置は、実施例2とは異なり、図17に示すように製品間を製品外に延長した対向する二箇所のみである。 Position becomes discontinuous, unlike Example 2, only two places facing extended between products in the product outside as shown in FIG. 17. その幅は、実施例2と同じで、製品間の幅Cである。 Its width is the same as in Example 2, the width C between products.

(実施例8) (Example 8)
実施例2中(C.多層プリント配線板の製造)の(21)を以下に変更した以外は同方法で多層プリント配線板を作製した。 Except for changing in Example 2 (Production of C. multilayer printed circuit board) (21) below was produced a multilayer printed wiring board in the same way.
(変更点) (change point)
めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した位置は、X−Y方向の対向する4箇所、製品間の幅で不連続となるようめっきレジストを残した。 Plating resist, product outside of the frame-shaped conductor pattern, a position extended to products outside between products in the product, four positions facing the X-Y direction, the plating resist so as to be discontinuous in the width between the products left.
これにより、最外層の導体層にて、製品外の製品とは導通しない枠状導体パターンは、実施例2と同じで、不連続となった。 Thus, at the outermost conductor layer, the frame-like conductive pattern that does not conduct the product out of the product is the same as in Example 2, it was discontinuous. 不連続となった位置は、実施例2とは異なり、図18に示すように製品間を製品外に延長したX−Y方向の対向する4箇所である。 Position becomes discontinuous, unlike Example 2, a four positions of opposing extended X-Y direction on the product out between products as shown in FIG. 18. その幅は、実施例2と同じで、製品間の幅である。 Its width is the same as in Example 2, the width between the products.

(比較例) (Comparative Example)
実施例2中(C.多層プリント配線板の製造)の(21)を以下に変更した以外は同方法で多層プリント配線板を作製した。 Except for changing in Example 2 (Production of C. multilayer printed circuit board) (21) below was produced a multilayer printed wiring board in the same way.
(変更点) (change point)
めっきレジストは、製品外の枠状導体パターンが、連続となるようめっきレジストを残した。 Plating resist, product outside of the frame-shaped conductor pattern, leaving the plating resist so as to be continuous. これにより、全導体層にて、製品外の製品とは導通しない枠状導体パターンは、連続となった。 Thus, in all the conductive layer, the frame-like conductive pattern that does not conduct the product out of the product became continuous.

実施例1〜実施例8及び比較例の個片加工後の中央部と4角の5製品を抜き取り、C4バンプの平坦度をWYKO SP3200(Veeco社製)で測定した結果を図19中の図表に表す。 Chart in FIG. 19 the results of Examples 1 to 8 and withdrawn 5 products between the center and the four corners of the post singulation process of the comparative example was measured flatness of C4 bumps WYKO SP3200 (Veeco Corp.) to represent.
また、ヒートサイクル(−55℃⇔125℃)を1000サイクル加えた後の不良率を示す。 Also shows the failure rate after the addition of 1000 cycles heat cycle (-55 ℃ ⇔125 ℃). 不良率は1000サイクル後の抵抗変化率が±10%を越えたものである。 Failure rate are those resistance change rate after 1000 cycles exceeds 10% ±.
本結果から、枠状導体パターンにスリットを設けることで、ICチップと多層プリント配線板との接続信頼性に影響するバンプの平坦度が向上することが分かる。 From these results, by providing a slit in the frame-like conductive pattern, it is seen that the flatness of the bumps affect the connection reliability between the IC chip and the multilayer printed wiring board is improved.

本発明の第1実施例の多層プリント配線板を製造方法を示す工程図である。 Production process a multilayer printed wiring board according to the first embodiment of the present invention is a process diagram showing a. 第1実施例の多層プリント配線板を製造方法を示す工程図である。 It is a process diagram showing the manufacturing method of the multilayer printed wiring board according to the first embodiment. 第1実施例の多層プリント配線板を製造方法を示す工程図である。 It is a process diagram showing the manufacturing method of the multilayer printed wiring board according to the first embodiment. 第1実施例の多層プリント配線板を製造方法を示す工程図である。 It is a process diagram showing the manufacturing method of the multilayer printed wiring board according to the first embodiment. 第1実施例の多層プリント配線板を製造方法を示す工程図である。 It is a process diagram showing the manufacturing method of the multilayer printed wiring board according to the first embodiment. 第1実施例の多層プリント配線板を製造方法を示す工程図である。 It is a process diagram showing the manufacturing method of the multilayer printed wiring board according to the first embodiment. 第1実施例の多層プリント配線板を製造方法を示す工程図である。 It is a process diagram showing the manufacturing method of the multilayer printed wiring board according to the first embodiment. 第1実施例に係る多層プリント配線板の断面図である。 It is a cross-sectional view of a multilayer printed wiring board according to the first embodiment. ワークシートの平面図であり、図9中のA−A断面が、図1(B)に対応する。 Is a plan view of a worksheet, A-A cross section in FIG. 9 corresponds to FIG. 1 (B). ワークシート上に層間樹脂絶縁層を形成した平面図であり、図10中のB−B断面が図3(D)に対応する。 Is a plan view of an interlayer resin insulating layer on a worksheet, B-B cross section in FIG. 10 corresponds in Figure 3 (D). ワークシート上に層間樹脂絶縁層を形成した平面図であり、図11中のD−D断面が図5(C)に対応する。 Is a plan view of an interlayer resin insulating layer on a worksheet, D-D cross section in FIG. 11 corresponds to FIG. 5 (C). ワークシートを用いて多層プリント配線板を形成した平面図であり、図12中のE−E断面が図7に対応する。 Is a plan view of a multilayer printed wiring board using the worksheet, E-E cross section of FIG. 12 corresponds to FIG. 実施例2に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図13中のD−D断面が図5(C)に対応する。 Is a plan view of an interlayer resin insulating layer on a worksheet according to Example 2, D-D cross section in FIG. 13 corresponds to FIG. 5 (C). 実施例3に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図14中のB−B断面が図3(D)に対応する。 Is a plan view of an interlayer resin insulating layer on a worksheet according to Example 3, B-B cross section in FIG. 14 corresponds in Figure 3 (D). 実施例3に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図15中のD−D断面が図5(C)に対応する。 Is a plan view of an interlayer resin insulating layer on a worksheet according to Example 3, D-D cross section in FIG. 15 corresponds to FIG. 5 (C). 実施例6に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図16中のD−D断面が図5(C)に対応する。 Is a plan view of an interlayer resin insulating layer on a worksheet according to Example 6, D-D cross section in FIG. 16 corresponds to FIG. 5 (C). 実施例7に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図17中のD−D断面が図5(C)に対応する。 Is a plan view of an interlayer resin insulating layer on a worksheet according to Example 7, D-D cross section in FIG. 17 corresponds to FIG. 5 (C). 実施例8に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図18中のD−D断面が図5(C)に対応する。 Is a plan view of an interlayer resin insulating layer on a worksheet according to Example 8, D-D cross section in FIG. 18 corresponds to FIG. 5 (C). 実施例1〜実施例8と比較例との平坦度を測定した結果を表した図表である。 Is a table showing the result of measuring the flatness of the example and the comparative example 1 to Example 8. 図20(A)は、従来技術に掛かるワークシート上に回路パターン群を形成した状態を示す平面図であり、図20(B)は層間樹脂絶縁層上に回路パターン群を形成した状態を示す平面図である。 FIG. 20 (A) is a plan view showing a conventional state of the art on the basis of the circuit pattern group on the worksheet applied to, FIG. 20 (B) shows the state of forming a circuit pattern group in the interlayer resin insulating layer it is a plan view.

符号の説明 DESCRIPTION OF SYMBOLS

30 ワークシート、コア基板32 銅箔34 導体回路34P 導体層34E 導体層35 枠状導体パターン35S スリット36 スルーホール40 樹脂充填層50 層間樹脂絶縁層(樹脂層) 30 worksheet, the core substrate 32 copper foil 34 conductor circuits 34P conductor layer 34E conductor layer 35 frame-shaped conductor pattern 35S slit 36 ​​through holes 40 resin filler layer 50 interlayer resin insulation layer (resin layer)
58 導体回路59 枠状導体パターン59S スリット60 バイアホール70 ソルダーレジスト層(上層の樹脂層) 58 conductor circuits 59 frame-shaped conductor pattern 59S slit 60 via hole 70 solder resist layer (upper layer of the resin layer)
71 開口76U、76D 半田バンプ150 層間樹脂絶縁層(樹脂層、上層の樹脂層) 71 opening 76U, 76D solder bumps 150 interlayer resin insulating layer (resin layer, the upper layer of the resin layer)
159 枠状導体パターン159S スリット 159 frame-like conductive pattern 159S slit

Claims (9)

  1. 略矩形状のワークシートに複数個のプリント基板を構成する回路パターン群を設け、該複数個のプリント基板を構成する回路パターン群の外周に、当該回路パターン群とは導通しない枠状導体パターンであって、スリットを備える枠状導体パターンを設けるステップと: A circuit pattern group constituting a plurality of printed circuit board in a substantially rectangular shape in the worksheet is provided, on the outer periphery of the circuit pattern group constituting several PCB plurality, a frame-shaped conductor pattern which does not conduct with the circuit pattern group there are the steps providing a frame-like conductive pattern comprising slits:
    前記ワークシートに樹脂層を塗布するステップと: Applying a resin layer on the worksheet:
    上記ステップにて塗布された樹脂層を硬化させるステップと、を有することを特徴とするプリント配線板の製造方法。 Method for manufacturing a printed wiring board characterized by having the steps of: curing the resin layer applied in step.
  2. 略矩形状のワークシートに複数個の多層プリント配線板を構成する回路パターン群を設け、該複数個の多層プリント配線板を構成する回路パターン群の外周に、当該回路パターン群とは導通しない枠状導体パターンを設けるステップと: A circuit pattern group constituting a plurality of multilayer printed wiring board in a substantially rectangular shape in the worksheet is provided, on the outer periphery of the circuit pattern group constituting several multilayer printed wiring board plurality, not conduct with the circuit pattern group frame a method providing a Jo conductive pattern:
    前記ワークシートに樹脂層を塗布するステップと: Applying a resin layer on the worksheet:
    上記ステップにて塗布された樹脂層を硬化させるステップと、 Curing the resin layer applied in step,
    硬化された樹脂層の上に、前記複数個の多層プリント配線板を構成する回路パターン群を設け、該複数個の多層プリント配線板を構成する回路パターン群の外周に、当該回路パターン群とは導通しない枠状導体パターンを設けるステップと: On the cured resin layer, a circuit pattern group which constitutes the plurality of multilayer printed circuit board is provided, on the outer periphery of the circuit pattern group constituting several multilayer printed wiring board plurality, and the circuit pattern group providing a frame-like conductive pattern that does not conduct the steps:
    前記樹脂層と前記回路パターン群と前記枠状導体パターンとに上層の樹脂層を塗布するステップと: Applying a top layer of resin and the frame-like conductive pattern and the circuit pattern group and the resin layer:
    上記ステップにて塗布された上層の樹脂層を硬化させるステップとを有する多層プリント配線板の製造方法において、 The method for manufacturing a multilayer printed wiring board and a step of curing the upper layer of resin applied in step,
    前記ワークシート上の枠状導体パターン又は前記硬化された樹脂層上の枠状導体パターンの少なくとも一方にスリットを設けることを特徴とする多層プリント配線板の製造方法。 Method for manufacturing a multilayer printed wiring board, characterized in that the slits in at least one of the frame-shaped conductor pattern or frame-shaped conductor pattern on said cured resin layer on the worksheet.
  3. 前記枠状導体パターンのスリットは、多層プリント配線板を構成する回路パターン群と回路パターン群との間を延長した位置に設けたことを特徴とする請求項2に記載の多層プリント配線板の製造方法。 Slit of the frame-like conductive pattern, the manufacture of multi-layer printed wiring board according to claim 2, characterized in that provided at a position extending between the circuit pattern group and the circuit patterns that constitute the multilayer printed circuit board Method.
  4. 前記枠状導体パターンのスリットは、少なくとも一箇所以上設けることを特徴とする請求項2又は請求項3に記載の多層プリント配線板の製造方法。 Slit of the frame-like conductive pattern, a method for manufacturing a multilayer printed wiring board according to claim 2 or claim 3, characterized in that provided at least one location or more.
  5. 前記枠状導体パターンのスリットの幅は、多層プリント配線板を構成する回路パターン群と回路パターン群との間の幅の0.1倍以上であり、5倍以下であることを特徴とする請求項2〜請求項4のいずれかに記載の多層プリント配線板の製造方法。 The width of the slit of the frame-like conductive pattern is at least 0.1 times the width between the circuit pattern group and the circuit patterns that constitute the multilayer printed wiring board, wherein, characterized in that five times less method for manufacturing a multilayer printed wiring board according to any one of claims 2 to claim 4.
  6. 略矩形状のワークシートに複数個の個片多層プリント配線板を構成する回路パターン群を設け、該複数個の個片多層プリント配線板を構成する回路パターン群の外周に、当該回路パターン群とは導通しない枠状導体パターンを設け: A circuit pattern group constituting a plurality of pieces multilayer printed circuit board provided in a substantially rectangular shape on the worksheet, the outer periphery of the circuit pattern group constituting several pieces multilayer printed wiring board plurality, and the circuit pattern group provided frame-like conductive pattern that does not conduct:
    前記ワークシート上に樹脂層を設け: The resin layer provided on the worksheet:
    該樹脂層の上に前記複数個の個片多層プリント配線板を構成する回路パターン群を設け、該複数個の個片多層プリント配線板を構成する回路パターン群の外周に、当該回路パターン群とは導通しない枠状導体パターンを設けてなる個片多層プリント配線板の多数個取り用の多層プリント配線板であって、 The circuit pattern group which constitutes the plurality of pieces multilayer printed wiring board on the resin layer is provided, on the outer periphery of the circuit pattern group constituting several pieces multilayer printed wiring board plurality, and the circuit pattern group is a multilayer printed circuit board for multi-cavity of formed by providing a frame-like conductive pattern not conductive pieces multilayer printed wiring board,
    前記ワークシート上の枠状導体パターン又は前記樹脂層上の枠状導体パターンの少なくとも一方にスリットを設けたことを特徴とする多層プリント配線板。 Multilayer printed wiring board, characterized in that the slits in at least one of the frame-shaped conductor pattern or frame-shaped conductor pattern on the resin layer on the worksheet.
  7. 前記枠状導体パターンのスリットは、個片多層プリント配線板を構成する回路パターン群と回路パターン群との間を延長した位置に設けたことを特徴とする請求項6に記載の多層プリント配線板。 Slit of the frame-like conductive pattern, a multilayer printed wiring board according to claim 6, characterized in that provided at a position extending between the circuit pattern group and the circuit patterns that constitute the piece multilayer printed circuit board .
  8. 前記枠状導体パターンのスリットは、少なくとも一箇所以上設けることを特徴とする請求項6又は請求項7に記載の多層プリント配線板。 Slit of the frame-like conductive pattern, a multilayer printed wiring board according to claim 6 or claim 7, characterized in that provided at least one location or more.
  9. 前記枠状導体パターンのスリットの幅は、個片多層プリント配線板を構成する回路パターン群と回路パターン群との間の幅の0.1倍以上であり、5倍以下であることを特徴とする請求項6〜請求項8のいずれかに記載の多層プリント配線板。 The width of the slit of the frame-like conductive pattern, and wherein the not less than 0.1 times the width between the circuit pattern group and the circuit patterns that constitute the piece multilayer printed wiring board is 5 times or less multilayer printed wiring board according to any one of claims 6 to claim 8.







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