JP2008053701A - 記憶素子及び半導体装置 - Google Patents

Abstract

【課題】記憶素子毎の書き込み挙動のばらつきを低減することを目的とする。また、前記記憶素子を搭載した書き込み特性に優れた半導体装置を得ることを課題とする。
【解決手段】第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを有する記憶素子とし、金属酸化物層、半導体層及び有機化合物層は第１の導電層及び第２の導電層に挟持され、金属酸化物層は第１の導電層に接し、半導体層は金属酸化物層に接して設けられている。このような構成とすることで、記憶素子毎の書き込み挙動のばらつきを低減する。
【選択図】図１

Description

本発明は、記憶素子及び当該記憶素子を有する半導体装置に関する。

近年、絶縁表面上に複数の回路が集積され、様々な機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、アンテナで受信した電波を電気エネルギーに変換して動作するデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）とも呼ぶ）と呼ばれ、既に一部の市場に導入されている。

現在実用化されているこれらの半導体装置の多くは、シリコン等の半導体基板を用いた回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとも呼ばれる）とアンテナとを有する。そして、当該ＩＣチップは記憶回路（メモリとも呼ぶ）や制御回路等から構成されている。特に多くのデータを記憶可能な記憶回路を備えることによって、より高機能で付加価値が高い半導体装置の提供が可能となる。しかし、シリコン基板は高価であるにもかかわらず、これら半導体装置は低コストで作製することが要求されている。これは無線チップのような小型半導体装置が半ば使い捨て商品としての需要が期待されているからである。そこで、近年、制御回路や記憶回路等に有機化合物を用いた有機薄膜トランジスタ（以下、「有機ＴＦＴ」ともいう。）や有機メモリ等の開発が盛んに行われている（例えば特許文献１参照）。
特開２００２−２６２７７号公報

有機メモリの記憶部分としてはたらく記憶素子は、一対の電極間に有機化合物層を設けることで形成され、データの書き込みには、電圧の印加による電気的特性、例えば抵抗値などの変化を利用する。このように動作原理は単純であるものの、同一構成の記憶素子であっても素子毎の書き込み挙動にばらつきが生じやすい。例えば、第１の導電層と、有機化合物層と、第２の導電層とを順に積層した記憶素子における書き込み電圧のばらつきについて検討した結果を以下に記す。なお、用いた記憶素子のサイズは５μｍ×５μｍ（以下、５μｍ角と表記する）、１０μｍ×１０μｍ（１０μｍ角）であり、第１の導電層には膜厚１００ｎｍのチタンを、有機化合物層には膜厚１０ｎｍの４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）を、第２の導電層には膜厚２００ｎｍのアルミニウムを用いた。

５μｍ角、１０μｍ角の記憶素子それぞれにおける印加電圧に対する累積書き込み率を図２３に示す。なお、記憶素子のサンプル数ｎはそれぞれ６４とした。

図２３より、いずれの素子サイズにおいても記憶素子の書き込み電圧は素子毎にばらつきがあり、その結果、書き込みが開始される電圧（図２３では５Ｖ）と書き込みが完了する電圧（図２３では１０Ｖ〜１５Ｖ）に大きな差が生じる。このような場合、最も高い書き込み電圧を要する記憶素子に合わせて書き込み電圧を設定する必要があるため、消費電力が高くなってしまう。つまり、素子毎のばらつきは消費電力の増大につながる。

上記問題を鑑み、本発明は、記憶素子毎の挙動のばらつきを低減し、書き込み特性に優れた記憶装置及びその記憶装置を備えた半導体装置を得ることを課題とする。

本発明の一は、第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを有し、前記金属酸化物層、前記半導体層及び前記有機化合物層は前記第１の導電層及び前記第２の導電層に挟持され、前記金属酸化物層は前記第１の導電層と接し、前記半導体層は前記金属酸化物層に接して設けられていることを特徴とする記憶素子である。

本発明の一は、第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを有し、前記金属酸化物層、前記半導体層及び前記有機化合物層は前記第１の導電層及び前記第２の導電層に挟持され、前記金属酸化物層は前記第１の導電層と接し、前記半導体層は前記第２の導電層に接して設けられていることを特徴とする記憶素子である。

上記構成において、前記半導体層は非連続層であっても良い。

また、上記構成において、前記金属酸化物層は前記第１の導電層に用いた材料の酸化物より構成されていても良い。その場合、前記第１の導電層の表面に対し酸化処理を施すことで形成しても良い。なお、酸化処理には、酸素存在下におけるプラズマ処理または加熱処理の他、自然酸化等も含まれる。

また、上記記憶素子において、有機化合物層は絶縁物を有していても良い。

本発明の記憶素子の有機化合物層は、電子輸送材料又は正孔輸送材料を用いて形成される。また、電圧の印加により素子の電気的特性を変化させ、データの書き込みを行う。電気的特性には例えば抵抗値があり、書き込んだ際には対となる第１の導電層及び第２の導電層の一部が接続、つまり短絡（以下、「ショート」ともいう。）することにより抵抗値に変化が生じる。

また、本発明の一は上記記憶素子がマトリックス状に複数配置されていることを特徴とする半導体装置である。なお、その複数の記憶素子の各々は、薄膜トランジスタに接続されていても良い。

上記半導体装置は、記憶素子と回路を介して電気的に接続された、アンテナとして機能する第３の導電層を有していても良い。

書き込み電圧は、第１の導電層と第２の導電層との間に電圧を印加することにより記憶素子の電気的特性を変化させる電圧であれば特に限定されない。この記憶素子の電気的特性を大幅に変化させるために要する印加電圧を、本明細書においては書き込み電圧と表記することとする。このように電圧の印加による記憶素子の電気的特性の変化を利用してデータの書き込みを行う。また、読み取り電圧とは、未書き込み素子と書き込み済み素子との電気的特性の差を読み取るために用いる印加電圧であり、記憶素子の電気的特性を変化させない程度の電圧であれば特に限定されない。

また、本明細書において、第１の導電層及び第２の導電層を電極と記載することもある。

本発明により、記憶素子毎の挙動のばらつきを低減し、書き込み特性に優れた記憶素子並びにそれを有する記憶装置及びその記憶装置を備えた半導体装置を得ることができる。

本発明の実施の形態について、図面を用いて以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。

（実施の形態１）
本発明の記憶素子の一構成例を図１を用いて説明する。図１（Ａ）に示す記憶素子は、第１の導電層１１０と、金属酸化物層１１１と、半導体層１１２と、有機化合物層１１３と、第２の導電層１１４とを有する。金属酸化物層１１１、半導体層１１２及び有機化合物層１１３は第１の導電層１１０と第２の導電層１１４に挟持された構成であり、金属酸化物層１１１は第１の導電層１１０上に接し、半導体層１１２は金属酸化物層１１１に接して設けられている。

第１の導電層１１０と第２の導電層１１４には、単層または積層構造からなる導電性の高い金属、合金、化合物等を用いることができる。

例えば、インジウム錫酸化物（以下、ＩＴＯと表記する）、珪素を含有したインジウム錫酸化物、２〜２０［ｗｔ％］の酸化亜鉛（ＺｎＯ）を含む酸化インジウム（略称：ＩＺＯ）等が挙げられる。また、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）等の遷移金属単体、または金属材料の窒化物（例えば、窒化チタン、窒化タングステン、窒化モリブデン）の他、周期表の１族または２族に属する金属、即ちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、及びこれらのいずれかを含む合金（たとえば、ＭｇＡｇ、ＡｌＬｉ）等が挙げられる。また、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金等を用いてもよい。

なお、第１の導電層１１０は、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電界メッキ法、無電界メッキ法、スピンコート法等を用いて形成される。また、液滴吐出法を用いることも可能である。なお、液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出してパターンを形成する方法である。

第２の導電層１１４は、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成することができる。

有機化合物層１１３は、外部からの電圧の印加により、結晶状態、導電性や形状が変化する有機化合物で形成する。あるいは、電圧の印加により有機化合物層１１３の形状が変化するものであっても良い。有機化合物層１１３は、単層で設けてもよいし、異なる有機化合物で形成された層を積層させて複数層としても良い。

なお、有機化合物層１１３は、外部からの電圧印加により記憶素子の電気抵抗が変化する膜厚で形成する。有機化合物層１１３の代表的な膜厚は、５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍである。

金属酸化物層１１１は、酸化チタン、酸化ニッケル、酸化タングステン、酸化クロム、酸化モリブデン、酸化鉄、酸化コバルト、酸化銅、酸化パラジウム等の金属酸化物を用いることができる。

なお、金属酸化物層１１１の膜厚は、０．１ｎｍ以上２５ｎｍ以下、好ましくは０．１ｎｍ以上１５ｎｍ以下であることが好ましい。

金属酸化物層１１１は、例えば第１の導電層１１０に対し酸化処理を施し形成する。なお、酸化処理には、酸素存在下におけるプラズマ処理または加熱処理の他、自然酸化等も含まれる。また、第１の導電層１１０とは別に金属膜を形成し、該金属膜に対し酸化処理を施すことで、金属酸化物層１１１を形成しても良い。なお、前記金属膜には、第１の導電層１１０に用いることができる材料の他、導電性の低い金属膜を用いることも可能である。また、金属酸化物を蒸着法、電子ビーム蒸着法、スパッタ法、ＣＶＤ法等を用いて形成しても良い。また、他の金属酸化物の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いても良いし、上記方法とこれらを組み合わせてもよい。

半導体層１１２には、酸化モリブデン、酸化スズ、酸化ビスマス、酸化バナジウム、酸化チタン、酸化鉄、酸化クロム、酸化銅、酸化マンガンシリコン膜、酸化ニッケル、酸化亜鉛、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、酸化インジウム、リン化インジウム、窒化インジウム、硫化カドミウム、テルル化カドミウム、チタン酸ストロンチウム膜などの半導体を用いることができる。なお、半導体層１１２は必ずしも一種の半導体から構成される必要はなく、複数の半導体材料が混合されていても良い。また、半導体層１１２は単層で設けてもよいし、異なる半導体層で形成された層を積層させて複数層としても良い。

なお、半導体層１１２の膜厚は、０．１ｎｍ以上であれば特に限定されず、例えば１０ｎｍ以下でも良いし、それ以上であっても良い。

半導体層１１２は、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いても良いし、上記方法とこれらを組み合わせてもよい。

有機化合物層１１３は、正孔輸送性もしくは電子輸送性を有する有機化合物を用いて形成することができる。なお、ここで正孔輸送性を有する化合物とは正孔のみを輸送するものではなく、電子輸送性も有するが、電子の移動度よりも正孔の移動度が大きい化合物を意味する。また、電子輸送性を有する化合物とは電子のみを輸送するものではなく、正孔輸送性も有するが、正孔の移動度よりも電子の移動度が大きい化合物を意味する。従って、正孔と電子の両方を輸送する材料もこれらの範疇に含まれる。

例えば、正孔輸送性を有する有機化合物としては、２，７−ジ（Ｎ−カルバゾリル）−スピロ−９，９’−ビフルオレン（略称：ＳＦＤＣｚ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ_２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）のようなフタロシアニン化合物等が挙げられる。

電子輸送性の高い有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ_２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）_２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）_２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ビフェニリル）−４−フェニル−５−（４−ｔｅｒｔ−ブチルフェニル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等が挙げられる。

上記の他、例えば２，３−ビス（４−ジフェニルアミノフェニル）キノキサリン（略称：ＴＰＡＱｎ）、１，３，５−トリ（Ｎ−カルバゾリル）ベンゼン（略称：ＴＣｚＢ）、９−［４−（Ｎ−カルバゾリル）］フェニル−１０−フェニルアントラセン（略称：ＣｚＰＡ）、３，６−ジフェニル−９−［４−（１０−フェニル−９−アントリル）フェニル］−９Ｈ−カルバゾール（略称：ＤＰＣｚＰＡ）、２−ｔ−ブチル−９，１０−ビス（４−（Ｎ−カルバゾリル）フェニル）アントラセン（略称：ＣｚＢＰＡ）、３−［Ｎ−（９−フェニルカルバゾール−３−イル）−Ｎ−フェニルアミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＡ１）、３，６−ビス［Ｎ−（９−フェニルカルバゾール−３−イル）−Ｎ−フェニルアミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＡ２）、３−［Ｎ−（１−ナフチル）−Ｎ−（９−フェニルカルバゾール−３−イル）アミノ］−９−フェニルカルバゾール（略称：ＰＣｚＰＣＮ１）、４，４’−ジ（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）、１，３，５−トリス［４−（Ｎ−カルバゾリル）フェニル］ベンゼン（略称：ＴＣＰＢ）、Ｎ−（２−ナフチル）カルバゾール（略称：ＮＣｚ）等を用いて形成してもよい。

有機化合物層１１３は、蒸着法、電子ビーム蒸着法、スパッタ法、ＣＶＤ法等を用いて形成することができる。また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせてもよい。

また、有機化合物層１１３は、正孔輸送性もしくは電子輸送性を有する有機化合物に絶縁物が混合されていても良い。なお、絶縁物は、均一に分散されている必要はない。絶縁物を混合することにより、有機化合物層１１３のモルフォロジーを向上することができる。よって、部分的な膜の結晶化を抑制することができるため、さらに記憶素子毎の挙動のばらつきを抑制することが可能となる。

なお、絶縁物としては絶縁性を有する無機化合物または有機化合物を用いることができる。例えば無機化合物としては、酸化リチウム、酸化ナトリウム、酸化カリウム、酸化ルビジウム、酸化ベリリウム、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、酸化バリウム等の酸化物、フッ化リチウム、フッ化ナトリウム、フッ化カリウム、フッ化ルビジウム、フッ化ベリリウム、フッ化マグネシウム、フッ化カルシウム、フッ化ストロンチウム、フッ化バリウム等のフッ化物や、その他絶縁性を有する窒化物、塩化物、臭化物、ヨウ化物、炭酸塩、硫酸塩若しくは硝酸塩等が挙げられる。また、絶縁性を有する有機化合物としては、ポリイミド、アクリルポリマー、ポリアミド、ベンゾシクロブテン系樹脂、ポリエステル、ノボラック樹脂、メラミン樹脂、フェノール樹脂、エポキシ樹脂、シリコーン樹脂、フラン樹脂、ジアリルフタレート樹脂等を用いることができる。また、ケイ素と酸素との結合で主鎖が構成される、いわゆるシロキサン系の材料を用いてもよい。

なお、このような混合層は、各々の材料を同時に成膜することにより形成することができ、たとえば抵抗加熱による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリング法による成膜、電子ビーム蒸着とスパッタリング法による成膜など、同種もしくは異種の方法を組み合わせて形成することができる。また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、これらも上記方法と組み合わせてもよい。また、同時に形成するのではなく、有機化合物層を形成した後に、イオン注入法やドーピング法などによって絶縁物を導入し、有機化合物と絶縁物との混合層を形成してもよい。

上記のような構成を有する記憶素子では、第１の導電層に接して金属酸化物層及び半導体層を設けることにより、前記導電層表面の局所的な電界の集中を抑制することができる。

以上のことにより、記憶素子毎の挙動のばらつきを低減することが可能となり、書き込み特性に優れた記憶素子を得ることができる。

次に、記憶素子の動作機構について図１６を用いて説明する。まず、電圧を印加する前の記憶素子を図１６（Ａ）に示す。第１の導電層１１０と第２の導電層１１４との間に電圧を印加すると、第１の導電層１１０から金属酸化物層１１１を介して半導体層１１２及び有機化合物層１１３にキャリアが注入され、ある印加電圧に達した時、有機化合物層１１３が変形する。これにより、第２の導電層１１４と、半導体層１１２や第１の導電層１１０とが接してしまい、その結果記憶素子がショートする（１６（Ｂ）及び（Ｃ）の１６０参照）。このようにして、電圧印加前後での記憶素子の抵抗値が変化する。

以上のような動作機構から、電圧を印加することによる記憶素子の抵抗値の変化を利用してデータの書き込みを行う。

また、記憶素子の構成は図１（Ａ）に限らず、図１（Ｂ）のように金属酸化物層１１１は第１の導電層１１０に、半導体層１１２は第２の導電層１１４に接して設けられていても良い。また、図１（Ｃ）に示すように、第１の導電層１１０に接して金属酸化物層１１１及び半導体層１１２が順に積層され、さらに第２の導電層１１４に接するように半導体層１１２が設けられていても良い。

また、半導体層１１２の形状は、図１で示したような連続層である必要はなく、非連続層であっても良い。例えば、図２（Ａ）に示す半導体層２１２のように縞状の非連続層とすることもできる。なお、半導体層２１２の縞方向は、特に限定されない。たとえ、半導体層１１２が非連続層であっても第１の導電層表面における局所的な電界の集中を抑制することができるため、上記と同様の効果を得ることができる。

また、図２（Ｂ）に示すように半導体層１１２を粒子２２２の形状で設けてもよい。このときの粒子２２２の粒径は特に限定されない。

さらに、半導体層１１２の形状は図３に示す形状であっても良い。なお、図３は上面図であり、半導体層は３１２、３２２、３３２で表されている。

図３（Ａ）に示すように、半導体層３１２を、少なくとも第１の導電層１１０の一部分を金属酸化物層１１１を介して覆う、島状の非連続層とすることができる。ここでは、複数の非連続層である半導体層３１２が不規則に金属酸化物層１１１を介して第１の導電層１１０上に分散されている。

また、図３（Ｂ）に示すように、第１の導電層１１０上に金属酸化物層１１１を介して形成された半導体層３２２は、第１の導電層１１０のいずれかの一辺に対し所定の角度（−９０度以上かつ９０度未満）を有する縞状の非連続層とすることができる。

また、図３（Ｃ）に示すように、第１の導電層１１０上に金属酸化物層１１１を介して形成された半導体層３３２は、網状の非連続層とすることができる。

なお、半導体層は一層である必要はなく、積層構造としても良い。また、その積層された半導体層の各々は上述した形状とすることができる。

本発明の記憶素子に印加する電圧は、第２の導電層１１４に比べ第１の導電層１１０により高い電圧をかけてもよいし、第１の導電層１１０に比べ第２の導電層１１４により高い電圧をかけてもよい。

以上のような構成とすることで、記憶素子毎の挙動のばらつきを低減することが可能となり、書き込み特性に優れた記憶素子を得ることができる。また、本発明の記憶素子は、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。さらに、本発明の記憶素子は一対の導電層間に、金属酸化物層、半導体層及び有機化合物層が挟まれた単純な構造であるため、書き込み特性に優れた記憶素子を安価に作製することが可能でなる。

（実施の形態２）
本実施形態では、本発明の記憶素子を有する半導体装置、代表的には記憶装置について図面を用いて説明する。ここでは、記憶装置の構成がパッシブマトリクス型の場合に関して示す。

本実施形態で示す半導体装置の一構成例を図４（Ａ）に示す。半導体装置４００は、記憶素子４０１がマトリクス状に設けられたメモリセルアレイ４１１、デコーダ４１２、４１３、セレクタ４１４、読み出し／書き込み回路４１５を有する。なお、ここで示す半導体装置４００の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよい。

なお、デコーダ４１２、４１３、セレクタ４１４、読み出し／書き込み回路４１５、インターフェース等は、記憶素子と同様に基板上に形成しても良いし、ＩＣチップとして外付けしても良い。

記憶素子４０１は、ワード線Ｗｙ（１≦ｙ≦ｎ）に接続される第１の導電層と、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される第２の導電層と、第１の導電層に接する金属酸化物層と、金属酸化物層上に形成された半導体層及び有機化合物層とを有する。

メモリセルアレイ４１１の上面図と断面図の一例に関して図５に示す。なお、図５（Ａ）はメモリセルアレイ４１１の一部の上面図を示している。

メモリセルアレイ４１１には、記憶素子４０１がマトリクス状に設けられている。記憶素子４０１は、基板上に、第１の方向（Ａ−Ｂ）に延びた第１の導電層５１０と、第１の導電層５１０を覆う、金属酸化物層、半導体層及び有機化合物層５２０と、第１の方向と垂直な第２の方向（Ｃ−Ｄ）に延びた第２の導電層５１４とを有する。なお、記憶素子４０１に用いられる各々の層は、実施の形態１で示した物質を用いて形成することができる。図５（Ａ）では、保護膜として機能する第２の導電層５１４を覆うように設けられた絶縁層が省略されている。

なお、本実施形態における第１の導電層５１０は、実施の形態１における第１の導電層１１０に相当し、金属酸化物層、半導体層及び有機化合物層５２０のそれぞれは、金属酸化物層１１１、半導体層１１２及び有機化合物層１１３に相当する。また、第２の導電層５１４は実施の形態１における第２の導電層１１４に相当する。実施の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。

図５（Ａ）におけるＣ−Ｄ間の断面構造の例を図５（Ｂ）に示す。記憶素子４０１が設けられた基板５２１には、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板、繊維質な材料からなる紙等を用いることができる。可撓性基板とは、折り曲げることができる（フレキシブル）基板のことであり、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン、等からなるプラスチック基板等が挙げられる。また、フィルム（ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニルなどからなる）を用いることもできる。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子４０１を設けてもよいし、上記基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子４０１を設けてもよい。また、記憶素子４０１と薄膜トランジスタまたは電界効果トランジスタを貼り合わせることによって設けてもよい。この場合、記憶素子部と薄膜トランジスタまたは電界効果トランジスタは別工程で作製し、その後、導電性フィルムや異方性導電接着剤等を用いて貼り合わせることによって設けることができる。

図５（Ｂ）では、まず基板５２１上に第１の導電層１１０を、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電界メッキ法、無電界メッキ法、液滴吐出法等を用いて形成する。次に、第１の導電層１１０上に金属酸化物層１１１を、第１の導電層１１０に対し酸素存在下におけるプラズマ処理または加熱処理等の酸化処理を施すことで形成する。なお、第１の導電層１１０の自然酸化により金属酸化物層１１１を形成しても良い。もちろん、金属膜を形成し、該金属膜に対し酸化処理を施すことで金属酸化物層１１１を形成しても良い。また、対応する金属酸化物を蒸着、スパッタ、もしくは対応する金属酸化物の溶液や分散液を塗布または滴下して、金属酸化物層を第１の導電層上に直接形成しても良いし、金属アルコキシドを用いてゾルゲル法によって金属酸化物層を形成しても良い。次に、金属酸化物層１１１上に、半導体層１１２および有機化合物層１１３を、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて順に形成する。また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせてもよい。さらに、有機化合物層１１３上に第２の導電層１１４を、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成する。そして、第２の導電層１１４を覆うように保護膜として機能する絶縁層５２２を設ける。

図６（Ａ）に示すように、記憶素子４０１において第１の導電層１１０と基板５２１の間に整流性を有する素子を設けてもよい。整流性を有する素子とは、ショットキー・バリア型、ＰＩＮ型、ＰＮ型のダイオードの他、ダイオード接続されているトランジスタ等があげられる。ここでは、第３の導電層６１２及び半導体層６１３で構成されるダイオード６１１を第１の導電層１１０の下にこれと接して設ける。なお、各記憶素子に対応するダイオード６１１は、層間絶縁膜６１４により分離されている。また、整流性を有する素子は第２の導電層１１４を介して有機化合物層１１３と反対側に設けてもよい。

また、隣接する記憶素子間への電界の影響が懸念される場合は、各記憶素子に設けられた有機化合物層を分離するため、各記憶素子に設けられた有機化合物層の間に隔壁（絶縁層）を設けてもよい。つまり、各記憶素子ごとに有機化合物層を電気的に分離すれば良い。

また、図６（Ｂ）に示すように、各記憶素子４０１の第１の導電層１１０の間に隔壁（絶縁層）６２１を設けてもよい。これにより、隣接する記憶素子間への電界の影響を防止するだけではなく、第１の導電層１１０及び金属酸化物層１１１を覆って半導体層１１２及び有機化合物層１１３を設ける際に第１の導電層１１０の段差により生じるこれらの層の段切れを防止することができる。なお、隔壁（絶縁層）６２１の断面において、隔壁（絶縁層）６２１の側面は、第１の導電層１１０の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。このように隔壁（絶縁層）６２１を設けた後、金属酸化物層１１１および隔壁（絶縁層）６２１を覆うように半導体層１１２、有機化合物層１１３及び第２の導電層１１４を形成する。金属酸化物層１１１は、上述したように第１の導電層１１０の表面に対し酸化処理を施すことで形成することができる。なお、金属酸化物層１１１は、隔壁（絶縁層）６２１を形成する工程に含まれる酸素存在下におけるプラズマ処理、例えばレジストのアッシング工程等を利用して第１の導電層１１０の表面に酸化処理を施し形成しても良い。もちろん、酸化処理は加熱処理や自然酸化によるものであっても良いし、金属膜を別途形成し該金属膜に対し酸化処理を施すことで金属酸化物層１１１を形成しても良い。また、上記構成に限らず、第１の導電層１１０上に金属酸化物層１１１、もしくは金属酸化物層１１１及び半導体層１１２を形成した後、隔壁（絶縁層）６２１を形成してもよい。

次に、記憶素子へのデータの書き込み動作について説明する。ここでは、電気的作用、代表的には電圧の印加によりデータの書き込みを行う場合について図４を用いて説明する。なお、書き込みは記憶素子の電気的特性を変化させることで行うが、記憶素子の初期状態（電気的作用を加えていない状態、すなわち未書き込みの状態）をデータ「０」、電気的特性を変化させた状態をデータ（すなわち、書き込み後の状態）「１」とする。

記憶素子４０１にデータ「１」を書き込む場合、まず、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０１を選択する。具体的には、デコーダ４１３によって、記憶素子４０１に接続されるワード線Ｗ３に所定の電位Ｖ２を印加する。また、デコーダ４１２とセレクタ４１４によって、記憶素子４０１に接続されるビット線Ｂ３を読み出し／書き込み回路４１５に接続する。そして、読み出し／書き込み回路４１５からビット線Ｂ３へ書き込み電位Ｖ１を出力する。こうして、当該記憶素子４０１を構成する第１の導電層と第２の導電層の間に電圧Ｖｗ＝Ｖ１−Ｖ２を印加する。電圧Ｖｗを適切に選ぶことで、当該導電層間に設けられた有機化合物を含む層を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比べて、大幅に小さくなるように変化させるとよく、例えば第１の導電層と第２の導電層を短絡（ショート）させれば良い。なお、（Ｖ１、Ｖ２）＝（０Ｖ、５〜１５Ｖ）、あるいは（３〜５Ｖ、−１２〜−２Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５Ｖ以上かつ１５Ｖ以下、あるいは−１５Ｖ以上かつ−５Ｖ以下とすればよい。

なお、非選択のワード線および非選択のビット線には、接続される記憶素子にデータ「１」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。

一方、記憶素子４０１にデータ「０」を書き込む場合は、記憶素子４０１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０１を選択するが、読み出し／書き込み回路４１５からビット線Ｂ３への出力電位を、選択されたワード線Ｗ３の電位あるいは非選択ワード線の電位と同程度とし、記憶素子４０１を構成する第１の導電層と第２の導電層の間に、記憶素子４０１の電気的特性を変化させない程度の電圧（例えば−５以上５Ｖ以下）を印加すればよい。

続いて、記憶素子からデータの読み出しを行う際の動作について図４（Ｂ）を用いて説明する。データの読み出しは、第１の導電層と第２の導電層の間の電気的特性が、データ「０」を有する記憶素子とデータ「１」を有する記憶素子とで異なることを利用して行う。例えば、データ「０」を有する記憶素子を構成する第１の導電層と第２の導電層の間の実効的な電気抵抗（以下、単に記憶素子の電気抵抗と呼ぶ）が、読み出し電圧においてＲ０、データ「１」を有する記憶素子の電気抵抗を、読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路４１５は、読み出し部分の構成として、例えば図４（Ｂ）に示す抵抗素子４５０と差動増幅器４５１を有する回路を用いることができる。抵抗素子４５０は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。また、抵抗素子４５０の代わりに図４（Ｃ）に示すように、トランジスタ４５２を用いても良いし、差動増幅器４５１の代わりにクロックトインバータ４５３を用いることも可能である。クロックトインバータ４５３には、読み出しを行うときにＨｉｇｈ、行わないときにＬｏｗとなる、信号φ又はその反転信号が入力される。もちろん、回路構成は図４（Ｂ）及び（Ｃ）に限定されない。

記憶素子４０２からデータの読み出しを行う場合、まず、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０２を選択する。具体的には、デコーダ４１３によって、記憶素子４０２に接続されるワード線Ｗｙに所定の電位Ｖｙを印加する。また、デコーダ４１２とセレクタ４１４によって記憶素子４０２に接続されるビット線Ｂｘを、読み出し／書き込み回路４１５の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、ＶｙとＶ０が抵抗素子４５０（抵抗値Ｒｒ）と記憶素子４０２（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、記憶素子４０２がデータ「０」を有する場合の端子Ｐの電位Ｖｐ０は、Ｖｐ０＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、記憶素子４０２がデータ「１」を有する場合の端子Ｐの電位Ｖｐ１には、Ｖｐ１＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図４（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図４（Ｃ）ではクロックトインバータ４５３の変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔがデータ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。

例えば、差動増幅器４５１をＶｄｄ＝３Ｖで動作させ、Ｖｙ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とすると、記憶素子のデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、記憶素子のデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、記憶素子の読み出しを行うことができる。

上記の方法によると、有機化合物を含む層の電気抵抗の状態は、抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、記憶素子の電気的特性がデータ「０」と「１」とでしきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子又は記憶素子アレイを設けてもよいし、絶縁性を有する基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子又は記憶素子アレイを設けてもよい。

本実施形態で示した半導体装置では、本発明の記憶素子を用いることにより記憶素子毎の挙動のばらつきを低減することが可能となる。したがって、書き込み特性に優れた半導体装置を作製することができる。また、書き込み電圧の増大を防ぐことや読み取り電圧のとり得る幅を広げることができる。よって、半導体装置における設計の自由度を向上させることが可能となる。

また、半導体装置へのデータの書き込みは一度だけではなく、未書き込み素子が有る限り追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。さらに、本発明の記憶素子は一対の導電層間に金属酸化物層、半導体層及び有機化合物層が挟まれた単純な構造であるため、書き込み特性に優れた半導体装置を低コストで作製することが可能となる。

なお、本実施形態は、他の実施の形態及び実施例とも自由に組み合わせることができる。

（実施の形態３）
本実施形態では、本発明の記憶素子を有する半導体装置について図７を用いて説明する。なお、具体的にはアクティブマトリクス型の記憶装置について説明する。

本実施形態で示す半導体装置の一構成例を図７（Ａ）に示す。半導体装置７００は、メモリセル７０１がマトリクス状に設けられたメモリセルアレイ７１１、デコーダ７１２、７１３、セレクタ７１４、読み出し／書き込み回路７１５を有する。なお、ここで示す半導体装置７００の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよい。

なお、デコーダ７１２、７１３、セレクタ７１４、読み出し／書き込み回路７１５、インターフェース等は、記憶素子と同様に基板上に形成しても良いし、ＩＣチップとして外付けしても良い。

メモリセル７０１は、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される第１の配線と、ワード線Ｗｙ（１≦ｙ≦ｎ）に接続される第２の配線と、薄膜トランジスタ７２１と、記憶素子７２２とを有する。記憶素子７２２は、一対の導電層の間に、金属酸化物層、半導体層及び有機化合物層が挟持された構造を有する。

次に、上記構成を有するメモリセルアレイ７１１の上面図と断面図の一例に関して図８を用いて説明する。なお、図８（Ａ）はメモリセルアレイ７１１の一部の上面図を示している。

メモリセルアレイ７１１は、複数のメモリセル７０１がマトリクス状に設けられている。又、メモリセル７０１は、絶縁表面を有する基板上にスイッチング素子として機能する薄膜トランジスタ７２１および当該薄膜トランジスタ７２１に接続された記憶素子が設けられている。

図８（Ａ）におけるＡ−Ｂ間の断面構造の例を図８（Ｂ）に示す。なお、図８（Ａ）では、第１の導電層１１０上に設けられている、金属酸化物層１１１、隔壁（絶縁層）８２２、半導体層１１２、有機化合物層１１３、第２の導電層１１４、絶縁層５２２が省略されている。

メモリセル７０１は、薄膜トランジスタ７２１と、記憶素子８０１と、絶縁層８２１と、第１の導電層１１０の一部を覆う隔壁（絶縁層）８２２とを有する。なお、記憶素子８０１を覆って保護膜として機能する絶縁層５２２が設けられている。絶縁表面を有する基板５２１上に形成された薄膜トランジスタ７２１に接続された記憶素子８０１は、絶縁層８２１上に形成された第１の導電層１１０と、金属酸化物層１１１と、半導体層１１２と、有機化合物層１１３と、第２の導電層１１４とを有する。金属酸化物層１１１は、上述したように第１の導電層１１０の表面に対し酸化処理を施すことで形成することができる。なお、金属酸化物層１１１は、隔壁（絶縁層）８２２を形成する工程に含まれる酸素存在下におけるプラズマ処理、例えばレジストのアッシング工程等を利用して形成しても良い。もちろん、酸化処理は加熱処理や自然酸化によるものであっても良いし、金属膜を別途形成し該金属膜に対し酸化処理を施すことで金属酸化物層１１１を形成しても良い。また、上記構成に限らず、第１の導電層１１０上に金属酸化物層１１１、もしくは金属酸化物層１１１及び半導体層１１２を形成した後、隔壁（絶縁層）８２２を形成してもよい。また、本実施の形態では各素子に薄膜トランジスタ７２１を設けているが、スイッチとして機能するものであれば特に限定されず、薄膜トランジスタである必要は特にない。

薄膜トランジスタ７２１の一態様について、図９を用いて説明する。図９（Ａ）はトップゲート型の薄膜トランジスタを適用する一例を示している。基板５２１上に下地膜として絶縁層９０１が設けられ、絶縁層９０１上に薄膜トランジスタ９１０が設けられている。薄膜トランジスタ９１０は、絶縁層９０１上に半導体層９０２及びゲート絶縁層として機能することができる絶縁層９０３が形成され、さらに半導体層９０２上には絶縁層９０３を介してゲート電極９０４が形成されている。なお、薄膜トランジスタ９１０上には保護層として機能する絶縁層９０５及び層間絶縁層として機能する絶縁層８２１が設けられている。また、半導体層のソース領域及びドレイン領域それぞれに接続する配線９０７が形成される。

絶縁層９０１には、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜等の絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。なお、絶縁層９０１は、スパッタ法、ＣＶＤ法等を用いて形成すればよい。

半導体層９０２は、アモルファスシリコン等の非晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜の他、ポリシリコン等の結晶性半導体膜を用いても良い。

特に、非晶質若しくは微結晶質の半導体を、レーザ光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザ光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、シリコン半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。

レーザ光を照射して結晶化する場合には、連続発振レーザ光の照射若しくは繰り返し周波数が１０ＭＨｚ以上であって、パルス幅が１ナノ秒以下、好ましくは１乃至１００ピコ秒である高繰返周波数超短パルス光を照射することによって、結晶性半導体が溶融した溶融帯を、当該レーザ光の照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により、大粒径であって、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、４００ｃｍ^２／Ｖ・ｓｅｃ以上を実現することができる。

上記結晶化工程を、ガラス基板の耐熱温度（約６００℃）以下の結晶化プロセスを用いる場合、大面積ガラス基板を用いることが可能である。このため、基板あたり大量の半導体装置を作製することが可能であり、低コスト化が可能である。

また、加熱温度にたえうる基板を用いて、ガラス基板の耐熱温度以上の加熱により結晶化工程を行い、半導体層９０２を形成してもよい。代表的には、絶縁性基板に石英基板を用い、非晶質若しくは微結晶質の半導体を７００度以上で加熱して半導体層９０２を形成する。この結果、結晶性の高い半導体を形成することが可能である。この場合、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。

ゲート電極９０４は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などを用いることができる。また、金属を窒化させた金属窒化物を用いることができる。或いは、当該金属窒化物からなる第１層と金属から成る第２層とを積層させた構造としても良い。積層構造とする場合には、第１層の端部が第２層の端部より外側に突き出した所謂ハット形状としても良い。このとき第１層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第２層の金属が、絶縁層９０３やその下層の半導体層９０２に拡散することを防ぐことができる。

なお、ゲート電極９０４の側面には、サイドウォール（側壁スペーサ）９０８を形成しても良い。サイドウォールは、ＣＶＤ法により絶縁層を形成し、該絶縁層をＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法により異方性エッチングすることで形成できる。

半導体層９０２、絶縁層９０３、ゲート電極９０４などを組み合わせて構成されるトランジスタは、シングルドレイン構造、ＬＤＤ（低濃度ドレイン）構造、ゲートオーバーラップドレイン構造など各種構造を適用することができる。なお、図９（Ａ）では、サイドウォールが重畳する半導体層において、低濃度不純物領域９０９が形成されるＬＤＤ構造の薄膜トランジスタを示している。また、シングルゲート構造、等価的には同電位のゲート電圧が印加されるトランジスタが直列に接続された形となるマルチゲート構造、半導体層を上下にゲート電極で挟むデュアルゲート構造を適用することも可能である。

絶縁層８２１は、酸化珪素及び酸化窒化珪素などの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、有機溶媒中に溶かされた絶縁膜材料を塗布した後、熱処理により酸化珪素で形成される絶縁層を用いることもできる。例えば、シロキサン結合を含む塗布膜を形成しておいて、２００〜４００度での熱処理により形成可能な絶縁層を用いることができる。絶縁層８２１を、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線の断線を防止することができる。また、多層配線を形成する際にも上述の塗布法を有効に利用することができる。

絶縁層８２１の上に形成される配線９０７は、ゲート電極９０４と同じ層で形成される配線と交差して設けることが可能であり、多層配線構造を形成している。絶縁層８２１と同様の機能を有する絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。配線９０７はチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層構造など、アルミニウム（Ａｌ）のような低抵抗材料と、チタン（Ｔｉ）やモリブデン（Ｍｏ）などの高融点金属材料を用いたバリアメタルとの組み合わせで形成することが好ましい。

図９（Ｂ）は、ボトムゲート型の薄膜トランジスタを適用する一例を示している。絶縁性基板５２１上に絶縁層９０１が形成され、その上に薄膜トランジスタ９２０が設けられている。薄膜トランジスタ９２０には、ゲート電極９０４、ゲート絶縁層として機能する絶縁層９０３及び半導体層９０２が設けられ、さらにその上にはチャネル保護層９２１、保護層として機能する絶縁層９０５及び層間絶縁層として機能する絶縁層８２１が設けられている。さらにその上層には、保護層として機能する絶縁層（図示せず）を形成しても良い。半導体層のソース領域及びドレイン領域それぞれに接続された配線９０７は、絶縁層９０５の層上若しくは絶縁層８２１の層上に形成することができる。なお、ボトムゲート型の薄膜トランジスタの場合は、絶縁層９０１が形成されなくともよい。

また、基板５２１が可撓性を有する基板である場合、耐熱温度がガラス基板等の非可撓性基板と比較して低い。このため、薄膜トランジスタの半導体層に、有機半導体を用いて形成することが好ましい。

ここで、半導体層に有機半導体を用いる薄膜トランジスタの構造について、図９（Ｃ）、（Ｄ）を参照して説明する。図９（Ｃ）は、スタガ型の有機半導体トランジスタを適用する一例を示している。可撓性を有する基板９３０上に有機半導体トランジスタ９３１が設けられている。有機半導体トランジスタ９３１は、ゲート電極９３２、ゲート絶縁膜として機能する絶縁層９３３、ゲート電極９３２及び絶縁層９３３が重畳する場所に設けられた半導体層９３４とを有し、半導体層９３４には配線９０７が接続されている。なお、半導体層は、ゲート絶縁膜として機能する絶縁層９３３と配線９０７に接する。

ゲート電極９３２は、ゲート電極９０４と同様の材料及び手法により、形成することができる。また、液滴吐出法を用い、乾燥・焼成してゲート電極９３２を形成することができる。また、可撓性を有する基板上に、金属微粒子を含むペーストを印刷法により印刷し、乾燥・焼成してゲート電極９３２を形成することができる。微粒子の代表例としては、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれかを主成分とする微粒子でもよい。また、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物を主成分とする微粒子でもよい。

ゲート絶縁膜として機能する絶縁層９３３は、絶縁層９０３と同様の材料及び手法により形成することができる。但し、有機溶媒中に溶解する絶縁膜材料を塗布した後、熱処理により絶縁層を形成する場合、熱処理温度が可撓性を有する基板の耐熱温度より低い温度で行う。

有機半導体トランジスタの半導体層９３４の材料としては、多環芳香族化合物、共役二重結合系化合物、フタロシアニン、電界移動錯体等が挙げられる。例えばアントラセン、テトラセン、ペンタセン、ヘキサチオフェン（６Ｔ）、テトラシアノキノジメタン（ＴＣＮＱ）、ペリレンカルボン酸無水化物（ＰＴＣＤＡ）、ナフタレンカルボン酸無水化物（ＮＴＣＤＡ）などを用いることができる。また、有機半導体トランジスタの半導体層９３４の材料としては、π共役系高分子、σ共役系高分子、カーボンナノチューブ、ポリビニルピリジン、フタロシアニン金属錯体等が挙げられる。特に骨格が共役多重結合から構成されるπ共役高分子である、ポリアセチレン、ポリアニリン、ポリピロール、ポリチエニレン、ポリチオフェン誘導体、ポリ（３アルキルチオフェン）、ポリアリレン誘導体又はポリアリレンビニレン誘導体、ポリアリレンンエチニレンを用いると好ましい。

また、有機半導体トランジスタの半導体層の形成方法としては、基板に膜厚の均一な膜が形成できる方法を用いればよい。厚さは１ｎｍ以上１０００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下が望ましい。具体的な方法としては、蒸着法、塗布法、スピンコーティング法、バーコート法、溶液キャスト法、ディップ法、スクリーン印刷法、ロールコーター法又は液滴吐出法を用いることができる。

図９（Ｄ）は、コプレナー型の有機半導体トランジスタを適用する一例を示している。可撓性を有する基板９３０上に有機半導体トランジスタ９４１が設けられている。有機半導体トランジスタ９４１は、ゲート電極９３２、ゲート絶縁膜として機能する絶縁層９３３、ゲート電極９３２及び絶縁層９３３が重畳する場所に設けられた半導体層９３４とを有し、半導体層９３４には配線９０７が接続されている。また、半導体層９３４に接続された配線９０７は、ゲート絶縁膜として機能する絶縁層及び半導体層に接する。

薄膜トランジスタや有機半導体トランジスタはスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。なお、配線９０７を本発明の記憶素子における第１の導電層として利用しても良いし、配線９０７に本発明の記憶素子を接続しても良い。

また、単結晶基板やＳＯＩ基板を用いてトランジスタを形成し、その上に記憶素子を設けてもよい。ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層８３１を形成するＳＩＭＯＸと呼ばれる方法を用いて形成すればよい。

例えば、基板に単結晶半導体を用いた場合、図８（Ｃ）に示すように単結晶半導体基板８３０を用いて設けられた電界効果トランジスタ８３２に記憶素子８０１が接続されていている。また、電界効果トランジスタ８３２の配線を覆うように絶縁層８３３を設け、当該絶縁層８３３上に記憶素子８０１を設けている。

このような単結晶半導体で形成されるトランジスタは、応答速度や移動度などの特性が良好なために、高速な動作が可能なトランジスタを提供することができる。また、トランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。

なお、記憶素子８０１は、絶縁層８３３上に形成される第１の導電層１１０と、金属酸化物層１１１と、半導体層１１２と、有機化合物層１１３と、第２の導電層１１４とを有し、金属酸化物層１１１、半導体層１１２及び有機化合物層１１３は第１の導電層１１０と第２の導電層１１４に挟持された構成である。なお、金属酸化物層１１１は、第１の導電層１１０上に接し、半導体層１１２は金属酸化物層１１１上に接して設けられている。

このように、絶縁層８３３を設けて記憶素子８０１を形成することによって第１の導電層１１０を自由に配置することができる。つまり、図８（Ｂ）の構成では、トランジスタに接続された配線を避けた領域に記憶素子を設ける必要があったが、絶縁層８３３を設けることによって、例えば、図８（Ｃ）のようにトランジスタ８３２の上方に記憶素子８０１を形成することが可能となる。その結果、記憶回路をより高集積化することが可能となる。もちろん、電界効果トランジスタ８３２が有する配線９０７を記憶素子が有する第１の導電層としても良い。

なお、図８（Ｂ）、（Ｃ）に示す構成において、半導体層１１２及び有機化合物層１１３は基板全面に設けた例を示しているが、各メモリセルのみにこれらの有機化合物層を設けてもよい。この場合、液滴吐出法等を用いて有機化合物を吐出し焼成して選択的に有機化合物層を設けることにより材料の利用効率を向上させることが可能となる。

また、基板上に剥離層を設け、剥離層上にトランジスタを有する層１０３０及び記憶素子８０１を形成した後、トランジスタを有する層１０３０及び記憶素子８０１を剥離層を利用して基板から剥離し、図１０に示すように接着層１０３２を用いてトランジスタを有する層１０３０及び記憶素子８０１を前記基板と異なる基板１０３１と貼り合わせても良い。剥離方法としては、（１）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化して、当該トランジスタを有する層を剥離する方法、（２）耐熱性の高い基板とトランジスタを有する層の間に剥離層として水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該トランジスタを有する層を剥離する方法、（３）トランジスタを有する層が形成された耐熱性の高い基板を機械的に削除する、又は溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによるエッチングで除去する方法、（４）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属層及び金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化し、金属層の一部をエッチング溶液やＮＦ_３のフッ化ガス、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化物層において物理的に剥離する方法等を用いればよい。

また、基板１０３１としては、実施の形態２で示した基板５２１で示した可撓性基板、フィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

次に、記憶装置、即ち半導体装置７００へのデータの書き込み動作について図７（Ａ）を用いて説明する。実施の形態２と同様、ここでは電気的作用、代表的には電圧印加によりデータの書き込みを行うときの動作について説明する。なお、書き込みはメモリセルの電気的特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気的特性を変化させた状態をデータ「１」とする。

ｘ行かつｙ列目のメモリセル７０１にデータを書き込む場合について説明する。メモリセル７０１にデータ「１」を書き込む場合、まず、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０１を選択する。具体的には、デコーダ７１３によって、メモリセル７０１に接続されるワード線Ｗｙに所定の電位Ｖ２２を印加する。また、デコーダ７１２とセレクタ７１４によって、メモリセル７０１に接続されるビット線Ｂｘを読み出し／書き込み回路７１５に接続する。そして、読み出し／書き込み回路７１５からビット線Ｂｘへ書き込み電位Ｖ２１を出力する。

こうして、メモリセルを構成する薄膜トランジスタ７２１をオン状態とし、記憶素子７２２に、共通電極及びビット線を電気的に接続し、おおむねＶｗ＝Ｖｃｏｍ−Ｖ２１の電圧を印加する。Ｖｃｏｍとは、記憶素子７２２における共通電極、即ち第２の導電層の電位である。電圧Ｖｗを適切に選ぶことで、第１の導電層と第２の導電層の間に設けられた有機化合物を含む層を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよく、単に短絡（ショート）させてもよい。なお、電位は、（Ｖ２１、Ｖ２２、Ｖｃｏｍ）＝（５〜１５Ｖ、５〜１５Ｖ、０Ｖ）、あるいは（−１２〜０Ｖ、−１２〜０Ｖ、３〜５Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５Ｖ以上かつ１５Ｖ以下、あるいは−１５Ｖ以上かつ−５Ｖ以下とすればよい。

なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。具体的には、非選択のワード線には接続されるメモリセルのトランジスタをオフ状態とする電位を印加したり、Ｖｃｏｍと同程度の電位を印加するとよい。

一方、メモリセル７０１にデータ「０」を書き込む場合は、メモリセル７０１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０１を選択するが、読み出し／書き込み回路７１５からビット線Ｂｘへの出力電位をＶｃｏｍと同程度とするか、メモリセルの薄膜トランジスタ７２１をオフ状態とする電位とする。その結果、記憶素子７２２には、小さい電圧（例えば−５〜５Ｖ）が印加されるか、電圧が印加されないため、電気的特性が変化せず、データ「０」書き込みが実現される。

次に、電気的作用により、データの読み出しを行う際の動作について図７（Ｂ）を用いて説明する。データの読み出しは、記憶素子７２２の電気的特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ０、データ「１」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路７１５は、読み出し部分の構成として、例えば図７（Ｂ）に示す抵抗素子７５０と差動増幅器７５１を用いた回路を考えることができる。抵抗素子は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子７５０の代わりに、図７（Ｃ）に示すようにトランジスタ７５２を用いても良いし、差動増幅器７５１の代わりにクロックトインバータ７５３を用いることも可能である。もちろん、回路構成は図７（Ｂ）及び（Ｃ）に限定されない。

ｘ行ｙ列目メモリセル７０２からデータの読み出しを行う場合、まず、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０２を選択する。具体的には、デコーダ７１３によって、メモリセル７０２に接続されるワード線Ｗｙに所定の電位Ｖ２４を印加し、薄膜トランジスタ７２１をオン状態にする。また、デコーダ７１２とセレクタ７１４によって、メモリセル７０２に接続されるビット線Ｂｘを読み出し／書き込み回路７１５の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、ＶｃｏｍとＶ０が抵抗素子７５０（抵抗値Ｒｒ）と記憶素子７２２（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル７０２がデータ「０」を有する場合の端子Ｐの電位Ｖｐ０には、Ｖｐ０＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル７０２がデータ「１」を有する場合の端子Ｐの電位Ｖｐ１には、Ｖｐ１＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図７（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図７（Ｃ）では、クロックトインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔがデータ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。

例えば、差動増幅器７５１をＶｄｄ＝３Ｖで動作させ、Ｖｃｏｍ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とし、薄膜トランジスタ７２１のオン抵抗を無視できるとすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。

上記の方法によると、記憶素子７２２の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。もちろん、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気的特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子又は記憶素子アレイを設けてもよいし、絶縁性を有する基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子又は記憶素子アレイを設けてもよい。

本実施形態で示した半導体装置は、本発明の記憶素子を有することにより記憶素子毎の挙動のばらつきを低減することが可能となる。したがって、書き込み特性に優れた半導体装置を作製することができる。また、書き込み電圧の増大を防ぐことや読み取り電圧のとり得る幅を広げることができる。よって、半導体装置における設計の自由度を向上させることが可能となる。

半導体装置へのデータの書き込みは一度だけではなく、未書き込み素子が有る限り追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。さらに、本発明の記憶素子は一対の導電層間に、金属酸化物層、半導体層及び有機化合物層が挟まれた単純な構造であるため、書き込み特性に優れた半導体装置を低コストで作製することが可能となる。

なお、本実施形態は、他の実施の形態及び実施例とも自由に組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態で示す記憶装置を有する半導体装置の一構成例に関して図面を用いて説明する。

本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としており、データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは２通りの設け方があり、１つはトランジスタおよび記憶素子が設けられた基板上にアンテナを設ける場合、もう１つはトランジスタおよび記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。

本実施形態で示す半導体装置の構成について、図１１を参照して説明する。図１１（Ａ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、バス１７、アンテナ１８を有する。

また、図１１（Ｂ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、バス１７、アンテナ１８の他、中央処理ユニット１を有しても良い。

また、図１１（Ｃ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、バス１７、アンテナ１８、中央処理ユニット１の他、検出素子３、検出回路４からなる検出部２を有しても良い。

電源回路１１は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１２は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１３は、リーダライタ１９と交信するデータを復調／変調する機能を有する。制御回路１４は、記憶回路１６を制御する機能を有する。アンテナ１８は、電磁界或いは電波の送受信を行う機能を有する。リーダライタ１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。

記憶回路１６は、実施の形態１に示す記憶素子から選択される１つ又は複数の記憶素子を有する。本発明の記憶素子を有することにより記憶素子毎の挙動のばらつきを低減することが可能となる。したがって、書き込み特性に優れた半導体装置を作製することができる。また、書き込み電圧の増大を防ぐことや読み取り電圧のとり得る幅を広げることができる。よって、半導体装置における設計の自由度を向上させることが可能となる。

また、記憶素子へのデータの書き込みの機会は一度だけではなく、未書き込み素子が有る限りデータの追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。

また、検出部２は、温度、圧力、流量、光、磁気、音波、加速度、湿度、気体成分、液体成分、その他の特性を物理的又は化学的手法により検出することができる。なお、検出部２は、物理量または化学量を検出する検出素子３と当該検出素子３で検出された物理量または化学量を電気信号等の適切な信号に変換する検出回路４とを有している。検出素子３としては、抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード等で形成することができる。なお、検出部２は複数設けてもよく、この場合、複数の物理量または化学量を同時に検出することが可能である。

ここでいう物理量とは、温度、圧力、流量、光、磁気、音波、加速度、湿度等を指し、化学量とは、ガス等の気体成分やイオン等の液体成分等の化学物質等を指す。化学量としては、他にも、血液、汗、尿等に含まれる特定の生体物質（例えば、血液中に含まれる血糖値等）等の有機化合物も含まれる。特に、化学量を検出しようとする場合には、必然的にある特定の物質を選択的に検出することになるため、あらかじめ検出素子３に検出したい物質と選択的に反応する物質を設けておく。例えば、生体物質の検出を行う場合には、検出素子３に検出させたい生体物質と選択的に反応する酵素、抗体または微生物細胞等を高分子等に固定化して設けておくことが好ましい。

次に、複数の素子および記憶素子が設けられた基板上に、アンテナを設けた半導体装置の一構成例を図１２に示す。なお、図１２は記憶回路１６とアンテナ１８の部分断面図である。

図１２（Ａ）はパッシブマトリクス型で構成される記憶回路を有する半導体装置を示している。半導体装置は、基板１３５０上にトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に形成される記憶素子部１３５２及びアンテナとして機能する導電層１３５３とを有する。

なお、ここではトランジスタを有する層１３５１の上方に記憶素子部１３５２及びアンテナとして機能する導電層１３５３を有する場合を示しているが、この構成に限られず記憶素子部１３５２またはアンテナとして機能する導電層１３５３を、トランジスタを有する層１３５１の下方や同一の層に有してもよい。

記憶素子部１３５２は複数の記憶素子１３５２ａ、１３５２ｂを有する。記憶素子１３５２ａは、絶縁層１２５２上に形成された第１の導電層１１０と、第１の導電層１１０を利用して形成された金属酸化物層１１１ａと、第１の導電層１１０の一部を覆い、かつ金属酸化物層１１１ａを介して設けられた半導体層１１２ａと、さらに半導体層１１２ａを覆う有機化合物層１１３ａと第２の導電層１１４ａとを有する。また、記憶素子１３５２ｂは、第１の導電層１１０と、第１の導電層１１０を利用して形成された金属酸化物層１１１ｂと、第１の導電層１１０の一部を覆い、かつ金属酸化物層１１１ｂを介して設けられた半導体層１１２ｂと、さらに半導体層１１２ｂを覆う有機化合物層１１３ｂと第２の導電層１１４ｂとを有する。金属酸化物層１１１ａ、１１１ｂは、第１の導電層１１０とは別途金属膜を形成し、該金属膜に対し酸化処理を施すことで形成しても良い。なお、個々の記憶素子１３５２ａ、１３５２ｂは隔壁（絶縁層）１３７４により分離されている。

記憶素子部１３５２における第１の導電層１１０は、トランジスタ１３０１の配線に接続されており、記憶素子部１３５２は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。また、第２の導電層１１４ａ、１１４ｂ及びアンテナとして機能する導電層１３５３を覆って保護膜として機能する絶縁層５２２が形成されている。

なお、アンテナとして機能する導電層１３５３は導電層１３６０上に設けられている。導電層１３６０は、記憶素子部１３５２における第１の導電層１１０と同一工程にて形成された配線１３１０を介してトランジスタ１３００と接続されている。また、アンテナとして機能する導電層は第２の導電層１１４ａ、１１４ｂと同一の層で形成してもよい。

アンテナとして機能する導電層１３５３は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを所望の領域に選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電層の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。また、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。

トランジスタを有する層１３５１に含まれるトランジスタ１３００、１３０１は、実施の形態３で示したトランジスタ等を適宜選択し、用いることができる。

また、基板上に剥離層を設け、前記剥離層上にトランジスタを有する層１３５１、記憶素子部１３５２、及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１３５１、記憶素子部１３５２及びアンテナとして機能する導電層１３５３を剥離し、基板上に接着層を用いて貼り付けてもよい。基板としては、実施の形態２の基板５２１で示した可撓性基板、フィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

図１２（Ｂ）にアクティブマトリクス型の記憶回路を有する半導体装置の一例を示す。なお、図１２（Ｂ）については、図１２（Ａ）と異なる部分に関して説明する。

図１２（Ｂ）に示す半導体装置は、基板１３５０上にトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に記憶素子部１３５６及びアンテナとして機能する導電層１３５３とを有する。なお、ここではトランジスタを有する層１３５１の上方に記憶素子部１３５６及びアンテナとして機能する導電層１３５３を有する場合を示しているが、この構成に限られずトランジスタを有する層１３５１の上方や下方に有してもよいし、記憶素子部１３５６やアンテナとして機能する導電層１３５３を、トランジスタを有する層１３５１の下方や同一の層に有しても可能である。

記憶素子部１３５６は、記憶素子１３５６ａ、１３５６ｂで構成される。記憶素子１３５６ａは、絶縁層１２５２上に形成された第１の導電層１１０ａと、第１の導電層１１０ａを利用して形成された金属酸化物層１１１ａと、第１の導電層１１０ａの一部を覆い、かつ金属酸化物層１１１ａを介して設けられた半導体層１１２と、さらに半導体層１１２を覆う有機化合物層１１３と第２の導電層１１４とを有する。記憶素子１３５６ｂは、絶縁層１２５２上に形成された第１の導電層１１０ｂと、第１の導電層１１０ｂを利用して形成された金属酸化物層１１１ｂと、第１の導電層１１０ｂの一部を覆い、かつ金属酸化物層１１１ｂを介して設けられた半導体層１１２と、有機化合物層１１３と、第２の導電層１１４とを有する。金属酸化物層１１１ａ、１１１ｂは、第１の導電層１１０ａ、１１０ｂとは別途金属膜を形成し、該金属膜に対し酸化処理を施すことで形成しても良い。なお、記憶素子１３５６ａ、１３５６ｂは隔壁（絶縁層）１３７４により分離されている。また、記憶素子を構成する第１の導電層の各々にはトランジスタの配線が接続されている。すなわち、記憶素子はそれぞれ一つのトランジスタに接続されている。

また、基板上に剥離層を設け、前記剥離層上にトランジスタを有する層１３５１、記憶素子部１３５６及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１３５１、記憶素子部１３５６及びアンテナとして機能する導電層１３５３を剥離し、基板上に接着層を用いて貼り付けてもよい。

次に、トランジスタを有する層、アンテナに接続される端子部及び記憶素子を有する第１の基板と、当該端子部に接続されるアンテナが形成された第２の基板とを有する半導体装置の一構成例に関して図１３を用いて説明する。なお、図１３に関し図１２と異なる部分に関して説明を行う。

図１３（Ａ）はパッシブマトリクス型の記憶装置を有する半導体装置を示している。半導体装置は、基板１３５０上に形成されたトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に形成される記憶素子部１３５２と、アンテナに接続する端子部と、アンテナとして機能する導電層１３５７が形成された基板１３６５とを有し、導電層１３５７と接続端子となる導電層１３６０とは樹脂１３７５中に含まれる導電性粒子１３５９により電気的に接続されている。なお、トランジスタを有する層１３５１と記憶素子部１３５２等を有する基板１３５０と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とは、接着性を有する樹脂１３７５により貼り合わされている。

また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いてアンテナとして機能する導電層１３５７と接続端子となる導電層１３６０とを接続してもよい。ここではトランジスタを有する層１３５１の上方に記憶素子部１３５２を設けた場合を示しているが、この構成に限られず記憶素子部１３５２を、トランジスタを有する層１３５１の下方や同一の層に有してもよい。

図１３（Ｂ）はアクティブマトリクス型の記憶装置が設けられた半導体装置を示している。半導体装置は、基板１３５０上に形成されたトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に形成される記憶素子部１３５６と、トランジスタに接続する端子部と、アンテナとして機能する導電層１３５７が形成された基板１３６５とを有し、導電層１３５７と接続端子となる導電層１３６０とは樹脂１３７５中に含まれる導電性粒子１３５９により接続されている。なお、トランジスタを有する層１３５１と記憶素子部１３５６等を有する基板と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とは、接着性を有する樹脂１３７５により貼り合わされている。

また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いてトランジスタを有する層１３５１と記憶素子部１３５６等を有する基板１３５０と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とを貼り合わせてもよい。ここではトランジスタを有する層１３５１の上方に記憶素子部１３５２を設けた場合を示しているが、この構成に限られず記憶素子部１３５６を、トランジスタを有する層１３５１の下方や同一の層に有してもよい。

また、基板上に剥離層を形成し、前記剥離層上にトランジスタを有する層１３５１、記憶素子部１３５２もしくは記憶素子部１３５６を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１３５１及び記憶素子部１３５２、１３５６を剥離し、基板上に接着層を用いて貼り付けてもよい。

さらには、記憶素子部１３５２、１３５６を、アンテナとして機能する導電層１３５７が設けられた基板１３６５に設けてもよい。すなわち、トランジスタを有する層が形成される第１の基板と、記憶素子部及びアンテナとして機能する導電層が形成される第２の基板とを、導電性粒子を含む樹脂により貼り合わせてもよい。また、図１２（Ａ）及び（Ｂ）に示す半導体装置と同様に、トランジスタに接続するセンサを設けてもよい。

本実施形態で示した半導体装置は、本発明の記憶素子を有することにより記憶素子毎の挙動のばらつきを低減することが可能となる。したがって、書き込み特性に優れた半導体装置を作製することができる。また、書き込み電圧の増大を防ぐことや読み取り電圧のとり得る幅を広げることができる。よって、半導体装置における設計の自由度を向上させることが可能となる。

また、半導体装置へのデータの書き込みは一度だけではなく、未書き込み素子が有る限り追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、非接触でデータの読み出しと書き込みが可能である。さらに、本発明の記憶素子は一対の導電層間に、金属酸化物層、半導体層及び有機化合物層が挟まれた単純な構造であるため、書き込み特性に優れた半導体装置を低コストで作製することが可能となる。

なお、本実施形態は、他の実施の形態及び実施例とも自由に組み合わせることができる。

（実施の形態５）
本実施の形態では、本発明の記憶素子を有する半導体装置の一例に関して図面を用いて説明する。本実施の形態の半導体装置の上面図を図１４（Ａ）に、図１４（Ａ）における線Ｘ−Ｙの断面図を図１４（Ｂ）に示す。

図１４（Ａ）に示すように、基板１４００上に記憶素子を有する記憶素子部１４０４、回路部１４２１、アンテナ１４３１が形成されている。図１４（Ａ）及び（Ｂ）は、作成工程途中であり、作製条件に耐えうる基板１４００上に記憶素子部、回路部、及びアンテナを形成した状態である。材料及び作製工程は上記実施の形態と同様に適宜選択し、作製すればよい。

基板１４００上に剥離層１４５２、絶縁層１４５３を介して記憶素子部１４０４にはトランジスタ１４４１、回路部１４２１にはトランジスタ１４４２が設けられている。トランジスタ１４４１及びトランジスタ１４４２上には絶縁層１４６１、絶縁層１４５４、絶縁層１４５５が形成されており、絶縁層１４５５上には記憶素子１４４３が形成されている。記憶素子１４４３は、絶縁層１４５５上に設けられた第１の導電層１１０ｄと、第１の導電層１１０ｄを利用して形成された金属酸化物層１１１ｄと、半導体層と有機化合物層とを有する層１４５８と、第２の導電層１１４とを有し、金属酸化物層１１１ｄ、半導体層と有機化合物層とを有する層１４５８は第１の導電層１１０ｄと第２の導電層１１４とに挟持されており、金属酸化物層１１１ｄは、第１の導電層１１０ｄ上に接して形成される。なお、図１４では省略されているが、隔壁として機能する絶縁層１４６０ｂにより多数設けられた記憶素子１４４３は個々に隔てられている。

第１の導電層１１０ｄはトランジスタ１４４１の配線層と接続されている。一方、第２の導電層１１４は、配線層１４５６ａに積層された導電層１４５７ｃと接続されている。また、絶縁層１４５５上には導電層と図１４（Ａ）で示すアンテナ１４３１が積層して設けられている。図１４（Ｂ）において、前記導電層は、導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、導電層１４５７ｆであり、導電層１４５７ａとアンテナ１４３１ａ、導電層１４５７ｂとアンテナ１４３１ｂ、及び導電層１４５７ｆとアンテナ１４３１ｄとがそれぞれ積層された構成となっている。なお、導電層１４５７ｅとアンテナ１４３１ｃについては、絶縁層１４５５に形成された配線層１４５６ｂに達する開口部において形成されており、導電層１４５７ｅと配線層１４５６ｂとが接続されている。このようにして、アンテナと記憶素子部１４０４及び回路部１４２１とを電気的に接続されている。また、アンテナ１４３１ａ、アンテナ１４３１ｂ、アンテナ１４３１ｃ、及び１４３１ｄ下にそれぞれ形成されている導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、導電層１４５７ｆは、絶縁層１４５５とアンテナとの密着性を向上させる効果も有する。本実施の形態では、絶縁層１４５５にポリイミド膜、導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、及び導電層１４５７ｆにチタン膜、アンテナ１４３１ａ、アンテナ１４３１ｂ、アンテナ１４３１ｃ、及びアンテナ１４３１ｄにアルミニウム膜をそれぞれ用いている。

なお、第１の導電層１１０ｄとトランジスタ１４４１、導電層１４５７ｃと配線層１４５６ａ及び導電層１４５７ｅと配線層１４５６ｂとがそれぞれ接続するために絶縁層１４５５に開口（コンタクトホールとも言う）を形成している。開口を大きくし、導電層同士の接触面積を増加した方がより低抵抗となるため、本実施の形態では、第１の導電層１１０ｄとトランジスタ１４４１とが接続する開口が一番小さく、その次が導電層１４５７ｃと配線層１４５６ａとが接続する開口、導電層１４５７ｅと配線層１４５６ｂとが接続する開口が一番大きいというように順に開口を大きく設定している。本実施の形態では、第１の導電層１１０ｄとトランジスタ１４４１とが接続する開口を５μｍ×５μｍ、導電層１４５７ｃと配線層１４５６ａとが接続する開口を５０μｍ×５０μｍ、導電層１４５７ｅと配線層１４５６ｂとが接続する開口を５００μｍ×５００μｍとしている。

本実施の形態では、絶縁層１４６０ａからアンテナ１４３１ｂまでの距離ａを５００μｍ以上、第２の導電層１１４の端部から絶縁層１４６０ａの端部までの距離ｂを２５０μｍ以上、第２の導電層１１４の端部から絶縁層１４６０ｃの端部までの距離ｃを５００μｍ以上、絶縁層１４６０ｃの端部からアンテナ１４３１ｃまでの距離ｄを２５０μｍ以上としている。なお、回路部１４２１は部分的に絶縁層１４６０ｃが形成されており、トランジスタ１４４２も絶縁層１４６０ｃに覆われていない領域と覆われている領域がある。

以上のような半導体装置を用いることで、外部入力部から電源電圧や信号を記憶素子部１４０４に直接入力することで、記憶素子部１４０４にデータ（情報に相当する）を書き込む、もしくは記憶素子部１４０４からデータを読み出すことが可能となる。

また、アンテナは、記憶素子部に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。例えば、アンテナ部と記憶素子部が重なる構成であると、アンテナが交信する際に信号に載っているノイズや電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能である。

また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。

図１５（Ａ）乃至（Ｄ）に、基板１５０１上に形成されたアンテナとして機能する導電層１５０２及び記憶素子部１５０３を有するチップ状の半導体装置の例を示す。なお、半導体装置には記憶素子の他、集積回路等を搭載していても良い。

半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図１５（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図１５（Ｂ）参照））またはリボン型の形状（図１５（Ｃ）及び（Ｄ）参照）等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

また、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成することが好ましい。

また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。

また、アンテナを設ける場合には、１枚の基板上にトランジスタ等の半導体素子とアンテナとして機能する導電層を直接作り込んで設けてもよいし、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。

以上のように本実施形態で示した半導体装置は、本発明の記憶素子を有することにより素子毎の挙動のばらつきを低減することが可能となる。したがって、書き込み特性に優れた半導体装置を作製することができる。また、書き込み電圧の増大を防ぐことや読み取り電圧のとり得る幅を広げることができ、半導体装置における設計の自由度を向上させることが可能となる。

半導体装置へのデータの書き込みは一度だけではなく、未書き込み素子が有る限り追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、非接触でデータの読み出しと書き込みが可能である。さらに、本発明の記憶素子は一対の導電層間に、金属酸化物層、半導体層及び有機化合物層が挟まれた単純な構造であるため、書き込み特性に優れた半導体装置を低コストで作製することが可能となる。

なお、本実施形態は、他の実施の形態及び実施例とも自由に組み合わせることができる。

本実施例では、第１の導電層に接して金属酸化物層及び半導体層を有する記憶素子を作製し、本発明の一構成例である記憶素子のデータ書き込み時における電流−電圧特性について示す。記憶素子は、基板上に第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを順に積層した素子であり、その作製方法については図１（Ａ）を用いて説明する。なお、電流−電圧特性は、記憶素子は５００ｋΩの抵抗と直列に接続し、連続的に印加電圧を変化させるスイープ方式により測定した。

まず、基板上に、スパッタリング法を用いてチタンを成膜し、第１の導電層１１０とした。なお、膜厚は１００ｎｍとした。

次に、酸素存在下でプラズマ処理することで第１の導電層１１０表面を酸化し、１０ｎｍの酸化チタンを含む金属酸化物層１１１を形成した。

次に、金属酸化物層１１１等が形成された基板を、真空蒸着装置内に設けられた基板ホルダーに、金属酸化物層１１１が形成された面を下方となるように固定した。そして、金属酸化物層１１１上に、抵抗加熱による蒸着法を用いて膜厚１ｎｍの酸化スズを成膜し、半導体層１１２を形成した。

次に、半導体層１１２上に、ＣｚＰＡを抵抗加熱による蒸着法を用いて１０ｎｍとなるように成膜し、有機化合物層１１３を形成した。

さらに、有機化合物層１１３上に、アルミニウムを抵抗加熱による蒸着法を用いて膜厚が２００ｎｍとなるよう第２の導電層１１４を形成した。

以上のようにして得られた記憶素子にスイープ方式により電圧を印加し、書き込みが起こった時の電流値と電圧の関係を図１９に示す。なお、用いた記憶素子のサイズは５μｍ角、１０μｍ角であり、これらのサンプル数ｎはそれぞれ５、４である。図１９より、いずれの素子サイズにおいても書き込み電圧に大きなばらつきはなく、書き込み時における電流値においてもほぼ同様の低い値あり、消費電力が低いことがわかった。よって、本発明の構成とすることで、記憶素子毎の挙動のばらつきを抑制することができる。したがって、本発明により書き込み特性に優れた記憶素子並びにそれを有する記憶装置及び半導体装置を得ることができる。

本実施例では、記憶素子毎の書き込み電圧のばらつきについて検討した。本実施例で用いるために作製した記憶素子は、基板上に第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを順に積層した素子であり、その作製方法については図１（Ａ）を用いて以下に説明する。

まず、基板上に、スパッタリング法を用いてチタンを成膜し、第１の導電層１１０とした。なお、膜厚は１００ｎｍとした。

次に、酸素存在下でプラズマ処理することで第１の導電層１１０表面を酸化し、１０ｎｍの酸化チタンを含む金属酸化物層１１１を形成した。

次に、金属酸化物層１１１等が形成された基板を、真空蒸着装置内に設けられた基板ホルダーに、金属酸化物層１１１が形成された面を下方となるように固定した。そして、金属酸化物層１１１上に、抵抗加熱による蒸着法を用いて膜厚１ｎｍの酸化スズを成膜し、半導体層１１２を形成した。

次に、半導体層１１２上に抵抗加熱による蒸着法を用いて１０ｎｍの有機化合物層１１３を形成した。なお、本実施例で作製した記憶素子の有機化合物層１１３にはＴＰＡＱｎ、ＴＣｚＢ、ＣｚＰＡもしくはＣｚＢＰＡを用いた。

さらに、有機化合物層１１３上に、アルミニウムを抵抗加熱による蒸着法を用いて膜厚が２００ｎｍとなるよう第２の導電層１１４を形成した。

このような記憶素子の各々にＴＦＴを接続し、印加電圧に対する各種の記憶素子の書累積書き込み率を調べた。なお、本実施例に限らず、累積書き込み率は以下の式（１）で表される。

図２０（Ａ）に測定結果を示す。なお、上述したように本実施例で用いた記憶素子は、有機化合物層１１３にＴＰＡＱｎ、ＴＣｚＢ、ＣｚＰＡもしくはＣｚＢＰＡを用いた４種の記憶素子である。いずれの記憶素子も５μｍ角のサイズであり、有機化合物層に対する記憶素子のサンプル数ｎはそれぞれ９６とした。また、記憶素子における各電圧の印加時間は１０ｍ秒とした。図２０（Ａ）より、いずれの有機化合物層を用いた場合であっても書き込み電圧に対する累積書き込み率は鋭い立ち上がりを示し、記憶素子毎の挙動のばらつきが少ないことがわかった。なお、立ち上がりが最も鋭い記憶素子は有機化合物層１１３にＣｚＰＡを用いた場合であり、その書き込み電圧の幅は約２Ｖ以内と非常に小さかった。

また、１０μｍ角の記憶素子を用いた場合についても同様の検討を行った。１０μｍ角の記憶素子においても各種の記憶素子のサンプル数ｎは９６とし、記憶素子における各電圧の印加時間も上記と同様の１０ｍ秒とした。測定結果を図２０（Ｂ）に示す。１０μｍ角の記憶素子においても、書き込み電圧に対する累積書き込み率は鋭い立ち上がりを示し、記憶素子毎の挙動のばらつきが少ないことがわかった。

したがって、本発明により書き込み特性に優れた記憶素子並びにそれを有する記憶装置及び半導体装置を得ることができる。また、書き込み電圧の増大を防ぐことや読み取り電圧のとり得る幅を広げることができる。よって、記憶装置や半導体装置における設計の自由度を向上させることが可能となる。

本実施例では、実施例２とは異なる構造の記憶素子を作製し、記憶素子毎の書き込み電圧について調べた。まず、本実施例で用いるために作製した記憶素子は、基板上に第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを順に積層した素子であり、その作製方法については、実施例２と同様に図１（Ａ）を用いて説明する。

基板上に、スパッタリング法を用いてチタンを成膜し、第１の導電層１１０とした。なお、膜厚は１００ｎｍとした。

次に、酸素存在下でプラズマ処理することで第１の導電層１１０表面を酸化し、１０ｎｍの酸化チタンを含む金属酸化物層１１１を形成した。

次に、金属酸化物層１１１等が形成された基板を、真空蒸着装置内に設けられた基板ホルダーに、金属酸化物層１１１が形成された面を下方となるように固定した。そして、金属酸化物層１１１上に、抵抗加熱による蒸着法を用いて膜厚１ｎｍもしくは５ｎｍの酸化スズを成膜し、半導体層１１２を形成した。

次に、半導体層１１２上に、ＣｚＰＡを抵抗加熱による蒸着法を用いて１０ｎｍとなるように成膜し、有機化合物層１１３を形成した。

さらに、有機化合物層１１３上に、アルミニウムを抵抗加熱による蒸着法を用いて膜厚が２００ｎｍとなるよう第２の導電層１１４を形成した。

このような記憶素子の各々にＴＦＴを接続し、印加電圧に対する各種の記憶素子の累積書き込み率を調べた。なお、５μｍ角の記憶素子における測定結果を図２１（Ａ）に、１０μｍ角の記憶素子における測定結果を図２１（Ｂ）に示す。なお、記憶素子における各電圧の印加時間は１０ｍ秒とし、各々の素子サイズにおける記憶素子のサンプル数ｎは９６とした。

図２１（Ａ）及び（Ｂ）より、いずれの素子サイズ及び半導体層の膜厚であっても書き込み電圧に対する累積書き込み率は鋭い立ち上がりを示し、記憶素子毎の挙動のばらつきが少ないことがわかった。

したがって、本発明により書き込み特性に優れた記憶素子並びにそれを有する記憶装置及び半導体装置を得ることができる。また、書き込み電圧の増大を防ぐことや読み取り電圧のとり得る幅を広げることができる。よって、記憶装置や半導体装置における設計の自由度を向上させることが可能となる。

本実施例では、実施例３とは異なる時間で書き込みを行った際の印加電圧に対する累積書き込み率を検討した。なお、本実施例で用いるために作製した記憶素子は、基板上に第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを順に積層した素子であり、その作製方法については、実施例２及び３と同様に図１（Ａ）を用いて説明する。

基板上に、スパッタリング法を用いてチタンを成膜し、第１の導電層１１０とした。なお、膜厚は１００ｎｍとした。

次に、酸素存在下でプラズマ処理することで第１の導電層１１０表面を酸化し、１０ｎｍの酸化チタンを含む金属酸化物層１１１を形成した。

次に、金属酸化物層１１１等が形成された基板を、真空蒸着装置内に設けられた基板ホルダーに、金属酸化物層１１１が形成された面を下方となるように固定した。そして、金属酸化物層１１１上に、抵抗加熱による蒸着法を用いて膜厚１ｎｍの酸化スズを成膜し、半導体層１１２を形成した。

次に、半導体層１１２上に、ＣｚＰＡを抵抗加熱による蒸着法を用いて１０ｎｍとなるように成膜し、有機化合物層１１３を形成した。

さらに、有機化合物層１１３上に、アルミニウムを抵抗加熱による蒸着法を用いて膜厚が２００ｎｍとなるよう第２の導電層１１４を形成した。なお、用いた素子サイズは、５μｍ角及び１０μｍ角である。

上記の記憶素子の各々にＴＦＴを接続し、５μｍ角及び１０μｍ角の記憶素子それぞれにおける印加電圧に対する累積書き込み率を調べた。なお、記憶素子における各電圧の印加時間を実施例３では１０ｍ秒としたのに対し、本実施例では１ｍ秒とした。測定結果を図２２に示す。なお、５μｍ角及び１０μｍ角の記憶素子のサンプル数ｎはそれぞれ１５３６とした。

図２２より、１ｍ秒の場合でも書き込み電圧に対する累積書き込み率は、いずれの素子サイズにおいても鋭い立ち上がりを示し、記憶素子毎の挙動のばらつきが少ないことがわかった。

したがって、本発明により書き込み特性に優れた記憶素子並びにそれを有する記憶装置及び半導体装置を得ることができる。また、書き込み電圧の増大を防ぐことや読み取り電圧のとり得る幅を広げることができる。よって、記憶装置や半導体装置における設計の自由度を向上させることが可能となる。

本発明により無線チップとして機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１７（Ａ）参照）、包装用容器類（包装紙やボトル等、図１７（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図１７（Ｂ）参照）、乗物類（自転車等、図１７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１７（Ｅ）、図１７（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

本発明の半導体装置１７１０は、本発明の記憶素子を有し、プリント基板に実装したり、表面に貼ったり、埋め込んだりすることにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置１７１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置１７１０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。

次に、本発明の半導体装置を実装した電子機器の一態様について図１８を用いて説明する。ここで例示する電子機器は携帯電話機であり、筐体１８００、１８０６、パネル１８０１、ハウジング１８０２、プリント配線基板１８０３、操作ボタン１８０４、バッテリ１８０５を有する。パネル１８０１はハウジング１８０２に脱着自在に組み込まれ、ハウジング１８０２はプリント配線基板１８０３に嵌着される。ハウジング１８０２はパネル１８０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板１８０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の記憶素子を有する半導体装置を用いることができる。プリント配線基板１８０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。

パネル１８０１は、接続フィルム１８０８を介して、プリント配線基板１８０３と接続される。上記のパネル１８０１、ハウジング１８０２、プリント配線基板１８０３は、操作ボタン１８０４やバッテリ１８０５と共に、筐体１８００、１８０６の内部に収納される。パネル１８０１が含む画素領域１８０９は、筐体１８００に設けられた開口窓から視認できるように配置されている。

上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体１８００、１８０６内部の限られた空間を有効に利用することができる。なお、筐体１８００、１８０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。

なお、本発明の記憶素子は、第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを有し、金属酸化物層、半導体層及び有機化合物層は第１の導電層と第２の導電層とに挟持され、前記金属酸化物層は前記第１の導電層上に接し、半導体層は金属酸化物層上に接して設けられている。このような記憶素子を用いることで、素子毎の挙動のばらつきを低減することが可能となる。したがって、書き込み特性に優れた半導体装置を作製することができる。また、書き込み電圧の増大を防ぐことや読み取り電圧のとり得る幅を広げることができる。よって、半導体装置における設計の自由度を向上させることが可能となる。

また、半導体装置へのデータの書き込みは一度だけではなく、未書き込み素子が有る限り追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。さらに、本発明の記憶素子は一対の導電層間に、金属酸化物層、半導体層及び有機化合物層が挟まれた単純な構造であるため、書き込み特性に優れた記憶装置及びその記憶装置を備えた半導体装置を低コストで作製することが可能となる。

なお、本実施例は、実施の形態及び他の実施例とも自由に組み合わせることができる。

本発明の記憶素子の一構成例について説明する図。 本発明の記憶素子の一構成例について説明する図。 本発明の記憶素子の一構成例について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置が有するメモリセルについて説明する図。 本発明の記憶素子の一構成例について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置が有するメモリセルについて説明する図。 薄膜トランジスタの一態様について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置の断面の一部を説明する図。 本発明の半導体装置の断面の一部を説明する図。 本発明の半導体装置について説明する図。 本発明のチップ状の半導体装置について説明する図。 本発明の記憶素子の動作機構について説明する図。 本発明の半導体装置を搭載した物品について説明する図。 本発明の半導体装置を搭載した携帯電話について説明する図。 本発明の記憶素子における書き込みが起こった時の電流値と電圧の関係を示す図。 本発明の記憶素子の印加電圧に対する累積書き込み率を示す図。 本発明の記憶素子の印加電圧に対する累積書き込み率を示す図。 本発明の記憶素子の印加電圧に対する累積書き込み率を示す図。 従来の記憶素子の印加電圧に対する累積書き込み率を示す図。

符号の説明

１１０ 第１の導電層
１１１ 金属酸化物層
１１２ 半導体層
１１３ 有機化合物層
１１４ 第２の導電層
２１２ 半導体層
２２２ 粒子
３１２ 半導体層
３２２ 半導体層
３３２ 半導体層

Claims (19)

1. 第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを有し、
   前記金属酸化物層、前記半導体層及び前記有機化合物層は前記第１の導電層及び前記第２の導電層に挟持され、
   前記金属酸化物層は、前記第１の導電層と接し、
   前記半導体層は、前記金属酸化物層に接して設けられていることを特徴とする記憶素子。
2. 第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを有し、
   前記金属酸化物層、前記半導体層及び前記有機化合物層は前記第１の導電層及び前記第２の導電層に挟持され、
   前記金属酸化物層は、前記第１の導電層と接し、
   前記半導体層は、前記第２の導電層に接して設けられていることを特徴とする記憶素子。
3. 請求項１または請求項２において、
   前記半導体層は、非連続層であることを特徴とする記憶素子。
4. 請求項１乃至請求項３のいずれか一項において、
   前記金属酸化物層は、前記第１の導電層に用いた材料の酸化物より構成されていることを特徴とする記憶素子。
5. 請求項１乃至請求項４のいずれか一項において、
   前記金属酸化物層は、前記第１の導電層の表面に対し酸化処理を施すことで設けられることを特徴とする記憶素子。
6. 請求項５において、
   前記酸化処理は、酸素存在下におけるプラズマ処理であることを特徴とする記憶素子。
7. 請求項５において、
   前記酸化処理は、加熱処理もしくは自然酸化によるものであることを特徴とする記憶素子。
8. 請求項１乃至請求項７のいずれか一項において、
   前記有機化合物層は、電子輸送材料又は正孔輸送材料から構成されることを特徴とする記憶素子。
9. 請求項１乃至請求項８のいずれか一項において、
   前記有機化合物層は絶縁物を含むことを特徴とする記憶素子。
10. 請求項１乃至請求項９のいずれか一項において、
    電圧印加により抵抗値が変化することを特徴とする記憶素子。
11. 請求項１乃至請求項１０のいずれか一項において、
    前記第１の導電層及び前記第２の導電層の一部が電気的に接続されていることを特徴とする記憶素子。
12. マトリクス状に配置された複数の記憶素子を有し、
    前記複数の記憶素子の各々は、第１の導電層と、金属酸化物層と、半導体層と、有機化合物層と、第２の導電層とを有し、
    前記金属酸化物層、前記半導体層及び前記有機化合物層は前記第１の導電層及び前記第２の導電層に挟持され、
    前記金属酸化物層は、前記第１の導電層と接し、
    前記半導体層は、前記金属酸化物層に接して設けられていることを特徴とする半導体装置。
13. 請求項１２において、
    前記金属酸化物層は、前記第１の導電層に用いた材料の酸化物より構成されていることを特徴とする半導体装置。
14. 請求項１２または請求項１３において、
    前記金属酸化物層は、前記第１の導電層の表面に対し酸化処理を施すことで設けられることを特徴とする半導体装置。
15. 請求項１４において、
    前記酸化処理は、酸素存在下におけるプラズマ処理であることを特徴とする半導体装置。
16. 請求項１４において、
    前記酸化処理は、加熱処理もしくは自然酸化によるものであることを特徴とする半導体装置。
17. 請求項１２乃至請求項１６のいずれか一項において、
    前記複数の記憶素子の各々は、薄膜トランジスタと電気的に接続されていることを特徴とする半導体装置。
18. 請求項１２乃至請求項１７のいずれか一項において、
    前記薄膜トランジスタはガラス基板もしくは可撓性基板上に設けられていることを特徴とする半導体装置。
19. 請求項１２乃至請求項１８のいずれか一項において、
    前記半導体装置は、アンテナとして機能する第３の導電層と、薄膜トランジスタからなる回路とを有し、
    前記第３の導電層は前記回路を介して前記記憶素子と電気的に接続されていることを特徴とする半導体装置。

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