JP2008048527A

JP2008048527A - スイッチング電源回路及びトランス

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Publication number: JP2008048527A
Application number: JP2006221203A
Authority: JP
Inventors: Shoji Haneda; 正二羽田; Hidehiro Takakusa; 英博高草; Minoru Okada; 實岡田; Haruki Wada; 晴樹和田
Original assignee: NTT Data Ex Techno Corp
Current assignee: NTT Data Ex Techno Corp
Priority date: 2006-08-14
Filing date: 2006-08-14
Publication date: 2008-02-28

Abstract

【課題】スイッチング素子のオンオフ期間の双方において負荷へ十分な電流を供給でき、ピーク電流やスパイク電圧を抑制できるスイッチング電源回路及びトランスを提供する。
【解決手段】密結合の第１及び第２コイルと、疎結合された第３コイルとを具備するトランスと、直流電圧のオンオフを切り替えるスイッチング素子と、オン制御されたとき第２コイルに誘起される起電力に基づく電流を遮断しオフ制御されたとき第２コイルに発生する起電力に基づく電流を導通させる第１半導体素子と、オン制御されたときに第３コイルに誘起される起電力に基づく電流が導通する第２半導体素子とを備え、オン期間に流れる第１電流により第３コイルの磁気誘導により流れる第２電流を出力し、オフ期間に第２コイルの逆起電力により流れる第３電流が回生され第３コイルの磁気誘導により流れる第４電流を第２半導体素子を通して出力する。
【選択図】図１

Description

本発明は、スイッチング電源回路及びこれに用いられるトランスに関する。

従来、種々の方式のスイッチング電源回路が知られている（非特許文献１等）。例えばフォワード方式では、一次コイルと二次コイルを具備するトランスを有し、一次コイルに接続されたスイッチング素子をオンオフ駆動することにより、一次コイルに対する直流電圧の印加、停止のスイッチングが行われ、スイッチング素子のオン期間には、二次コイルに生じた起電力により流れる電流が二次コイルの一端に直列接続された第１のダイオードを通して出力される。第１のダイオードと出力端子との間には、通常チョークコイルが接続され、さらに、第１のダイオードとチョークコイルとの接続点と二次コイルの他端間に第２のダイオードが接続される。また、出力端子と接地点間には平滑コンデンサが接続されている。そして、スイッチング素子のオフ期間には、チョークコイルに蓄積されたエネルギーにより第２のダイオードを通して電流が流れ出力される。スイッチング素子の制御端にはパルス幅変調信号が入力され、負荷の変動に対してオン期間を調整することにより電源回路の出力電圧を一定に保持する帰還制御を行っている。
コーセル株式会社、「電源について」、p36、平成１７年７月２０日検索、＜URL:http://www.cosel.co.jp/jp/products/img/technotes.pdf＞

しかしながら、従来のフォワード方式のスイッチング電源回路には次のような問題点があった。
第１に、スイッチング素子がオフになり一次コイルへの直流電圧の印加が停止すると二次コイルを流れる電流が消失するため、負荷へ電流を供給し続けるにはチョークコイルと第２のダイオードを設けることが必要であった。このチョークコイルは、オン時に二次コイルに激しいピーク電流が流れることを防止するためにも必要であった。しかしながら、チョークコイルは嵩張る上に重いため、スイッチング電源の小型化を妨げていた。

第２に、スイッチング素子がオフするときに一次コイルとの接続点（ＦＥＴではドレイン、バイポーラトランジスタではコレクタ）に大きなスパイク電圧が発生するため、スイッチング素子を高耐圧とする必要があった。あるいは、スナバ回路を用いる必要があった。しかしながら、スナバ回路はスパイク電圧発生の抑制ではなく抵抗等の素子にスパイク電力を消費させるものであるから電力損失となり、スイッチング電源回路の電力変換効率を低下させることとなっていた。

以上述べた従来のフォワード方式のスイッチング電源回路の問題点に鑑み、本発明は、スイッチング電源回路において、スイッチング素子のオン期間及びオフ期間の双方において負荷へ十分な電流を供給できると同時に、オン時のピーク電流やオフ時のスパイク電圧を抑制でき、これによりチョークコイル並びに高耐圧のスイッチング素子及び／またはスナバ回路を不要とするスイッチング電源回路及びこれに用いるトランスを提供することを目的とする。

上記の目的を達成するべく本発明は以下の構成を提供する。
１）請求項１に係るスイッチング電源回路は、
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１及び第２コイルが一次側のコイルを構成し該第３コイルが二次側のコイルを構成したトランスと、
（ｂ）外部の直流電源により前記第１コイルに印加する直流電圧のオンオフを切り替えるスイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる第１半導体素子と、
（ｄ）前記第３コイルに直列接続され前記スイッチング素子の制御端がオン制御されたときに前記第３コイルに誘起される起電力に基づく電流を導通する第２半導体素子と、を備え、
（ｅ）前記スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに第１電流が流れると共に、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流を出力し、
（ｆ）前記スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに第３電流が流れて前記直流電源側に回生されると共に、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流を出力することを特徴とする。

２）請求項２に係るスイッチング電源回路は、
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１及び第２コイルが一次側のコイルを構成し該第３コイルが二次側のコイルを構成したトランスと、
（ｂ）外部の直流電源により前記第１コイルに印加する直流電圧のオンオフを切り替える第１スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルに直列接続され前記第１スイッチング素子と同期してオンオフ制御される制御端を有し、該制御端がオン制御されたときは該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と同方向の電流が導通するとともにオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに第１電流が流れると共に、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流を出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに第３電流が流れて前記直流電源側に回生されると共に、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流を出力することを特徴とする。

３）請求項３に係るスイッチング電源回路は、
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１及び第２コイルが一次側のコイルを構成し該第３コイルが二次側のコイルを構成したトランスと、
（ｂ）外部の直流電源により前記第１コイルに印加する直流電圧のオンオフを切り替える第１スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルに直列接続され前記第１スイッチング素子がオン制御されたとき及び前記第２コイルを電流が流れたときにオン制御されかつそれ以外のときにオフ制御される制御端を有し、該制御端がオン制御されたときは該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに第１電流が流れると共に、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流を出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに第３電流が流れて前記直流電源側に回生されると共に、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流を出力することを特徴とする。

４）請求項４に係るスイッチング電源回路は、
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１コイルの一端と該第３コイルの一端とを電気的に接続する線路を出力点とするトランスと、
（ｂ）外部の直流電源により前記第１コイルに印加する直流電圧のオンオフを切り替える第１スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルの電流路に直列接続され前記第１スイッチング素子と同期してオンオフ制御される制御端を有し、該制御端がオン制御されたときは少なくとも該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と同方向の電流が導通するとともにオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに流れる第１電流と、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流とを前記出力点から出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに第３電流が流れて前記直流電源側に回生されると共に、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流を前記出力点から出力することを特徴とする。

５）請求項５に係るスイッチング電源回路は、
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１コイルの一端と該第３コイルの一端とを電気的に接続する線路を出力点とするトランスと、
（ｂ）外部の直流電源により前記第１コイルに印加する直流電圧のオンオフを切り替える第１スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルの電流路に直列接続され前記第１スイッチング素子がオン制御されたとき及び前記第２コイルを電流が流れたときにオン制御されかつそれ以外のときにオフ制御される制御端を有し、該制御端がオン制御されたときは少なくとも該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに流れる第１電流と、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流とを前記出力点から出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに第３電流が流れて前記直流電源側に回生されると共に、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流を前記出力点から出力することを特徴とする。

６）請求項６に係るスイッチング電源回路は、
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第２コイルの一端から出力される電流と該第３コイルの一端から出力される電流の合流点を出力点とするトランスと、
（ｂ）前記第１コイルに印加する直流電圧のオンオフを切り替える一次側スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルに直列接続され前記第１スイッチング素子と同期してオンオフ制御される制御端を有し、該制御端がオン制御されたときは該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と同方向の電流が導通するとともにオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに第１電流が流れ、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流を前記出力点から出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに流れる第３電流と、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流とを前記出力点から出力することを特徴とする。

７）請求項７に係るスイッチング電源回路は、
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１コイルの一端と該第２コイルの一端と該第３コイルの一端とを電気的に接続する線路上に出力点を設けたトランスと、
（ｂ）前記第１コイルに印加する直流電圧のオンオフを切り替える第１スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルに直列接続され前記第１スイッチング素子と同期してオンオフ制御される制御端を有し、該制御端がオン制御されたときは該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と同方向の電流が導通するとともにオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに流れる第１電流と、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流とを前記出力点から出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに流れる第３電流と、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流とを前記出力点から出力することを特徴とする。

８）請求項８に係るスイッチング電源回路は、請求項１〜７のいずれかにおいて、前記トランスが、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアを備え、
前記第１コイル及び前記第２コイルが前記中央脚に巻装されると共に、前記第３コイルが直列２分割されて前記一対の外脚の各々に巻装され、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙を通るよう構成され、
前記第１コイルを流れる前記第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第２電流が流れ、かつ、
前記第２コイルを流れる前記第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第４電流が流れることを特徴とする。

９）請求項９に係るスイッチング電源回路は、請求項１〜７のいずれかにおいて、前記トランスが、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアを備え、
前記第１コイル及び前記第２コイルが前記中央脚に巻装され、前記第３コイルが前記一対の外脚の一方に巻装されると共に、該第３コイルを巻装されない方の外脚にはその中間位置に磁気ギャップが設けられ、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙及び該第３コイルを巻装されない方の外脚を通るよう構成され、
前記第１コイルを流れる前記第１電流に起因して前記中央脚から前記第３コイルを巻装された外脚へ流れる磁束が、該外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第２電流が流れ、かつ、
前記第２コイルを流れる前記第３電流に起因して前記中央脚から前記第３コイルを巻装された外脚へ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ該外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第４電流が流れることを特徴とする。

１０）請求項１０に係るスイッチング電源回路は、請求項１〜７のいずれかにおいて、前記トランスが、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアを備え、
前記第１コイル及び前記第２コイルが前記中央脚に巻装されると共に、前記第３コイルが前記第１及び第２コイルから離隔しかつ該第１及び第２コイルと同心状に前記一対の外脚の内側に巻装され、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙を通るよう構成され、
前記第１コイルを流れる前記第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第２電流が流れ、かつ、
前記第２コイルを流れる前記第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第４電流が流れることを特徴とする。

１１）請求項１１に係るスイッチング電源回路は、請求項１〜７のいずれかにおいて、前記トランスが、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアを備え、
前記第１コイル及び前記第２コイルが前記中央脚に巻装されると共に、前記第３コイルが前記第１及び第２コイルの外側に配置された磁性体片を介して該第１及び第２コイルと同心状に巻装され、
前記中央脚から前記外脚へ向かう磁束の一部が前記磁性体片を通るよう構成され、
前記第１コイルを流れる前記第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第２電流が流れ、かつ、
前記第２コイルを流れる前記第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第４電流が流れることを特徴とする。

１２）請求項１２に係るスイッチング電源回路は、請求項１〜７のいずれかにおいて、前記トランスが、前記第１及び第２コイルが存在する第１磁気回路と、前記第３コイルが存在する第２磁気回路と、該第１コイルを流れる電流により発生する磁束の一部が該第３コイルを通過しないで漏洩する漏洩磁気回路とを有し、
前記第１コイルに直流電圧が印加されたとき、前記第１磁気回路から前記第２磁気回路へ磁束が流れ込むことにより前記第３コイルに電圧を誘起させると共に、その磁束の一部が前記漏洩磁気回路に漏洩することにより前記第１磁気回路内に存在する磁束の磁束密度を前記第２磁気回路内に存在する磁束の磁束密度より大として不均衡状態を保持し、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による電流が該第２コイルに流れるとき、該電流により前記第１磁気回路の磁束の消滅を抑制し前記第１磁気回路内の磁束密度が前記第２磁気回路の磁束密度より大きい不均衡状態であることに起因して該第１磁気回路から該第２磁気回路へ磁束が流れ込むことにより、前記第３コイルに前記第１コイルに直流電圧が印加されたときと同極性の電圧を誘起させることを特徴とする。

１３）請求項１３に係るトランスは、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアと、前記中央脚に巻装され互いに密に磁気結合した第１コイル及び第２コイルと、前記一対の外脚の各々に直列２分割されて巻装され該第１及び第２コイルと疎に磁気結合した第３コイルと、を備えたトランスであって、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙を通るよう構成され、
前記第１コイルに直流電圧が印加されたとき、該第１コイルを流れる第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第２電流が流れ、かつ、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による第３電流が該第２コイルに流れるとき、該第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第４電流が流れることを特徴とする。

１４）請求項１４に係るトランスは、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアと、前記中央脚に巻装され互いに密に磁気結合した第１コイル及び第２コイルと、前記一対の外脚の一方に巻装され該第１及び第２コイルと疎に磁気結合した第３コイルと、該第３コイルを巻装されない方の外脚の中間位置に設けた磁気ギャップと、を備えたトランスであって、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙及び該第３コイルを巻装されない方の外脚を通るよう構成され、
前記第１コイルに直流電圧が印加されたとき、該第１コイルを流れる第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第２電流が流れ、かつ、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による第３電流が該第２コイルに流れるとき、該第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第４電流が流れることを特徴とする。

１５）請求項１５に係るトランスは、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアと、前記中央脚に巻装され互いに密に磁気結合した第１コイル及び第２コイルと、前記第１及び第２コイルから離隔しかつ該第１及び第２コイルと同心状に前記一対の外脚の内側に巻装され該第１及び第２コイルと疎に磁気結合した第３コイルと、を備えたトランスであって、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙を通るよう構成され、
前記第１コイルに直流電圧が印加されたとき、該第１コイルを流れる第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第２電流が流れ、かつ、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による第３電流が該第２コイルに流れるとき、該第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第４電流が流れることを特徴とする。

１６）請求項１６に係るトランスは、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアと、前記中央脚に巻装され互いに密に磁気結合した第１コイル及び第２コイルと、前記第１及び第２コイルの外側に配置された磁性体片と、該磁性体片を介して該第１及び第２コイルと同心状に巻装され該第１及び第２コイルと疎に磁気結合した第３コイルと、を備えたトランスであって、
前記中央脚から前記外脚へ向かう磁束の一部が前記磁性体片を通るよう構成され、
前記第１コイルに直流電圧が印加されたとき、該第１コイルを流れる第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第２電流が流れ、かつ、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による第３電流が該第２コイルに流れるとき、該第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第４電流が流れることを特徴とする。

１７）請求項１７に係るトランスは、互いに密に磁気結合した第１コイル及び第２コイルが存在する第１磁気回路と、該第１及び第２コイルと疎に磁気結合した第３コイルが存在する第２磁気回路と、該第１コイルに流れる電流により発生する磁束の一部が該第３コイルを通過しないで漏洩する漏洩磁気回路とを有し、
前記第１コイルに直流電圧が印加されたとき、前記第１磁気回路から前記第２磁気回路へ磁束が流れ込むことにより前記第３コイルに電圧を誘起させると共に、その磁束の一部が前記漏洩磁気回路に漏洩することにより前記第１磁気回路内に存在する磁束の磁束密度を前記第２磁気回路内に存在する磁束の磁束密度より大として不均衡状態を保持し、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による電流が該第２コイルに流れるとき、該電流により前記第１磁気回路の磁束の消滅を抑制し前記第１磁気回路内の磁束密度が前記第２磁気回路の磁束密度より大きい不均衡状態であることに起因して該第１コイルに直流電圧が印加されたときと同方向に該第１磁気回路から該第２磁気回路へ磁束が流れ込むことにより、前記第３コイルに前記第１コイルに直流電圧が印加されたときと同極性の電圧を誘起させることを特徴とする。

（Ａ）請求項１に記載のスイッチング電源回路では、密に磁気結合された一次側を構成する第１コイル及び第２コイルと、第１及び第２コイルと疎に磁気結合された二次側を構成する第３コイルとを具備するトランスを用い、第１コイルに対しスイッチング素子によりオンオフする直流電圧を印加することにより、スイッチング素子のオン期間及びオフ期間の双方においてフォワード動作を行い、第３コイルから出力電流を得ることができる。ここで本発明における「フォワード動作」について注記すると、通常のフォワード型スイッチング電源回路では、オン期間はフォワード動作であり、オフ時の瞬間（期間ではない）はフライバック現象が発生しスパイク電圧が発生するが、本発明ではオフ期間（オフ時の瞬間ではない）においてもフォワード動作時と同方向の電流を第３コイルから出力するので説明の便宜上、上記のようにフォワード動作と称する（以下、同じ）。

オン期間においては、第１コイルに直流電圧が印加されると第１コイルに第１電流が流れ始めこの電流が増加し、またこの第１コイルの磁気回路の磁束密度も増加する。第３コイルは、第１コイルとトランス結合されているため、第１コイルに第１電流が流れることにより第１コイルの磁気回路に生じた磁束が第３コイルを通り、この磁束密度の増加に抗するよう第３コイルに起電力が生じ同コイルに第２電流が流れて負荷へ供給される。これは、第１コイルと第３コイルのトランス結合によるフォワード動作である。第２コイルにも起電力は生じるが第１半導体素子が逆バイアスとなり電流は流れない。

本発明のトランスは、第１及び第２コイルと、第３コイルとはトランス結合ではあっても疎結合である。「疎結合」とは、第１コイルまたは第２コイルの磁気回路に発生する磁束の全てを第３コイルの磁気回路に通さず、その一部を意図的に設けた漏洩磁気回路に漏らすことにより第３コイルの磁気回路を通る磁束を少なくするようにトランスが構成されていることを意味する。これにより、オン時に第３コイルに激しいピーク電流が生じることを回避でき、負荷への激しいピーク電流を抑制できる。この結果、従来は必要であったチョークコイルが不要となり、スイッチング電源の小型化及びコスト抑制を図れる。

また、本発明のトランスでは、漏洩磁気回路を磁束が通ることによって第１コイルに電力損を生じることはなく、第１コイルの磁気回路の磁束密度は従来のトランスの一次コイルと同様に増加する。一方、漏洩磁気回路に流れる磁束の分だけ第３コイルの磁気回路を通る磁束は少なくなるため、第３コイルの磁気回路では磁束密度の増加が従来のトランスの二次コイルよりも少なくなる。

このように、第１コイルの磁気回路に生じた磁束の一部を漏らす特徴的なトランス構成としたことにより、オン期間の終わりの時点では、第１コイルの磁気回路には大量の磁束が蓄積されて磁束密度が高い状態となる一方、第３コイルの磁気回路の磁束密度は相対的に低い状態となり、両コイルの磁気回路の磁束密度の不均衡状態を実現できる。この磁束密度の不均衡状態により、本回路ではオフ期間にも第３コイルにフォワード動作の電流を流すことができる。

スイッチング素子のオフ期間においては、第１コイルへの直流電圧の印加が停止されることで密結合の第２コイルにフライバックによる起電力が生じ、第１半導体素子が順バイアスとなり第３電流が流れ、直流電源側に回生される。この第２コイルに流れる第３電流は、オン期間に第１コイルの磁気回路に蓄積された磁束を保持する（かしめる）働きがある。このため、第１コイルの磁気回路の磁束は瞬時に消滅することなく緩やかに減少し、その結果、第１コイルと第３コイルの磁束密度の不均衡状態はオフ期間に入ってもしばらく持続する。この両コイルの磁気回路における磁束密度の不均衡状態が存在することにより、第１コイルの磁気回路の磁束の絶対量は減少傾向であるにも拘わらず第１コイルの磁気回路から第３コイルへ通過する磁束は増加を続ける。すなわち、第３コイルが受ける磁束の変化は、ｄφ／ｄｔ＞０である。

そして、この磁束の増加変分に抗するようにオン期間と同じ方向の起電力が第３コイルに生じ、オン期間と同じ方向で第２半導体素子を通して第４電流が流れ、負荷へ供給される。

よって、本回路における第３コイルでは、オン期間もオフ期間も同方向すなわちフォワード方向に電流が流れて負荷に供給することができる。

さらに、第２コイルに第３電流が流れて第１コイルの磁気回路の磁束がかしめられることで磁束が瞬時に消滅せず、ｄφ／ｄｔが小となり、第１コイルにオフ時のスパイク電圧が発生しない。これにより、スイッチング素子のスパイク電圧に対する耐圧性が不要となり低耐圧のものを使用できる。当然、スナバ回路も不要となり回路が簡素化され、スナバ回路による電力損失の問題も解消される。

（Ｂ）請求項２に記載のスイッチング電源回路は、請求項１とほぼ同じ回路構成であるが、第２半導体素子に替えて第２スイッチング素子を用い、直流電圧の印加をオンオフする第１スイッチング素子と同期して第２スイッチング素子をオンオフ制御する構成とする。第２スイッチング素子のオン抵抗が小さいことにより電圧降下を低減できる。
加えて、従来のフォワード方式の同期整流型スイッチング電源回路と異なり、一次側と二次側の２つのスイッチング素子を排他的にオンオフ制御しないでよいためデッドタイムを設ける必要がない。これにより、複雑なソフトウェア制御が不要となり、低コスト化を図れる。

（Ｃ）請求項３に記載のスイッチング電源回路は、請求項２とほぼ同じ回路構成であるが、二次側の第２スイッチング素子に対し、一次側の第１スイッチング素子のオン期間及び第２コイルに第３電流が流れているときにオンとし、それ以外のときはオフとする制御を行う。これにより、第１スイッチング素子のオフ期間にも、第３電流が流れている限り第２スイッチング素子をオン状態とすることができ、第３電流に起因して流れる第４電流を最大限有効に利用することができる。

（Ｄ）請求項４に記載のスイッチング電源回路では、密に磁気結合された第１コイル及び第２コイルと、第１及び第２コイルと疎に磁気結合された第３コイルとを具備するトランスを用い、第１コイルに対し第１スイッチング素子によりオンオフする直流電圧を印加することにより、第１スイッチング素子のオン期間及びオフ期間の双方においてフォワード動作を行い、第１コイルの一端と第３コイルの一端とを電気的に接続する線路に設けた出力点から出力電流を得ることができる。第３コイルの他端には第２スイッチング素子が直列接続され、第１スイッチング素子と同期してオンオフ制御される。

請求項４に係る回路では、第１スイッチング素子のオンオフに対応して第１〜第３コイルのそれぞれに第１〜第４電流が流れる動作は、上記の請求項１に係る回路と基本的に同じであるが、第１コイルを流れる第１電流が、第３コイルを励磁するのみでなく出力点から負荷へ出力される点が相違する。また、従来技術のタップドインダクタは、主にフライバック動作により電力を出力するため、オンデューティー比を大きくとれないが、この回路はフォワード動作がメインのため磁束のリセットが速く、オンデューティー比を大きくとれる。すなわち、電流の高速立ち上がりが要求される重負荷に耐え得る。

（Ｅ）請求項５に記載のスイッチング電源回路は、請求項４とほぼ同じ回路構成であるが、第２スイッチング素子に対し、第１スイッチング素子のオン期間及び第２コイルに第３電流が流れているときにオンとし、それ以外のときはオフとする制御を行う。これにより、第１スイッチング素子のオフ期間にも、第３電流が流れている限り第２スイッチング素子をオン状態とすることができ、第３電流に起因して流れる第４電流を最大限有効に利用することができる。

（Ｆ）請求項６に記載のスイッチング電源回路では、密に磁気結合された一次側を構成する第１コイル及び二次側を構成する第２コイルと、第１及び第２コイルと疎に磁気結合された二次側を構成する第３コイルとを具備するトランスを用い、第１コイルに対し第１スイッチング素子によりオンオフする直流電圧を印加することにより、第１スイッチング素子のオン期間及びオフ期間の双方においてフォワード動作を行い、第２コイルの一端と第３コイルの一端を接続した出力点から出力電流を得ることができる。第３コイルの他端には第２スイッチング素子が直列接続され、第１スイッチング素子と同期してオンオフ制御される。

請求項６に係る回路では、第１スイッチング素子のオンオフに対応して第１〜第３コイルのそれぞれに第１〜第４電流が流れる動作については、上記の請求項１に係る回路と基本的に同じであるが、第２コイルを流れる第３電流が、出力点から負荷へ出力される点で相違する。これにより、負荷へ供給する電流量が大きくなる。

（Ｇ）請求項７に記載のスイッチング電源回路は、密に磁気結合された第１コイル及び第２コイルと、第１及び第２コイルと疎に磁気結合された第３コイルとを具備するトランスを用い、第１コイルに対し第１スイッチング素子によりオンオフする直流電圧を印加することにより、第１スイッチング素子のオン期間及びオフ期間の双方においてフォワード動作を行い、第１コイル一端と第２コイルの一端と第３コイルの一端とを電気的に接続する線路に設けた出力点から出力電流を得ることができる。第３コイルの他端には第２スイッチング素子が直列接続され、第１スイッチング素子と同期してオンオフ制御される。

請求項７に係る回路では、第１スイッチング素子のオンオフに対応して第１〜第３コイルのそれぞれに第１〜第４電流が流れる動作については、上記の請求項１に係る回路と基本的に同じであるが、第１コイルを流れる第１電流が第３コイルを励磁するのみでなく出力点から負荷へ出力され、また第２コイルを流れる第３電流もまた負荷へ出力される点で相違する。これにより、負荷へ供給する電流量が大きくなる。

（Ｈ）請求項８〜１１においては、請求項１〜７のいずれかのスイッチング電源回路におけるトランスが、対向する一対のヨークの中央部同士を連結する中央脚及び両端部同士を連結する一対の外脚とで構成されたコアを有する。そして、中央脚に第１コイル及び第２コイルが巻装される。第３コイルは外脚の双方（請求項８）若しくはいずれか一方（請求項９）に巻装されるか、第１及び第２コイルと同心状に両外脚の内側に巻装（請求項１０）されるか若しくは磁性体片を介して第１及び第２コイルの上に重ねて巻装（請求項１１）されている。本トランスでは、第１及び第２コイルと第３コイルとの間に空隙が形成されるように第３コイルを巻装するか、または、磁性体片を介して第３コイルを巻装することにより、第１及び第２コイルと第３コイルとを離隔させている。

このトランスでは、第１コイルに直流電圧が印加されるオン期間のとき、第１コイルを流れる第１電流により中央脚に生じた磁束が第３コイルの磁気回路へ流れ込むことにより第３コイルにはこれに抗する起電力が生じて第２電流が流れる。

また、このトランスでは、第１コイルと第３コイルが空隙または磁性体片を介して離隔しているため、第１コイルに生じて中央脚から外脚へ向かう磁束の一部は、漏洩磁気回路となる両コイル間の空隙または磁性体片を通る漏れ磁束となり、第３コイルと鎖交する磁束が減少する。この漏洩磁気回路を通る磁束によるエネルギー損失はほとんどなく第１コイルの磁束の増加を促進する。一方、第３コイルを通る磁束が少なくなることで第３コイルの磁束の増加を遅くする。これにより、両コイルの磁束密度に差を生じさせることができる。

従って、オン期間の終わりの時点では第１コイルの磁気回路に磁束が蓄積されて磁束密度が高い状態となる一方、第３コイルの磁気回路の磁束密度は低い状態のままであり、両コイルの磁束密度が不均衡状態となっている。この不均衡状態のままオフ期間となり第２コイルにフライバック起電力による第３電流が流れると、第１コイルの磁気回路の磁束はかしめられてその減少が緩慢となる一方、第３コイルの磁気回路の磁束は増加を続ける。この磁束の増加変分に抗するように、オン期間と同方向の起電力が第３コイルに生じ、第４電流がオン期間と同方向に流れる。

（Ｉ）なお、請求項９では、外脚の片側のみに第３コイルを巻装し、少なくとも巻装されていない方の外脚には磁気ギャップを設ける。これにより、巻装されていない方の外脚へ過度に磁束が流れることを防止すると共に、この外脚もまた漏洩磁気回路となる。こうして磁気飽和を防止し、第３コイルからの十分な出力電流を確保することが可能となる。片側のみに第３コイルを巻装することは製造コスト上、有利である。

（Ｊ）請求項１２のトランスは、第１コイルに生じる磁束の一部が第３コイルを通過しないで漏洩する漏洩磁気回路を設けたので、第１コイルに直流電圧を印加したときに生じる磁束の全てが第３コイルに与えられずに第１コイルの磁気回路に蓄積され、第１コイルの磁気回路の磁束密度が第３コイルの磁気回路の磁束密度に対して相対的に大となって不均衡状態で保持される。このような磁束密度の差が生じた状態で第１コイルへの直流電圧の印加を停止すると、第２コイルにフライバック起電力による電流が流れる。これに起因して第３コイルにも起電力が生じるが、その起電力は、上記磁束密度の差が存在することに起因して、第１コイルに電圧印加したときと同方向に電流を流すように生じる。そして、磁束密度の差が存在することにより、第１コイルの磁気回路から第３コイルの磁気回路への磁束の流れ込みが持続し、その結果、第３コイルの磁気回路の磁束密度は増加し続ける。よって、本トランスでは、第１コイルへの電圧印加時も非印加時も、第３コイルから同方向（フォワード方向）の出力電流を得ることができる。

（Ｋ）請求項１３〜１７のトランスの効果については、上記（Ｉ）（Ｊ）に記載した通りである。

（１）スイッチング電源回路の第１の実施形態
（１−１）回路構成
図１は、本発明によるスイッチング電源回路の第１の実施形態の回路図である。図１の回路は、第１コイルＬ１と、第２コイルＬ２と、第３コイルＬ３とを具備するトランスＴを有する。各コイルの巻き始め端子は黒丸で示している（以下、同様）。これら３つのコイルは互いに磁気結合するが、第１コイルＬ１と第２コイルＬ２とは密に磁気結合（以下、「密結合」と称する）し、第３コイルＬ３は第１及び第２コイルＬ１、Ｌ２と疎に磁気結合（以下、「疎結合」と称する）するようトランスＴが構成されている。密結合は、従来の一般的なトランス結合であり、それらのコイル間では、磁束発生側のコイルから発生する磁束の大部分が磁束受領側のコイルへ流れ込む。これに対し、疎結合のコイル間では、磁束発生側のコイルから発生する磁束の一部を意図的に漏洩磁気回路に漏洩させ迂回させることにより磁束受領側のコイルへは漏洩磁束分が減少した磁束が流れ込む。このような３つのコイル間における密結合及び疎結合を実現するトランスＴの具体的構成については、後に示す図８Ａ〜図８Ｄ、図９にて詳細に説明することとする。

第１コイルＬ１及び第２コイルＬ２は一次側のコイルを構成し、第３コイルＬ３は二次側のコイルを構成している。トランスＴでは一次側の第１コイルＬ１と二次側の第３コイルＬ３とが疎結合であるため、従来のトランスと異なり、出力電圧が巻数比のみによっては決定されず、漏洩する磁束量にも依存する。しかしながら、降圧型の場合には、一般的な設定と同様に第３コイルＬ３のインダクタンスが第１コイルＬ１のインダクタンスより小さくなるように巻き数を設定する。

第１コイルＬ１は、その巻き始め端子ａが、直流電圧Ｖinの正極側の入力端子である端子１に接続され、巻き終わり端子ｂが、スイッチング素子であるＮチャネル型ＦＥＴ(field effect transistor)Ｑ１のドレインと接続されている。ＦＥＴＱ１のソースは、直流電圧Ｖinの負極側の入力端子である端子２に接続される。ＦＥＴＱ１のゲートＧ１に対しては、制御信号であるパルス電圧信号が入力される。ＦＥＴＱ１は、第１コイルＬ１に印加する直流電圧Ｖinのオンオフを切り替えるべくオンオフ制御される。

ＦＥＴＱ１のゲートＧ１に入力されるパルス電圧信号は、負荷の変動に対して入力直流電圧Ｖinのオン期間を調整することにより出力電圧Ｖoutを一定に保持する帰還制御を行ってもよい。

Ｎチャネル型ＦＥＴに替えて、Ｐチャネル型ＦＥＴをスイッチング素子として用いる場合は、ソースを第１コイルＬ１の巻き終わり端子ｂに接続し、ドレインを端子２に接続する。ゲートに対しては同様に制御信号であるパルス電圧信号（但し、極性が逆となる）を入力する。また、ＦＥＴに替えて、バイポーラトランジスタを用いてもよい。
後述する他の実施形態においても、直流電圧Ｖinの印加、停止を切り替えるスイッチング素子としてＦＥＴまたはバイポーラトランジスタのいずれも用いることができる。

第２コイルＬ２は、その巻き始め端子ｃが端子２に接続され、巻き終わり端子ｄが第１半導体素子であるダイオードＤ１のアノードに接続されている。ダイオードＤ１のカソードは端子１に接続されている。第１半導体素子であるダイオードＤ１と第２コイルＬ２とは直列接続されている。

ダイオードＤ１に替えて、ＦＥＴまたはバイポーラトランジスタを第１半導体素子として用いてもよい。その場合、その第１半導体素子は、スイッチング素子Ｑ１と同期して排他的にオンオフ制御される。すなわち、スイッチング素子Ｑ１のオン期間に電流を遮断し、オフ期間に電流を導通させるように制御される。

入力端子である端子１と端子２の間にはコンデンサＣ１が接続されている。コンデンサＣ１は、直流電圧Ｖinが整流出力の場合は平滑用であり、さらに本回路において生じる回生電流の蓄積用でもある。

第３コイルＬ３は、その巻き始め端子ｅが第２半導体素子であるダイオードＤ２のアノードに接続され、巻き終わり端子ｆが負極側の出力端子である端子４に接続されている。ダイオードＤ２のカソードは正極側の出力端子である端子３に接続されている。端子３と端子４間から出力電圧Ｖoutが出力され、図示しない負荷へ供給される。ダイオードＤ２の順方向電圧降下により負荷への供給電圧の低下を小さくするため、ダイオードＤ２として電圧降下が０．２Ｖ程度のショットキーバリアダイオードを用いることが好適である。また、端子３と端子４間には平滑用のコンデンサＣ２が接続されている。

なお、図１に示したスイッチング電源回路は、正の入力電圧から正の出力電圧を得る回路であるが、負の入力電圧から負の出力電圧を得るには、図１の回路構成を、極性のみ異なる全く同じ構成の回路とすればよいことは、当業者には自明のことである。その場合は、各構成要素（ダイオード及びスイッチング素子）の極性を必要に応じて入れ替えればよく、正負の極性が逆となるだけで実質的に同じ動作が実現される。後述する他の実施形態においても同様である。

（１−２）回路動作
図１のスイッチング電源回路の動作を、スイッチング素子であるＦＥＴＱ１のオン期間とオフ期間に分けて説明する。

＜オン期間の動作＞
ＦＥＴＱ１のゲートＧ１に印加されるパルス電圧信号がオフからオンになると、ドレイン・ソース間の電流路が導通して直流電圧Ｖinが第１コイルＬ１に印加される。このとき第１コイルＬ１は、巻き始め端子ａが正電位、巻き終わり端子ｂが負電位となる。これにより第１電流ｉ１が、端子１→第１コイル（ａ→ｂ）→ＦＥＴＱ１→端子２の経路で流れる。

第２コイルＬ２は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｃが正電位、巻き終わり端子ｄが負電位となるが、ダイオードＤ１が逆バイアスとなるため電流は流れない。すなわち、オン期間においては、ダイオードＤ１の電流路は遮断されている。

ここで、ダイオードＤ１に要求される逆耐圧は次の通りとなる。既にダイオードＤ１に印加されているコンデンサＣ１の電圧Ｖc1に第２コイルＬ２に発生する電圧Ｖ2が加算印加される。したがって、ダイオードＤ１に印加される電圧はＶd1＝Ｖc1＋Ｖ2である。第１コイルＬ１と第２コイルＬ２の巻数が同一であれば、第２コイルＬ２には第１コイルＬ１に印加される電圧が誘起されるから、Ｖ2＝Ｖ1。第１コイルＬ１に印加される電圧Ｖ１はＶc1であるから、Ｖd1＝２Ｖc1となる。これがダイオードＤ１に要求される逆耐圧であり、問題とならない程度である。
因みに、第１コイルＬ１と第２コイルＬ２の巻数比が１：Ｎ（Ｎは、回路の実施形態により１以上または１以下のいずれの場合もある。以下の実施形態において同じ）のときは、ダイオードＤ１の逆耐圧は、Ｖd1＝(１＋N)Ｖc1となる。従って、第２コイルＬ２の巻数が第１コイルＬ１の巻数より少ないほど、ダイオードＤ１の逆耐圧が小さくてすむ。

二次側を構成する第３コイルＬ３は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となる。この起電力に対しダイオードＤ２が順方向となるため、第２電流ｉ２がダイオードＤ２を通して出力される。これは、第１コイルＬ１と第３コイルＬ３のトランス結合作用によるフォワード動作である。第２電流ｉ２の経路は、第３コイルＬ３（ｆ→ｅ）→ダイオードＤ２→端子３（Ｃ２及び負荷）となる。

なお、第１コイルＬ１と第３コイルＬ３は、トランスＴの構造上、疎結合であるので、オン時に第１コイルＬ１に生じる磁束によって第３コイルＬ３に激しいピーク電流が流れることはない。

以上の通り、ＦＥＴＱ１のオン期間には、直流電圧Ｖinにより第１コイルＬ１に第１電流ｉ１が流れると共に、第１電流ｉ１に起因して第３コイルＬ３に生じる磁気誘導により第３コイルＬ３に第２電流ｉ２が流れ、ダイオードＤ２を通して出力される。

ここで、オン期間における第１コイルＬ１と第３コイルＬ３の各々の磁気回路の磁束密度の変化は、次の通りとなる。従来のトランスと同様に両コイルの磁気回路の磁束密度はオン期間にそれぞれ増加し、オン期間の終了時点で最大となる。しかしながら、第１コイルＬ１と第３コイルＬ３は疎結合であるので、オン期間に第１コイルＬ１に生じた磁束から漏洩磁束を減じた磁束が第３コイルＬ３の磁気回路を通る。この結果、オン期間の終了時点では、第１コイルＬ１の磁気回路には大量の磁束が蓄積されて磁束密度が高い状態となる一方、第３コイルＬ３の磁気回路の磁束密度は第１コイルＬ１の磁気回路の磁束密度より小さく、両コイルの磁気回路の磁束密度が不均衡状態となる。各々のコイルの磁気回路の磁束密度の値及びそれらの差は、第１コイルＬ１に流れた電流量、両コイルの巻数、磁気回路の透磁率などの諸条件により決定される。この第１コイルＬ１と第３コイルＬ３の磁束密度の不均衡状態は、以下のオフ期間における電流の要因となる。

＜オフ期間の動作＞
ＦＥＴＱ１のゲートＧ１に印加されるパルス電圧信号がオフとなると、ドレイン・ソース間の電流路が遮断して直流電圧Ｖinの第１コイルＬ１への印加が停止される。印加電圧が急に停止されることで第１コイルＬ１には、自己誘導に基づく逆起電力（高圧）が発生しようとするが、後述するように、第２コイルＬ２に電流が流れ、第１および第２コイルＬ１、Ｌ２の磁気回路の磁束が急速にリセットされないため、相互誘導により第２コイルＬ２に印加される電圧が第１コイルＬ１に誘起され第１コイルＬ１に所定の電圧が発生する。このとき第１コイルＬ１は、巻き始め端子ａが負電位、巻き終わり端子ｂが正電位となる。このとき、ＦＥＴＱ１のドレインに印加される電圧は後述する。

ＦＥＴＱ１がオフとなることにより同時に、第２コイルＬ２にフライバック起電力が発生し、巻き始め端子ｃが負電位、巻き終わり端子ｄが正電位となる。よってダイオードＤ１は順バイアスとなる。この結果、第３電流ｉ３が、第２コイルＬ２(ｃ→ｄ)→ダイオードＤ１→Ｃ１（または、端子１）の経路で流れる。この第３電流ｉ３は回生電流であり、コンデンサＣ１に蓄積されるため電力損失は生じない。コンデンサＣ１は、オン期間に負荷に電力供給するため、オフ期間に回生電流を受け入れる余裕がある。

第２コイルＬ２に流れる第３電流ｉ３は、オン期間に第１コイルＬ１の磁気回路に蓄積され最大となっている磁束を保持する（かしめる）働きがあり、その磁束の減少を緩慢とする。つまり、オフ期間になると第１コイルＬ１の磁気回路の磁束は減少し始めるが、第１コイルＬ１の磁気回路の方が第３コイルＬ３の磁気回路よりも相対的に磁束密度の高い不均衡状態がしばらく持続することになる。この両コイルＬ１とＬ３の磁気回路の磁束密度の不均衡状態が持続する限り、この不均衡状態を解消すべく第１コイルＬ１の磁気回路から第３コイルＬ３の磁気回路へ流れ込む磁束は、オン期間と同じ方向でかつ増加を続け、この第３コイルＬ３の磁気回路の磁束の増加変分に抗するように第３コイルＬ３の磁気回路に起磁力φ２を発生するよう第３コイルＬ３に電流を流すべく起電力が第３コイルＬ３に生じる。第３コイルＬ３は、オン期間と同じく巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となり、ダイオードＤ２は順バイアスとなり、第４電流ｉ４が流れる。第４電流ｉ４の経路は、第３コイルＬ３（ｆ→ｅ）→ダイオードＤ２→端子３（Ｃ２及び負荷）となり、その方向はオン期間に流れる第２電流ｉ２と同方向である。

図１の回路においては、オフ期間においても、第３コイルＬ３にはオン期間と同じ方向の起電力が生じフォワード動作を行う。すなわち、オフ期間においても第１コイルＬ１の磁気回路が磁束発生側となり、第３コイルＬ３の磁気回路が磁束受領側となり、第３コイルＬ３の磁気回路は第１コイルＬ１の磁気回路の磁束を受け続け、しかもその増加率は正である。

以上の通り、ＦＥＴＱ１のオフ期間には、第２コイルＬ２を流れる第３電流ｉ３（第１および第２コイルＬ１、Ｌ２の共通磁気回路の磁束のかしめ）に起因して、第３コイルＬ３に第４電流ｉ４が流れ、ダイオードＤ２を通して出力される。

このように、図１の回路では、オン期間もオフ期間も同方向（フォワード方向）に電流が流れて負荷に供給することができる。

また、直流電圧Ｖinがオフされたときに第２コイルＬ２に第３電流ｉ３が流れることにより、第１および第２コイルＬ１、Ｌ２の共通磁気回路の磁束が瞬時に消失しないことから、第１コイルＬ１に生じるスパイク電圧が抑制される。

さらに、直流電圧Ｖinがオフされたとき、第２コイルＬ２にはフライバックの起電力により純理論的には無限大の電圧が発生しようとするが、巻き始め端子ｃがコンデンサＣ１の負極側端子に接続されているため、第２コイルＬ２に発生する電圧はコンデンサＣ１の両端間電圧Ｖc1によりクランプされ、その巻き終わり端子ｄの電位は＋Ｖc1となる。これは、ダイオードＤ１が第２コイルＬ２の起電力により導通されているため、コンデンサＣ１の電圧Ｖｃ１が第２コイルＬ２に直接印加される。（以下、後述する実施の形態において同じ。）すなわち、第２コイルＬ２の両端電圧はＶc1である。そして、第２コイルＬ２と第１コイルＬ１との相互誘導により、第２コイルＬ２と第１コイルＬ１との巻数比が１：１のときは第１コイルＬ１の両端電圧もＶc1となる。従って、ＦＥＴＱ１のドレインに印加される電圧Ｖdsは、コンデンサＣ１の＋Ｖc1の電位に第１コイルＬ１に発生する起電力Ｖ1が加算されて、Ｖds＝Ｖc1＋Ｖ1＝２Ｖc1の関係となる（Ｖ1＝Ｖc1であるため）。つまり、ＦＥＴＱ１にオフ時に印加されるスパイク電圧が、コンデンサＣ１の両端間電圧Ｖc1の２倍程度に抑制されたことになる。これにより、スナバ回路を不要とできる。なお、この第２コイルＬ２から、第１コイルＬ１への相互誘導の現象は第３コイルＬ３へも及ぶが、第２コイルＬ２と第３コイルＬ３は疎結合であるため、支配的ではなく、上記のとおり磁束密度の不均衡を解消すべく、第３コイルＬ３に磁束が流れ込む磁気誘導作用（ｄφ／ｄｔ）による第３コイルＬ３の起電力が支配的である。（以下、後述する実施の形態において同じ。）

因みに、第１コイルＬ１と第２コイルＬ２の巻数比が１：Ｎのときは、ＦＥＴＱ１のドレインに印加される電圧Ｖdsは、Ｖds＝(１＋１／N)Ｖc1となる。従って、第２コイルＬ２の巻数が第１コイルＬ１の巻数より多いほど、オフとなったときにＦＥＴＱ１のドレインに印加される電圧Ｖdsは小さくなる（スパイク電圧抑制効果が大きい）。これにより低耐圧用のＦＥＴＱ１を用いることができ、このことは同時にＦＥＴＱ１のオン抵抗を小さくできることになり有利である。

このように、第１コイルＬ１と第２コイルＬ２の巻数比については、第２コイルの巻数が多いほどＦＥＴＱ１の耐圧が小さくてすむが、逆に、前述のダイオードＤ１の逆耐圧については、第２コイルの巻数が少ないほど逆耐圧が小さくですむ。従って、双方の効果を考慮して、第１コイルＬ１と第２コイルＬ２の最適な巻数比を決定するようにする。

オフ期間における時間経過に伴う第１コイルＬ１と第３コイルＬ３の各々の磁気回路の動作は次の通りとなる。磁束発生側の第１コイルＬ１の磁気回路の保持磁束量が次第に減少しその磁束密度が低下していき、一方、磁束受領側の第３コイルＬ３の磁気回路の磁束密度が増加を続けると、両コイルの磁束密度が均衡する点に達する。第１コイルＬ１と第３コイルＬ３の磁気回路の磁束密度が均衡すると磁束の流れがなくなる。この磁束が均衡する近傍領域または少なくとも次のオン期間までの間に第２コイルＬ２を流れる第３電流ｉ３及び第３コイルＬ３を流れる第４電流ｉ４はゼロとなり、第１コイルＬ１及び第３コイルＬ３の磁気回路の磁束はゼロにリセットされる。なお、第３コイルＬ３の磁気回路の磁束がリセットされるとき、第３コイルＬ３には逆起電力が発生するが、ダイオードＤ２が逆バイアスとなるため逆方向電流は流れない。その後、次の周期のオン期間を迎える。

このようなオフ期間における磁気回路の動作は、以下の他の実施形態についても同様である。これらの動作については、後に図８Ａ〜図８Ｄ及び図９においてトランスＴの構成と共にさらに詳細に述べる。

（２）スイッチング電源回路の第２の実施形態
（２−１）回路構成
図２は、本発明によるスイッチング電源回路の第２の実施形態の回路図である。図２の回路は、図１に示したスイッチング電源回路の変形形態である。図１に示した回路と相違する点は、トランスＴの二次側を構成する第３コイルＬ３に対し、図１の回路のダイオードＤ２に替えて第２スイッチング素子であるＦＥＴＱ２を接続している点である。トランスＴの一次側における第１コイルＬ１及び第２コイルＬ２並びにその他の素子の接続関係は、図１の回路と同じである（但し、ＦＥＴＱ１を第１スイッチング素子と称することとする）。

ＦＥＴＱ２のドレインは、第３コイルＬ３の巻き終わり端子ｆに接続され、ソースは、負極側の出力端子である端子４に接続されている。第３コイルＬ３の巻き始め端子ｅは、正極側の出力端子である端子３に接続されている。ＦＥＴＱ２のゲートＧ２は、第１スイッチング素子であるＦＥＴＱ１と同期してオンオフ制御される。ＦＥＴＱ２は、ゲートＧ２がオン制御されたときは第３コイルＬ３に流れる電流を導通させ、ゲートＧ２がオフ制御されたときはその寄生ダイオードによりオン制御時と同方向の電流は導通するが、オン制御時と逆方向の電流は遮断される。

図２の回路では、ＦＥＴＱ２の寄生ダイオードと同じ向きとなるようにダイオードＤ２が並列に接続されている。すなわちダイオードＤ２のアノードがＦＥＴＱ２のソースに、カソードがＦＥＴＱ２のドレインに接続されている。ダイオードＤ２は必須ではないが、ＦＥＴＱ２がオフ制御されているときはＦＥＴＱ２の寄生ダイオードよりも小さい順方向電圧では優先的電流路となるため、ダイオードＤ２を設けることが好ましい。ダイオードＤ２としては順方向電圧降下の小さいショットキーダイオードが好適である。

（２−２）回路動作
図２の回路の動作は、前述の図１の回路の動作とほぼ同じであり、オン期間もオフ期間もフォワード動作を行って電流を出力する。また、その効果も同様であり、第１コイルＬ１と第３コイルＬ３が疎結合であることによりオン時に第３コイルＬ３に激しいピーク電流が流れず、またオフ時に第２コイルＬ２にフライバックによる第３電流ｉ３が流れることにより第１コイルＬ１のスパイク電圧が抑制される。よって、以下では、図２の回路動作の概略及び特徴的な点のみを説明する。

＜オン期間の動作＞
ＦＥＴＱ１のゲートＧ１に印加されるパルス電圧信号がオンになると、直流電圧Ｖinが第１コイルＬ１に印加され、第１コイルＬ１の巻き始め端子ａが正電位、巻き終わり端子ｂが負電位となる。これにより第１電流ｉ１が、端子１→第１コイル（ａ→ｂ）→ＦＥＴＱ１→端子２の経路で流れる。

第２コイルＬ２は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｃが正電位、巻き終わり端子ｄが負電位となるが、ダイオードＤ１が逆バイアスとなるため電流は流れない。

一方、第３コイルＬ３は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となる。ＦＥＴＱ２は、ＦＥＴＱ１と同期しておりオンとなっているから、第３コイルＬ３及びＦＥＴＱ２に第２電流ｉ２が流れ出力される。これは、第１コイルＬ１と第３コイルＬ３のトランス結合作用によるフォワード動作である。第２電流ｉ２の経路は、ＦＥＴＱ２→第３コイルＬ３（ｆ→ｅ）→端子３（Ｃ２及び負荷）となる。

以上の通り、ＦＥＴＱ１のオン期間には、直流電圧Ｖinにより第１コイルＬ１に第１電流ｉ１が流れると共に、第１電流ｉ１に起因して第３コイルＬ３に生じる磁気誘導により第３コイルＬ３に第２電流ｉ２が流れ出力される。

また、第１コイルＬ１と第３コイルＬ３が疎結合であることにより、オン期間の終了時点では第１コイルＬ１の磁気回路の方が第３コイルＬ３の磁気回路よりも相対的に磁束密度の高い不均衡状態となっている。

＜オフ期間の動作＞
ＦＥＴＱ１のゲートＧ１に印加されるパルス電圧信号がオフとなると、ドレイン・ソース間の電流路が遮断して直流電圧Ｖinの第１コイルＬ１への印加が停止される。このとき第１コイルＬ１には、自己誘導に基づく逆起電力（高圧）が発生しようとするが、後述するように、第２コイルＬ２に電流が流れ、第１および第２コイルＬ１、Ｌ２の磁気回路の磁束が急速にリセットされないため、相互誘導作用で第２コイルＬ２に印加される電圧により第１コイルＬ１に所定の電圧が発生する。このとき第１コイルＬ１は、巻き始め端子ａが負電位、巻き終わり端子ｂが正電位となる。

第２コイルＬ２に流れる第３電流ｉ３は、第１コイルＬ１の磁気回路に蓄積され最大となっている磁束を保持しすなわちかしめることにより、その磁束の減少を緩慢とする。これにより、第１コイルＬ１と第３コイルＬ３の磁気回路の磁束密度の不均衡状態が持続する間、第１コイルＬ１の磁気回路から第３コイルＬ３の磁気回路へオン期間と同じ方向に磁束が流れ、第３コイルＬ３内で増加を続ける。この磁束の増加変分に抗するように第３コイルＬ３に起電力が生じ、巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となる。オフ期間では、ＦＥＴＱ２はＦＥＴＱ１と同期してオフとなっているが、ＦＥＴＱ２の寄生ダイオードを通して第４電流ｉ４が流れる。寄生ダイオードより順方向電圧の小さいダイオードを並列接続した場合、図２に示すようにダイオードＤ２が順バイアスとなるため優先的電流路となって第４電流ｉ４がダイオードＤ２を流れる。第４電流ｉ４の経路は、ＦＥＴＱ２の寄生ダイオード（または、ダイオードＤ２）→第３コイルＬ３（ｆ→ｅ）→端子３（Ｃ２及び負荷）であり、その方向はオン期間に流れる第２電流ｉ２と同方向である。

＜従来のフォワード方式電源に対する利点＞
従来のフォワード方式のスイッチング電源では、二次側のコイルに直列接続した出力ダイオードと、チョークコイルのフライホイールダイオードとを具備するが、これらの二次側の２つのダイオードをそれぞれＦＥＴ(Ａ)及びＦＥＴ(Ｂ)に替えた場合、ＦＥＴ(Ａ)については一次側のスイッチング用ＦＥＴと同期してオンオフ制御され、ＦＥＴ(Ｂ)はスイッチング用ＦＥＴと排他的にオンオフ制御される。ところが、ＦＥＴ(Ａ)とＦＥＴ(Ｂ)とは、仮に同時オンする状態が生じると短絡して破壊する。このため、同時オン状態を確実に避けるために安全をみて双方のＦＥＴをオフ状態とする非動作時間（いわゆるデッドタイムと称される）を設けざるを得ない。このようなデッドタイムが必要であると、スイッチング用ＦＥＴのオンオフ制御のためのソフトウェア処理などが非常に複雑なものとなる。

これに対し、本発明の図２のフォワード方式のスイッチング電源回路では、一次側の第１スイッチング素子であるＦＥＴＱ１と二次側の第２スイッチング素子であるＦＥＴＱ２を同期制御でき、デッドタイムを伴う複雑な制御は不要であるため、全体構成を簡素化できる。この利点は、後述する他の実施形態でも同様である。

（３）スイッチング電源回路の第３の実施形態
（３−１）回路構成
図３は、本発明によるスイッチング電源回路の第３の実施形態の回路図である。図３の回路は、図２に示したスイッチング電源回路の変形形態である。図２に示した回路と相違する点は、二次側に設けた第２スイッチング素子であるＦＥＴＱ２のオンオフ制御の方式である。

図３の回路において、ＦＥＴＱ２のゲートＧ２には、第１スイッチング素子であるＦＥＴＱ１のゲートＧ１の制御信号であるパルス電圧信号がダイオードＤ５を介して印加される。加えて、ＦＥＴＱ２のゲートＧ２には、演算増幅器ＯＰの出力電圧がダイオードＤ４を介して印加される。ダイオードＤ４とダイオードＤ５は、ＯＲ回路を構成しており、いずれかが高電位のときＦＥＴＱ２がオン制御される。

演算増幅器ＯＰの２つの入力端子は、第２コイルＬ２を流れる電流の電流路上に挿入された抵抗Ｒの両端にそれぞれ接続されている。第３電流ｉ３が図示の方向に流れたとき、抵抗Ｒの両端間電圧が演算増幅器ＯＰにより反転増幅され出力される。ダイオードＤ３は電圧抑制用である。

よって、ＦＥＴＱ２のゲートＧ２は、ＦＥＴＱ１がオン制御されたときおよび第２コイルＬ２に電流が流れているときにオン制御され、それ以外のときにはオフ制御されることとなる。

（３−２）回路動作
図３の回路の動作は、前述の図２の回路の動作とほぼ同じであり、オン期間もオフ期間もフォワード動作を行って電流を出力する。また、その効果も同様であり、第１コイルＬ１と第３コイルＬ３が疎結合であることによりオン時に第３コイルＬ３に激しいピーク電流が流れず、またオフ時に第２コイルＬ２にフライバックによる第３電流ｉ３が流れることにより第１コイルＬ１のスパイク電圧が抑制される。よって、以下では、図３の回路動作の概略及び図２の回路と相違する特徴的な点のみを説明する。

第２コイルＬ２は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｃが正電位、巻き終わり端子ｄが負電位となるが、ダイオードＤ１が逆バイアスとなるため電流は流れない。第２コイルＬ２に電流が流れないため、抵抗Ｒの両端間電圧は生じず、演算増幅器ＯＰの出力は低電位となっている。

一方、第３コイルＬ３は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となる。ＦＥＴＱ２は、ＦＥＴＱ１がオン制御されているためダイオードＤ５を介してオン制御され、オン状態となっている。よって、第３コイルＬ３及びＦＥＴＱ２に第２電流ｉ２が流れ出力される。これは、第１コイルＬ１と第３コイルＬ３のトランス結合作用によるフォワード動作である。第２電流ｉ２の経路は、ＦＥＴＱ２→第３コイルＬ３（ｆ→ｅ）→端子３（Ｃ２及び負荷）となる。

＜オフ期間の動作＞
ＦＥＴＱ１のゲートＧ１に印加されるパルス電圧信号がオフとなると、ドレイン・ソース間の電流路が遮断して直流電圧Ｖinの第１コイルＬ１への印加が停止される。印加電圧が急に停止されることで第１コイルＬ１には、自己誘導に基づく逆起電力（高圧）が発生しようとするが、後述するように、第２コイルＬ２に電流が流れ、第１および第２コイルＬ１、Ｌ２の磁気回路の磁束が急速にリセットされないため、相互誘導作用で第２コイルＬ２に印加される電圧により第１コイルＬ１に所定の電圧が発生する。このとき第１コイルＬ１は、巻き始め端子ａが負電位、巻き終わり端子ｂが正電位となる。

ＦＥＴＱ１がオフとなることにより同時に、第２コイルＬ２にフライバック起電力が発生し、巻き始め端子ｃが負電位、巻き終わり端子ｄが正電位となる。よってダイオードＤ１は順バイアスとなる。この結果、第３電流ｉ３が、第２コイルＬ２(ｃ→ｄ)→ダイオードＤ１→Ｃ１（または、端子１）の経路で流れる。この第３電流ｉ３は回生電流であり、コンデンサＣ１に蓄積されるため電力損失は生じない。

第２コイルＬ２に第３電流ｉ３が流れると抵抗Ｒの両端間電圧が発生し、演算増幅器ＯＰの出力は正電位となり、ダイオードＤ４を介してＦＥＴＱ２のゲートＧ２に印加されＦＥＴＱ２はオンとなる。そして、第３電流ｉ３が流れる限り、ＦＥＴＱ２はオンし続けることになる。

第２コイルＬ２に流れる第３電流ｉ３は、第１コイルＬ１の磁気回路に蓄積され最大となっている磁束を保持しすなわちかしめることにより、その磁束の減少を緩慢とする。これにより、第１コイルＬ１と第３コイルＬ３の磁気回路の磁束密度の不均衡状態が持続する間、第１コイルＬ１の磁気回路から第３コイルＬ３の磁気回路へオン期間と同じ方向に磁束が流れ、第３コイルＬ３内で増加を続ける。この磁束の増加変分に抗するように第３コイルＬ３に起電力が生じ、巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となる。このときＦＥＴＱ２はオンとなっているため、ＦＥＴＱ２と第３コイルＬ３に第４電流ｉ４が流れる。第４電流の経路は、ＦＥＴＱ２→第３コイルＬ３（ｆ→ｅ）→端子３（Ｃ２及び負荷）となり、その方向はオン期間に流れる第２電流ｉ２と同方向である。

このように、第２コイルＬ２に第３電流ｉ３が流れる限り、第３コイルＬ３に起電力が発生しかつＦＥＴＱ２もオンし続けるため、第４電流ｉ４を最大限有効利用して負荷へ供給できる。これに対し、前述の図２の回路では、ＦＥＴＱ１がオフになるとＦＥＴＱ２も同期してオフとなるため、第４電流ｉ４はＦＥＴＱ２の寄生ダイオードまたは並列接続ダイオードがある場合、このダイオードＤ２を流れることになるが、ショットキーダイオードを用いても０．２〜０．４Ｖ程度の電圧降下がある点を比較すると図３の方が改善されている。

（４）スイッチング電源回路の第４の実施形態
（４−１）回路構成
図４は、本発明によるスイッチング電源回路の第４の実施形態の回路図である。図４の回路は、第１コイルＬ１と、第２コイルＬ２と、第３コイルＬ３とを具備するトランスＴを有する。トランスＴの構成自体は、前述の図１〜図３に示した回路のトランスＴと同じであり、第１コイルＬ１と第２コイルＬ２とは密結合し、第３コイルＬ３は第１及び第２コイルＬ１、Ｌ２と疎結合している。図４の回路は超低圧出力用の降圧型であり、出力用の第３コイルＬ３は第１コイルＬ１に比べて巻数を少なくする。但し、第１コイルＬ１と第３コイルＬ３とが疎結合であるため、従来のトランスと異なり出力電圧が巻数比のみによっては決定されず、漏洩する磁束量にも依存する。第２コイルＬ２は第１コイルＬ１と巻数を等しくしてもよい。

図４に示す回路では、第１コイルＬ１の巻き始め端子ａが、直流電圧Ｖinの正極側の入力端子である端子１に接続されている。さらに、第１コイルＬ１の巻き終わり端子ｂと第３コイルＬ３の巻き始め端子ｅとを電気的に接続する線路が出力点となり、第３コイルＬ３の巻き始め端子ｅが正極側の出力端子である端子３に接続されている。なお、図４の回路では、負極側の入力端子である端子２と負極側の出力端子である端子４が電気的に接続されている。

また、第１コイルＬ１の巻き終わり端子ｂと第３コイルＬ３の巻き始め端子ｅとを電気的に接続する線路上には、第１スイッチング素子であるＮチャネル型ＦＥＴＱ１が挿入されており、ドレインが第１コイルＬ１の巻き終わり端子ｂに、ソースが第３コイルＬ３の巻き始め端子ｅに接続されている。（図示しないが、第１スイッチング素子のＦＥＴＱ１は、図４に示した電流を導通遮断する向きで第１コイルＬ１の巻き始め端子ａ側に挿入されてもよい。つまり第１コイルＬ１の巻き始め端子ａにＦＥＴＱ１のソースが接続され、ＦＥＴＱ１のドレインが端子１に接続される。なお、これは後述する図５においても同様。）ＦＥＴＱ１のゲートＧ１に対しては、制御信号であるパルス電圧信号が入力される。ＦＥＴＱ１は、第１コイルＬ１に印加する直流電圧Ｖinのオンオフを切り替えるべくオンオフ制御される。

第３コイルＬ３の巻き終わり端子ｆは、第２スイッチング素子であるＮチャネル型ＦＥＴＱ２のドレインに接続されている。（図示しないが、第２スイッチング素子のＦＥＴＱ２は、図４に示した電流を導通遮断する向きで第３コイルＬ３の巻き始め端子ｅから端子３へ向かう電流路に挿入されていても良い。つまり、第３コイルＬ３の巻き始め端子ｅにＦＥＴＱ２のソースが接続され、ＦＥＴＱ２のドレインが端子３に接続される。この場合、第１電流ｉ１もＦＥＴＱ２を通過する。なお、これは後述する図５においても同様。）ＦＥＴＱ２のソースは、端子２と端子４間の線路上に接続される。ＦＥＴＱ２のゲートＧ２は、第１スイッチング素子であるＦＥＴＱ１と同期してオンオフ制御される。ＦＥＴＱ２は、ゲートＧ２がオン制御されたときは第３コイルＬ３に流れる電流を導通させ、ゲートＧ２がオフ制御されたときはその寄生ダイオードによりオン制御時と同方向の電流は導通するが、オン制御時と逆方向の電流は遮断される。

また、ＦＥＴＱ２の寄生ダイオードと同じ向きとなるようにダイオードＤ２が並列に接続されている。すなわちダイオードＤ２のアノードがＦＥＴＱ２のソースに、カソードがＦＥＴＱ２のドレインに接続されている。ダイオードＤ２は必須ではないが、ＦＥＴＱ２のオフ制御時に電流が流れるとき、ＦＥＴＱ２の寄生ダイオードよりも順方向電圧の小さい優先的電流路となるためダイオードＤ２を設けることが好ましい。ダイオードＤ２は、順方向電圧の小さいショットキーダイオードが好適である。

なお、図４の回路は、超低電圧出力（１Ｖ程度）大電流の降圧型スイッチング電源回路として最適である。従って、ＦＥＴＱ２を使用せずダイオードＤ２のみとすることは順方向電圧降下が大きくなるため好ましくない。

第２コイルＬ２は、その巻き始め端子ｃが端子２と端子４間の線路上に接続され、巻き終わり端子ｄが第１半導体素子であるダイオードＤ１のアノードに接続されている。ダイオードＤ１のカソードは端子１に接続されている。第１半導体素子であるダイオードＤ１と第２コイルＬ２とは直列接続されている。

入力端子である端子１と端子２の間にはコンデンサＣ１が接続され、出力端子である端子３と端子４の間にはコンデンサＣ２が接続されている。コンデンサＣ１は、入力電圧の平滑用及び回生電流の蓄積用であり、コンデンサＣ２は平滑用である。

（４−２）回路動作
図４のスイッチング電源回路の動作を、スイッチング素子であるＦＥＴＱ１のオン期間とオフ期間に分けて説明する。

＜オン期間の動作＞
ＦＥＴＱ１のゲートＧ１に印加されるパルス電圧信号がオフからオンになると、ドレイン・ソース間の電流路が導通して直流電圧Ｖinが第１コイルＬ１に印加される。第１コイルＬ１の巻き始め端子ａが正電位、巻き終わり端子ｂが負電位となる。これにより第１電流ｉ１が、端子１→第１コイル（ａ→ｂ）→ＦＥＴＱ１→端子３（Ｃ２及び負荷）の経路で流れる。図４の回路では、第１電流ｉ１が励磁電流となるのみでなく負荷へ供給することができるので、オン期間に得られるフォワード電流量を増大させることに寄与する。

ここで、ダイオードＤ１に要求される逆耐圧は次の通りとなる。第１コイルＬ１と第２コイルＬ２の巻数比が例えば１：１であるならば、第１コイルに印加される電圧Ｖ1と第２コイルに誘起される電圧Ｖ2は、Ｖ1＝Ｖ2の関係がある。ダイオードＤ１に印加される逆方向電圧Ｖd1は、コンデンサＣ１の両端間電圧をＶc1とすると、Ｖd1＝Ｖc1＋Ｖ2の関係となる。一方、Ｖ1＝Ｖc1−Ｖoutの関係があるから、Ｖ2＝Ｖc1−Ｖoutであり、よってＶd1＝２Ｖc1−Ｖoutとなる。これがダイオードＤ１に要求される逆耐圧であり、問題とならない程度である。
因みに、第１コイルＬ１と第２コイルＬ２の巻数比が１：Ｎのときは、ダイオードＤ１の逆耐圧は、Ｖd1＝Ｖc1＋Ｎ（Ｖc1−Ｖout）となる。従って、第２コイルＬ２の巻数が第１コイルＬ１の巻数より少ないほど、ダイオードＤ１の逆耐圧が小さくてすむ。

第３コイルＬ３は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となる。ＦＥＴＱ１のオン期間はＦＥＴＱ２もまたオンとなっているため、第２電流ｉ２がＦＥＴＱ２及び第３コイルＬ３を流れ出力点から出力される。これは、第１コイルＬ１と第３コイルＬ３のトランス結合作用によるフォワード動作である。第２電流ｉ２の経路は、ＦＥＴＱ２→第３コイルＬ３（ｆ→ｅ）→ダ端子３（Ｃ２及び負荷）となる。図４の回路は超低電圧出力用途であり、第３コイルＬ３の巻数は第１コイルＬ１の巻数に比べて少なくするため、第２電流ｉ２は大容量電流となる。

以上の通り、ＦＥＴＱ１のオン期間には、直流電圧Ｖinにより第１コイルＬ１に流れる第１電流ｉ１と、第１電流ｉ１に起因して第３コイルＬ３に生じる磁気誘導により第３コイルＬ３に流れる第２電流ｉ２とが出力点から出力される。これにより、オン期間において大きなフォワード電流が得られることになる。

＜オフ期間の動作＞
ＦＥＴＱ１のゲートＧ１に印加されるパルス電圧信号がオフとなると、ドレイン・ソース間の電流路が遮断して直流電圧Ｖinの第１コイルＬ１への印加が停止される。印加電圧が急に停止されることで第１コイルＬ１には、自己誘導に基づく逆起電力（高圧）が発生しようとするが、後述するように、第２コイルＬ２に電流が流れ、第１および第２コイルＬ１、Ｌ２の磁気回路の磁束が急速にリセットされないため、相互誘導作用で第２コイルＬ２に印加される電圧により第１コイルＬ１に所定の電圧が発生する。このとき第１コイルＬ１は、巻き始め端子ａが負電位、巻き終わり端子ｂが正電位となる。このとき、ＦＥＴＱ１のドレインに印加される電圧は後述する。

ＦＥＴＱ１がオフとなることにより同時に、第２コイルＬ２にフライバック起電力が発生し、巻き始め端子ｃが負電位、巻き終わり端子ｄが正電位となる。よってダイオードＤ１は順バイアスとなる。この結果、第３電流ｉ３が、第２コイルＬ２(ｃ→ｄ)→ダイオードＤ１→Ｃ１（または、端子１）の経路で流れる。この第３電流ｉ３は、回生電流でありコンデンサＣ１に蓄積されるため、電力損失は生じない。コンデンサＣ１はオン期間に負荷に電力供給するため、オフ期間に回生電流を受け入れる余裕がある。

第２コイルＬ２に流れる第３電流ｉ３は、オン期間に第１コイルＬ１および第２コイルＬ２の共通磁気回路に蓄積され最大となっている磁束を保持する（かしめる）働きがあり、その磁束の減少を緩慢とする。つまり、オフ期間になると第１コイルＬ１の磁気回路の磁束は減少し始めるが、第１コイルＬ１の磁気回路の方が第３コイルＬ３の磁気回路よりも相対的に磁束密度の高い不均衡状態がしばらく持続することになる。この両コイルＬ１とＬ３の磁気回路の磁束密度の不均衡状態が持続する限り、この不均衡状態を解消すべく第１コイルＬ１の磁気回路から第３コイルＬ３の磁気回路へ流れ込む磁束は、オン期間と同じ方向でかつ増加を続け、この第３コイルＬ３の磁気回路の磁束の増加変分に抗するように第３コイルＬ３の磁気回路に起磁力φ２を発生するよう第３コイルＬ３に電流を流すべく起電力が第３コイルＬ３に生じる。第３コイルＬ３は、オン期間と同じく巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となり、ダイオードＤ２が順方向となり第４電流ｉ４が流れる。第４電流ｉ４の経路は、ＦＥＴＱ２の寄生ダイオード（または、ダイオードＤ２）→第３コイルＬ３（ｆ→ｅ）→端子３（Ｃ２及び負荷）となり、その方向はオン期間に流れる第２電流ｉ２と同方向である。

図４の回路においては、オフ期間においても、第３コイルＬ３にはオン期間と同じ方向の起電力が生じフォワード動作を行う。すなわち、オフ期間においても第１コイルＬ１の磁気回路が磁束発生側となり、第３コイルＬ３の磁気回路が磁束受領側となり、第３コイルＬ３の磁気回路は第１コイルＬ１の磁気回路の磁束を受け続け、しかもその増加率は正である。

以上の通り、ＦＥＴＱ１のオフ期間には、第２コイルＬ２を流れる第３電流ｉ３に起因して、第３コイルＬ３に第４電流ｉ４が流れ、ＦＥＴＱ２の寄生ダイオードまたはダイオードＤ２を通して出力される。

このように、図４の回路では、オン期間もオフ期間も同方向（フォワード方向）に電流が流れて負荷に供給することができる。特にオン期間には、励磁電流である第１電流ｉ１も負荷へ供給されるため、従来のフォワード方式のスイッチング電源回路に比べて電力供給量が大きい。

また、直流電圧Ｖinがオフされたときに第２コイルＬ２に第３電流ｉ３が流れることにより、第１コイルの磁気回路の磁束が瞬時に消失しないことから、第１コイルＬ１に生じるスパイク電圧が抑制される。

さらに、直流電圧Ｖinがオフされたとき、第２コイルＬ２にはフライバックの逆起電力により純理論的には無限大の電圧が発生しようとするが、巻き始め端子ｃがコンデンサＣ１の負極側端子に接続されているため、第２コイルＬ２に発生する電圧はコンデンサＣ１の両端間電圧Ｖc1によりクランプされ、その巻き終わり端子ｄの電位は＋Ｖc1となる。すなわち、第２コイルＬ２の両端電圧はＶc1である。そして、第２コイルＬ２と第１コイルＬ１との相互誘導により、第２コイルＬ２と第１コイルＬ１との巻数比が１：１のときは第１コイルＬ１の両端電圧Ｖ1もＶc1となる。従って、ＦＥＴＱ１のドレインに印加される電圧Ｖdsは、コンデンサＣ１の＋Ｖc1の電位に第１コイルＬ１に発生する起電力Ｖ1が加算されて、Ｖds＝Ｖc1＋Ｖ1−Ｖout＝２Ｖc1−Ｖoutの関係となる。つまり、ＦＥＴＱ１にオフ時に印加されるスパイク電圧が、コンデンサＣ１の両端間電圧Ｖc1の２倍と負荷電圧との差程度に抑制されたことになる。これによりスナバ回路は不要となる。

因みに、第１コイルＬ１と第２コイルＬ２の巻数比が１：Ｎのときは、ＦＥＴＱ１のドレインに印加される電圧Ｖdsは、Ｖds＝(１＋１／N)Ｖc1−Ｖoutとなる。従って、第２コイルＬ２の巻数が第１コイルＬ１の巻数より多いほど、オフとなったときにＦＥＴＱ１のドレインに印加される電圧Ｖdsは小さくなる（スパイク電圧抑制効果が大きい）。これにより低耐圧用のＦＥＴＱ１を用いることができ、このことは同時にＦＥＴＱ１のオン抵抗を小さくできることになり有利である。

このように、第１コイルＬ１と第２コイルＬ２の巻数比１：Ｎについては、第コイルＬ２の巻数が多いほどＦＥＴＱ１の耐圧が小さくてすむが、逆に、前述のダイオードＤ１の逆耐圧については、第２コイルＬ２の巻数が少ないほど逆耐圧が小さくですむ。従って、双方の効果を考慮して、第１コイルＬ１と第２コイルＬ２の最適な巻数比を決定するようにする。

オフ期間における時間経過に伴う動作は次の通りとなる。磁束発生側の第１コイルＬ１の磁気回路の保持磁束量が次第に減少しその磁束密度が低下していき、一方、磁束受領側の第３コイルＬ３の磁気回路の磁束密度が増加を続けると、両コイルの磁束密度が均衡する点に達する。第１コイルＬ１と第３コイルＬ３の磁気回路の磁束密度が均衡すると磁束の流れがなくなる。この磁束が均衡する近傍領域または少なくとも次のオン期間までの間に第２コイルＬ２を流れる第３電流ｉ３及び第３コイルＬ３を流れる第４電流ｉ４はゼロとなり、第１コイルＬ１及び第３コイルＬ３の磁束はゼロにリセットされる。なお、第３コイルＬ３の磁気回路の磁束がリセットされるとき、第３コイルＬ３には逆起電力が発生するが、ダイオードＤ２が逆バイアスとなるため逆方向電流は流れない。その後、次の周期のオン期間を迎える。

＜従来のフォワード方式電源に対する利点＞
図４の回路では、オン期間のデューティ比を９０％超までにすることができる。これは、フォワード動作がメインのため磁束のリセットが速いためである。この結果、オン期間におけるフォワード動作により負荷へ供給される電力量がオフ期間のそれより大きくなる。図４の回路は、このような高いデューティ比であっても安定した動作が可能であるため高速立ち上がりの重負荷にも十分耐えられる。これに対し、従来技術のタップドインダクタは、主にフライバック動作により電力を出力するため磁束のリセットが遅く、オンデューティー比を大きくとれない。

また、第３電流ｉ３によるかしめ作用があるために第１コイルＬ１の磁束は瞬時に消失することはないが、図３の回路のように第３電流ｉ３がコンデンサＣ１に回生される形態では、後述する別の実施形態におけるように第３電流ｉ３が負荷側へ出力される形態に比べて第１コイルＬ１の磁束が比較的速やかに減少する。これは、コンデンサＣ１の両端間電圧Ｖc1により第３電流ｉ３が流れ難くなる作用があるためである。これによりリセットが速められることによってもオフ期間を短くできる。すなわち、オンデュー比を高めることができる。

（５）スイッチング電源回路の第５の実施形態
（５−１）回路構成
図５は、本発明によるスイッチング電源回路の第５の実施形態の回路図である。図５の回路は、図４に示したスイッチング電源回路の変形形態である。図４に示した回路と相違する点は、第２スイッチング素子であるＦＥＴＱ２のオンオフ制御の方式である。

図５の回路において、ＦＥＴＱ２のゲートＧ２には、第１スイッチング素子であるＦＥＴＱ１のゲートＧ１の制御信号であるパルス電圧信号がダイオードＤ５を介して印加される。加えて、ＦＥＴＱ２のゲートＧ２には、演算増幅器ＯＰの出力電圧がダイオードＤ４を介して印加される。ダイオードＤ４とダイオードＤ５は、ＯＲ回路を構成しており、いずれかが高電位のときＦＥＴＱ２がオン制御される。

よって、ＦＥＴＱ２のゲートＧ２は、ＦＥＴＱ１がオン制御されたときおよび第２コイルＬ２に電流が流れたときにオン制御され、それ以外のときにオフ制御されることとなる。

（５−２）回路動作
図５の回路の動作は、前述の図４の回路の動作とほぼ同じであり、オン期間もオフ期間もフォワード動作を行って電流を出力する。また、その効果も同様であり、第１コイルＬ１と第３コイルＬ３が疎結合であることによりオン時に第３コイルＬ３に激しいピーク電流が流れず、またオフ時に第２コイルＬ２にフライバックによる第３電流ｉ３が流れることにより第１コイルＬ１のスパイク電圧が抑制される。よって、以下では、図５の回路動作の概略及び図４の回路と相違する特徴的な点のみを説明する。

＜オン期間の動作＞
ＦＥＴＱ１のゲートＧ１に印加されるパルス電圧信号がオンになると、直流電圧Ｖinが第１コイルＬ１に印加され、第１コイルＬ１の巻き始め端子ａが正電位、巻き終わり端子ｂが負電位となる。これにより第１電流ｉ１が、端子１→第１コイル（ａ→ｂ）→ＦＥＴＱ１→端子３（Ｃ２及び負荷）の経路で流れる。第１電流ｉ１は、励磁電流となるのみでなく、負荷へ供給される。

一方、第３コイルＬ３は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となる。ＦＥＴＱ２は、ＦＥＴＱ１がオン制御されているためダイオードＤ５を介してオン制御され、オンとなっている。よって、第３コイルＬ３及びＦＥＴＱ２に第２電流ｉ２が流れ出力される。これは、第１コイルＬ１と第３コイルＬ３のトランス結合作用によるフォワード動作である。第２電流ｉ２の経路は、ＦＥＴＱ２→第３コイルＬ３（ｆ→ｅ）→端子３（Ｃ２及び負荷）となる。

以上の通り、ＦＥＴＱ１のオン期間には、直流電圧Ｖinにより第１コイルＬ１に流れる第１電流ｉ１と、第１電流ｉ１に起因して第３コイルＬ３に生じる磁気誘導により第３コイルＬ３に流れる第２電流ｉ２とが出力される。これによりオン期間に大きな電流量が得られる。

第２コイルＬ２に第３電流ｉ３が流れると抵抗Ｒの両端間電圧が発生し、演算増幅器ＯＰの出力は高電位となり、ダイオードＤ４を介してＦＥＴＱ２のゲートＧ２に印加されＦＥＴＱ２はオンとなる。そして、第３電流ｉ３が流れる限り、ＦＥＴＱ２はオンし続けることになる。

第２コイルＬ２に流れる第３電流ｉ３は、第１コイルＬ１の磁気回路に蓄積され最大となっている磁束を保持しすなわちかしめることにより、その磁束の減少を緩慢とする。これにより、第１コイルＬ１と第３コイルＬ３の磁気回路の磁束密度の不均衡状態が持続する間この不均衡を解消すべく、第１コイルＬ１の磁気回路から第３コイルＬ３の磁気回路へオン期間と同じ方向に磁束が流れ、第３コイルＬ３内で増加を続ける。この磁束の増加変分に抗するように第３コイルＬ３に起電力が生じ、巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となる。このときＦＥＴＱ２はオンとなっているため、ＦＥＴＱ２と第３コイルＬ３に第４電流ｉ４が流れる。第４電流の経路は、ＦＥＴＱ２→第３コイルＬ３（ｆ→ｅ）→端子３（Ｃ２及び負荷）となり、その方向はオン期間に流れる第２電流ｉ２と同方向である。

このように、第２コイルＬ２に第３電流ｉ３が流れる限り、第３コイルＬ３に起電力が発生しかつＦＥＴＱ２もオンし続けるため、第４電流ｉ４を最大限有効利用して負荷へ供給できる。これに対し、前述の図４の回路では、ＦＥＴＱ１がオフになるとＦＥＴＱ２も同期してオフとなるため、第４電流ｉ４は寄生ダイオードまたはダイオードＤ２を流れることになるが、ショットキーダイオードを用いても０．２〜０．４Ｖ程度の順方向電圧降下がある点で比較すると図５の回路に優位性が認められる。

（６）スイッチング電源回路の第６の実施形態
（６−１）回路構成
図６は、本発明によるスイッチング電源回路の第６の実施形態の回路図である。図６の回路は、第１コイルＬ１と、第２コイルＬ２と、第３コイルＬ３とを具備するトランスＴを有する。トランスＴの構成自体は、前述の図１〜図５に示した回路のトランスＴと同じであり、第１コイルＬ１と第２コイルＬ２とは密結合し、第３コイルＬ３は第１及び第２コイルＬ１、Ｌ２と疎結合している。第１コイルＬ１は一次側のコイルを構成し、第２コイルＬ２及び第３コイルＬ３は二次側のコイルを構成している。トランスＴは、一次側の第１コイルＬ１と二次側の第３コイルＬ３とが疎結合であるため、従来のトランスと異なり、出力電圧が巻数比のみによっては決定されず、漏洩する磁束量にも依存する。しかしながら、降圧型の場合には、一般的な設定と同様に第３コイルＬ３のインダクタンスが第１コイルＬ１のインダクタンスより小さくなるように巻き数を設定する。

第１コイルＬ１は、その巻き始め端子ａが直流電圧Ｖinの正極側の入力端子である端子１に接続され、巻き終わり端子ｂが第１スイッチング素子であるＮチャネル型ＦＥＴＱ１のドレインと接続されている。ＦＥＴＱ１のソースは直流電圧Ｖinの負極側の入力端子である端子２に接続される。ＦＥＴＱ１のゲートＧ１に対しては、制御信号であるパルス電圧信号が入力される。ＦＥＴＱ１は、第１コイルＬ１に印加する直流電圧Ｖinのオンオフを切り替えるべくオンオフ制御される。

入力端子である端子１と端子２間にはコンデンサＣ１が接続されている。コンデンサＣ１は入力電圧の平滑用である。

第２コイルＬ２の巻き終わり端子ｄと第３コイルＬ３の巻き始め端子ｅとから出力される電流の合流点は出力点となり、正極側の出力端子である端子３に接続されている。第２コイルＬ２の巻き始め端子ｃは、第１半導体素子であるダイオードＤ１のカソードに接続されている。ダイオードＤ１のアノードは負極側の出力端子である端子４に接続されている。第１半導体素子であるダイオードＤ１と第２コイルＬ２とは直列接続されている。

ダイオードＤ１に替えて、ＦＥＴまたはバイポーラトランジスタを第１半導体素子として用いてもよい。その場合、その第１半導体素子は、第１スイッチング素子Ｑ１と同期して排他的にオンオフ制御される。すなわち、第１スイッチング素子Ｑ１のオン期間に電流を遮断し、オフ期間に電流を導通させるように制御される。

第３コイルＬ３の巻き終わり端子ｆは、第２スイッチング素子であるＦＥＴＱ２のドレインに接続されている。ＦＥＴＱ２のソースは端子４に接続されている。ＦＥＴＱ２のゲートＧ２は、第１スイッチング素子であるＦＥＴＱ１と同期してオンオフ制御される。ＦＥＴＱ２は、ゲートＧ２がオン制御されたときは第３コイルＬ３に流れる電流を導通させ、ゲートＧ２がオフ制御されたときはその寄生ダイオードにより、オン制御時と同方向の電流は導通するが、オン制御時と逆方向の電流は遮断される。（図示しないが、ダイオードＤ１のアノードが第２コイルＬ２の巻き終わり端子ｄ側に接続され、ＦＥＴＱ２のソース（並列ダイオードＤ２はアノード）が第３コイルＬ３の巻き始め端子ｅ側に接続され、ダイオードＤ１のカソードとＦＥＴＱ２のドレインが端子３へ向かう電流路に接続されていても良い。この場合も、このダイオードＤ１、ＦＥＴＱ２は図６に示す電流を導通遮断する向きに挿入される。）

図６の回路では、ＦＥＴＱ２の寄生ダイオードと同じ向きとなるようにダイオードＤ２を並列に接続している。すなわちダイオードＤ２のアノードがＦＥＴＱ２のソースに、カソードがＦＥＴＱ２のドレインに接続されている。ダイオードＤ２は必須ではないが、ＦＥＴＱ２のオフ制御時に電流が流れるとき、ＦＥＴＱ２の寄生ダイオードよりも順方向電圧の小さい優先的電流路となるため、特に出力電圧が低圧のときはダイオードＤ２を設けることが好ましい。その場合、ダイオードＤ２は、順方向電圧降下の小さいショットキーダイオードが好適である。

なお、図６の回路は、出力電圧が低圧〜高圧まで対応できるので、ダイオードＤ２による順方向電圧降下が無視できる程度の出力電圧の用途であれば、ＦＥＴＱ２を接続せずダイオードＤ２のみでもよい。

出力端子である端子３と端子４間には平滑用のコンデンサＣ２が接続されている。

（６−２）回路動作
図６のスイッチング電源回路の動作を、第１スイッチング素子であるＦＥＴＱ１のオン期間とオフ期間に分けて説明する。

二次側を構成する第２コイルＬ２は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｃが正電位、巻き終わり端子ｄが負電位となるが、ダイオードＤ１が逆バイアスとなるため電流は流れない。すなわち、オン期間においては、ダイオードＤ１の電流路は遮断されている。

ここで、ダイオードＤ１に要求される逆耐圧は次の通りとなる。第１コイルＬ１と第２コイルＬ２の巻数比が例えば１：１であるならば、第１コイルに印加される電圧Ｖ1と第２コイルに誘起される電圧Ｖ2は、Ｖ1＝Ｖ2の関係となる。従って、コンデンサＣ２の両端間電圧をＶc2とするとダイオードＤ１に印加される逆方向電圧Ｖd1は、Ｖd1＝Ｖ1＋Ｖc2の関係となる。一方、Ｖ１＝Ｖc1であるからＶd1＝Ｖc1＋Ｖc2であり、これがダイオードＤ１に要求される逆耐圧であり、問題とならない程度である。
因みに、第１コイルＬ１と第２コイルＬ２の巻数比が１：Ｎのときは、ダイオードＤ１の逆耐圧は、Ｖd1＝NＶc1＋Ｖc2となる。従って、第２コイルＬ２の巻数が第１コイルＬ１の巻数より少ないほど、ダイオードＤ１の逆耐圧が小さくてすむ。

一方、二次側を構成するもう１つのコイルである第３コイルＬ３は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となる。ＦＥＴＱ２はオンとなっているため、第２電流ｉ２がＦＥＴＱ２及び第３コイルＬ３を流れ出力される。これは、第１コイルＬ１と第３コイルＬ３のトランス結合作用によるフォワード動作である。第２電流ｉ２の経路は、ＦＥＴＱ２→第３コイル（ｆ→ｅ）→端子３（Ｃ２及び負荷）となる。

ここで、オン期間における第１コイルＬ１と第３コイルＬ３の各々の磁気回路の磁束密度の変化は、次の通りとなる。従来のトランスと同様に両コイルの磁気回路の磁束密度はオン期間にそれぞれ増加し、オン期間の終了時点で最大となる。しかしながら、第１コイルＬ１と第３コイルＬ３は疎結合であるので、オン期間に第１コイルＬ１に生じた磁束から漏洩磁束を減じた分のみが第３コイルＬ３の磁気回路を通る。この結果、オン期間の終了時点では、第１コイルＬ１の磁気回路には大量の磁束が蓄積されて磁束密度が高い状態となる一方、第３コイルＬ３の磁気回路の磁束密度は第１コイルＬ１の磁気回路より低い状態のままであり、両コイルの磁気回路の磁束密度が不均衡状態となる。各々のコイルの磁束密度の値及びそれらの差は、第１コイルＬ１に流れた電流量、両コイルの巻数、磁気回路の透磁率などの諸条件により決定される。この第１コイルＬ１と第３コイルＬ３の磁束密度の不均衡状態は、以下のオフ期間における第３コイルＬ３の電流の要因となる。

ＦＥＴＱ１がオフとなることにより同時に、第２コイルＬ２にフライバック起電力が発生し、巻き始め端子ｃが負電位、巻き終わり端子ｄが正電位となる。よってダイオードＤ１は順バイアスとなる。この結果、第３電流ｉ３が、ダイオードＤ１→第２コイルＬ２（ｃ→ｄ）→端子３（Ｃ２及び負荷）の経路で流れ、出力される。図６の回路ではフライバック電流である第３電流ｉ３を負荷へ供給することができる。これにより、前述の実施形態のように第３電流ｉ３を回生する場合に比べて負荷へ供給する電流量が大きくなる。

第２コイルＬ２に流れる第３電流ｉ３は、オン期間に第１コイルＬ１の磁気回路に蓄積され最大となっている磁束を保持する（かしめる）働きがあり、その磁束の減少を緩慢とする。図６の回路におけるこのかしめ作用は、前述の実施形態のように第３電流ｉ３が入力側のコンデンサＣ１に回生されるものよりも強い。第１コイルＬ１と第３コイルＬ３の磁気回路の磁束密度の不均衡状態が持続する限りこの不均衡状態を解消すべく、第１コイルＬ１の磁気回路から第３コイルＬ３の磁気回路へ流れ込む磁束は、オン期間と同じ方向でかつ増加を続け、この磁束の増加変分に抗するように第３コイルＬ３に起電力が生じる。第３コイルＬ３は、オン期間と同じく巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となり、ダイオードＤ２は順バイアスとなり、第４電流ｉ４が流れる。第４電流ｉ４の経路は、ＦＥＴＱ２の寄生ダイオードまたはダイオードＤ２→第３コイルＬ３（ｆ→ｅ）→端子３（Ｃ２及び負荷）となり、その方向はオン期間に流れる第２電流ｉ２と同方向である。

図６の回路においては、オフ期間においても、第３コイルＬ３にはオン期間と同じ方向の起電力が生じフォワード動作を行う。すなわち、オフ期間においても第１コイルＬ１の磁気回路が磁束発生側となり、第３コイルＬ３の磁気回路が磁束受領側となり、第３コイルＬ３の磁気回路は第１コイルＬ１の磁気回路の磁束を受け続け、しかもその増加率は正である。

以上の通り、ＦＥＴＱ１のオフ期間には、第２コイルＬ２に流れるフライバック動作である第３電流ｉ３と、第２コイルＬ２を流れる第３電流ｉ３に起因（磁束保持作用）して第３コイルＬ３に流れる第４電流ｉ４とが出力される。これにより、オフ期間において大きな電流量が得られる。

このように、図６の回路では、オン期間もオフ期間も同方向（フォワード方向）に電流が流れて負荷に供給することができ、オフ期間にはフライバック電流も負荷に供給されるため、従来のフォワード方式のスイッチング電源回路に比べて電力供給量が大きい。

さらに、直流電圧Ｖinがオフされたとき、第２コイルＬ２にはフライバックの逆起電力により純理論的には無限大の電圧が発生しようとするが、第２コイルＬ２の巻き終わり端子ｄの電位は、コンデンサＣ２の両端間電圧Ｖc2により抑制され、巻き終わり端子ｄの電位は＋Ｖc2となる（ダイオードＤ１の順方向電圧降下は無視）。そして、第１コイルＬ１と第２コイルＬ１の巻数比が１：１のときは、第２コイルＬ２と第１コイルＬ１との相互誘導により、第１コイルＬ１の巻き終わり端子ｂにも＋Ｖc2の電位（巻き始め端子ａ電位を基準として）が発生する。従って、ＦＥＴＱ１のドレインに印加される電圧Ｖdsは、コンデンサＣ１の電圧Ｖc1が加算され、Ｖds＝Ｖc1＋Ｖc2となる。つまり、ＦＥＴＱ１にオフ時に印加されるスパイク電圧が、コンデンサＣ１とコンデンサＣ２のそれぞれの両端間電圧の和程度に抑制されたことになる。これにより、スナバ回路を不要とできる。

因みに、第１コイルＬ１と第２コイルＬ２の巻数比が１：Ｎのときは、第１コイルＬ１の巻き終わり端子ｂの電位は（巻き始め端子ａ電位を基準として）＋（１／Ｎ）Ｖc2であるから、ＦＥＴＱ１のドレインに印加される電圧Ｖdsは、Ｖds＝Ｖc1＋(１／N)Ｖc2となる。
従って、第２コイルＬ２の巻数が第１コイルＬ１の巻数より多いほど、オフとなったときにＦＥＴＱ１のドレインに印加される電圧Ｖdsは小さくなる（スパイク電圧抑制効果が大きい）。これにより低耐圧用のＦＥＴＱ１を用いることができ、このことは同時にＦＥＴＱ１のオン抵抗を小さくできることになり有利である。

このように、第１コイルＬ１と第２コイルＬ２の巻数比１：Ｎについては、第２コイルＬ２の巻数が多いほどＦＥＴＱ１の耐圧が小さくてすむが、逆に、前述のダイオードＤ１の逆耐圧については、第２コイルＬ１の巻数が少ないほど逆耐圧が小さくですむ。従って、双方の効果を考慮して、第１コイルＬ１と第２コイルＬ２の最適な巻数比を決定するようにする。

（７）スイッチング電源回路の第７の実施形態
（７−１）回路構成
図７は、本発明によるスイッチング電源回路の第７の実施形態の回路図である。図７の回路は、第１コイルＬ１と、第２コイルＬ２と、第３コイルＬ３とを具備するトランスＴを有する。トランスＴの構成自体は、前述の図１〜図６に示した回路のトランスＴと同じであり、第１コイルＬ１と第２コイルＬ２とは密結合し、第３コイルＬ３は第１及び第２コイルＬ１、Ｌ２と疎結合している。図７の回路は超低圧出力用の降圧型であり、出力用となる第２コイルＬ２及び第３コイルＬ３は第１コイルＬ１に比べて巻数を少なくする。但し、第１コイルＬ１と第３コイルＬ３については疎結合であるため、従来のトランスと異なり出力電圧が巻数比のみによっては決定されず、漏洩する磁束量にも依存する。

図７に示す回路では、第１コイルＬ１の巻き始め端子ａが、直流電圧Ｖinの正極側の入力端子である端子１に接続されている。そして、第１コイルＬ１の巻き終わり端子ｂと、第２コイルＬ２の巻き終わり端子ｄと、第３コイルＬ３の巻き始め端子ｅとを電気的に接続する線路が負荷電流出力点となっている。第２コイルＬ２の巻き終わり端子ｄと第３コイルＬ３の巻き始め端子ｅとが接続されて正極側の出力端子である端子３に接続されている。なお、図７の回路では、負極側の入力端子である端子２と負極側の出力端子である端子４が電気的に接続されている。

また、第２コイルＬ２の巻き終わり端子ｄと第３コイルＬ３の巻き始め端子ｅとの接続点と、第１コイルＬ１の巻き終わり端子ｂとを電気的に接続する線路上には、第１スイッチング素子であるＮチャネル型ＦＥＴＱ１が挿入されており、ドレインが第１コイルＬ１の巻き終わり端子ｂに、ソースが第２コイルＬ２の巻き終わり端子ｄと第３コイルＬ３の巻き始め端子ｅとの接続点に接続されている。（図示しないが、第１スイッチング素子のＦＥＴＱ１は、図７に示した電流を導通遮断する向きで第１コイルＬ１の巻き始め端子ａ側に挿入されてもよい。つまり第１コイルＬ１の巻き始め端子ａにＦＥＴＱ１のソースが接続され、ＦＥＴＱ１のドレインが端子１に接続される。）ＦＥＴＱ１のゲートＧ１に対しては、制御信号であるパルス電圧信号が入力される。ＦＥＴＱ１は、第１コイルＬ１に印加する直流電圧Ｖinのオンオフを切り替えるべくオンオフ制御される。

第３コイルＬ３の巻き終わり端子ｆは、第２スイッチング素子であるＮチャネル型ＦＥＴＱ２のドレインに接続されている。（図示しないが、第２スイッチング素子ＦＥＴＱ２は、図７に示した電流を導通遮断する向きで第３コイルＬ３の巻き始め端子ｅから端子３へ向かう電流路との間に挿入されていても良い。つまり、第３コイルＬ３の巻き始め端子ｅにＦＥＴＱ２のソースが接続され、ＦＥＴＱ２のドレインが第１電流ｉ１との合流点に接続される。この場合、第３電流ｉ３もＦＥＴＱ２を通過する。）（また、図示しないが、第２スイッチング素子ＦＥＴＱ２は、図７に示した電流を導通遮断する向きで端子３へ向かう電流路間に挿入されていても良い。つまり、第１電流ｉ１との合流点にＦＥＴＱ２のソースが接続され、ＦＥＴＱ２のドレインが端子３に接続される。この場合、さらに第１電流ｉ１もＦＥＴＱ２を通過することになる。）ＦＥＴＱ２のソースは、端子２と端子４間の線路上に接続される。ＦＥＴＱ２のゲートＧ２は、第１スイッチング素子であるＦＥＴＱ１と同期してオンオフ制御される。ＦＥＴＱ２は、ゲートＧ２がオン制御されたときは第３コイルＬ３に流れる電流を導通させ、ゲートＧ２がオフ制御されたときはその寄生ダイオードによりオン制御時と同方向の電流は導通するが、オン制御時と逆方向の電流は遮断される。

また、ＦＥＴＱ２の寄生ダイオードと同じ向きとなるようにダイオードＤ２が並列に接続されている。すなわちダイオードＤ２のアノードがＦＥＴＱ２のソースに、カソードがＦＥＴＱ２のドレインに接続されている。ダイオードＤ２は必須ではないが、ＦＥＴＱ２のオフ制御時に電流が流れるとき、ＦＥＴＱ２の寄生ダイオードよりも順方向電圧の小さい優先的電流路となるためダイオードＤ２を設けることが好ましい。ダイオードＤ２は、順方向電圧降下の小さいショットキーダイオードが好適である。

なお、図７の回路は、超低電圧出力（１Ｖ程度）の降圧型スイッチング電源回路として最適である。従って、ＦＥＴＱ２を使用せずダイオードＤ２のみとすることはオン時の電圧降下が大きくなるため好ましくない。

第２コイルＬ２の巻き始め端子ｃは、第１半導体素子であるダイオードＤ１のカソードに接続されている。ダイオードＤ１のアノードは、端子２と端子４間の線路に接続されている。第１半導体素子であるダイオードＤ１と第２コイルＬ２とは直列接続されている。

ダイオードＤ１に替えて、ＦＥＴまたはバイポーラトランジスタを第１半導体素子として用いてもよい。その場合、その第１半導体素子は、スイッチング素子Ｑ１と同期して排他的にオンオフ制御される。すなわち、スイッチング素子Ｑ１のオン時に電流を遮断し、オフ時に電流を導通させるように制御される。

入力端子である端子１と端子２の間にはコンデンサＣ１が接続され、出力端子である端子３と端子４の間にはコンデンサＣ２が接続されている。コンデンサＣ１及びコンデンサＣ２は平滑用である。

（７−２）回路動作
図７のスイッチング電源回路の動作を、第１スイッチング素子であるＦＥＴＱ１のオン期間とオフ期間に分けて説明する。

＜オン期間の動作＞
ＦＥＴＱ１のゲートＧ１に印加されるパルス電圧信号がオフからオンになると、ドレイン・ソース間の電流路が導通して直流電圧Ｖinが第１コイルＬ１に印加される。このとき第１コイルＬ１の巻き始め端子ａが正電位、巻き終わり端子ｂが負電位となる。これにより第１電流ｉ１が、端子１→第１コイル（ａ→ｂ）→ＦＥＴＱ１→端子３（Ｃ２及び負荷）の経路で流れる。第１電流ｉ１は励磁電流となるのみでなく負荷へ供給することができるので、オン期間に得られるフォワード電流量を増大させることに寄与する。

ここで、ダイオードＤ１に要求される逆耐圧は次の通りとなる。第１コイルＬ１と第２コイルＬ２の巻数比が１：Ｎであるならば、ダイオードＤ１の逆耐圧は、Ｖd1＝Ｖc2＋N(Ｖc1−Ｖc2)となり、問題とならない程度である。

一方、第３コイルＬ３は、第１コイルＬ１に流れる第１電流ｉ１により発生する磁束により起電力が誘起され、巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となる。ＦＥＴＱ２はオンとなっているため、第２電流ｉ２がＦＥＴＱ２及び第３コイルＬ３を流れ出力される。これは、第１コイルＬ１と第３コイルＬ３のトランス結合作用によるフォワード動作である。第２電流ｉ２の経路は、ＦＥＴＱ２→第３コイル（ｆ→ｅ）→端子３（Ｃ２及び負荷）となる。図７の回路は超低圧出力用途であり、第３コイルＬ３は第１コイルＬ１に比べて巻数が少ないため、第２電流ｉ２は大容量電流となる。

以上の通り、ＦＥＴＱ１のオン期間には、直流電圧Ｖinにより第１コイルＬ１に流れる第１電流ｉ１と、第１電流ｉ１に起因して第３コイルＬ３に生じる磁気誘導により第３コイルＬ３に流れる第２電流ｉ２とが出力される。これにより、オン期間に大きな電流量が得られる。

ここで、オン期間における第１コイルＬ１と第３コイルＬ３の各々の磁気回路の磁束密度の変化は、次の通りとなる。従来のトランスと同様に両コイルの磁気回路の磁束密度はオン期間にそれぞれ増加し、オン期間の終了時点で最大となる。しかしながら、第１コイルＬ１と第３コイルＬ３は疎結合であるので、オン期間に第１コイルＬ１に生じた磁束から漏洩磁束を減じた磁束が第３コイルＬ３の磁気回路を通る。この結果、オン期間の終了時点では、第１コイルＬ１の磁気回路には大量の磁束が蓄積されて磁束密度が高い状態となる一方、第３コイルＬ３の磁気回路の磁束密度は第１コイルＬ１の磁気回路の磁束密度より低い状態のままであり、両コイルの磁気回路の磁束密度が不均衡状態となる。各々のコイルの磁束密度の値及びそれらの差は、第１コイルＬ１に流れた電流量、両コイルの巻数、磁気回路の透磁率などの諸条件により決定される。この第１コイルＬ１と第３コイルＬ３の磁束密度の不均衡状態は、以下のオフ期間における電流の要因となる。

ＦＥＴＱ１がオフとなることにより同時に、第２コイルＬ２にフライバック起電力が発生し、巻き始め端子ｃが負電位、巻き終わり端子ｄが正電位となる。よってダイオードＤ１は順バイアスとなる。この結果、第３電流ｉ３が、第２コイルＬ２(ｃ→ｄ)→ダイオードＤ１→Ｃ１（または、端子１）の経路で流れる。図７の回路ではフライバック電流である第３電流ｉ３を負荷へ供給することができる。

第２コイルＬ２に流れる第３電流ｉ３は、オン期間に第１コイルＬ１の磁気回路に蓄積され最大となっている磁束を保持する（かしめる）働きがあり、その磁束の減少を緩慢とする。図７の回路におけるこのかしめ作用は、第２コイルＬ２の巻数が第１コイルＬ１より少ないためにあまり強くはないが、第１コイルＬ１の磁気回路と第３コイルＬ３の磁気回路の磁束密度の不均衡状態を持続させる効果はある。この結果、第１コイルＬ１の磁気回路から第３コイルＬ３の磁気回路へ流れ込む磁束は、オン期間と同じ方向でかつ増加を続け、この磁束の増加変分に抗するように第３コイルＬ３に起電力が生じる。第３コイルＬ３は、オン期間と同じく巻き始め端子ｅが正電位、巻き終わり端子ｆが負電位となり、ダイオードＤ２は順バイアスとなり、第４電流ｉ４が流れる。第４電流ｉ４の経路は、ＦＥＴＱ２の寄生ダイオードまたはダイオードＤ２→第３コイルＬ３（ｆ→ｅ）→端子３（Ｃ２及び負荷）となり、その方向はオン期間に流れる第２電流ｉ２と同方向である。

図７の回路においては、オフ期間においても、第３コイルＬ３にはオン期間と同じ方向の起電力が生じフォワード動作を行う。すなわち、オフ期間においても第１コイルＬ１の磁気回路が磁束発生側となり、第３コイルＬ３の磁気回路が磁束受領側となり、第３コイルＬ３の磁気回路は第１コイルＬ１の磁気回路の磁束を受け続け、しかもその増加率は正である。

以上の通り、ＦＥＴＱ１のオフ期間には、第２コイルＬ２に流れるフライバック動作である第３電流ｉ３と、第２コイルＬ２を流れる第３電流ｉ３に起因（第１第２コイルＬ１、Ｌ２の磁気回路の磁束保持作用）して第３コイルＬ３に流れる第４電流ｉ４とが出力される。これによりオフ期間に大きな電流量が得られる。

このように、図７の回路では、オン期間もオフ期間も同方向（フォワード方向）に電流が流れて負荷に供給することができる。特に、オン期間には励磁電流である第１電流ｉ１も負荷へ供給され、オフ期間にはフライバック電流である第３電流ｉ３も負荷に供給されるため、従来のフォワード方式のスイッチング電源回路に比べて電力供給量が大きく、効率もよい。

さらに、直流電圧Ｖinがオフされたとき、第２コイルＬ２にはフライバックの逆起電力により純理論的に無限大の電圧が発生しようとするが、第２コイルＬ２の巻き終わり端子ｄの電位は、コンデンサＣ２の両端間電圧Ｖc2により抑制される。

（８）トランスの第１の実施形態
（８−１）トランスの第１の実施形態の構成
図８Ａは、図１〜図７にそれぞれ示したスイッチング電源回路の第１〜第７の実施形態に好適に用いられるトランスＴの第１の実施形態の構成を模式的に示す断面図である。端子ａ及びｂは第１コイルＬ１の、端子ｃ及びｄは第２コイルＬ２の、そして端子ｅ及びｆは第３コイルＬ３のそれぞれ巻き始め端子及び巻き終わり端子である（巻き始め端子を黒点で示す）。図８Ａにおける各端子ａ〜ｆの接続先は、図１の回路に基づいて示している。図２〜図７の回路については、各端子ａ〜ｆの接続先はそれぞれのスイッチング電源回路におけるものとなる。以下の図８Ｂ〜図８Ｄについても同様である。

トランスＴのコアは、対向する上下一対のヨークの中央部同士を連結する中央脚１と、一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚２Ａ、２Ｂとから構成される。中央脚１と各外脚２Ａ、２Ｂとはそれぞれ窓空間４Ａ、４Ｂにより隔てられている。外脚２Ａ、２Ｂの中間位置には磁気ギャップ５Ａ、５Ｂをそれぞれ設けている。

第１コイルＬ１は中央脚１に巻装されている。第１コイルＬ１の巻き始め端子ａは、図１の回路における入力直流電圧Ｖinの正極側と接続され、巻き終わり端子ｂはＦＥＴＱ１のドレインに接続される。

第２コイルＬ２もまた中央脚１に巻装されている。図８Ａでは、第１コイルＬ１が内側に、第２コイルＬ２が外側に互いに絶縁されて積層されているが、内外を逆としてもよい。第１コイルＬ１と第２コイルＬ２は密のトランス結合となる。第２コイルＬ２の巻き始め端子ｃは、図１の回路における入力直流電圧Ｖinの負極側と接続され、巻き終わり端子ｄはダイオードＤ１のアノードに接続される。

第３コイルは、部分コイルＬ３ＡとＬ３Ｂに２分割されて一対の外脚２Ａ、２Ｂにそれぞれ巻装されている。部分コイルＬ３ＡとＬ３Ｂとは直列に接続されている。第３コイル（部分コイルＬ３Ａ）の巻き始め端子ｅは、図１の回路のダイオードＤ２のアノードと接続される。第３コイル（部分コイルＬ３Ｂ）の巻き終わり端子ｆは、図１の回路における出力端子の負極側に接続される。

中央脚１に巻装された第１コイルＬ１及び第２コイルＬ２と、外脚２Ａ、２Ｂに巻装された第３コイルＬ３Ａ、Ｌ３Ｂとは、窓空間４Ａ、４Ｂ内においてそれぞれ離隔して（各コイルの巻装厚み分を除く）巻装されており、これにより疎のトランス結合が実現される。以下、第３コイルの部分コイルＬ３Ａ及びＬ３Ｂをまとめて「第３コイルＬ３」と称する。

本発明によるトランスは、第１コイルＬ１と第２コイルＬ２を密着させて巻装する一方、第３コイルＬ３を、第１コイルＬ１及び第２コイルＬ２の双方に密着させないで離隔して巻装し、この離隔させた空隙に漏洩磁気回路を形成させることが特徴である。図８Ｂ〜図８Ｄに示す他の実施形態でも同様である。

（８−２）トランスの第１の実施形態の動作説明
図９を参照しつつ、磁気回路と電気回路との関係を含めて図８Ａに示したトランスＴの動作を説明する。なお、後に図８Ｂ〜図８Ｄで示す他のトランスの実施形態の動作も基本的に同じである。

図８ＡのトランスＴ断面に示した各矢印は、各コイルの存在する磁気回路に生じる主要な磁束の向きを模式的に示している。「φ１」は第１コイルＬ１の磁気回路に生じる磁束であり、「φ１ａ」はφ１のうち第３コイルＬ３の磁気回路に流れ込む磁束であり、「φ１ｂ」はφ１のうち第３コイルＬ３の磁気回路に流れ込まずに漏れる磁束であり、「φ２」はφ１ａに抗して第３コイルＬ３の磁気回路に生じる磁束である。

図９(Ａ)は、中央脚１の磁気回路（以下「中心磁極磁気回路」と称する）の磁束φ１（破線）と、外脚２Ａ、２Ｂの各磁気回路（以下「両脚磁気回路」と称する）に流れ込む磁束φ１ａ（実線）の各々の磁束密度の時間変化を模式的に示した図である。オン及びオフは、直流電圧Ｖinの第１コイルＬ１への印加時及び停止時を示す。

図９(Ｂ)は、各コイルＬ１〜Ｌ３に流れる電流の時間変化を模式的に示した図であり、時間軸は図９(Ａ)と揃えている。第１コイルＬ１に流れる第１電流ｉ１と第２コイルＬ２に流れる第３電流ｉ３を実線で、第３コイルに流れる第２電流ｉ２及び第４電流ｉ４を破線で示している。

＜オン期間の動作＞
第１コイルＬ１に直流電圧Ｖinが印加されて第１電流ｉ１が流れると、中心磁極磁気回路に磁束φ１が発生する。第１電流ｉ１は、図８ＡのトランスＴの底面からみて第１コイルＬ１を時計回りに流れる。

磁束φ１の一部である磁束φ１ａが、両脚磁気回路へ流れ込み増加することにより、第３コイルＬ３には相互誘導によりこれに抗する起電力が生じ第２電流ｉ２が流れる。第２電流ｉ２は、図８Ａの磁束φ２を生じる方向に流れ、トランスＴの底面からみて第３コイルＬ３を時計回りに流れて出力される。

一方、中心磁極磁気回路に生じた磁束φ１の一部である磁束φ１ｂは、第１コイルＬ１と第３コイルＬ３間の空隙である漏洩磁気回路を通るため、その分だけ両脚磁気回路を通る磁束φ１ａは少なくなっている。漏洩磁気回路は磁束φ１の迂回路である。

図９(Ａ)の破線に示すように、直流電圧が第１コイルＬ１に印加されると中心磁極磁気回路の磁束密度は急速に増加する。このとき、両脚磁気回路の磁束密度φ１ａも、中心磁極磁気回路の磁束φ１の影響により増加するが、この増加は中心磁極磁気回路のそれよりも少ない。これは、次のように説明される。

中心磁極磁気回路に生じた磁束φ１は、本来、第３コイルＬ３が巻装された両脚磁気回路を通り難く、従来のトランスではこの通り難い磁束をできるだけ漏れなく通すことを理想としている。これに対し、本発明のトランスＴでは中心磁極磁気回路に生じた磁束φ１の一部φ１ｂを積極的に漏洩磁気回路へ迂回させることにより、第３コイルＬ３と鎖交する磁束φ１ａを減少させている。そして、漏洩磁気回路に迂回させられる磁束φ１ｂは、そのエネルギー損失がほとんどないことから中心磁極磁気回路の磁束密度の増加を促進することに寄与する。一方、鎖交する磁束φ１ａが相対的に減少した両脚磁気回路の磁束密度の増加は低く抑えられることとなる。この結果、中心磁極磁気回路と両脚磁気回路の磁束密度に大きな差が生じる。

本発明のトランスＴにおいては、漏洩磁気回路へ迂回させられる磁束φ１ｂによって第１コイルＬ１に電力損は生じない。これは、例えば、従来のトランスにおいて一次コイルに電流を流し二次コイルを開放してオープン状態としたときに一次コイルに電力損を生じないことに相当する。

従来のトランスであれば中心磁極磁気回路から両脚磁気回路へ与えられるべき磁束が、本トランスにおいては、両脚磁気回路へ与えられず中心磁極磁気回路に蓄積するが、この中心磁極磁気回路に蓄積されたエネルギーは、後述するオフ期間になってから両脚磁気回路へと放出されるので、エネルギーの損失はない。

なお、両脚磁気回路の磁束密度の増加量自体（絶対量）は少ないが、磁束の変化率ｄφ／ｄｔが十分であるため、これに抗して生じる起磁力の変化率は第３コイルＬ３に瞬時に電流を流すために十分な大きさであるので、図９(Ｂ)に示すように十分な第２電流ｉ２が流れる。これは第１コイルＬ２と第３コイルＬ３のトランス結合によるフォワード動作である。

こうして、図９(Ａ)の通り、オン期間の終了時点ｔ１では、中心磁極磁気回路に大量の磁束が蓄積されて磁束密度が最大となる一方、両脚磁気回路の磁束密度は相対的に低く、両者の磁束密度は不均衡状態となっている。

なお、外脚２Ａ、２Ｂに磁気ギャップ５Ａ、５Ｂをそれぞれ設けたのは、磁気抵抗を大きくして磁気飽和を防止するためであり、必須ではない。

＜オフ期間の動作＞
第１コイルＬ１への直流電圧印加が停止され第１電流ｉ１が遮断されると、通常であれば磁束φ１は瞬時に消失するが、第２コイルＬ２に生じる逆起電力により即座に第３電流ｉ３が流れる。そして第３電流ｉ３が第２コイルＬ２に流れ始めることで中心磁極磁気回路の磁束φ１は保持され（かしめられ）、図９(Ａ)の通り、磁束φ１の磁束密度は最大値から比較的緩やかに減少していく。従って、オフ期間になっても、中心磁極磁気回路と両脚磁気回路の磁束密度の不均衡状態は持続し、この不均衡状態が持続する限り、中心磁極磁気回路から両脚磁気回路へ流れ込む磁束φ１ａは増加傾向を維持する。

図９(Ａ)の実線に示すように、中心磁極磁気回路から両脚磁気回路へ供給される磁束φ１ａの単位時間あたりの増加率は、オン期間に比べれば小さくはなるが、オン期間と同様に正である。この結果、オフ期間においても磁束φ１ａに抗して第３コイルの磁気回路に発生する起磁力φ２はオン期間と同方向であり、したがって、第３コイルＬ３に生じる起電力の方向はオン期間と同じであり、第２電流ｉ２と同じ方向に第４電流ｉ４が流れ出力される。

因みに、従来のトランスであれば、オフとなった時点で中心磁極磁気回路と両脚磁気回路に磁束密度の不均衡状態は生じていない。そして、通常は、次回のオン期間に備えて中心磁極磁気回路の磁束を直ちにリセットする。このため従来のトランスでは、オフとなった時点で両脚磁気回路の磁束密度も直ちにゼロにリセットされ、第３コイルＬ３にはフライバック電圧のみが生じてオン期間とは逆方向に電流を流そうとする。本発明では、これと全く逆の動作すなわちオフ期間においてもフォワード動作を実現している。

やがて、図９(Ａ)のｔ２の時点で、中心磁極磁気回路のφ１の磁束密度と両脚磁気回路のφ１ａの磁束密度とが均衡し、磁束の流れが停止する。その後、図９(Ｂ)に示すように、磁束リセット動作領域（ｔ２近傍）において第３コイルＬ３の第４電流ｉ４はゼロとなり、やがて中心磁極磁気回路の磁束φ１も消失して第３電流ｉ３も停止する。こうして、全てのコイルがオープン状態となる。そして次回のオン期間を迎える。

ここで、図９(Ａ)に示すように、磁束リセット動作領域（ｔ２近傍）においては両脚磁気回路へ与えられる磁束φ１ａがそれまでの増加傾向から急激にゼロとなるために、その磁束変化率は負の最大値となる。この結果、それまでと逆方向に第３コイルＬ３に逆起電力が発生するが、ダイオードＤ２が逆バイアスとなるために電流は流れない。なお、この場合、第３コイルの磁気回路に存在する磁束量は極めて少ないため、大きな逆起電力は発生しない。

（９）トランスの第２の実施形態
図８Ｂは、トランスＴの第２の実施形態の構成を模式的に示す断面図である。図８Ａの構成との相違点は、第３コイルＬ３が片側の外脚２Ａにのみ巻装されている点である。

図８ＢのトランスＴでは、第３コイルＬ３を巻装された外脚２Ａには、第１コイルＬ１に生じた磁束φ１が通り難く、巻装されていない外側脚２Ｂには通り易い。この結果、第３コイルＬ３から必要な大きさの出力電流が得られない虞がある。そこで、第３コイルＬ３から十分な出力電流を得るためには、巻装されない外脚２Ｂの磁気ギャップを広くするか、あるいは巻装された外脚２Ａに図示のように磁気ギャップを設けないことが有効である。巻装されていない外脚２Ｂは、第１コイルＬ１と第３コイルＬ３間の空隙と同様に、磁束の迂回路となる漏洩磁気回路として働く。このように、片側のみに第３コイルＬ３を巻装することは、製造コストを低減できる利点がある。

（１０）トランスの第３の実施形態
図８Ｃは、トランスＴの第３の実施形態の構成を模式的に示す断面図である。図８Ａの構成との相違点は、第３コイルＬ３が第１コイルＬ１と同心状に巻装される点である。図８Ｃはその一例であり、第３コイルＬ３が双方の外脚２Ａ、２Ｂの内壁に密着して巻装されているが、これに限定されず、外脚２Ａ、２Ｂの内側であれば第３コイルＬ３は外脚自体から離れていてもよい。第３コイルＬ３は、第１コイルＬ１及び第２コイルＬ２と離隔して巻装され、その空隙に漏洩磁気回路が確保できればよい。

図８ＣのトランスＴでは、第１コイルＬ１に生じた磁束φ１のうち外脚２Ａ、２Ｂに流れ込む磁束φ１ａに抗するように第３コイルの磁気回路に起磁力φ２が発生するように第３コイルＬ３に起電力が生じ、第２電流ｉ２が流れる。この場合、図８ＣのトランスＴの底面からみて、第１電流ｉ１及び第３電流ｉ３は、それぞれ第１コイルＬ１及び第２コイルＬ２を時計回りに流れ、第２電流ｉ２及び第４電流ｉ４は第３コイルＬ３を反時計回りに流れる。但し、結線は同じであるので電気回路の動作は同じである。すなわち、図８ＡにおけるトランスＴの第３コイルＬ３に流れる電流と、図８ＣにおけるトランスＴの第３コイルＬ３に流れる電流の向きは反対であるが、両者の両脚磁気回路に生じる磁束φ２の向きと第３コイルＬ３に流れる電流方向の関係は同じである。また同様に、第１コイルＬ１による磁束φ１の一部φ１ｂが、第２コイルＬ２と第３コイルＬ３の間の空隙を漏洩磁気回路として漏れる。

（１１）トランスの第４の実施形態
図８Ｄは、トランスＴの第４の実施形態の構成を模式的に示す断面図である。図８Ａの構成との相違点は、第３コイルＬ３が、第１コイルＬ１及び第２コイルＬ２の外側に配置された一対の磁性体片６Ａ、６Ｂ介して第１コイルＬ１及び第２コイルＬ２と同心状に巻装されている点である。磁性体片６Ａ、６Ｂの各々は、トランスＴの底面側から見て円弧状断面を有する。

図８ＤのトランスＴでは、第１コイルＬ１に生じた磁束φ１のうち外脚２Ａ、２Ｂに流れ込む磁束φ１ａに抗するように第３コイルの磁気回路に起磁力φ２が発生するよう第３コイルＬ３に起電力が生じ、第２電流ｉ２が流れる。この場合、図８ＤのトランスＴの底面からみて、第１電流ｉ１及び第３電流ｉ３はそれぞれ、第１コイルＬ１及び第２コイルＬ２を時計回りに流れ、第２電流ｉ２及び第４電流ｉ４は第３コイルＬ３を反時計回りに流れる。但し、結線は同じであるので電気回路の動作は同じである。すなわち、図８ＡにおけるトランスＴの第３コイルＬ３に流れる電流と、図８ＤにおけるトランスＴの第３コイルＬ３に流れる電流の向きは反対であるが、両脚磁気回路に生じる磁束φ２の向きと第３コイルＬ３に流れる電流方向の関係は同じである。また同様に、第１コイルＬ１による磁束φ１の一部φ１ｂが、磁性体片６Ａ、６Ｂを通り漏れる。この場合、双方の磁性体片６Ａ、６Ｂが漏洩磁気回路として作用する。

（１２）トランスの特徴のまとめ
本発明のスイッチング電源回路で用いるトランスは、第１コイルＬ１と第２コイルＬ２とを密着して巻装すると共に、第１コイルＬ１及び第２コイルＬ２と第３コイルＬ３との間に漏洩磁気回路を形成するように、空隙または磁性体片を介して３コイルが巻装されている。そして、漏洩磁束の量をどの程度にするかによって、第１コイルＬ１及び第２コイルＬ２と、第３コイルＬ３とを離隔する距離を決定する。この点において本発明のトランスは、従来のトランスが一次コイルと二次コイルの結合率を限りなく１００％（結合度＝１）になるように一次コイルと二次コイルを密着して巻装する点と大きく相違する。

（１３）計測結果
図１０は、図７に示したスイッチング電源回路の各測定点における電圧または電流の計測波形である。横軸は時間軸（ｓ）、縦軸は電流または電圧（ＡまたはＶ、但し任意のスケール）である。

図１０(Ａ)は、第１コイルＬ１の巻き終わり端子ｂにおける電圧波形である。ＦＥＴＱ１のオフ期間の終わりには直流電圧Ｖinが巻き終わり端子ｂにそのまま現れているが、ＦＥＴＱ１のオン期間には第１コイルＬ１の両端に直流電圧Ｖinが印加され、巻き終わり端子ｂは端子３の電位（出力電圧Ｖoutの正極側）まで降下する。ＦＥＴＱ１が再びオフすると直流電圧Ｖinが現れる。

図１０(Ｂ)は、ＦＥＴＱ１のドレイン電流の波形であり、ＦＥＴＱ１のオン期間に流れる第１電流ｉ１の波形である。ＦＥＴＱ１がオンすると第１電流ｉ１は次第に増加する。ＦＥＴＱ１がオフすると電流路が遮断され電流はゼロになる。

図１０(Ｃ)は、第３コイルＬ２の巻き終わり端子ｆにおける電圧波形である。ＦＥＴＱ１がオフのときＦＥＴＱ２もオフであるから第３コイルＬ３の巻き終わり端子ｆ電位はコンデンサＣ２のプラス極電位となるが、ＦＥＴＱ１がオンになるとＦＥＴＱ２もオンとなるため、第３コイルＬ３の巻き終わり端子ｆ電位は接地電位となる。また、ＦＥＴＱ１がオフしても第３コイルＬ３は、その磁気回路における磁束の増加傾向が続いて同方向の電流の流れが維持されるため、巻き終わり端子ｆは、ほぼ０電位のままである。

図１０(Ｄ)は、第３コイルを流れるフォワード電流（第２電流ｉ２と第４電流ｉ４）の波形である。ＦＥＴＱ１のオン期間には第２電流ｉ２が増加しつつ流れ、オフ期間には第４電流ｉ４が減少しつつ流れる。第２電流ｉ２と第４電流ｉ４の方向は同じである。このように、ＦＥＴＱ１のオン時もオフ時も第３コイルＬ３がフォワード動作を行うことが、計測により確認された。

図１０(Ｅ)は、第２コイルＬ２の巻き始め端子ｃにおける電圧波形である。ＦＥＴＱ１のオフ期間の終わりには、出力電圧の正極側である端子３の電位がそのまま出ているが、ＦＥＴＱ１がオンすると相互誘導により第２コイルＬ２の巻き始め端子ｃは正電位となる。但し、ダイオードＤ１があるため電流は流れない。ＦＥＴＱ１がオフすると、第２コイルＬ２の巻き始め端子ｃはフライバックの起電力によりダイオードＤ１が導通し、ほぼ接地電位となる。

図１０(Ｆ)は、第２コイルＬ２のフライバック電（第３電流ｉ３）の波形である。ＦＥＴＱ１がオンからオフになったとき、第２コイルＬ２に生じるフライバックの起電力により第３電流ｉ３が流れる。オフになった瞬間に最も大きく流れ次第に減少していく。

図１０(Ａ)(Ｃ)(Ｅ)の各コイルの一端における電圧波形を参照すると、磁束リセット領域において各コイルに僅かであるが逆起電力が生じていることがわかる。また、図１０(Ｄ)(Ｆ)のフォワード電流及びフライバック電流が磁束リセット領域でゼロになっていることがわかる。この磁束リセット領域においては、第１コイルＬ１と第３コイルＬ３の双方の磁気回路の磁束が均衡し、各コイルの磁気回路の磁束がリセットされる。

（１２）補足説明
なお、本発明を実施したトランスは、互いに密結合の２つのコイルと、これら密結合した２つのコイルの各々と疎結合した１つのコイルの３つのコイルを備えていればよい。そして、密結合した２つのコイルは基本的にはそれらの配設位置関係に関わらず機能的に交換可能である。すなわち、どちらのコイルを第１コイルとして用いてもよい。例えば密結合の２つのコイルをＡ、Ｂとすると、コイルＡを第１コイルとし、コイルＢを第２コイルとする場合は直流電圧をコイルＡに印加する。これらを入れ替えて、コイルＡを第２コイルとし、コイルＢを第１コイルとする場合は、直流電圧をコイルＢに印加する。なお、本発明の機能を実現するための両コイルの巻数比、材質、線径などは設計事項である。

本発明によるスイッチング電源回路の第１の実施形態の回路図である。本発明によるスイッチング電源回路の第２の実施形態の回路図である。本発明によるスイッチング電源回路の第３の実施形態の回路図である。本発明によるスイッチング電源回路の第４の実施形態の回路図である。本発明によるスイッチング電源回路の第５の実施形態の回路図である。本発明によるスイッチング電源回路の第６の実施形態の回路図である。本発明によるスイッチング電源回路の第７の実施形態の回路図である。本発明によるトランスの第１の実施形態の構成を模式的に示す断面図である。本発明によるトランスの第２の実施形態の構成を模式的に示す断面図である。本発明によるトランスの第３の実施形態の構成を模式的に示す断面図である。本発明によるトランスの第４の実施形態の構成を模式的に示す断面図である。 (Ａ)はトランスの各磁気回路の磁束密度の時間変化を模式的に示した図であり、(Ｂ)は各コイルに流れる電流の時間変化を模式的に示した図である。 (Ａ)〜(Ｆ)は、図７に示した回路の各測定点における電圧または電流の計測波形である。

符号の説明

Ｌ１第１コイル
Ｌ２第２コイル
Ｌ３第３コイル
Ｔトランス
Ｑ１、Ｑ２ＦＥＴ
Ｄ１、Ｄ２ダイオード
Ｃ１、Ｃ２コンデンサ
ｉ１第１電流
ｉ２第２電流
ｉ３第３電流
ｉ４第４電流

Claims

（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１及び第２コイルが一次側のコイルを構成し該第３コイルが二次側のコイルを構成したトランスと、
（ｂ）外部の直流電源により前記第１コイルに印加する直流電圧のオンオフを切り替えるスイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる第１半導体素子と、
（ｄ）前記第３コイルに直列接続され前記スイッチング素子の制御端がオン制御されたときに前記第３コイルに誘起される起電力に基づく電流を導通する第２半導体素子と、を備え、
（ｅ）前記スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに第１電流が流れると共に、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流を出力し、
（ｆ）前記スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに第３電流が流れて前記直流電源側に回生されると共に、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流を出力することを特徴とするスイッチング電源回路。
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１及び第２コイルが一次側のコイルを構成し該第３コイルが二次側のコイルを構成したトランスと、
（ｂ）外部の直流電源により前記第１コイルに印加する直流電圧のオンオフを切り替える第１スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルに直列接続され前記第１スイッチング素子と同期してオンオフ制御される制御端を有し、該制御端がオン制御されたときは該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と同方向の電流が導通するとともにオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに第１電流が流れると共に、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流を出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに第３電流が流れて前記直流電源側に回生されると共に、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流を出力することを特徴とするスイッチング電源回路。
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１及び第２コイルが一次側のコイルを構成し該第３コイルが二次側のコイルを構成したトランスと、
（ｂ）外部の直流電源により前記第１コイルに印加する直流電圧のオンオフを切り替える第１スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルに直列接続され前記第１スイッチング素子がオン制御されたとき及び前記第２コイルを電流が流れたときにオン制御されかつそれ以外のときにオフ制御される制御端を有し、該制御端がオン制御されたときは該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに第１電流が流れると共に、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流を出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに第３電流が流れて前記直流電源側に回生されると共に、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流を出力することを特徴とするスイッチング電源回路。
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１コイルの一端と該第３コイルの一端とを電気的に接続する線路を出力点とするトランスと、
（ｂ）外部の直流電源により前記第１コイルに印加する直流電圧のオンオフを切り替える第１スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルの電流路に直列接続され前記第１スイッチング素子と同期してオンオフ制御される制御端を有し、該制御端がオン制御されたときは少なくとも該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と同方向の電流が導通するとともにオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに流れる第１電流と、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流とを前記出力点から出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに第３電流が流れて前記直流電源側に回生されると共に、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流を前記出力点から出力することを特徴とするスイッチング電源回路。
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１コイルの一端と該第３コイルの一端とを電気的に接続する線路を出力点とするトランスと、
（ｂ）外部の直流電源により前記第１コイルに印加する直流電圧のオンオフを切り替える第１スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルの電流路に直列接続され前記第１スイッチング素子がオン制御されたとき及び前記第２コイルを電流が流れたときにオン制御されかつそれ以外のときにオフ制御される制御端を有し、該制御端がオン制御されたときは少なくとも該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに流れる第１電流と、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流とを前記出力点から出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに第３電流が流れて前記直流電源側に回生されると共に、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流を前記出力点から出力することを特徴とするスイッチング電源回路。
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第２コイルの一端から出力される電流と該第３コイルの一端から出力される電流の合流点を出力点とするトランスと、
（ｂ）前記第１コイルに印加する直流電圧のオンオフを切り替える一次側スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルに直列接続され前記第１スイッチング素子と同期してオンオフ制御される制御端を有し、該制御端がオン制御されたときは該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と同方向の電流が導通するとともにオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに第１電流が流れ、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流を前記出力点から出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに流れる第３電流と、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流とを前記出力点から出力することを特徴とするスイッチング電源回路。
（ａ）第１コイルと、該第１コイルに対し密に磁気結合された第２コイルと、該第１コイル及び該第２コイルに対し疎に磁気結合された第３コイルとを具備し、該第１コイルの一端と該第２コイルの一端と該第３コイルの一端とを電気的に接続する線路上に出力点を設けたトランスと、
（ｂ）前記第１コイルに印加する直流電圧のオンオフを切り替える第１スイッチング素子と、
（ｃ）前記第２コイルに直列接続され前記第１スイッチング素子がオン制御されたとき前記第２コイルに誘起される起電力に基づく電流を遮断し、該第１スイッチング素子がオフ制御されたとき該第２コイルに発生する起電力に基づく電流を導通させる半導体素子と、
（ｄ）前記第３コイルに直列接続され前記第１スイッチング素子と同期してオンオフ制御される制御端を有し、該制御端がオン制御されたときは該第３コイルに流れる電流を導通させ、該制御端がオフ制御されたときはオン制御時の電流と同方向の電流が導通するとともにオン制御時の電流と逆方向の電流を遮断する第２スイッチング素子と、を備え、
（ｅ）前記第１スイッチング素子のオン期間に、前記直流電圧により前記第１コイルに流れる第１電流と、該第１電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第２電流とを前記出力点から出力し、
（ｆ）前記第１スイッチング素子のオフ期間に、前記第２コイルに発生する起電力により該第２コイルに流れる第３電流と、該第３電流に起因して前記第３コイルに生じる磁気誘導により該第３コイルに流れる第４電流とを前記出力点から出力することを特徴とするスイッチング電源回路。
前記トランスが、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアを備え、
前記第１コイル及び前記第２コイルが前記中央脚に巻装されると共に、前記第３コイルが直列２分割されて前記一対の外脚の各々に巻装され、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙を通るよう構成され、
前記第１コイルを流れる前記第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第２電流が流れ、かつ、
前記第２コイルを流れる前記第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第４電流が流れることを特徴とする請求項１〜７のいずれかに記載のスイッチング電源回路。
前記トランスが、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアを備え、
前記第１コイル及び前記第２コイルが前記中央脚に巻装され、前記第３コイルが前記一対の外脚の一方に巻装されると共に、該第３コイルを巻装されない方の外脚にはその中間位置に磁気ギャップが設けられ、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙及び該第３コイルを巻装されない方の外脚を通るよう構成され、
前記第１コイルを流れる前記第１電流に起因して前記中央脚から前記第３コイルを巻装された外脚へ流れる磁束が、該外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第２電流が流れ、かつ、
前記第２コイルを流れる前記第３電流に起因して前記中央脚から前記第３コイルを巻装された外脚へ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ該外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第４電流が流れることを特徴とする請求項１〜７のいずれかに記載のスイッチング電源回路。
前記トランスが、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアを備え、
前記第１コイル及び前記第２コイルが前記中央脚に巻装されると共に、前記第３コイルが前記第１及び第２コイルから離隔しかつ該第１及び第２コイルと同心状に前記一対の外脚の内側に巻装され、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙を通るよう構成され、
前記第１コイルを流れる前記第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第２電流が流れ、かつ、
前記第２コイルを流れる前記第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第４電流が流れることを特徴とする請求項１〜７のいずれかに記載のスイッチング電源回路。
前記トランスが、対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアを備え、
前記第１コイル及び前記第２コイルが前記中央脚に巻装されると共に、前記第３コイルが前記第１及び第２コイルの外側に配置された磁性体片を介して該第１及び第２コイルと同心状に巻装され、
前記中央脚から前記外脚へ向かう磁束の一部が前記磁性体片を通るよう構成され、
前記第１コイルを流れる前記第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第２電流が流れ、かつ、
前記第２コイルを流れる前記第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに前記第４電流が流れることを特徴とする請求項１〜７のいずれかに記載のスイッチング電源回路。
前記トランスが、前記第１及び第２コイルが存在する第１磁気回路と、前記第３コイルが存在する第２磁気回路と、該第１コイルを流れる電流により発生する磁束の一部が該第３コイルを通過しないで漏洩する漏洩磁気回路とを有し、
前記第１コイルに直流電圧が印加されたとき、前記第１磁気回路から前記第２磁気回路へ磁束が流れ込むことにより前記第３コイルに電圧を誘起させると共に、その磁束の一部が前記漏洩磁気回路に漏洩することにより前記第１磁気回路内に存在する磁束の磁束密度を前記第２磁気回路内に存在する磁束の磁束密度より大として不均衡状態を保持し、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による電流が該第２コイルに流れるとき、該電流により前記第１磁気回路の磁束の消滅を抑制し前記第１磁気回路内の磁束密度が前記第２磁気回路の磁束密度より大きい不均衡状態であることに起因して該第１磁気回路から該第２磁気回路へ磁束が流れ込むことにより、前記第３コイルに前記第１コイルに直流電圧が印加されたときと同極性の電圧を誘起させることを特徴とする請求項１〜７のいずれかに記載のスイッチング電源回路。
対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアと、前記中央脚に巻装され互いに密に磁気結合した第１コイル及び第２コイルと、前記一対の外脚の各々に直列２分割されて巻装され該第１及び第２コイルと疎に磁気結合した第３コイルと、を備えたトランスであって、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙を通るよう構成され、
前記第１コイルに直流電圧が印加されたとき、該第１コイルを流れる第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第２電流が流れ、かつ、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による第３電流が該第２コイルに流れるとき、該第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第４電流が流れることを特徴とするトランス。
対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアと、前記中央脚に巻装され互いに密に磁気結合した第１コイル及び第２コイルと、前記一対の外脚の一方に巻装され該第１及び第２コイルと疎に磁気結合した第３コイルと、該第３コイルを巻装されない方の外脚の中間位置に設けた磁気ギャップと、を備えたトランスであって、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙及び該第３コイルを巻装されない方の外脚を通るよう構成され、
前記第１コイルに直流電圧が印加されたとき、該第１コイルを流れる第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第２電流が流れ、かつ、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による第３電流が該第２コイルに流れるとき、該第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第４電流が流れることを特徴とするトランス。
対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアと、前記中央脚に巻装され互いに密に磁気結合した第１コイル及び第２コイルと、前記第１及び第２コイルから離隔しかつ該第１及び第２コイルと同心状に前記一対の外脚の内側に巻装され該第１及び第２コイルと疎に磁気結合した第３コイルと、を備えたトランスであって、
前記中央脚から前記外脚へ向かう磁束の一部が前記第１及び第２コイルと前記第３コイルとの間の空隙を通るよう構成され、
前記第１コイルに直流電圧が印加されたとき、該第１コイルを流れる第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第２電流が流れ、かつ、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による第３電流が該第２コイルに流れるとき、該第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第４電流が流れることを特徴とするトランス。
対向する一対のヨークの中央部同士を連結する中央脚と、該一対のヨークの対向する各端部同士をそれぞれ連結する一対の外脚とから構成されるコアと、前記中央脚に巻装され互いに密に磁気結合した第１コイル及び第２コイルと、前記第１及び第２コイルの外側に配置された磁性体片と、該磁性体片を介して該第１及び第２コイルと同心状に巻装され該第１及び第２コイルと疎に磁気結合した第３コイルと、を備えたトランスであって、
前記中央脚から前記外脚へ向かう磁束の一部が前記磁性体片を通るよう構成され、
前記第１コイルに直流電圧が印加されたとき、該第１コイルを流れる第１電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第２電流が流れ、かつ、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による第３電流が該第２コイルに流れるとき、該第３電流に起因して前記中央脚から前記一対の外脚へそれぞれ流れる磁束が、前記第１電流に起因する磁束と同方向でありかつ各々の外脚内で増加することにより、該磁束の増加変分に抗するべく前記第３コイルに第４電流が流れることを特徴とするトランス。
互いに密に磁気結合した第１コイル及び第２コイルが存在する第１磁気回路と、該第１及び第２コイルと疎に磁気結合した第３コイルが存在する第２磁気回路と、該第１コイルに流れる電流により発生する磁束の一部が該第３コイルを通過しないで漏洩する漏洩磁気回路とを有し、
前記第１コイルに直流電圧が印加されたとき、前記第１磁気回路から前記第２磁気回路へ磁束が流れ込むことにより前記第３コイルに電圧を誘起させると共に、その磁束の一部が前記漏洩磁気回路に漏洩することにより前記第１磁気回路内に存在する磁束の磁束密度を前記第２磁気回路内に存在する磁束の磁束密度より大として不均衡状態を保持し、
前記第１コイルへの直流電圧の印加が停止されることに起因し前記第２コイルに発生する起電力による電流が該第２コイルに流れるとき、該電流により前記第１磁気回路の磁束の消滅を抑制し前記第１磁気回路内の磁束密度が前記第２磁気回路の磁束密度より大きい不均衡状態であることに起因して該第１コイルに直流電圧が印加されたときと同方向に該第１磁気回路から該第２磁気回路へ磁束が流れ込むことにより、前記第３コイルに前記第１コイルに直流電圧が印加されたときと同極性の電圧を誘起させることを特徴とするトランス。