JP2008028422A - 複数の素子を有するチップ型電子部品の製造方法 - Google Patents
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Abstract
【課題】一つのチップ型絶縁基板1に,二つ以上の抵抗膜2等の素子を設けて成るチップ型電子部品において,その絶縁基板1の両側面に,側面電極5を分断する凹み溝6を設けた形態にして製造することが,低コストできるようにする。
【解決手段】絶縁基板の多数個を並べて一体化して成るセラミック素材板Aを,その表面のうち前記各絶縁基板の箇所に少なくとも二つの抵抗膜等の素子,端子電極及びカバーコートとを形成したのち,前記絶縁基板の複数個を一列に並べた棒状セラミック素材板A′ごとに一次分割し,この棒状セラミック素材板における左右両長手側面に側面電極を形成し,次いで,前記棒状セラミック素材板における左右両長手側面のうち前記各端子電極間の部位に凹み溝6をレーザ光線の照射により刻設したのち,前記棒状セラミック素材板を各絶縁基板ごとに二次分割する
【選択図】図9
【解決手段】絶縁基板の多数個を並べて一体化して成るセラミック素材板Aを,その表面のうち前記各絶縁基板の箇所に少なくとも二つの抵抗膜等の素子,端子電極及びカバーコートとを形成したのち,前記絶縁基板の複数個を一列に並べた棒状セラミック素材板A′ごとに一次分割し,この棒状セラミック素材板における左右両長手側面に側面電極を形成し,次いで,前記棒状セラミック素材板における左右両長手側面のうち前記各端子電極間の部位に凹み溝6をレーザ光線の照射により刻設したのち,前記棒状セラミック素材板を各絶縁基板ごとに二次分割する
【選択図】図9
Description
本発明は,二つ以上の抵抗膜を有する多連のチップ型抵抗器等のように,一つのチップ型絶縁基板に複数の素子を設けたチップ型電子部品において,その製造方法に関するものである。
従来,二つ以上の抵抗膜を有する多連チップ型抵抗器は,図1及び図2に示すように,チップ型に構成したセラミック製の絶縁基板1の上面に,複数(図面では二つ)の抵抗膜2と,この各抵抗膜2の両端に対する端子電極3とを形成するとともに,この各抵抗膜2を覆うカバーコート4を形成する一方,前記絶縁基板1における左右両側面1a,1bの各々に,前記端子電極4に対して電気的に導通する側面電極5を形成し,更に,前記絶縁基板1における左右両側面1a,1bの各々には,両側面電極5の間の部位に,当該両側面電極6を電気的に完全に分断するための凹み溝6を設けるという構成にしている(例えば,特許文献1及び2参照)。
また,従来,このような構成の多連チップ型抵抗器の製造に際しては,先ず,図3に示すように,絶縁基板1の多数個を並べて一体化したセラミック素材板Aを用意して,このセラミック素材板Aに,当該セラミック素材板Aを前記各絶縁基板1ごとにブレイクするための複数本の縦方向のブレイク溝A1と,複数本の横方向のブレイク溝A2とを刻設するとともに,前記各縦方向のブレイク溝A1上で,且つ,前記各絶縁基板1における各凹み溝7に該当する箇所に,当該凹み溝6を形成するためのスルーホールA3を穿設する。
次いで,このセラミック素材板Aの表面のうち各絶縁基板1の箇所に,図4に示すように,複数個の抵抗膜2,この各抵抗膜2の両端に対する端子電極3,及び各抵抗膜2を覆うカバーコート4の各々を,材料ペーストのスクリーン印刷と,このスクリーン印刷後における焼成とで形成する。
次いで,前記セラミック素材板Aを,図5に示すように,各縦方向のブレイク溝A1に沿って複数本の棒状セラミック素材板A′にブレイク(一次分割)したのち,この棒状セラミック素材板A′における左右両長手側面に,側面電極5を材料ペーストの塗布と,その後における焼成とによって形成し,そして,最後に,この棒状セラミック素材板A′を,各横方向のブレイク溝A2に沿って,各絶縁基板1ごとにブレイク(二次分割)するという製造方法が採用されている。
実開平3−30409号公報
特開平6−99567号公報
ところで,前記セラミック素材板Aは,焼成前のグリーンシートの状態において,これに多数個のスルーホールA3を穿設し,この後において高い温度で焼成して製造するもので,この高い温度での焼成により,このセラミック素材板Aの全体は,各ブレイク溝A1,A2の間隔寸法が広くなったり狭くなったりするように面方向に伸縮するように歪み変形するが,この面方向に伸縮するという歪み変形のバラ付きは,多数個のスルーホールA3が存在することによって大きくなる。
そこで,従来では,セラミック素材板Aにおける各絶縁基板1の箇所に複数の抵抗膜2,端子電極3及びカバーコート4をスクリーン印刷にて形成するに際しては,その各々のスクリーン印刷に使用するスクリーンマスクを,前記大きいバラ付きに合わせて多数枚を用意し,この多数枚のスクリーンマスクを,前記バラ付きに応じて使い分けるようにしているから,これら抵抗膜,端子電極及びカバーコートをスクリーン印刷にて形成することに要する経費が嵩むのであり,これに加えて,前記セラミック素材板Aを,焼成後に縦方向のブレイク溝に沿って棒状セラミック素材板A′ごとにブレイク(一次分割)する作業中に,各棒状セラミック素材板Aがその途中の前記スルーホールA3の箇所において折れることが多発し,不良品の発生率が高くて,歩留り率が低くなるから,製造コストが更にアップするという問題があった。
また,前記セラミック素材板Aからブレイク(一次分割)された棒状セラミック素材板A′は,その左右両長手側面に前記スルーホールA3による凹み溝6が設けられていることにより,その左右両長手側面に対して側面電極6を形成する作業中においても,その途中の前記凹み溝7の箇所から折れることになり,これに加えて,前記棒状セラミック素材板A′の両長手側面に際して,側面電極5を形成するための材料ペーストを塗布するとき,この材料ペーストが前記凹み溝6内に垂れ込んで,隣接する両側面電極6が電気的に導通することになり,換言すると,側面電極5を形成するときにおいても,不良品の発生率が高く,従って,歩留り率が低くなるから,製造コストが更にアップするのであった。
本発明は,これらの問題を解消した製造方法を提供することを技術的課題とするものである。
この技術的課題を達成するため本発明は,請求項1に記載したように,
「一つの電子部品を構成する絶縁基板の多数個を並べて一体化して成るセラミック素材板の表面のうち前記各絶縁基板の箇所に,少なくとも二つの抵抗膜等の素子と,この各素子の両端に対する端子電極と,各素子を覆うカバーコートとを形成し,
次いで,前記セラミック素材板を,前記絶縁基板の複数個を一列に並べた棒状セラミック素材板ごとに一次分割し,
次いで,前記棒状セラミック素材板における左右両長手側面に側面電極を形成し,
次いで,前記棒状セラミック素材板における左右両長手側面のうち前記各端子電極間の部位に凹み溝をレーザ光線の照射により刻設したのち,前記棒状セラミック素材板を各絶縁基板ごとに二次分割する。」
ことを特徴としている。
「一つの電子部品を構成する絶縁基板の多数個を並べて一体化して成るセラミック素材板の表面のうち前記各絶縁基板の箇所に,少なくとも二つの抵抗膜等の素子と,この各素子の両端に対する端子電極と,各素子を覆うカバーコートとを形成し,
次いで,前記セラミック素材板を,前記絶縁基板の複数個を一列に並べた棒状セラミック素材板ごとに一次分割し,
次いで,前記棒状セラミック素材板における左右両長手側面に側面電極を形成し,
次いで,前記棒状セラミック素材板における左右両長手側面のうち前記各端子電極間の部位に凹み溝をレーザ光線の照射により刻設したのち,前記棒状セラミック素材板を各絶縁基板ごとに二次分割する。」
ことを特徴としている。
このように,セラミック素材板を,棒状セラミック素材板ごとに一次分割したあとで,この棒状セラミック素材板における両長手側面に,凹み溝を形成するようにしたことにより,セラミック素材板には,各絶縁基板の両側面に凹み溝を形成するためのスルーホールを穿設する必要がなく,換言すると,セラミック素材板は,これに多数個のスルーホールを穿設しない状態で焼成することができて,その焼成に際して発生する面方向への歪み変形のバラ付きを小さくできるから,抵抗膜等の素子,端子電極及びカバーコートをスクリーン印刷にて形成することに要する経費を,前記従来の場合よりも,確実に軽減できるのである。
これに加えて,前記セラミック素材板には,従来のように,凹み溝を形成するためスルーホールが存在しないことにより,このセラミック素材板を棒状セラミック素材板ごとに一次分割するときにおいて,当該棒状セラミック素材板がその途中で折れることを低減でき,不良品の発生率を低く,歩留り率を向上できるから,前記スクリーン印刷に要する経費の節減とを相俟って,製造コストを大幅に低減できるのである。
特に,前記棒状セラミック素材板に対する凹み溝の刻設を,当該棒状セラミック素材板に対して側面電極を形成してあとにおいて行うことにより,棒状セラミック素材板が,これに対する側面電極を形成する作業中において,途中から折れることを低減できるとともに,各抵抗膜等の素子の各々に対する側面電極が,前記従来のように,凹み溝内において電気的に導通すすることを無くすることができ,換言すると,側面電極を形成するときにおいて,不良品の発生率を低く,従って,歩留り率を向上できるから,製造コストを更に低減できる効果を有する。
また,請求項2又は3に記載したように,前記棒状セラミック素材板の長手側面に対する凹み溝の刻設を,棒状セラミック素材板の複数枚を重ね合わせた状態で行うか,又は,棒状セラミック素材板における一つの長手側面における複数個の凹み溝について同時に行うことにより,複数個の凹み溝を同時に刻設することができて,凹み溝を刻設することに要する時間を短くできるから,製造コストをより低減できる利点がある。
以下,本発明の実施の形態を図面ついて説明する。
図6〜図11は,第1の実施の形態を示す。
この図のうち図6は,チップ型の絶縁基板1の多数個を縦及び横方向に並べて一体化して成るセラミック素材板を示し,このセラミック素材板Aには,当該セラミック素材板Aを前記各絶縁基板1ごとにブレイクするための複数本の縦方向のブレイク溝A1と,複数本の横方向のブレイク溝A2とが刻設されている。
そして,前記セラミック素材板Aの表面のうち各絶縁基板1の箇所に,図7に示すように,複数個の抵抗膜2,この各抵抗膜2の両端に対する端子電極3,及び各抵抗膜2を覆うカバーコート4の各々を,材料ペーストのスクリーン印刷と,このスクリーン印刷後における焼成とで形成する。
次いで,前記セラミック素材板Aを,図8に示すように,各縦方向のブレイク溝A1に沿って複数本の棒状セラミック素材板A′にブレイク(一次分割)する。
そして,この各棒状セラミック素材板A′における左右両長手側面に対して側面電極5を,材料ペーストの塗布と,その後における焼成とによって形成する。
次いで,各棒状セラミック素材板A′における左右両長手側面のうち,前記各絶縁基板1における各端子電極3間の部位に,図9に示すように,凹み溝6を刻設する。
また,前記凹み溝6を刻設するに際しては,図10に示すように,前記棒状セラミック素材板A′の複数枚を重ね合わせることにより,凹み溝6の刻設を複数枚の棒状セラミック素材板A′について同時に行うことができるし,図11に示すように,一枚の棒状セラミック素材板A′又は複数枚重ね合わせた棒状セラミック素材板A′における一つの長手側面に,複数の凹み溝6を同時に刻設することもできる。
前記図9,図10及び図11は,前記各凹み溝6を,回転する軸B1,B1′に取付けたダイシングカッターB2,B2′を押圧・接触して,このダイシングカッターB2,B′による切削にて刻設する場合を示しているが,本発明においては,前記各凹み溝6の刻設を,レーザ光線の照射によって行うものである。
このようにして,棒状セラミック素材板A′における各絶縁基板1に対して凹み溝6を刻設すると,前記棒状セラミック素材板A′を,横方向のブレイク溝A2に沿って,各絶縁基板1ごとにブレイク(二次分割)することにより,図1及び図2に示す多連のチップ抵抗器を製造することができる。
本発明は,このように,セラミック素材板Aを,棒状セラミック素材板A′ごとにブレイク(一次分割)したあとで,この棒状セラミック素材板A′における両長手側面に,凹み溝6を刻設することにより,前記セラミック素材板Aには,従来のように,スルーホールを穿設する必要がないから,このセラミック素材板Aを,グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを確実に小さくことができるとともに,前記セラミック素材板Aを,縦方向のブレイク線A1に沿って棒状セラミック素材板A′ごとにブレイク(一次分割)するときにおいて,当該棒状セラミック素材板A′がその途中で折れることが発生することも,確実に低減できる。
しかも,本発明は,前記棒状セラミック素材板A′に対する凹み溝6の刻設を,側面電極5を形成したあとで行うことにより,前記棒状セラミック素材板A′に対して側面電極5を形成する作業中に,棒状セラミック素材板A′が途中で折れることを低減できるとともに,各側面電極5が,前記従来のように,凹み溝6内において電気的に導通すすることを無くすことができる。
前記第1の実施の形態は,セラミック素材板Aに,複数本の縦方向のブレイク溝A1と,複数本の横方向のブレイク溝A2とを設けて,各縦方向のブレイク溝A1に沿って棒状セラミック素材板A′ごとにブレイク(一次分割)し,この棒状セラミック素材板A′を各横方向のブレイク溝A2に沿って各絶縁基板1ことにブレイク(二次分割)する場合であったが,本発明は,以下に述べる第2の実施の形態のように,ブレイク溝A1に沿ってブレイク(一次分割)し,ブレイク溝A2に沿ってブレイク(二次分割)ことに限らず,次に述べるような一次分割及び二次分割を採用することができる。
図12,図13及び図14は,この第2の実施の形態を示す。セラミック素材板Aは,これに縦方向のブレイク溝A1及び横方向のブレイク溝A2を設けない形態にする。但し,この図において,符号A1′及びA2′は,ブレイク溝ではなく,各絶縁基板1の境界線である。
そして,前記セラミック素材板Aの表面における各絶縁基板1の箇所に,前記同様に抵抗膜2,端子電極3及びカバーコート4を形成したのち,図13に示すように,回転するダイシングカッターC1にて,前記縦方向の各境界線A1′の部分を,当該境界線A1′に沿って切断することにより,各棒状セラミック素材板A′ごとに一次分割する。
次いで,前記第1の実施の形態と同様に,棒状セラミック素材板A′における左右両長手側面に側面電極5を形成したのち,凹み溝6を刻設する。
次いで,この棒状セラミック素材板A′を,図14に示すように,回転するダイシングカッターC2にて,前記横方向の各境界線A2′の部分を,当該境界線A2′に沿って切断することにより,各絶縁基板1ごとに二次分割する。
この方法によると,セラミック素材板Aに,ブレイク溝を設ける必要ないから,このセラミック素材板Aを,グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを更に小さくことができる。
なお,このダイシングカッターC1の切断による一次分割を,前記第1及び第2の実施の形態に適用することにより,第1及び第2の実施の形態においてセラミック素材板Aに縦方向のブレイク溝A1を刻設することを廃止して,セラミック素材板Aを,グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを小さくすることができる。
また,前記の一次分割及び二次分割に際しては,グリーンシートから焼成したあとにおけるセラミック素材板Aに対して,縦方向のフレイク溝A1と,横方向のブレイク溝A2とを,レザー光線の照射によって刻設するようにすることができ,これによっても,セラミック素材板Aを,グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを小さくすることができる。
更にまた,前記各実施の形態は,一つのチップ型絶縁基板1に,二つの抵抗膜2を設けた多連のチップ型抵抗器であったが,本発明は,これに限らず,三つ以上の抵抗膜を備えた多連のチップ型抵抗器に適用ことは勿論のこと,一つのチップ型絶縁基板に,二つ以上のコンデンサを備えた多連のチップ型コンデンサ等のように,その他の複数の素子を備えたチップ型の電子部品に適用できることはいうまでもない。
1 チップ型絶縁基板
2 抵抗膜
3 端子電極
4 カバーコート
5 側面電極
6 凹み溝
A セラミック素材板
A1,A2 ブレイク溝
A′ 棒状セラミック素材板
2 抵抗膜
3 端子電極
4 カバーコート
5 側面電極
6 凹み溝
A セラミック素材板
A1,A2 ブレイク溝
A′ 棒状セラミック素材板
Claims (3)
- 一つの電子部品を構成する絶縁基板の多数個を並べて一体化して成るセラミック素材板の表面のうち前記各絶縁基板の箇所に,少なくとも二つの抵抗膜等の素子と,この各素子の両端に対する端子電極と,各素子を覆うカバーコートとを形成し,
次いで,前記セラミック素材板を,前記絶縁基板の複数個を一列に並べた棒状セラミック素材板ごとに一次分割し,
次いで,前記棒状セラミック素材板における左右両長手側面に側面電極を形成し,
次いで,前記棒状セラミック素材板における左右両長手側面のうち前記各端子電極間の部位に凹み溝をレーザ光線の照射により刻設したのち,前記棒状セラミック素材板を各絶縁基板ごとに二次分割することを特徴とする複数の素子を有するチップ型電子部品の製造方法。 - 前記請求項1の記載において,前記棒状セラミック素材板の長手側面に対する凹み溝の刻設を,棒状セラミック素材板の複数枚を重ね合わせた状態で行うことを特徴とする複数の素子を有するチップ型電子部品の製造方法。
- 前記請求項1又は2の記載において,前記棒状セラミック素材板の長手側面に対する凹み溝の刻設を,一つの棒状セラミック素材板における一つの長手側面における複数個の凹み溝について同時に行うことを特徴とする複数の素子を有するチップ型電子部品の製造方法。
Priority Applications (1)
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JP2007265378A JP2008028422A (ja) | 2007-10-11 | 2007-10-11 | 複数の素子を有するチップ型電子部品の製造方法 |
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---|---|---|---|---|
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JPH11204315A (ja) * | 1998-01-12 | 1999-07-30 | Matsushita Electric Ind Co Ltd | 抵抗器の製造方法 |
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2007
- 2007-10-11 JP JP2007265378A patent/JP2008028422A/ja active Pending
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