JP2007531324A - トレンチ分離領域の形成方法 - Google Patents

トレンチ分離領域の形成方法 Download PDF

Info

Publication number
JP2007531324A
JP2007531324A JP2007506404A JP2007506404A JP2007531324A JP 2007531324 A JP2007531324 A JP 2007531324A JP 2007506404 A JP2007506404 A JP 2007506404A JP 2007506404 A JP2007506404 A JP 2007506404A JP 2007531324 A JP2007531324 A JP 2007531324A
Authority
JP
Japan
Prior art keywords
mask material
amorphous carbon
trench
isolation
tungsten
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007506404A
Other languages
English (en)
Inventor
デルデリアン,ガロ,ジェー.
マニング,モントゴメリー,エイチ.
Original Assignee
マイクロン テクノロジー, インク.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー, インク. filed Critical マイクロン テクノロジー, インク.
Publication of JP2007531324A publication Critical patent/JP2007531324A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】トランジスターを劣化させるゲート酸化物ラップアラウンド現象を解消する。
【解決手段】
マスク材料は、タングステン、窒化チタン及び非晶炭素のうちの少なくとも一種を含んでいる。開口部が、マスク材料を通って半導体基板内に至るように形成されている。トレンチ分離材料が、分離トレンチを過剰充填する効果量で形成されている。トレンチ分離材料は、マスク材料のタングステン、窒化チタン及び非晶炭素のうちの少なくとも一種の少なくとも最外側面に至るまで研磨される。タングステン、窒化チタン及び非晶炭素のうちの少なくとも一種は基板からエッチング除去される。
【選択図】 図7

Description

本発明はトレンチ分離領域の形成方法に関する。
典型的な半導体装置においては、多数のデバイスが半導体基板の小面積に詰め込まれ、集積回路を提供している。多くの個々のデバイスは互いに電気的に分離されている。従って、電気的分離は半導体装置デザインの一体不可分な要素であり、隣接コンポーネントと装置との間の不都合な電気的カップリングを防止している。
回路コンポーネントを分離する従来の方法は、典型的にはトレンチ分離領域を利用する。トレンチ分離領域は半導体基板上にマスク層を蒸着あるいは他の方法で形成することで提供される。トレンチはマスク層を通って半導体基板内に達するようにエッチング処理することで提供される。その後、トレンチは絶縁材料で充填される。トレンチ分離のための例示的マスク材料は窒化シリコンあるいはポリシリコンであり、下側にパッド酸化物層を有する場合と、有さない場合がある。さらにトレンチ形成後、典型的にはそれらは窒化シリコンで被膜され、被膜は最終的にトレンチ分離材料の一部となる。トレンチ側壁には典型的には酸化処理も施され、窒化物被膜処理前あるいは被膜処理後に二酸化シリコン層が形成される。
分離トレンチ内に提供されるトレンチ分離材料は典型的にはトレンチを過剰充填するマスク材料上及びトレンチ内の絶縁材料の被膜を含む。その後、分離材料は、少なくともマスク層の外面にまで、典型的には、例えば化学・機械研磨によって研磨処理される。マスク材料は典型的には選択的に基板からエッチングで除去され、少なくともこの処理段階でトレンチ分離領域を満たして外側に延び出る絶縁分離材料を残す。都合が悪いことに、マスク材料が窒化シリコンを含み、窒化シリコンがトレンチの被膜にも使用される場合、その窒化物被膜もエッチング除去される。これはトレンチ内の窒化物被膜を基板の半導体材料の外面に対して陥没させることになる。これは、最終的に提供されるトランジスターを劣化させるゲート酸化物ラップアラウンド現象を引き起こす。
本発明は上述の問題点の解消を目的とするが、それに留まらない。本発明の範囲は「請求の範囲」によってのみ限定される。
本発明はトレンチ分離領域の形成方法を含む。1実施例においては、マスク材料は半導体基板上に形成される。マスク材料はタングステン、窒化チタン及び非晶炭素(アモルファスカーボン)のうち少なくとも一種を含んでいる。半導体基板の半導体材料内に分離トレンチを形成するのに効果的な開口部がマスク層を通って半導体基板内に至るように形成される。トレンチ分離材料は分離トレンチ内とトレンチの外側のマスク材料上に、分離トレンチを過剰充填する効果量で提供される。トレンチ分離材料はマスク材料のタングステン、窒化チタン及び非晶炭素のうちの少なくとも一種の少なくとも最外側面に至るまで研磨される。タングステン、窒化チタン及び非晶炭素の少なくとも一種は基板からエッチング除去される。
1実施例においては、トレンチ分離領域を形成する方法は、半導体基板上にマスク材料を形成するステップを含む。そこでマスク材料の少なくとも一部は酸化処理できる。マスク材料を通り、半導体基板の半導体材料内に至る開口部が半導体基板の半導体材料内に分離トレンチを形成するように提供される。開口部と分離トレンチはそれぞれ独立して側壁を有している。基板は、マスク材料側壁を半導体材料の側壁よりも効率よく酸化する酸化条件に曝露される。トレンチ分離材料が分離トレンチ内に形成される。
1実施例によるトレンチ分離領域の形成方法は、半導体基板上にマスク材料の形成ステップを含む。半導体基板の半導体材料内に、分離トレンチを形成するのに効果的な開口部が、マスク材料を通って半導体基板内に至るように形成される。窒化シリコン含有層が分離トレンチ内とマスク材料上に被膜され、分離トレンチを効果的に被膜する。トレンチ分離材料は分離トレンチ内の窒化シリコン含有層上と分離トレンチの外側のマスク材料上に被膜される。トレンチ分離材料と窒化シリコン含有層は少なくともマスク層に至るまで研磨される。マスク層とトレンチ分離材料は、半導体基板の半導体材料の外側に延び出る窒化シリコン含有層の一部を残すように、半導体基板の半導体材料から外側に窒化シリコン含有層に対して除去される。
本発明は他の実施態様及び特徴も想定している。
例示的実施例によるトレンチ分離領域の形成方法をまず図1から図5に関連して説明する。図1は、例えばバルク半導体単結晶シリコン12を含んだ半導体基板10を図示する。本発明はバルク半導体処理の好適実施例を解説するが、本発明は絶縁体上半導体製法を含むいかなるトレンチ分離領域の形成方法も想定する。用語“半導体基板”とは、半導体材料を含んだ構造体のことであり、半導体ウェハーのごときバルク半導体材料(単独または他の材料を含んだ構造体)並びに半導体材料層を含む(単独または他の材料を含んだ構造体)。“基板”とは支持構造体のことであり、前述の半導体基板を含む。“層”は単層並びに複層を含んだ概念である。
マスク材料14は半導体基板10上に形成され、半導体基板10を含む。図示の実施例ではマスク材料14はパッド酸化物層16と、その上に形成されたマスク材料層18を含む。酸化物層16の例示的な厚みは20オングストロムから75オングストロムである。60オングストロムが好適である。マスク材料層18は200オングストロムから1500オングストロムの厚みであり、500オングストロムが好適である。マスク材料層18は、タングステン(元素及び/又は合金)、窒化チタン及び非晶炭素のうちの少なくとも一種である。非晶炭素が使用される1実施例では、ホウ素と窒素のうちの少なくとも一方を含むことができる。
さらに非晶炭素に関する1例示的実施例では、マスク材料14は可視光線に対して透明な層を含んでいる。本文では可視光線に対して透明な非晶炭素含有層は、相当に低い吸収係数(k)を有した層を含んでいる。係数kは波長633nmで約0.15から約0.001(以下)である。可視光線に対して透明な非晶炭素含有層は、例えば約200℃から約450℃で形成される。例示的な好適圧力は約3トール(Torr)から約7トールである。好適温度は375℃で5トールである。そのような被膜処理には好適にはプラズマが利用される、シャワーヘッドに適用される例示的電力は500ワットから1100ワットであり、特に好適には800ワットである。Cの例示的流量は400sccmから2400sccmであり、好適には1450sccmである。
ヘリウムの例示的な好適流量は250sccmから650sccmであり、特に好適には450sccmである。シャワーヘッド/基板支持サセプターの例示的な好適間隔は240ミルである。透明性を提供する例示的な追加あるいは他の炭化水素ガスはCH、C、C、C、Cである。そのような被膜処理時に提供される好適ガスは単ガスであっても、ヘリウム等が混在する様々なガスの混合物であってもよい。
さらに、低温被膜によって高温被膜よりも優れた透明性が得られよう。基板上の非晶炭素含有層の例示的な被膜厚は4000オングストロムである。もし非晶炭素含有層のホウ素及び/又は窒素ドーピングが望まれれば、例示的ホウ素源ガスは例示流量1500sccmのBであり、例示的窒素ガスは例示的流量1000sccmのNである。ホウ素ドーピングが望まれれば、ホウ素に対する層の例示的密度は0.5原子%から60原子%である。窒素ドーピングが望まれれば、窒素に対する層の例示的密度は0.1原子%から20原子%である。
ハードマスク層及び/または抗反射コーティング層をマスク材料層18上に使用してもよい。1好適実施例ではマスク材料14は窒化シリコンを含まない。
図2では、半導体基板10の半導体材料12内に、分離トレンチ22を形成するのに効果的な開口部20が、マスク材料14を通って半導体基板10内に至るように形成されている。例として挙げれば、従来技術または開発中の技術を用いたフォトリソグラフィーパターン化処理、現像処理及びエッチング処理が望ましい。
図3では、分離トレンチ22内とトレンチ22外側のマスク材料14上に、分離トレンチを過剰充填するのに効果的なトレンチ分離材料24が形成されている。例示的な好適材料は二酸化シリコンであり、例えば高濃度プラズマ蒸着二酸化シリコンであり、さらに熱酸化物及び/または窒化シリコントレンチ被膜材料を有するまたは有さない場合がある。
図4では、トレンチ分離材料24が、マスク材料14のタングステン、窒化チタン及び非晶炭素材料18のうちの少なくとも一種である最外側面に至るまで研磨されている。例示的な好適技術には、あらゆる従来技術または開発中のCMP器具またはスラリーを用いた化学・機械研磨等が含まれる。
図5では、タングステン、窒化チタン及び非晶炭素材料18のうちの少なくとも一種が基板からエッチング除去されている。好適には、このエッチング除去はトレンチ分離材料24の少なくとも一部に対して選択的に実施され、図示のエッチング除去は全てのトレンチ分離材料24に対して選択的である。本明細書では、選択的エッチングあるいは除去ステップは、別の方法と比較して少なくとも2:1の割合で1つの材料を除去する。例示的なパッド酸化物層16も材料24の一部または全部と共に分離トレンチ22の外側から除去できる。
例示の目的のみで、図4で示すものの別の例示的な実施例を半導体基板10aとの関連で図6に示す。最初に説明した実施例と同じ参照番号を使用しているが、異なるものには異なる番号または“a”を付して表わす。マスク材料14aはタングステン、窒化チタン及び非晶炭素のうちの少なくとも二種を含んでおり、これら材料の少なくとも一種である外側層19は、タングステン、窒化チタン及び非晶炭素のうちの別の少なくとも一種を含んだマスク材料層18aの外側に受領されている。例示的な実施例の1つとして、好適には材料19は非晶炭素を含んでおり、材料18aはタングステン及び窒素化タングステンのうちの少なくとも一種を含んでいる。
例示の目的のみで、トレンチ分離領域形成の別の例示的な実施方法を、図7から図9に関して半導体基板10aとの関連で説明する。最初に説明した実施例と同じ参照番号を使用し、異なるものには異なる番号または“b”を付して表わす。図7では、分離トレンチ22内とトレンチ22外側のマスク材料14上に、分離トレンチ22を過剰充填するのに効果的なトレンチ分離材料24bが形成されている。トレンチ分離材料24bは、窒化シリコン含有層30とその上に形成される窒化シリコン以外の少なくとも一種の材料32を含んでいる。層30の例示的厚みは70オングストロムであり、層32の例示的な好適材料は高密度プラズマ蒸着二酸化シリコンである。もちろん、熱二酸化シリコン層を、層30の蒸着の前又は後にトレンチ側壁22上に形成してもよい。
図8では、トレンチ分離材料24bはマスク材料14のタングステン、窒化チタン及び非晶炭素材料18のうち少なくとも一種の少なくとも最外側面に至るまで研磨されている。
図9では、タングステン、窒化チタン及び非晶炭素材料18のうち少なくとも一種が、基板から選択的に窒化シリコン含有層30に至るまでエッチング除去されている。例えば、窒化シリコンに対する元素タングステン、非晶炭素及び/またはTiNのための例示的エッチング化学剤はHSOとHを、140℃で重量比9:1の割合で含んでいる。さらに例えば、窒化シリコンに対する元素タングステン及び/またはTiNのための例示的なエッチング化学剤はHO,HCl,及びHを70℃で重量比20:4:1の割合で含んでいる。
トレンチ分離領域のさらに別の例示的実施方法を半導体基板10cとの関連で図10から図13に関して説明する。最初に説明した実施例と同じ参照番号を使用し、異なるものには異なる番号または“c”を付して表わす。先ず図10に関して、マスク材料14cが半導体基板12上に形成されている。マスク材料14cはパッド酸化物層16と、少なくとも一部が酸化可能である上側の材料18cとを含んでいる。厚みは好適には第1実施例に関して説明した通りである。例示的な材料には前述のもの、特にタングステン、非晶炭素、及び/または窒化タングステンが含まれる。追加の材料の例には、ドープされていないか、ホウ素及び/または燐等の別の材料でドープされたポリシリコンがある。追加の酸化可能マスク材料としては既存または開発中のものが想定されている。1好適実施例では、マスク材料14cは窒化シリコンを含んでいない。
図10では、半導体基板10cの半導体材料12内に、分離トレンチ22を形成するのに効果的な開口部20が、マスク材料14cを通って半導体基板10c内に至るように形成されている。マスク開口部20は側壁34を含んでおり、分離トレンチ22は側壁36を有している。
図11では、基板10cが、半導体材料12の側壁36が酸化される速度より速い速度で、マスク材料側壁34を酸化するのに効果的な酸化条件に曝露されている。よって1好適実施例では、半導体材料12の側壁上よりも横方向に厚い酸化層39が開口部20内のマスク材料側壁上に形成されている。
図12では、トレンチ分離材料24cが分離トレンチ22内に形成されている。トレンチ分離材料は1以上の材料を含んでもよく、材料39もトレンチ分離材料を含んでいる。他にも第1実施例に関して説明した如く進行してもよく、例えば、材料24c、39及び14cは、例えば図13に示すように半導体材料12から外側方向に除去される。
別の例示的な実施例の半導体基板10dを図14と図15に示す。図10から図13で説明した実施例と同じ参照番号を使用し、異なるものには異なる番号または“d”を付して表わす。図14において半導体基板10dは、酸化マスク材料側壁と酸化半導体材料側壁上(すなわち材料39上)に受領されている窒化シリコン含有層42を含むトレンチ分離材料24dを含んで形成されている。例えば高密度プラズマ蒸着二酸化シリコン等の追加材料44がその上に形成されている。
図15は、例えば、全ての材料が半導体基板10dの材料12から外側に除去されているその後のプロセスを示している。
本発明によるトレンチ分離領域形成のさらに別の好適な方法を、図16と図17の半導体基板10eに関して説明する。最初に説明した実施例と同じ参照番号を使用し、異なるものには異なる番号または“e”を付して表わす。図16では、半導体基板12上にマスク材料14が形成されている。前述の材料等のあらゆる材料が想定されており、これらのマスク材料は窒化シリコンを含まないことが望ましい。半導体基板10eの半導体材料12内に、分離トレンチ22を形成するのに効果的な開口部20が、マスク材料14を通って半導体材料12内に至るように形成されている。分離トレンチ22内とマスク材料14上に窒化シリコン含有層50が蒸着されており、効果的にトレンチ22を被膜している。層50の厚みは例えば10オングストロムから150オングストロムである。分離トレンチ22内とトレンチ22外側のマスク材料14上の窒化シリコン含有層50上に、トレンチ分離材料24が蒸着されている。例示的な好適材料には上述のもの、例えば高プラズマ蒸着二酸化シリコンが挙げられる。図16は、少なくともマスク材料14に至るまで研磨処理されたトレンチ分離材料24と窒化シリコン含有層50を示している。
図17では、半導体基板10eの半導体材料12の外側に窒化シリコン含有層50の一部が延び出た状態で残るように、半導体基板10eの半導体材料12の外側からマスク材料14とトレンチ分離材料24を窒化シリコン含有層50に対して除去する。例えば材料24が二酸化シリコンで、材料18がポリシリコンである場合のこのプロセスのための技術には、常温及び常圧でHO:HFの体積比が25:1の溶液でのディッピング処理あるいはスプレー処理が含まれる。ポリシリコンと二酸化シリコンの場合は、あらゆる自然酸化被膜材料18を剥離するためにそのような溶液を先ず使用し、その後ポリシリコンをテトラメチル水酸化アンモニウム(TMAH)でエッチング処置できる。そのような溶液は例えば30℃の脱イオン水内で重量比2.25%TMAHである水溶液である。
本発明の1実施例により処理されている半導体ウェハーフラグメント(一部)の概略断面図である。 図1に続く段階の図1のウェハーフラグメントを図示する。 図2に続く段階の図2のウェハーフラグメントを図示する。 図3に続く段階の図3のウェハーフラグメントを図示する。 図4に続く段階の図4のウェハーフラグメントを図示する。 本発明の1実施例により処理されている別半導体ウェハーフラグメントの概略断面図である。 本発明の1実施例による処理されている別半導体ウェハーフラグメントの概略断面図である。 図7に続く段階の図7のウェハーフラグメントを図示する。 図8に続く段階の図8のウェハーフラグメントを図示する。 本発明の1実施例により処理されている別半導体ウェハーフラグメントの概略断面図である。 図10に続く段階の図10のウェハーフラグメントを図示する。 図11に続く段階の図11のウェハーフラグメントを図示する。 図12に続く段階の図12のウェハーフラグメントを図示する。 本発明の1実施例により処理されている別半導体ウェハーフラグメントの概略断面図である。 図14に続く段階の図14のウェハーフラグメントを図示する。 本発明の1実施例により処理されている別半導体ウェハーフラグメントの概略断面図である。 図16に続く段階の図16のウェハーフラグメントを図示する。
符号の説明
12 半導体材料
20 開口部
22 分離トレンチ
24C トレンチ分離材料

Claims (53)

  1. トレンチ分離領域を形成する方法であって、
    タングステン、窒化チタン及び非晶炭素のうちの少なくとも一種を含んだマスク材料を半導体基板上に形成するステップと;
    前記半導体基板の半導体材料内に、分離トレンチを形成するのに効果的な開口部を、前記マスク材料を通って前記半導体基板内に至るように形成するステップと;
    トレンチ分離材料を、前記分離トレンチ内と該トレンチ外側の前記マスク材料上に、前記分離トレンチを過剰充填する効果量で形成するステップと;
    前記トレンチ分離材料を前記マスク材料のタングステン、窒化チタン及び非晶炭素のうちの少なくとも一種の少なくとも最外側面に至るまで研磨するステップと;
    タングステン、窒化チタン及び非晶炭素のうちの少なくとも一種を前記基板からエッチング除去するステップと、
    を含むことを特徴とする方法。
  2. マスク材料はタングステンを含んでいることを特徴とする請求項1記載の方法。
  3. マスク材料は窒化チタンを含んでいることを特徴とする請求項1記載の方法。
  4. マスク材料は非晶炭素を含んでいることを特徴とする請求項1記載の方法。
  5. 非晶炭素含有層はホウ素及び窒素のうちの少なくとも1方を含んでいることを特徴とする請求項4記載の方法。
  6. 非晶炭素含有層は可視光線に対して透明であることを特徴とする請求項4記載の方法。
  7. マスク材料はタングステン、窒化チタン及び非晶炭素のうちの少なくとも二種を含んでいることを特徴とする請求項1記載の方法。
  8. マスク材料は非晶炭素を含んでいることを特徴とする請求項7記載の方法。
  9. 半導体材料はバルク半導体単結晶シリコンを含んでいることを特徴とする請求項1記載の方法。
  10. トレンチ分離材料は二酸化シリコンを含んでいることを特徴とする請求項1記載の方法。
  11. トレンチ分離材料は窒化シリコン含有層を含んでおり、二酸化シリコンの少なくとも一部は前記窒化シリコン含有層上に形成されていることを特徴とする請求項10記載の方法。
  12. 二酸化シリコンの少なくとも一部が窒化シリコン含有層の窒化シリコン上に形成されていることを特徴とする請求項11記載の方法。
  13. エッチング除去ステップはトレンチ分離材料の少なくとも一部に対して選択的に実施されることを特徴とする請求項1記載の方法。
  14. エッチング除去ステップはトレンチ分離材料の全てに対して選択的に実施されることを特徴とする請求項13記載の方法。
  15. マスク材料は窒化シリコンを含まないことを特徴とする請求項1記載の方法。
  16. トレンチ分離領域を形成する方法であって、
    タングステン、窒化チタン及び非晶炭素のうちの少なくとも一種を含んだマスク材料を半導体基板上に形成するステップと;
    前記半導体基板の半導体材料内に、分離トレンチを形成するのに効果的な開口部を、前記マスク材料を通って前記半導体基板内に至るように形成するステップと;
    窒化シリコン以外の材料を少なくとも一種以上その上に形成した窒化シリコン含有層を含んだトレンチ分離材料を、前記分離トレンチ内と該トレンチ外側の前記マスク材料上に、前記分離トレンチを過剰充填する効果量で形成するステップと;
    前記分離トレンチ材料を前記マスク材料のタングステン、窒化チタン及び非晶炭素のうちの少なくとも一種の少なくとも最外側面に至るまで研磨するステップと;
    前記基板から選択的に窒化シリコン含有層に至るまで、タングステン、窒化チタン及び非晶炭素のうちの少なくとも一種をエッチング除去するステップと、
    を含むことを特徴とする方法。
  17. マスク材料はタングステンを含んでいることを特徴とする請求項16記載の方法。
  18. マスク材料は窒化チタンを含んでいることを特徴とする請求項16記載の方法。
  19. マスク材料は非晶炭素を含んでいることを特徴とする請求項16記載の方法。
  20. 非晶炭素含有層はホウ素と窒素のうちの少なくとも一方を含んでいることを特徴とする請求項19記載の方法。
  21. 非晶炭素含有層は可視光線に対して透明であることを特徴とする請求項19記載の方法。
  22. マスク材料はタングステン、窒化チタン及び非晶炭素のうちの少なくとも二種を含んでいることを特徴とする請求項16記載の方法。
  23. マスク材料は非晶炭素を含んでいることを特徴とする請求項22記載の方法。
  24. エッチング除去ステップは全てのトレンチ分離材料に対して選択的に実施されることを特徴とする請求項16記載の方法。
  25. マスク材料は窒化シリコンを含まないことを特徴とする請求項16記載の方法。
  26. トレンチ分離領域を形成する方法であって、
    少なくとも一部は酸化処理できるマスク材料を半導体基板上に形成するステップと;
    前記半導体基板の半導体材料内に、側壁を有する分離トレンチを形成するのに効果的な側壁を有する開口部を、前記マスク材料を通って前記半導体基板内に至るように形成するステップと;
    前記半導体材料の側壁が酸化される速度より速い速度で、前記マスク材料の側壁を酸化するのに効果的な酸化条件に前記基板を曝露させるステップと;
    トレンチ分離材料を前記分離トレンチ内に形成するステップと、
    を含んでいることを特徴とする方法。
  27. トレンチ分離材料を形成するステップは、窒化シリコン含有層を酸化マスク材料側壁上と酸化半導体材料側壁上に形成するステップを含んでいることを特徴とする請求項26記載の方法。
  28. 酸化マスク材料はポリシリコンを含んでいることを特徴とする請求項26記載の方法。
  29. ポリシリコンはホウ素及び燐の少なくとも一方でドープされていることを特徴とする請求項28記載の方法。
  30. 側壁の半導体材料は単結晶シリコンを含んでいることを特徴とする請求項28記載の方法。
  31. トレンチ分離材料の形成ステップは、窒化シリコン含有層を酸化マスク材料側壁上と酸化半導体材料側壁上に形成するステップを含んでいることを特徴とする請求項28記載の方法。
  32. マスク材料はタングステン、窒化チタン及び非晶炭素のうちの少なくとも一種を含んでいることを特徴とする請求項28記載の方法。
  33. マスク材料はタングステンを含んでいることを特徴とする請求項32記載の方法。
  34. マスク材料は窒化チタンを含んでいることを特徴とする請求項32記載の方法。
  35. マスク材料は非晶炭素を含んでいることを特徴とする請求項32記載の方法。
  36. 非晶炭素含有層はホウ素と窒素のうちの少なくとも一方を含んでいることを特徴とする請求項35記載の方法。
  37. 非晶炭素含有層は可視光線に対して透明であることを特徴とする請求項35記載の方法。
  38. マスク材料はポリシリコン、タングステン、窒化チタン及び非晶炭素のうちの少なくとも二種を含んでいることを特徴とする請求項28記載の方法。
  39. マスク材料は非晶炭素を含んでいることを特徴とする請求項38記載の方法。
  40. マスク材料は窒化シリコンを含まないことを特徴とする請求項26記載の方法。
  41. トレンチ分離材料は高密度プラズマ蒸着二酸化シリコンを含んでいることを特徴とする請求項26記載の方法。
  42. 曝露ステップは、半導体材料の側壁上よりも横方向に厚い酸化層をマスク材料の側壁上に形成することを特徴とする請求項26記載の方法。
  43. トレンチ分離領域を形成する方法であって、
    半導体基板上にマスク材料を形成するステップと;
    前記半導体基板の半導体材料内に、分離トレンチを形成するのに効果的な開口部を、前記マスク材料を通って前記半導体基板内に至るように形成ステップと;
    前記分離トレンチ内と前記マスク材料上に、前記トレンチを被膜処理するのに効果的な窒化シリコン含有層を蒸着するステップと;
    前記分離トレンチ内と該トレンチ外側の前記マスク材料上で前記窒化シリコン含有層上にトレンチ分離材料を蒸着するステップと;
    前記トレンチ分離材料と前記窒化シリコン含有層を少なくとも前記マスク材料に至るまで研磨処理するステップと;
    前記半導体基板の前記半導体材料の外側に窒化シリコン含有層の一部が延び出た状態で残るように、前記半導体基板の前記半導体材料の外側から前記マスク材料と前記トレンチ分離材料を前記窒化シリコン含有層に対して除去するステップと;
    を含んでいることを特徴とする方法。
  44. マスク材料は窒化シリコンを含まないことを特徴とする請求項43記載の方法。
  45. マスク材料はポリシリコン、タングステン、窒化チタン及び非晶炭素のうちの少なくとも一種を含んでいることを特徴とする請求項43記載の方法。
  46. マスク材料はポリシリコンを含んでいることを特徴とする請求項45記載の方法。
  47. マスク材料はタングステンを含んでいることを特徴とする請求項45記載の方法。
  48. マスク材料は窒化チタンを含んでいることを特徴とする請求項45記載の方法。
  49. マスク材料は非晶炭素を含んでいることを特徴とする請求項45記載の方法。
  50. 非晶炭素含有層はホウ素及び窒素の少なくとも一方を含んでいることを特徴とする請求項49記載の方法。
  51. 非晶炭素含有層は可視光線に対して透明であることを特徴とする請求項49記載の方法。
  52. マスク材料はポリシリコン、タングステン、窒化チタン及び非晶炭素のうちの少なくとも二種を含んでいることを特徴とする請求項45記載の方法。
  53. マスク材料は非晶炭素を含んでいることを特徴とする請求項52記載の方法。
JP2007506404A 2004-04-01 2005-03-25 トレンチ分離領域の形成方法 Pending JP2007531324A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/817,029 US7015113B2 (en) 2004-04-01 2004-04-01 Methods of forming trench isolation regions
PCT/US2005/010197 WO2005098923A1 (en) 2004-04-01 2005-03-25 Methods of forming trench isolation regions

Publications (1)

Publication Number Publication Date
JP2007531324A true JP2007531324A (ja) 2007-11-01

Family

ID=34964282

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007506404A Pending JP2007531324A (ja) 2004-04-01 2005-03-25 トレンチ分離領域の形成方法

Country Status (7)

Country Link
US (3) US7015113B2 (ja)
EP (1) EP1738403A1 (ja)
JP (1) JP2007531324A (ja)
KR (1) KR100870616B1 (ja)
CN (1) CN1938831B (ja)
SG (2) SG148897A1 (ja)
WO (1) WO2005098923A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012501542A (ja) * 2008-08-27 2012-01-19 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 分離溝ライナを有する半導体デバイス、及び関連する製造方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060110580A1 (en) * 2003-04-28 2006-05-25 Aylward Peter T Article comprising conductive conduit channels
US7015113B2 (en) 2004-04-01 2006-03-21 Micron Technology, Inc. Methods of forming trench isolation regions
JP5319868B2 (ja) * 2005-10-17 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100854870B1 (ko) * 2006-05-12 2008-08-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20080124912A1 (en) * 2006-08-01 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor methods
US8083953B2 (en) 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
US8557128B2 (en) 2007-03-22 2013-10-15 Micron Technology, Inc. Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers
US8097175B2 (en) 2008-10-28 2012-01-17 Micron Technology, Inc. Method for selectively permeating a self-assembled block copolymer, method for forming metal oxide structures, method for forming a metal oxide pattern, and method for patterning a semiconductor structure
US7959975B2 (en) 2007-04-18 2011-06-14 Micron Technology, Inc. Methods of patterning a substrate
US8372295B2 (en) 2007-04-20 2013-02-12 Micron Technology, Inc. Extensions of self-assembled structures to increased dimensions via a “bootstrap” self-templating method
US8404124B2 (en) 2007-06-12 2013-03-26 Micron Technology, Inc. Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces
US8080615B2 (en) 2007-06-19 2011-12-20 Micron Technology, Inc. Crosslinkable graft polymer non-preferentially wetted by polystyrene and polyethylene oxide
US8999492B2 (en) 2008-02-05 2015-04-07 Micron Technology, Inc. Method to produce nanometer-sized features with directed assembly of block copolymers
US8426313B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8425982B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Methods of improving long range order in self-assembly of block copolymer films with ionic liquids
US8114301B2 (en) 2008-05-02 2012-02-14 Micron Technology, Inc. Graphoepitaxial self-assembly of arrays of downward facing half-cylinders
US20220209037A1 (en) * 2008-06-12 2022-06-30 Sunpower Corporation Trench process and structure for backside contact solar cells with polysilicon doped regions
US7851698B2 (en) * 2008-06-12 2010-12-14 Sunpower Corporation Trench process and structure for backside contact solar cells with polysilicon doped regions
US8003164B2 (en) * 2008-09-19 2011-08-23 Guardian Industries Corp. Method of making a scratch-and etch-resistant coated glass article
US8313661B2 (en) * 2009-11-09 2012-11-20 Tokyo Electron Limited Deep trench liner removal process
US8557649B2 (en) 2011-10-21 2013-10-15 International Business Machines Corporation Method for controlling structure height
US8900963B2 (en) 2011-11-02 2014-12-02 Micron Technology, Inc. Methods of forming semiconductor device structures, and related structures
US9087699B2 (en) 2012-10-05 2015-07-21 Micron Technology, Inc. Methods of forming an array of openings in a substrate, and related methods of forming a semiconductor device structure
US9229328B2 (en) 2013-05-02 2016-01-05 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures
US9177795B2 (en) 2013-09-27 2015-11-03 Micron Technology, Inc. Methods of forming nanostructures including metal oxides
CN103515290A (zh) * 2013-10-18 2014-01-15 上海华力微电子有限公司 双浅沟槽隔离工艺
US9624577B2 (en) * 2014-07-22 2017-04-18 Applied Materials, Inc. Deposition of metal doped amorphous carbon film
WO2017049267A1 (en) * 2015-09-19 2017-03-23 Applied Materials, Inc. Titanium-compound based hard mask films
US10410928B2 (en) * 2017-11-28 2019-09-10 International Business Machines Corporation Homogeneous densification of fill layers for controlled reveal of vertical fins

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306984A (ja) * 1996-05-17 1997-11-28 Toshiba Corp 半導体装置の製造方法
JP2000124303A (ja) * 1998-10-09 2000-04-28 Samsung Electronics Co Ltd トレンチ隔離の製造方法
JP2000200828A (ja) * 1998-12-30 2000-07-18 Nec Corp 半導体装置の製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675265A (en) 1985-03-26 1987-06-23 Fuji Electric Co., Ltd. Electrophotographic light-sensitive element with amorphous C overlayer
EP0517627A1 (en) * 1991-06-07 1992-12-09 Eastman Kodak Company Deposited carbon mask for dry etch processing of Si
JP3057882B2 (ja) 1992-03-09 2000-07-04 日本電気株式会社 半導体装置の製造方法
US5736296A (en) * 1994-04-25 1998-04-07 Tokyo Ohka Kogyo Co., Ltd. Positive resist composition comprising a mixture of two polyhydroxystyrenes having different acid cleavable groups and an acid generating compound
US5393694A (en) * 1994-06-15 1995-02-28 Micron Semiconductor, Inc. Advanced process for recessed poly buffered locos
US6069055A (en) * 1996-07-12 2000-05-30 Matsushita Electric Industrial Co., Ltd. Fabricating method for semiconductor device
US6224466B1 (en) * 1998-02-02 2001-05-01 Micron Technology, Inc. Methods of polishing materials, methods of slowing a rate of material removal of a polishing process
US6271153B1 (en) * 1998-07-22 2001-08-07 Micron Technology, Inc. Semiconductor processing method and trench isolation method
US6372601B1 (en) * 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
US6140208A (en) * 1999-02-05 2000-10-31 International Business Machines Corporation Shallow trench isolation (STI) with bilayer of oxide-nitride for VLSI applications
US6100162A (en) * 1999-05-14 2000-08-08 Micron Technology, Inc. Method of forming a circuitry isolation region within a semiconductive wafer
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
US6344415B1 (en) * 1999-09-15 2002-02-05 United Microelectronics Corp. Method for forming a shallow trench isolation structure
US6862583B1 (en) * 1999-10-04 2005-03-01 Canon Kabushiki Kaisha Authenticated secure printing
US6277710B1 (en) * 1999-11-15 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of forming shallow trench isolation
DE19958904C2 (de) * 1999-12-07 2002-01-24 Infineon Technologies Ag Verfahren zur Herstellung einer Hartmaske auf einem Substrat
US6952780B2 (en) * 2000-01-28 2005-10-04 Safecom A/S System and method for ensuring secure transfer of a document from a client of a network to a printer
US6323104B1 (en) * 2000-03-01 2001-11-27 Micron Technology, Inc. Method of forming an integrated circuitry isolation trench, method of forming integrated circuitry, and integrated circuitry
US6413828B1 (en) * 2000-03-08 2002-07-02 International Business Machines Corporation Process using poly-buffered STI
JP4355457B2 (ja) * 2001-06-12 2009-11-04 キヤノン株式会社 印刷装置、該装置の制御方法及びプログラム
US7113300B2 (en) * 2001-07-12 2006-09-26 Pitney Bowes Inc. Method and system for secure delivery and printing of documents
US6751732B2 (en) * 2001-07-12 2004-06-15 Pitney Bowes Inc. Method and system for secure delivery and printing of documents via a network device
TW533536B (en) 2002-04-24 2003-05-21 Nanya Technology Corp Manufacturing method of shallow trench isolation
US6576530B1 (en) * 2002-10-01 2003-06-10 Nanya Technology Corporation Method of fabricating shallow trench isolation
US6750117B1 (en) 2002-12-23 2004-06-15 Macronix International Co., Ltd. Shallow trench isolation process
US6653202B1 (en) * 2003-01-17 2003-11-25 Advanced Micro Devices, Inc. Method of shallow trench isolation (STI) formation using amorphous carbon
US6750127B1 (en) 2003-02-14 2004-06-15 Advanced Micro Devices, Inc. Method for fabricating a semiconductor device using amorphous carbon having improved etch resistance
US7957014B2 (en) * 2003-05-02 2011-06-07 Hewlett-Packard Development Company, L.P. Printers and printer systems having cellular input/output
US6939794B2 (en) * 2003-06-17 2005-09-06 Micron Technology, Inc. Boron-doped amorphous carbon film for use as a hard etch mask during the formation of a semiconductor device
US7349543B2 (en) * 2003-10-16 2008-03-25 Hewlett-Packard Development Company, L.P. Secure foreign enterprise printing
US7015113B2 (en) 2004-04-01 2006-03-21 Micron Technology, Inc. Methods of forming trench isolation regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306984A (ja) * 1996-05-17 1997-11-28 Toshiba Corp 半導体装置の製造方法
JP2000124303A (ja) * 1998-10-09 2000-04-28 Samsung Electronics Co Ltd トレンチ隔離の製造方法
JP2000200828A (ja) * 1998-12-30 2000-07-18 Nec Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012501542A (ja) * 2008-08-27 2012-01-19 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 分離溝ライナを有する半導体デバイス、及び関連する製造方法

Also Published As

Publication number Publication date
US20060003544A1 (en) 2006-01-05
US7279396B2 (en) 2007-10-09
WO2005098923A1 (en) 2005-10-20
SG148896A1 (en) 2009-01-29
CN1938831A (zh) 2007-03-28
US7402498B2 (en) 2008-07-22
US7015113B2 (en) 2006-03-21
EP1738403A1 (en) 2007-01-03
KR100870616B1 (ko) 2008-11-25
US20060003543A1 (en) 2006-01-05
US20050227450A1 (en) 2005-10-13
CN1938831B (zh) 2011-01-12
SG148897A1 (en) 2009-01-29
KR20060130680A (ko) 2006-12-19
WO2005098923A8 (en) 2006-12-07

Similar Documents

Publication Publication Date Title
JP2007531324A (ja) トレンチ分離領域の形成方法
US6939817B2 (en) Removal of carbon from an insulative layer using ozone
US6054343A (en) Nitride trench fill process for increasing shallow trench isolation (STI) robustness
KR102414130B1 (ko) 집적된 금속 스페이서 및 에어 갭 인터커넥트
US7700455B2 (en) Method for forming isolation structure in semiconductor device
US20080318392A1 (en) Shallow trench isolation structure and method for forming the same
US20050239266A1 (en) Method of forming trench isolation regions
US20090191687A1 (en) Method of filling a trench and method of forming an isolating layer structure using the same
JP2009302545A (ja) パターン形成キャップを用いるエアギャップ形成と一体化
US7883986B2 (en) Methods of forming trench isolation and methods of forming arrays of FLASH memory cells
US6727150B2 (en) Methods of forming trench isolation within a semiconductor substrate including, Tshaped trench with spacers
US6194286B1 (en) Method of etching thermally grown oxide substantially selectively relative to deposited oxide
US7358190B2 (en) Methods of filling gaps by deposition on materials having different deposition rates
US6828248B1 (en) Method of pull back for forming shallow trench isolation
US9117878B2 (en) Method for manufacturing shallow trench isolation
JP2008218999A (ja) 半導体装置の製造方法
CN109786254B (zh) 后栅极工艺中的选择性高k形成
KR100475025B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR19990024548A (ko) 반도체소자의 분리구조 제조방법
KR100924544B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100239425B1 (ko) 트랜지스터의 제조 방법
KR100800106B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
KR20050067460A (ko) Nf3 hdp 산화막을 이용한 소자분리막 형성방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070824

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070824

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071005

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101102

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110112

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110112

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110324

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110906

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120221