CN1938831A - 形成沟道隔离区的方法 - Google Patents

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Abstract

本发明包括形成沟道隔离区的方法。在一个实施中，在半导体基片上形成屏蔽材料。所述屏蔽材料包括钨、氮化钛和无定形碳的至少一种。穿过所述屏蔽材料并进入所述半导体基片中形成孔，在所述半导体基片的半导电材料内部有效形成隔离沟道。在所述隔离沟道内部并在所述沟道之外的所述屏蔽材料上形成沟道隔离材料，有效过量填充所述隔离沟道。将所述沟道隔离材料至少抛光到所述屏蔽材料的所述钨、氮化钛和无定形碳至少一种的最外表面。从所述基片蚀刻所述钨、氮化钛和无定形碳的至少一种。其它实施和方面是预期的。

Description

形成沟道隔离区的方法
技术领域
本发明涉及形成沟道隔离区的方法。
背景技术
在典型的半导体装置应用中，大量装置被封装到小面积的半导体基片中而产生集成电路。许多单独的装置是互相电隔离的。从而，电隔离是为防止相邻元件和装置之间不需要的电耦合的半导体装置设计的整体部分。
隔离电路元件的常规方法一般使用沟道隔离区。这通过沉积或其它方式在半导体基片之上形成屏蔽层而形成。穿过所述屏蔽层将沟道蚀刻到半导体基片中，随后用绝缘材料填充所述沟道。用于沟道隔离的典型屏蔽材料包括含有或不含下伏垫板氧化物层的氮化硅和多晶硅。此外，在形成所述沟道后，它们一般填塞有(lined with)最终形成一部分沟道隔离材料的氮化硅。在所述氮化物填料(liner)沉积之前或之后，沟道的侧壁一般也被氧化而形成二氧化硅。
在隔离沟道中形成的沟道隔离材料一般包括在屏蔽材料上和沟道内部的绝缘材料沉积物，一般将它们过量填充。然后，例如，通过化学的-机械的抛光，一般将隔离材料抛光，至少回到屏蔽材料的外表面。然后一般将屏蔽材料从所述基片选择性蚀刻掉，至少在此工艺中的这一点上，留下填充沟道隔离区并延伸到外面的绝缘隔离材料。不幸的是，其中屏蔽材料包括氮化硅并且其中氮化硅也用于填塞沟道，所述氮化物填料也可能被蚀刻。这可引起氮化物填料相对于基片半导电材料的外表面在所述沟道内部凹进。这可导致栅极氧化物卷绕，可使最终制造的晶体管降级。
虽然本发明的动机是解决上面确定的问题，但它决不于此。本发明仅受所附权利要求字面上措词的限制，对于说明书不作为说明的或其它限制性的参考，并且与等价的原则一致。
概述
本发明包括形成沟道隔离区的方法。在一个实施中，屏蔽材料形成在半导体基片上。屏蔽材料包括钨、氮化钛和无定形碳的至少一种。穿过所述屏蔽材料并进入所述半导体基片中形成孔，在所述半导体基片的半导电材料内部有效形成隔离沟道。在所述隔离沟道内部并在所述沟道之外的所述屏蔽材料上形成沟道隔离材料，有效过量填注所述隔离沟道。将所述沟道隔离材料至少抛光到所述屏蔽材料的所述钨、氮化钛和无定形碳至少一种的最外表面。从所述基片蚀刻所述钨、氮化钛和无定形碳的至少一种。
在一个实施中，形成沟道隔离区的方法包含在半导体基片上形成屏蔽材料，其中至少一些屏蔽材料是可氧化的。穿过所述屏蔽材料并进入所述半导体基片中形成孔，在所述半导体基片的半导电材料内部有效形成隔离沟道。孔和隔离沟道具有各自的侧壁。将基片暴露到氧化条件，以比氧化半导电材料侧壁的更大速率有效氧化屏蔽材料侧壁。在隔离沟道内部形成沟道隔离材料。
在一个实施中，形成沟道隔离区的方法包含在半导体基片上形成屏蔽材料。穿过所述屏蔽材料并进入所述半导体基片中形成孔，在所述半导体基片的半导电材料内部有效形成隔离沟道。将含氮化硅的层沉积在隔离沟道内部和屏蔽材料上，有效填塞所述沟道。沟道隔离材料沉积在隔离沟道内部的含氮化硅层上并沉积在沟道外面的屏蔽材料上。将沟道隔离材料和含氮化硅层至少抛光到屏蔽材料。相对于含氮化硅层，从半导体基片的半导电材料外表除去屏蔽材料和沟道隔离材料，有效留下一部分突出在半导体基片的半导电材料外面的含氮化硅层。
其它实施和方面是预期的。
附图简述
根据下列附图在下面描述本发明的优选实施方案。
图1是根据本发明一个方面的工艺中半导体晶片片段的图解剖面图。
图2是在图1所示工艺之后的加工图1晶片片段的视图。
图3是在图2所示工艺之后的加工图2晶片片段的视图。
图4是在图3所示工艺之后的加工图3晶片片段的视图。
图5是在图4所示工艺之后的加工图4晶片片段的视图。
图6是根据本发明一个方面的工艺中另一个半导体晶片片段的图解剖面图。
图7是根据本发明一个方面的工艺中另一个半导体晶片片段的图解剖面图。
图8是在图7所示工艺之后的加工图7晶片片段的视图。
图9是在图8所示工艺之后的加工图8晶片片段的视图。
图10是根据本发明一个方面的工艺中另一个半导体晶片片段的图解剖面图。
图11是在图10所示工艺之后的加工图10晶片片段的视图。
图12是在图11所示工艺之后的加工图11晶片片段的视图。
图13是在图12所示工艺之后的加工图12晶片片段的视图。
图14是根据本发明一个方面的工艺中另一个半导体晶片片段的图解剖面图。
图15是在图14所示工艺之后的加工图14晶片片段的视图。
图16是根据本发明一个方面的工艺中另一个半导体晶片片段的图解剖面图。
图17是在图16所示工艺之后的加工图16晶片片段的视图。
优选实施方案详述
首先根据图1-5描述形成沟道隔离区的典型实施方案方法。图1描绘了包含本体(bulk)半导电材料12的半导体基片10，例如单晶硅。尽管在本体半导体加工的整个优选范围中描述本发明，但是根据本发明设想绝缘体上的半导体(semiconductor-on-insulator)制造方法像任何其它制造沟道隔离区的方法一样是预期的。在本文件的上下文内，术语“半导体基片(semiconductor substrate)”或“半导电基片(semiconductive substrate)”被定义为意思是含半导电材料的任何结构，包括但不限于本体半导电材料例如半导电晶片(或者单独方式或者在其上包含其它材料的组装方式)，和半导电材料层(或者单独方式或者包含其它材料的组装方式)。术语“基片(substrate)”指的是任何支撑结构，包括但不限于上面描述的半导电基片。此外在本文件的上下文中，术语“层(1ayer)”包括单数层和复数层。
屏蔽材料14在半导体基片10上形成并包括半导体基片10。在图示的典型实施方案中，这包含形成于其上的垫板氧化物层16和层18。层16的典型厚度是从20埃至75埃，60埃是优选的特定实例。屏蔽材料层18优选具有厚度从200埃至1,500埃，500埃是特定优选实例。屏蔽材料层18包括钨(以元素和/或合金形式)、氮化钛和无定形碳的至少一种。在一个使用无定形碳的实施方案中，它可包括硼和氮的至少一种。
此外在一个关于无定形碳的典型实施方案中，这可包含对可见光透明的层。在本文件的上下文中，对可见光透明的含无定形碳层的意思是含无定形碳的层具有基本上低的吸收系数(k)，其中在波长633nm下k的范围在约0.15和约0.001(或更低)之间。仅用实施例的方法，可在温度从约200℃到约450℃、典型优选压力范围从约3托至7托下形成对可见光范围辐射透明的含无定形碳层。特定优选实施例是375℃和5托。这样的沉积优选通过等离子体产生而发生，所述等离子体用500瓦至1100瓦的典型功率施加到喷淋头(showerhead)而产生，800瓦作为特定优选实施例。C3H6的典型流量是400sccm至2400sccm，1450sccm是特定优选实例。典型优选的氦流量是250sccm至650sccm，450sccm是特定优选实例。典型优选的喷淋头/基片支撑基座的间距是240mils。在产生如所述透明度中所用的典型另外或其它烃类气体包括CH4、C2H2、C2H4、C2H6、和C3H8。在此沉积期间优选提供的气体可以是一种气体或多种气体的组合，包括不存在任何氦气。此外，低温沉积可产生比高温沉积更大的透明度。仅经由实施例，在所述基片上含无定形碳层的典型沉积厚度是4000埃。如果需要含无定形碳层的硼和/或氮掺杂，典型的硼源气体是典型流量为1500sccm的B2H6，和典型的氮源气体是典型流量为1000sccm的N2。在需要掺杂硼的情况中，硼在层中典型的浓度范围是0.5原子％至60原子％。在需要掺杂氮的情况中，氮在层中典型的浓度范围是0.1原子％至20原子％。
可在屏蔽材料层18上应用硬质屏蔽层和/或抗反射层。在一个优选实施方案中，屏蔽材料14不含氮化硅。
参见图2，穿过屏蔽材料14并进入半导体基片10中形成了孔20，在半导体基片10的半导体材料12内部有效形成隔离沟道22。这样做的典型优选方式是通过照相平版印刷法的集成电路布图设计、开发和蚀刻，无论使用现有技术还是正在开发的技术。
参见图3，在隔离沟道22内部并在沟道22之外的屏蔽材料14上形成了沟道隔离材料24，有效过量填注隔离沟道22。典型优选材料是二氧化硅，例如高密度等离子体沉积的二氧化硅，并进一步，例如，具有或没有热氧化物和/或氮化硅沟道填料材料的二氧化硅。
参见图4，将沟道隔离材料24至少抛光到屏蔽材料14的钨、氮化钛和无定形碳至少一种材料18的最外表面。典型的优选技术包括化学的-机械的抛光，例如利用任何现有的或正在开发的CMP工具和料浆。
参见图5，从所述基片蚀刻了钨、氮化钛和无定形碳的至少一种材料18。优选地，用如图所示对于全部沟道隔离材料24是选择性的蚀刻术选择性地进行蚀刻到至少一些沟道隔离材料24。在此文件的上下文中，以一种材料相比于另一种的比例为至少2∶1选择性地蚀刻或除去所述一种材料。像一些或全部材料24一样，典型垫板氧化物层16也可从隔离沟道22的表面被除去。
仅为了举例，与半导体基片10a有关的对于图4所示实施方案的备选典型实施方案图解于图6中。在适当情况下，使用与来自第一个描述的实施方案同样的数字，差异用不同的数字或用后缀“a”指出。屏蔽材料14a包括钨、氮化钛和无定形碳的至少两种，例如，具有从屏蔽材料层18a表面得到这样材料的至少一种的外层19，所述屏蔽材料层18a包括钨、氮化钛和无定形碳的至少一种的另一种。在一个典型实施方案中，材料19优选包括无定形碳并且材料18a包括钨和氮化硅的至少一种。
仅为了举例，参考图7-9描述了另一个形成与半导体基片10b有关的沟道隔离区的典型实施方案方法。在适当情况下，使用与来自第一个描述的实施方案同样的数字，差异用不同的数字或用后缀“b”指出。参见图7，在隔离沟道22内部并在沟道22之外的屏蔽材料14上形成了沟道隔离材料24b，有效过量填注隔离沟道22。沟道隔离材料24b包括形成其上的含氮化硅层30和至少一种不同于氮化硅的材料32。层30的典型厚度是70埃，并且层32的典型优选材料是高密度等离子体沉积的二氧化硅。当然，可在层30的沉积之前或之后，在沟道侧壁22上形成热二氧化硅层。
参见图8，将沟道隔离材料24b至少抛光到屏蔽材料14的钨、氮化钛和无定形碳至少一种材料18的最外表面。
参见图9，从基片基本选择性地将所述至少一种钨、氮化钛和无定形碳材料18蚀刻到含氮化硅层30。仅为了举例，相对于氮化硅，用于选择性蚀刻元素钨、无定形碳、和/或TiN的典型蚀刻化学包括在140℃下9∶1重量比的H2SO4和H2O2。进一步仅为了举例，相对于氮化硅，用于选择性蚀刻元素钨和/或TiN的典型蚀刻化学包括在70℃下20∶4∶1重量比的H2O、HCl、和H2O2。
对于半导体基片10c，根据图10-13描述了形成沟道隔离区另一个典型方法。在适当情况下，使用与来自第一个描述的实施方案同样的数字，差异用不同的数字或用后缀“c”指出。首先参见图10，在半导体基片12上形成了屏蔽材料14c。描述了含垫板氧化物层16和叠加材料18c，至少它们的一些是可氧化的。优选厚度如第一个描述实施方案的有关描述。典型材料包括如上所述的那些，具体而言，包括钨、无定形碳、和/或氮化钨。另外的备选典型材料是多晶硅，无论是未掺杂还是掺杂有另一种材料或多种材料例如硼和/或磷。另外的可氧化屏蔽材料是预期的，无论是现有的还是正在开发的。无论如何，在一个典型优选实施方案中，屏蔽材料14c不含氮化硅。
参见图10，穿过屏蔽材料14c并进入半导体基片10c中形成孔20，在半导体基片10c的半导体材料12内部有效形成隔离沟道22。屏蔽孔20具有侧壁34，并且隔离沟道22具有侧壁36。
参见图11，将基片10c暴露到氧化条件，以比氧化半导体材料12的侧壁36更大的速率有效氧化屏蔽材料侧壁34。因此，在一个优选实施方案中，形成氧化物层39，其在孔20内部屏蔽材料侧壁上比在半导电材料12侧壁上在横向上更厚。
参见图12，在隔离沟道22内部形成了沟道隔离材料24c。这可包括一种或多种材料，材料39也含沟道隔离材料。可以以其它如上述第一个描述的实施方案的有关方式继续进行加工，例如由此将材料24c、39和14c从半导电材料的表面除去，例如如图13中所示。
半导体基片10d备选典型实施方案图解在图14和15中。在适当情况下，使用与来自图10-13的实施方案同样的数字，差异用不同的数字或用后缀“d”指出。参见图14，将半导体基片10d表示为形成包括含氮化硅层42的沟道隔离材料24d，所述含氮化硅层42在氧化的屏蔽材料侧壁和氧化的半导电材料侧壁(即，在材料39上)上(over)(和上(on)，如图所示)获得。典型另外的材料44形成于其上，例如，高密度等离子体沉积的二氧化硅。
参见图15，并且仅为了举例，图解了随后的加工，由此从半导体基片10d的材料12表面除去了所有材料。
关于图16和17中的半导体基片10e，描述了又一个根据本发明的方面形成沟道隔离区的优选方法。在适当情况下，使用与来自第一个描述的实施方案同样的数字，差异用不同的数字或用后缀“e”指出。参见图16，在半导体基片12上形成屏蔽材料14。任何材料是预期的，并包括例如上述的那些，并优选用不含氮化硅的这种屏蔽材料。穿过屏蔽材料14并进入半导体材料12中形成孔，在半导体基片10e的半导体材料12内部有效形成隔离沟道22。在隔离沟道22内部和屏蔽材料14上沉积了含氮化硅层50，以有效填塞沟道22。层15的典型厚度是10埃至150埃。在隔离沟道22内部的含氮化硅层50上和沟道22外面的屏蔽材料14上沉积了沟道隔离材料24。典型优选材料如上所述，即高密度等离子体沉积的二氧化硅。图16图解了这样的沟道隔离材料24和已被至少抛光到屏蔽材料14的含氮化硅层50。
参见图17，相对于含氮化硅层50，已从半导电基片10e的半导电材料12的外表除去了屏蔽材料14和沟道隔离材料24，有效留下一部分突出在半导电基片10e的半导电材料12外的含氮化硅层50。用于此加工的典型技术，其中例如材料24是二氧化硅和材料18是多晶硅，包括用25∶1体积比的H2O∶HF溶液在室内温度和压力条件下浸渍和喷涂。备选地，用多晶硅和二氧化硅，可首先利用这样的溶液剥去全部天然的氧化物叠加材料18，接下来用氢氧化四甲铵(TMAH)蚀刻多晶硅。典型的这样的溶液是在30℃的去离子水中2.25重量％的TMAH。

Claims (53)

1.一种形成沟道隔离区的方法，其包括：
在半导体基片上形成屏蔽材料；所述屏蔽材料包括钨、氮化钛和无定形碳的至少一种；
穿过所述屏蔽材料并进入所述半导体基片中形成孔，在所述半导体基片的半导电材料内部有效形成隔离沟道；
在所述隔离沟道内部并在所述沟道之外的所述屏蔽材料上形成沟道隔离材料，有效过量填充所述隔离沟道；
将所述沟道隔离材料至少抛光到所述屏蔽材料的所述钨、氮化钛和无定形碳至少一种的最外表面；和
从所述基片蚀刻所述钨、氮化钛和无定形碳的至少一种。
2.权利要求1的方法，其中所述屏蔽材料包括钨。
3.权利要求1的方法，其中所述屏蔽材料包括氮化钛。
4.权利要求1的方法，其中所述屏蔽材料包括无定形碳。
5.权利要求4的方法，其中所述含无定形碳的层包括硼和氮的至少一种。
6.权利要求4的方法，其中所述含无定形碳的层对可见光是透明的。
7.权利要求1的方法，其中所述屏蔽材料包括钨、氮化钛和无定形碳的至少两种。
8.权利要求7的方法，其中所述屏蔽材料包括无定形碳。
9.权利要求1的方法，其中所述半导电材料包括本体基片单晶硅。
10.权利要求1的方法，其中所述沟道隔离材料包括二氧化硅。
11.权利要求10的方法，其中所述沟道隔离材料包括含氮化硅层，至少一些所述二氧化硅形成在所述含氮化硅层上。
12.权利要求11的方法，其中所述至少一些是形成在所述含氮化硅层的氮化硅上。
13.权利要求1的方法，其中所述蚀刻是对至少一些所述沟道隔离材料选择性进行的。
14.权利要求13的方法，其中所述蚀刻是对全部所述沟道隔离材料选择性进行的。
15.权利要求1的方法，其中所述屏蔽材料没有氮化硅。
16.一种形成沟道隔离区的方法，其包括：
在半导体基片上形成屏蔽材料；所述屏蔽材料包括钨、氮化钛和无定形碳的至少一种；
穿过所述屏蔽材料并进入所述半导体基片中形成孔，在所述半导体基片的半导电材料内部有效形成隔离沟道；
在所述隔离沟道内部并在所述沟道之外的所述屏蔽材料上形成沟道隔离材料，有效过量填充所述隔离沟道，所述沟道隔离材料包括具有至少一种不同于氮化硅的材料的含氮化硅层形成于其上；
将所述沟道隔离材料至少抛光到所述屏蔽材料的所述钨、氮化钛和无定形碳至少一种的最外表面；和
从所述基片基本上选择性地蚀刻所述钨、氮化钛和无定形碳的至少一种直到所述含氮化硅层为止。
17.权利要求16的方法，其中所述屏蔽材料包括钨。
18.权利要求16的方法，其中所述屏蔽材料包括氮化钛。
19.权利要求16的方法，其中所述屏蔽材料包括无定形碳。
20.权利要求19的方法，其中所述含无定形碳的层包括硼和氮的至少一种。
21.权利要求19的方法，其中所述含无定形碳的层对可见光是透明的。
22.权利要求16的方法，其中所述屏蔽材料包括钨、氮化钛和无定形碳的至少两种。
23.权利要求22的方法，其中所述屏蔽材料包括无定形碳。
24.权利要求16的方法，其中所述蚀刻是对全部所述沟道隔离材料选择性进行的。
25.权利要求16的方法，其中所述屏蔽材料没有氮化硅。
26.一种形成沟道隔离区的方法，其包括：
在半导体基片上形成屏蔽材料，至少一些所述屏蔽材料是可氧化的；
穿过所述屏蔽材料并进入所述半导体基片中形成孔，在所述半导体基片的半导电材料内部有效形成隔离沟道，所述孔和所述隔离沟道具有各自的侧壁；
将所述基片暴露到氧化条件，以比氧化所述半导电材料侧壁更大的速率有效氧化所述屏蔽材料侧壁；和
在隔离沟道内部形成沟道隔离材料。
27.权利要求26的方法，其中形成所述沟道隔离材料包括在所述氧化的屏蔽材料侧壁和氧化的半导电材料侧壁上形成含氮化硅的层。
28.权利要求26的方法，其中所述可氧化的屏蔽材料包括多晶硅。
29.权利要求28的方法，其中所述多晶硅掺杂有硼和磷的至少一种。
30.权利要求28的方法，其中所述侧壁的所述半导电材料包括单晶硅。
31.权利要求28的方法，其中形成所述沟道隔离材料包括在所述氧化的屏蔽材料侧壁和氧化的半导电材料侧壁上形成含氮化硅的层。
32.权利要求28的方法，其中所述屏蔽材料包括钨、氮化钛和无定形碳的至少一种。
33.权利要求32的方法，其中所述屏蔽材料包括钨。
34.权利要求32的方法，其中所述屏蔽材料包括氮化钛。
35.权利要求32的方法，其中所述屏蔽材料包括无定形碳。
36.权利要求35的方法，其中所述含无定形碳的层包括硼和氮的至少一种。
37.权利要求35的方法，其中所述含无定形碳的层对可见光是透明的。
38.权利要求28的方法，其中所述屏蔽材料包括多晶硅、钨、氮化钛和无定形碳的至少两种。
39.权利要求38的方法，其中所述屏蔽材料包括无定形碳。
40.权利要求26的方法，其中所述屏蔽材料没有氮化硅。
41.权利要求26的方法，其中所述沟道隔离材料包括高密度等离子体沉积的二氧化硅。
42.权利要求26的方法，其中所述暴露形成氧化层，其在屏蔽材料侧壁上比半导电材料侧壁上在横向上更厚。
43.一种形成沟道隔离区的方法，其包括：
在半导体基片上形成屏蔽材料；
穿过所述屏蔽材料并进入所述半导体基片中形成孔，在所述半导体基片的半导电材料内部有效形成隔离沟道；
将含氮化硅层沉积在隔离沟道内部和屏蔽材料上，以有效填塞所述沟道；
将沟道隔离材料沉积在所述隔离沟道内部的所述含氮化硅层上和所述沟道外面的所述屏蔽材料上；
将所述沟道隔离材料和所述含氮化硅层至少抛光到所述屏蔽材料；和
相对于所述含氮化硅层，从所述半导体基片的半导电材料外表除去所述屏蔽材料和所述沟道隔离材料，有效留下一部分从所述半导体基片的半导电材料向外突出的所述含氮化硅层。
44.权利要求43的方法，其中所述屏蔽材料没有氮化硅。
45.权利要求43的方法，其中所述屏蔽材料包括多晶硅、钨、氮化钛和无定形碳的至少一种。
46.权利要求45的方法，其中所述屏蔽材料包括多晶硅。
47.权利要求45的方法，其中所述屏蔽材料包括钨。
48.权利要求45的方法，其中所述屏蔽材料包括氮化钛。
49.权利要求45的方法，其中所述屏蔽材料包括无定形碳。
50.权利要求49的方法，其中所述含无定形碳的层包括硼和氮的至少一种。
51.权利要求49的方法，其中所述含无定形碳的层对可见光是透明的。
52.权利要求45的方法，其中所述屏蔽材料包括多晶硅、钨、氮化钛和无定形碳的至少两种。
53.权利要求52的方法，其中所述屏蔽材料包括无定形碳。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515290A (zh) * 2013-10-18 2014-01-15 上海华力微电子有限公司 双浅沟槽隔离工艺
CN102132397B (zh) * 2008-08-27 2016-06-29 超威半导体公司 具有隔离沟槽衬垫的半导体器件及相关制造方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060110580A1 (en) * 2003-04-28 2006-05-25 Aylward Peter T Article comprising conductive conduit channels
US7015113B2 (en) 2004-04-01 2006-03-21 Micron Technology, Inc. Methods of forming trench isolation regions
JP5319868B2 (ja) * 2005-10-17 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100854870B1 (ko) * 2006-05-12 2008-08-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20080124912A1 (en) * 2006-08-01 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor methods
US8083953B2 (en) 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
US8557128B2 (en) * 2007-03-22 2013-10-15 Micron Technology, Inc. Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers
US8097175B2 (en) 2008-10-28 2012-01-17 Micron Technology, Inc. Method for selectively permeating a self-assembled block copolymer, method for forming metal oxide structures, method for forming a metal oxide pattern, and method for patterning a semiconductor structure
US7959975B2 (en) 2007-04-18 2011-06-14 Micron Technology, Inc. Methods of patterning a substrate
US8372295B2 (en) 2007-04-20 2013-02-12 Micron Technology, Inc. Extensions of self-assembled structures to increased dimensions via a “bootstrap” self-templating method
US8404124B2 (en) 2007-06-12 2013-03-26 Micron Technology, Inc. Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces
US8080615B2 (en) 2007-06-19 2011-12-20 Micron Technology, Inc. Crosslinkable graft polymer non-preferentially wetted by polystyrene and polyethylene oxide
US8999492B2 (en) 2008-02-05 2015-04-07 Micron Technology, Inc. Method to produce nanometer-sized features with directed assembly of block copolymers
US8426313B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8425982B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Methods of improving long range order in self-assembly of block copolymer films with ionic liquids
US8114301B2 (en) 2008-05-02 2012-02-14 Micron Technology, Inc. Graphoepitaxial self-assembly of arrays of downward facing half-cylinders
US12074240B2 (en) * 2008-06-12 2024-08-27 Maxeon Solar Pte. Ltd. Backside contact solar cells with separated polysilicon doped regions
US7851698B2 (en) * 2008-06-12 2010-12-14 Sunpower Corporation Trench process and structure for backside contact solar cells with polysilicon doped regions
US8003164B2 (en) * 2008-09-19 2011-08-23 Guardian Industries Corp. Method of making a scratch-and etch-resistant coated glass article
US8313661B2 (en) * 2009-11-09 2012-11-20 Tokyo Electron Limited Deep trench liner removal process
US8557649B2 (en) 2011-10-21 2013-10-15 International Business Machines Corporation Method for controlling structure height
US8900963B2 (en) 2011-11-02 2014-12-02 Micron Technology, Inc. Methods of forming semiconductor device structures, and related structures
US9087699B2 (en) 2012-10-05 2015-07-21 Micron Technology, Inc. Methods of forming an array of openings in a substrate, and related methods of forming a semiconductor device structure
US9229328B2 (en) 2013-05-02 2016-01-05 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures
US9177795B2 (en) 2013-09-27 2015-11-03 Micron Technology, Inc. Methods of forming nanostructures including metal oxides
US9624577B2 (en) * 2014-07-22 2017-04-18 Applied Materials, Inc. Deposition of metal doped amorphous carbon film
WO2017049267A1 (en) * 2015-09-19 2017-03-23 Applied Materials, Inc. Titanium-compound based hard mask films
US10410928B2 (en) * 2017-11-28 2019-09-10 International Business Machines Corporation Homogeneous densification of fill layers for controlled reveal of vertical fins

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675265A (en) * 1985-03-26 1987-06-23 Fuji Electric Co., Ltd. Electrophotographic light-sensitive element with amorphous C overlayer
EP0517627A1 (en) 1991-06-07 1992-12-09 Eastman Kodak Company Deposited carbon mask for dry etch processing of Si
JP3057882B2 (ja) * 1992-03-09 2000-07-04 日本電気株式会社 半導体装置の製造方法
US5736296A (en) * 1994-04-25 1998-04-07 Tokyo Ohka Kogyo Co., Ltd. Positive resist composition comprising a mixture of two polyhydroxystyrenes having different acid cleavable groups and an acid generating compound
US5393694A (en) * 1994-06-15 1995-02-28 Micron Semiconductor, Inc. Advanced process for recessed poly buffered locos
JPH09306984A (ja) * 1996-05-17 1997-11-28 Toshiba Corp 半導体装置の製造方法
US6069055A (en) * 1996-07-12 2000-05-30 Matsushita Electric Industrial Co., Ltd. Fabricating method for semiconductor device
US6224466B1 (en) * 1998-02-02 2001-05-01 Micron Technology, Inc. Methods of polishing materials, methods of slowing a rate of material removal of a polishing process
US6271153B1 (en) * 1998-07-22 2001-08-07 Micron Technology, Inc. Semiconductor processing method and trench isolation method
US6372601B1 (en) * 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
KR100292616B1 (ko) * 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
JP3259704B2 (ja) * 1998-12-30 2002-02-25 日本電気株式会社 半導体装置の製造方法
US6140208A (en) * 1999-02-05 2000-10-31 International Business Machines Corporation Shallow trench isolation (STI) with bilayer of oxide-nitride for VLSI applications
US6100162A (en) * 1999-05-14 2000-08-08 Micron Technology, Inc. Method of forming a circuitry isolation region within a semiconductive wafer
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
US6344415B1 (en) * 1999-09-15 2002-02-05 United Microelectronics Corp. Method for forming a shallow trench isolation structure
US6862583B1 (en) * 1999-10-04 2005-03-01 Canon Kabushiki Kaisha Authenticated secure printing
US6277710B1 (en) * 1999-11-15 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of forming shallow trench isolation
DE19958904C2 (de) * 1999-12-07 2002-01-24 Infineon Technologies Ag Verfahren zur Herstellung einer Hartmaske auf einem Substrat
US6952780B2 (en) * 2000-01-28 2005-10-04 Safecom A/S System and method for ensuring secure transfer of a document from a client of a network to a printer
US6323104B1 (en) * 2000-03-01 2001-11-27 Micron Technology, Inc. Method of forming an integrated circuitry isolation trench, method of forming integrated circuitry, and integrated circuitry
US6413828B1 (en) * 2000-03-08 2002-07-02 International Business Machines Corporation Process using poly-buffered STI
JP4355457B2 (ja) * 2001-06-12 2009-11-04 キヤノン株式会社 印刷装置、該装置の制御方法及びプログラム
US7113300B2 (en) * 2001-07-12 2006-09-26 Pitney Bowes Inc. Method and system for secure delivery and printing of documents
US6751732B2 (en) * 2001-07-12 2004-06-15 Pitney Bowes Inc. Method and system for secure delivery and printing of documents via a network device
TW533536B (en) * 2002-04-24 2003-05-21 Nanya Technology Corp Manufacturing method of shallow trench isolation
US6576530B1 (en) * 2002-10-01 2003-06-10 Nanya Technology Corporation Method of fabricating shallow trench isolation
US6750117B1 (en) * 2002-12-23 2004-06-15 Macronix International Co., Ltd. Shallow trench isolation process
US6653202B1 (en) * 2003-01-17 2003-11-25 Advanced Micro Devices, Inc. Method of shallow trench isolation (STI) formation using amorphous carbon
US6750127B1 (en) * 2003-02-14 2004-06-15 Advanced Micro Devices, Inc. Method for fabricating a semiconductor device using amorphous carbon having improved etch resistance
US7957014B2 (en) * 2003-05-02 2011-06-07 Hewlett-Packard Development Company, L.P. Printers and printer systems having cellular input/output
US6939794B2 (en) * 2003-06-17 2005-09-06 Micron Technology, Inc. Boron-doped amorphous carbon film for use as a hard etch mask during the formation of a semiconductor device
US7349543B2 (en) * 2003-10-16 2008-03-25 Hewlett-Packard Development Company, L.P. Secure foreign enterprise printing
US7015113B2 (en) 2004-04-01 2006-03-21 Micron Technology, Inc. Methods of forming trench isolation regions

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102132397B (zh) * 2008-08-27 2016-06-29 超威半导体公司 具有隔离沟槽衬垫的半导体器件及相关制造方法
CN103515290A (zh) * 2013-10-18 2014-01-15 上海华力微电子有限公司 双浅沟槽隔离工艺

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Publication number Publication date
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SG148897A1 (en) 2009-01-29
US7402498B2 (en) 2008-07-22
US20060003543A1 (en) 2006-01-05

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