JP2007502477A - 電力消費のモニタおよび制御 - Google Patents
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Abstract
本発明は、電力消費をモニタおよび制御するための電子回路、装置および方法に関する。したがって、クロック信号(CLK)と、入力信号(I)とを受信し、出力信号(O)を供給することができる、1つまたは複数のシーケンシャルロジック素子(12)を含む電子回路、装置および方法が提供される。シーケンシャルロジック素子(12)は、入力および出力信号(I,O)をモニタし、入力および出力信号(I,O)に応じて制御信号(CS)を供給するための回路(20)をさらに備え、ICの電力消費を、制御信号に応じて操作可能に制御することができる。
Description
本発明は、少なくとも1つのシーケンシャルロジック素子を含む電子回路であって、シーケンシャルロジック素子が、クロック信号を受信するための少なくとも1つのクロック端子と、入力信号を受信するための少なくとも1つの入力端子と、出力信号を供給するための少なくとも1つの出力端子と、を備える、電子回路に関する。本発明は、また、上述の特徴を有する電子回路を含む装置、およびこのような電子回路の電力消費を制御する方法に関する。
国際特許出願第01/48584号“デジタル電力スロットルを有するマイクロプロセッサ(Microprocessor with digital power throttle)”は、マイクロプロセッサの電力消費をデジタルモニタするための方式を述べている。
一般的に、当該技術では、例えば集積回路(IC)などの近代的な電子回路の電力消費および浪費の要件および基準は、その性能要件、すなわち機能、複雑さ、ダイサイズ、クロック速度等が増加するにつれ、より一層重要となりつつあることが知られている。さらに、電力消費の問題は、例えばバッテリ駆動コンピュータ、マルチメディア装置および携帯通信などの装置の設計および動作において、非常に重要な要素である。
さらに、当該技術では、高いクロックレートで動作し、よってアクティブな電子回路の部分を相当に有するICは、大量の熱を発生させることが、よく理解されている。この熱は、何らかの形で、ICおよび関連する装置から、最も迅速に、可能な限り効率的かつ高い費用効果で除去しなければならない。この熱の除去は、場合によっては、非常に複雑かつ高価となり、このこともまた、当該技術ではよく理解されている。
ICの電力消費/浪費を操作するための様々な技術、回路およびシステムが、当業者に知られている。多くの研究努力が、許容可能な電力消費レベルで所望の性能基準を達成する回路および技術の設計に向けられている。電力消費は、例えば供給電圧、クロック周波数、スイッチングキャパシタンス、および回路スイッチング動作などの、複数の異なる要素に依存するため、このような要素の1つまたは組み合わせのいずれかによって電力消費を最小にするための、多くの異なる解決策が提案されている。さらに、リーク電流が、ICの電力消費量におけるより大きな要素となっており、それは、ICプロセス技術に変化が生じる際に経験される物理的な影響のためである。その直接の結果として、IC基板にバックバイアスを行なう、またはMTCMOS技術を用いるなどの解決策が、これらのリーク電流を制御してICの電力消費を管理するための効率的な方法として提案されている。
IC電力消費を減少させる努力のほとんどは、ICの設計段階にて行なわれ、この段階では、ICの電力消費に関する情報が、状況および統計データから集められる。市販されているソフトウェアベースの電力消費シミュレータが存在し、電力消費の観点から、最適な回路の設計をいくらか補助している。しかし、これらの電力消費シミュレータは、一連の固定条件に従って電力リソースを最適化するものであり、このことは明らかに不利である。
国際特許出願第01/48584号においては、マイクロプロセッサが、様々な機能ユニットに分割され、その各々が、デジタルワードに符号化された固有の固定‘電力ウェイト’を有し、この電力ウェイトは、調整プロセスによって決定する必要がある。マイクロプロセッサが、所定のプログラムを実行すると、各機能ユニットの状態がデジタルで、すなわちアクティブまたは非アクティブのいずれかとしてモニタされ、この情報は、特別なモニタユニットに渡される。このモニタユニットは、非アクティブな機能ユニットに関連する電力ウェイトを無視するが、アクティブな機能ユニットの電力ウェイトを加算し、その合計を、予想される最大電力消費を表すしきい値と比較する。合計がしきい値を超える場合、クロック周波数を下げることにより、または命令パイプラインにバブルを導入することにより、命令実行レートが減少される。合計がしきい値よりも低い場合、何の動作も行なわれない。
電力消費操作技術の他のいくつかの例は、システムクロックの周波数を、特に行なわれるデータ処理タスクに応じて、その最適なレートに調整すること、所定の状況のセットに応じて電力供給を調整すること、または電力の供給を完全に除去すること、を含む。
当業者に知られている、ICにより生成される熱を放散させるための多くの様々な方法および装置のいくつかとして、例えば、ヒートシンクおよび液体冷却が挙げられる。このような方法および技術は、ほとんどの場合、費用および空間の両面において、手の込んだ高価なものとなり得る。
国際特許出願第01/48584号に開示される方式は、いくつかの典型的な短所を有する。そのような短所の1つは、電力消費がデジタルでモニタされることである。さらなる短所は、電力消費が入力データの質と種類に大きく依存するため、機能ユニットのそれぞれによって消費される電力が、‘固定ウェイト’解決策によって上手く表されないこと、および、機能ユニットのそれぞれを、それらの適切な電力ウェイトを定義するために調整する必要があることである。
本発明の目的は、電力消費の改善された削減を提供することである。
本発明は、独立請求項によって定義される。
従属請求項は、本発明の有利な実施形態を定義する。
この目的は、前記電子回路が、入力信号および出力信号をモニタし、入力信号および出力信号に応じて制御信号を供給する回路をさらに備え、電子回路の電力消費を、制御信号に応じて操作可能に制御できることで実現される。
本発明の回路の一実施形態によると、電子回路は、クロック信号により決定されるレートで制御されることが可能である。このような実施形態は、クロックレートにおけるどのような変化も、電子回路全体に加えられる、という利点を有する。したがって、電力の節約が要求される場合、この節約を迅速かつ大規模に実効することができる。
本発明の回路の他の実施形態によると、電子回路は、将来の電力消費に関する情報を供給することが可能である。将来の電力消費またはその見込みを知ることまたは予測することは、電力消費をアクティブに制御する場合に、明らかな利点を持つことができる。決定を、通常の状況下では電力消費の増加をもたらす既知の、または‘起こりそうな’見込みがあるイベントに先立って、行うことができる。
さらに、本発明の回路の他の実施形態によると、電子回路は、過去のロジカルイベントに基づいて、事前に将来の電力消費を制御可能にさせる能力を有する。将来の電力消費またはその見込みを、過去のイベントに基づいて、知ることまたは予測することは、電力消費をアクティブに制御する場合に、明らかな利点を持つことができる。再び、重要な事前の電力節約の決定を、既知の、または‘起こりそうな’見込みがあるイベントに関して、行うことができる。
本発明の電子回路、装置および方法の他の特性および利点は、添付の好適な図面および以下の説明によって、またはそれらから、明らかにすることができる。
本発明の回路は、IC、特にCMOSプロセス技術のICを参照して述べられるが、当業者には、その基礎をなす原則が、他の電子回路およびICプロセス技術にも適用可能であることが、理解されるであろう。
デジタルICの電力消費は、2つの個別のカテゴリーに分けることができる。第1のカテゴリーは、動的電力消費であり、第2は、静的電力消費である。
動的電力消費は、ICのデジタル回路内で発生するロジック状態変化の間に生じる。一方、静的電力消費は、デジタル回路が安定した、または静止した状態にある場合に生じる。動的電力消費は、CMOSなどの充電制御回路の電力消費において支配的な要素であり、回路を形成する様々な素子のノードが、適切な入力刺激によって状態を変化させる場合に生じる。
簡潔さの観点から、ここでの用語“電力”の使用は、実際の電力、または、実際の電力に比例し若しくはこれを示す、例えば電流、電圧若しくは他の基準などの値の、一方を含む。
図1を参照すると、デジタル回路10のこの特定の例は、時にはフリップフロップまたはシーケンシャルロジックとも呼ばれる一連のD型データラッチ12a〜12eと、2つの組み合わせロジックブロック14,16とを備える。
なお、本発明を記述するために、D型のフロップフロップを説明および図示したことに留意されたい。しかしながら、本発明の目的および利点は、当業者に理解されるように、例えばJ−KまたはS−R型のフリップフロップなどの、シーケンシャルなあるいはそれ以外の、他の種類のロジックを使用することにより達成することもできる。さらに、組み合わせロジックブロック14,16は、例えば処理ロジックブロックおよびデータパスロジックブロックの概略的な例示を意図している。
図1を参照すると、フリップフロップ12aは、入力信号I1を受信して、適当な出力信号O1を生成し、この出力信号O1は、第1ロジックブロック14への第1入力信号として機能する。フリップフロップ12bは、第1ロジックブロック14からの第1出力信号である入力信号I2を受信して、適当な出力信号O2を生成し、この出力信号O2は、第2ロジックブロック16への第1入力信号として機能する。フリップフロップ12cは、第2ロジックブロック16からの第1出力信号である入力信号I3を受信し、適当な出力信号O3を生成する。フリップフロップ12dは、第1ロジックブロック14からの第2出力信号である入力信号I4を受信し、適当な出力信号O4を生成し、この出力信号O4は、第1ロジックブロック14への第2入力信号として機能する。フリップフロップ12eは、第2ロジックブロック16からの第2出力信号である入力信号I5を受信し、適当な出力信号O5を生成し、この出力信号O5は、第2ロジックブロック16への第2入力信号として機能する。フリップフロップ12a〜12eのそれぞれは、また、クロック信号CLKを受信し、クロック信号CLKは、操作可能なゲート入力および出力信号に使用される。
フリップフロップ12a〜12eのいずれのデータ内容も変化しない場合、ロジック状態の変化がないため、図1に示された回路の動的電力消費は、この例示のためには、クロック信号CLKは無視して、ゼロとなる。しかしながら、状態変化が、適当な刺激により、フリップフロップ12a〜12eの1つまたは複数およびロジックブロック14,16のいずれか1つまたは両方あるいはその各部で起こる場合、この状態変化は、回路10中に伝播する。このような伝播は、一定量の動的電力消費を、回路10内に生成する。したがって、所定のクロックサイクルにわたって、回路10を構成する素子内で発生する状態変化の数に比例するレートで電力が消費される。平均すると、状態を変化させる素子の数が多いほど、すなわち、回路の‘活動’が激しいほど、電力消費も大きい。したがって、所定のクロックサイクルで状態を変化させる素子の数を知ることは、この特定のクロックサイクルに対して、電力消費への直接の相関を提供する。なお、近代的なデジタルIC設計方法論およびツールは、事前にかなりの正確さで、入力刺激に反応してどの状態変化が発生するか、およびこのような変化がどこで起こるかを、設計者が知ることを可能にすることに留意されたい。このような事前知識は、以下の説明から明らかとなるように、有利である。
回路の電力消費、すなわち活動が、リアルタイムで知られている場合、この知識から、それに応じた回路10の動作、よってその後の電力消費、を操作可能に制御することが可能である。このような制御は、例えば、回路10の素子内の状態変化、電源電圧の調整、ICのバックバイアスすなわち基板電圧の調整、または制御信号の周波数の調整を含む。当業者は、前述の例示的な制御技術は、他に加え、多くの変化する度合いおよび組み合わせにおいて使用して、電力消費および性能を減少させることができることを理解するであろう。よって、回路10の活動をモニタして電力消費の確立を可能にする能力を有することは、以下の本発明の好適な説明および例示から明らかとなるように、集積回路の全体性能を上げることに関して有利である。
適当な入力刺激に応じて、いずれかのフリップフロップ12の内容が変化した場合、このような変化は、回路10を通じて伝播し、一定量の動的電力消費を生成する。その後、しかし次のクロックCLKのエッジのいくらか前に、フリップフロップ12の入力における新たなロジック状態値11〜15が決定され、よって、フリップフロップ12に、新たな活動サイクルに対する準備をさせる。これにより、回路10の電力消費は、各クロックサイクルにおいて状態を変化させるフリップフロップ12の数に依存する。したがって、適切なスイッチングノード、すなわちフリップフロップ入力および出力端子、DおよびQのそれぞれにおける活動を、各クロックサイクルの間に操作可能にモニタすることにより、回路10の電力消費を確立することができる。適切なスイッチングノードは、ICの設計サイクルの一部として、容易に決定することができる。先に述べたように、近代的な設計方法論およびツールは、どのデータパス、よって回路が、既知の入力刺激に対してアクティブとなるかを、設計者が決めることを可能にする。この事前知識を用いて、モニタを、回路内の最も適当なノードに戦略的に配置することができる。これは、例えば、ロジックブロックの特性が知られている場合に、モニタの数が最小に維持できるため、特に有利であり、よって、他の方法ではモニタによって占められる電力およびエリアを減少させる。
本発明によると、電子回路が回路10に加えられ、その活動をモニタし、すなわち決定する。基本的に、このモニタリングは、いくつかの付加的な回路を、すべてのフリップフロップ12またはその一定部分のいずれかに加えて、回路10の活動をモニタすることにより達成される。
図2を参照すると、活動モニタ20が、本発明に基づき、回路の活動およびその後の電力消費をモニタリングする目的で用いられる基本的な構成単位である。
フリップフロップ、すなわちロジックステージ12は、この特定の例では、関連する2つの入力と、1つの出力と、活動モニタ20とを有する。活動モニタ20の第1の入力が、フリップフロップ12の入力Dに接続され、活動モニタ12の第2の入力が、フリップフロップ12の出力Qに接続される。活動モニタ20は、出力信号CSを生成し、出力信号CSは、フリップフロップ12の各DおよびQ端子における入力および出力信号I,Qの状態によって決定される。
図3を参照すると、電力消費を決定する1つの方法は、スイッチングするフリップフロップ12の数により示されるように、モニタする必要がある各フリップフロップ12の入力および出力端子D,Qの間に、2入力のXORロジックゲート30を接続することである。この特定の実施形態では、フリップフロップ12は、フリップフロップ12の入力端子Dにおける入力信号Iの値が、その対応する出力端子Qにおける出力信号Oの値と等しくない場合にのみ、状態を変化させる。
フリップフロップ12の入力および出力端子D,Qにおけるロジック状態が、それらが等しくなくなる、すなわちI≠Oとなるように変化した場合、XORゲート30からの出力信号CSは、ロジック‘ハイ’すなわち‘1’状態であり、これは、フリップフロップ12の状態変化を、よって回路のスイッチング活動を示す。したがって、各クロックサイクルにおけるロジック‘1’状態に変化したXOR出力信号CSの数をカウントすることにより、回路のスイッチング活動に関する必要な情報を提供する。この結果を、1クロックサイクル内で得ることが望ましいため、上述のカウンティングは、不図示の加算回路によって実行する必要がある。しかしながら、Nを整数とするN個のフリップフロップ12を有する回路では、図3の例示に基づくこのような実施は、N個の2入力XORゲート30と、N個の1ビット入力およびlog2N個の出力を有する図示されないデジタル加算器とを必要とするであろう。当業者には、Nが大きくなり得るこの解決策は、以下に説明されるような他の解決策ほどには魅力的でないかもしれないと理解されるであろう。
図4を参照すると、活動モニタ20は、2つのPMOSトランジスタP1,P2および2つのNMOSトランジスタN1,N2を備える。
トランジスタP1およびP2のソース端子が、両方とも、プラス電源VDDに接続され、一方で、トランジスタN1およびN2のソース端子が、互いに接続され、活動モニタ20の出力端子40を形成する。この特定の好適な例示では、トランジスタP1およびN1のゲート端子が、両方とも、フリップフロップ12の入力端子Dに接続され、一方で、トランジスタP2およびN2のゲート端子が、両方とも、フリップフロップ12の対応する出力端子Qに接続される。4つのトランジスタP1、P2、N1およびN2のそれぞれの、各ドレイン端子が、すべて互いに接続される。
この活動モニタ20が、フリップフロップ12での状態変化を検出するために、トランジスタP1、P2、N1、N2の各配置は、本質的に、差異を示す必要がある。
見られるように、図4および表2に示されるトランジスタP1、P2、N1およびN2の配置および制御は、したがって、フリップフロップ12の任意のロジック状態変化、すなわち活動を検出することが可能な、差動電流ソースである。
したがって、フリップフロップ12への入力信号I,Oが等しくない、すなわちI≠Oである場合にのみ、トランジスタのペア、P1とN2またはP2とN1のいずれかが、電流を導通する。逆に、フリップフロップ12への入力信号I,Oが等しい、すなわちI=Oである場合、トランジスタのペアP1,N2またはP2,N1のいずれも、導通せず、このような場合は、活動モニタ20の出力端子40は、高い出力インピーダンスを示し、したがって、電流は供給されない。
図5を参照すると、フリップフロップ12a〜12eのそれぞれが、それらの各入力および出力端子D,Qの間に操作可能に接続された、関連付けられた活動モニタ20a〜20eを有する。必要とされる場合、個別の活動モニタ20a〜20eによって生成された電流の合計を、それらの各出力端子40を互いに接続して共通の出力端子50を形成することによって、達成することができる。
再び、適当な入力刺激によって、フリップフロップ12a〜12eの1つまたは複数およびロジックブロック14,16のいずれか一方または両方、あるいはその一部分で状態変化が生じた場合、この状態変化は、回路10中に伝播する。フリップフロップ12a〜12eのいずれかが状態を変化させた場合、その各活動モニタ20a〜20eが、その動作の差動モードにより、各電流を生成する。
当業者には、関連するフリップフロップ12a〜20eの状態変化に応じて各活動モニタ20a〜20eにより生成される電流の量は、個別に設定および/または制御して、特定の適用または必要性に適合させることが可能であることが、理解されるであろう。
活動モニタ20により生成される電流の量を設定する1つの方法は、アスペクト比、すなわち設計および製造段階で決定されるトランジスタP1、P2、N1およびN2のゲート幅Wと長さLの比を用いるものである。したがって、特定の活動モニタが、回路の大きな部分のモニタに関連付けられていることにより、比較的大きい電力量の消費を示すことが予測される場合、この活動モニタによって供給される電流の量を、そのトランジスタP1、P2、N1およびN2の1つまたは複数のアスペクト比、典型的には幅Wのみを調整することにより、増加させることが可能である。より幅広のトランジスタP1、P2、N1およびN2を用いることができる、1つの可能な適用は、クロック信号CLKのスイッチング活動のモニタに関連するものである。これは、そのnQ出力、すなわちその逆ロジックQ出力が、そのD入力に接続されている、図示されないダミーのフリップフロップを加え、通常は高いことが予測されるそのスイッチング活動、すなわち電力消費をモニタすることにより、達成することができる。
活動モニタ20により生成される電流の量を制御する1つの方法は、主なトランジスタP1、P2、N1およびN2と並列に接続された、図示されない追加的なトランジスタを、操作可能にインまたはアウトにスイッチすることである。当業者には、多くの技術を用いて、個別またはグループのトランジスタP1、P2、N1およびN2により生成される電流を、設定および/または制御することが可能であることが、理解されるであろう。活動モニタ20により生成される電流を設定および/または制御する能力を有することは、利点を有する。このような利点の1つは、活動モニタが、その電流出力に、関連するロジックブロックの、例えば、機能、サイズ、および/または電力消費等に対して、ウェイトをかけることができることである。他の利点は、活動モニタ20からの電流を、その出力経路50に関連する寄生効果を克服するように、設定/制御できることである。
活動モニタ20の動作/反応の速度は、その出力電流が、電流経路に関連付けられた、寄生またはそれ以外の任意のキャパシタンスの充電に必要な時間によってのみ制限される。このようなキャパシタンスが、例えば電流経路の長さに起因して大きい場合、図示されない1つまたは複数の電流ミラーを、操作可能に配置して、このようなキャパシタンスを打ち消し、よって動作の速度/反応を増加させることもできる。この、寄生すなわち優勢な容量性の効果を克服する代わりの方法を、活動モニタ20からの電流を設定および/または制御する方法の代わりに、またはそれに加えることのいずれかで、使用することができる。一連の活動モニタ20からの電流を制御する代わりに、電流ミラーなどの増幅器を使うことの1つの利点は、すべてのトランジスタP1、P2、N1およびN2のアスペクト比を、最小に維持することができることである。これは、フリップフロップごとに、面積ならびに電力消費および浪費を小さくすることに役立つ。本発明によると、活動モニタを、4つの最小サイズのトランジスタを用いて構築することの利点は、以下のように強調することができる。典型的には、各D型フリップフロップは、それ自体が、約30個のトランジスタによって作製される。4つのトランジスタ活動モニタ20を、典型的なD型フリップフロップに含むことの面積オーバーヘッド(area overhead)は、したがって、4/30=13.3%であり、これ自体は、さほど大きな負担ではない。しかしながら、活動モニタ20が典型的に用いられるIC設計の適用の大部分において含まれる余分なトランジスタの数は、ICを構成するトランジスタの合計数のおよそ数分の1である。
活動モニタ20a〜20eの1つまたは複数からの電流を、スイッチング活動に応じて生成させたが、ここで、望まれる場合、電流対電圧、I/V、トランスデューサを使用して、この電流を電圧に変換することができる。
図6aを参照すると、回路10の出力端子50が、図示されるようなレジスタ60などの抵抗素子、または代わりに、その直線領域にて動作する図示されないNMOSトランジスタを介して、マイナス供給レール(negative supply rail)GNDに接続される。電流は、マイナス供給レールGNDに、レジスタ60を介して流れ、これは、活動モニタ20a〜20eからの電流に比例する出力電圧Vaを、レジスタ60に生成する。
ここで図6bを参照すると、回路10の出力端子50が、マイナス供給レールGNDに、キャパシタ62を介して接続される。また、図6bには、キャパシタ62に並列に接続されたNMOSトランジスタN3も示されている。このトランジスタN3は、スイッチとして機能し、このスイッチは、操作可能に制御され、キャパシタ62を放電、すなわちリセットまたは初期化する。スイッチN3がオープンであると想定すると、活動モニタ20a〜20eから流れる電流が集積して、キャパシタ62を充電し、その結果、活動モニタ20a〜20eをソースとする電流の合計量に比例する出力電圧Vaが、キャパシタ62に生じる。スイッチN3が、操作可能に閉じられると直ちに、キャパシタ62の両方の端子が、マイナス供給レールGNDに接続され、これにより、キャパシタ62が放電され、典型的には、このイベントは、集積の開始時に発生し、それは、通常は各クロックサイクルの開始時である。スイッチN3が、再び操作可能に開き、電流が、活動モニタ20a〜20eから流れると、キャパシタ62は、再び、活動モニタ20a〜20eをソースとする電流に比例する出力電圧Vaの充電と生成を開始する。出力電圧Vaのピーク値は、所定の集積時間、すなわち、キャパシタ62の充電期間中に回路10により消費されるエネルギーを反映する。トランジスタN3は、例えば、そのゲート端子を、クロック信号CLKを受信するように接続させてもよい。本発明の好適な実施形態においては、出力電圧Vaを、トランジスタP1、P2、N1、N2が、導通時に、それぞれの飽和領域における動作を保証する値よりも下に維持することを、確実にすることが望まれる。当業者によって、このような動作条件は、容易に理解され、したがって、その後に特定の適用に適合できるであろう。
ここで図5を参照すると、活動モニタ20a〜20eの出力は、ハミング距離(Humming distance)のアナログ計算を、回路10の現在のロジック状態と、その次のロジック状態の間で行なう。当業者に知られるように、このハミング距離は、回路10の平均電力消費に相互関連付けされる。
本発明の1つのさらなる利点は、活動モニタ20a〜20eが、また、フリップフロップ12の端子にて起こり得るスイッチングの過渡事象(transients)に応じて、電流を生成することである。したがって、回路10の出力端子50における、結果として生じる電圧Vaの波形は、クロックごとのその過渡的な電力消費も、より正確に反映する。
回路10は、図7に示されるように、説明の容易さおよび簡潔さのために、ロジック70と活動モニタ72の2つの別個の部分に分けられている。ロジック70は、それぞれ、先の各図内のすべての好適なフリップフロップ12および組み合わせロジック14,16を表しており、一方で、活動モニタ72は、それぞれ、先の各図内のすべての好適な個別モニタ20を表している。また、図7では、コントローラ74が示されている。
コントローラ74は、活動モニタ72から出力電圧Vaを受信し、これに応じて、ロジック70を、全体または一部のいずれかにおいて、例えばその供給電圧、クロック周波数、および/またはしきい値電圧を、単独であるか様々な組み合せであるかにかかわらず、変えることにより、操作可能に制御する。
当業者には、図7に示されるブロック図は、大きなICの場合、ICの様々な領域全体に複製および分配できることが、理解されるであろう。例えば、ロジック70は、3つの別個の要素である処理、メモリ、入力/出力を有してもよく、これら3つの要素のそれぞれは、その専用のロジック、活動モニタおよび/またはコントローラを持つことができる。このような変化を開示することで、他のこのような組み合わせも、容易に想像可能であり、したがって、必要に応じて、個別の特定の必要性を満たすように適合させることができる。
当業者によって理解されるであろう、本発明の他の利点は、電力消費の予測に関するものである。フリップフロップ12の動作により、各活動モニタ20のそれぞれの出力信号Vaは、各クロック期間に対する、回路の実際の電力消費の基準を提供する。各出力信号Vaは、2つの有用な情報を含む。第1に、過去に関する情報、すなわち関連するフリップフロップにおいて、現在のクロック期間中に、何回の状態変化が起こったか、を提供し、第2に、未来に関する情報、すなわちフリップフロップに関係する何回の状態変化が、次のクロック期間に生成されるか、を提供する。したがって、活動モニタの出力信号Vaは、実際に、将来の電力消費、すなわちその関連する回路のスイッチング活動を、それが起こる前に予測する。さらに、所定の電力レベルが超えられそうな、または超えられた状況を、検出することができる。このような予測から、性能を上げるための事前の反応および何らかの戦略の開始が可能となる。
本発明に関連する他の利点は、活動モニタ20の出力信号Vaが、入力データの所定のストリームに対するグリッチング活動(glitching activity)を含む電力消費の波形プロファイルまたはサインを提供する、という事実に由来する。図示されていないものの、このような波形プロファイルまたはサインを、次いでリアルタイムまたはそれ以外のいずれかで分析し、例えば、当該の回路のロジック挙動を変化させないが、潜在的に危険となり得る何らかの異常を、決定してもよい。さらに、例えば所定の命令またはルーチンの実行などの、活動モニタの出力信号Vaを記録し、このデータを平均化することにより、このイベントに関連する平均電力消費の基準を、確立することができる。この情報を、次いでハイレベルコントローラ74により使用し、例えば、ハードウェアおよび/またはソフトウェアのいずれかと共に、状況に応じて回路を制御することができる。ハードウェア制御は、通常、異なる回路またはその部分をインおよび/またはアウトにスイッチする形を取ることができる。ソフトウェア制御は、通常、代わりの命令またはルーチンの実行の形を取ることができる。
図8を参照すると、このブロック図は、バッファ80と、活動モニタ72と、サンプルおよびホールド増幅器82と、電圧調整器84と、ロジック70とを示している。
入力データは、FIFOメモリ80内でバッファされ、FIFOメモリ80は、活動モニタ72およびロジック70に、操作可能な接続を有する。FIFOメモリは、入力データストリームを、これらがロジック回路70に加えられる前に受信する。本実施形態において、FIFOメモリ80の目的は、入力データの平均レートを、ロジック70の処理速度に適合させることである。図示されないが、FIFOメモリ80内の各フリップフロップ、すなわちシフトレジスタは、その固有の活動モニタ20を含むこともでき、したがって、FIFOメモリ80の活動をモニタすることにより、ロジック70の将来の活動に関する情報を得ることができ、このことは、電力消費の制御およびモニタにおいて有利である。
各クロック期間中に、活動モニタ72からの出力信号Vaが、サンプリングされ、サンプルおよびホールド増幅器82によって、より適切な値へと再調整される。増幅器82の出力信号Vcは、電力供給調整器84に印加され、これに応じて、電力供給調整器84は、ロジック70の供給電圧VDDを、信号Vcに基づき、操作可能に増加または減少させる。
図9のブロック図は、マイクロプロセッサ90と、合計回路92と、比較器94と、周波数調整器96とを備える。
マイクロプロセッサは、Nを整数とする一連の機能ユニットFU1〜FUNを、さらに備える。これらの機能ユニットは、例えばALU、乗算器、シフタ、デコーダ等を表し、これらの機能ユニットのそれぞれは、この特定の例において、その固有の対応する活動モニタAM1〜AMNを有する。活動モニタAM1〜AMNのそれぞれの出力信号は、その対応する機能ユニットのそれぞれが、所定の期間にわたり活動する基準であり、合計回路92に供給される。合計回路92は、活動モニタからのすべての入力信号の合計に対応する出力信号Vaを生成する。比較器は、‘しきい値’参照信号を、合計回路の出力信号Vaと共に受信し、合計回路92からの出力信号Vaは、しきい値基準信号と比較される。電圧Vaで表される、例えばNクロックサイクルの間に集積された活動が、しきい値電圧信号よりも大きい場合は、比較器の出力電圧信号Vbは、状態を変化させる。比較器94におけるこの状態変化は、周波数調整器96によって検出され、周波数調整器96は、これに対応して、クロック信号CLK’を、マイクロプロセッサに対して操作可能に調整し、活動モニタAM1〜AMNの出力信号に対応する。
図10のブロック図は、バッファ80と、活動モニタ72と、ルックアップ表を含むアナログ−デジタル変換器100と、3つのスイッチS1〜S3と、ロジック70とを示している。
入力データは、活動モニタ72およびロジック70への操作可能な接続を有するFIFOメモリ80内でバッファされる。活動モニタ72からの出力信号Vaは、ルックアップ表も含むアナログ−デジタル変換器100に供給され、デジタルワードに変換される。デジタルワードは、次いで、ルックアップ表に入力され、ルックアップ表は、スイッチS1、S2およびS3それぞれの最良の状態の条件を決定する。この特定の実証例では、各スイッチS1、S2およびS3は、それぞれロジック70に、2つの可能な値、トランジスタしきい値電圧ハイVtHまたはトランジスタしきい値電圧ローVtL、クロック周波数ハイFHまたはクロック周波数ローFL、および供給電圧ハイVDDHまたは供給電圧ローVDDLを供給する。したがって、測定された活動レベルVaおよびルックアップ表の内容に準じて、供給電圧、トランジスタしきい値電圧および/またはクロック周波数の最良の組み合わせを、スイッチS1〜S3を介して選択することができる。明らかに、上の記述から、スイッチS1〜S3のいずれかまたはすべてが、示された3つ以上の個別のレベルを有することが明白である。
要約すると、本発明で開示される活動モニタは、例えば、平均の電力消費に対する電子回路の動作条件を固定することが便利でないか、または可能である適用において、有用となることができ、平均電力消費は、シミュレーションおよび/または統計的分析から、大部分を決定することができる。このような場合、変化する消費にこれらの条件を適合させる制御方式を用いる本発明の主題が、有利となる。さらに、回路の電力消費および計算上の必要性が、しばしば、入力データまたは実行されるアルゴリズムに強く依存し、このような場合、速度と電力の間での何らかの交換も、有利である。
本発明によると、活動モニタの出力信号は、クロックサイクルごと、またはNを整数とするNクロックサイクルごとに、電力消費に関する情報を提供する。得られる情報は、一定の状況では2倍となる。シーケンシャルロジックの性質により、情報は、過去から、および未来に向けて、収集することができる。過去からは、このような情報は、現在のクロックサイクルまたは過去のNクロックサイクルの間に生成された、フリップフロップ入力におけるロジック状態変化の数に関係する。このような情報は、将来の電力消費に関して予測を行なうこと可能にするため、有益かつ有利である。将来に対し、このような情報は、次のクロック期間に生成されるフリップフロップ出力におけるロジック状態変化の数に関係する。この将来のロジック変化を予測できる能力は、電力消費、性能または両方を向上させる場合に有利である。
なお、上述の実施形態は、本発明を、限定よりもむしろ例示するものであり、また、当業者は、多くの代わりの実施形態を、添付の特許請求の範囲から逸脱することなく、設計可能であることに留意されたい。特許請求の範囲においては、括弧内に置かれるどのような参照符号も、特許請求の範囲の限定としては解釈されないものとする。“備える”等の単語は、どの請求項または明細書全体において列記されるもの以外の要素またはステップの存在を除外しない。単一の要素の参照は、このような要素の複数の参照を除外せず、その逆も同様である。本発明は、いくつかの個別の要素を備えるハードウェアによって、および適切にプログラムされたコンピュータによって実施してもよい。いくつかの手段を列挙する装置請求項においては、これら手段のいくつかは、1つかつ同一のハードウェアの製品によって具体化してもよい。ある種の基準が、互いに異なる従属請求項において述べられる、という単なる事実は、これらの基準の組み合わせを効果的に使用することができない、ということを示すものではない。
本発明の原理の非限定的な例として意図される図面において、
図1は、典型的な最先端のデジタル回路を示している。
図2は、本発明に係る電子回路の概略的な実施形態を示している。
図3は、本発明に係る電子回路の他の実施形態を示している。
図4は、本発明に係る電子回路のさらに他の実施形態を示している。
図5は、本発明に係る電子回路が組み込まれた図1のデジタル回路を示している。
図6aは、従来技術のトランスコンダクタを示している。
図6bは、従来技術のトランスコンダクタを示している。
図7は、本発明に係る電子回路の基本的なシステムブロック図を示している。
図8は、本発明に係る電圧制御に用いられる電子回路のブロック図を示している。
図9は、本発明に係る周波数制御に用いられる電子回路のブロック図を示している。
図10は、本発明に係る電力消費の制御に用いられる電子回路の概略的なブロック図を示している。
Claims (6)
- 少なくとも1つのシーケンシャルロジック素子を含む電子回路であって、
前記シーケンシャルロジック素子が、
クロック信号を受信するための少なくとも1つのクロック端子と、
入力信号を受信するための少なくとも1つの入力端子と、
出力信号を供給するための少なくとも1つの出力端子と、
を備えるとともに、
当該電子回路は、
前記入力信号および前記出力信号をモニタし、前記入力信号および前記出力信号に応じて制御信号を供給する回路と、
当該電子回路の電力消費を前記制御信号に応じて制御するための手段と、
をさらに備える、ことを特徴とする電子回路。 - 前記クロック信号により決定されるレートで制御されることが可能である、ことを特徴とする請求項1に記載の電子回路。
- 将来の電力消費に関連する情報を供給することが可能である、ことを特徴とする請求項1または請求項2に記載の電子回路。
- 過去のロジカルイベントに基づいて、事前に将来の電力消費を制御可能にさせる能力がある、ことを特徴とする請求項1乃至請求項3のいずれかに記載の電子回路。
- 請求項1に記載の電子回路を含むことを特徴とする装置。
- 少なくとも1つのシーケンシャルロジック素子を含む電子回路の電力消費を制御する方法であって、
前記シーケンシャルロジック素子が、
クロック信号を受信するための少なくとも1つのクロック端子と、
入力信号を受信するための少なくとも1つの入力端子と、
出力信号を供給するための少なくとも1つの出力端子と、
を備えており、
当該方法が、
前記入力信号および出力信号をモニタするステップと、
前記入力信号および出力信号に応じて制御信号を供給するステップと、
前記制御信号に応じて前記電力消費を操作可能に制御するステップと、
を備えることを特徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP03101534 | 2003-05-27 | ||
PCT/IB2004/050720 WO2004107144A1 (en) | 2003-05-27 | 2004-05-17 | Monitoring and controlling power consumption |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007502477A true JP2007502477A (ja) | 2007-02-08 |
Family
ID=33483987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006530872A Withdrawn JP2007502477A (ja) | 2003-05-27 | 2004-05-17 | 電力消費のモニタおよび制御 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7457971B2 (ja) |
EP (1) | EP1631892A1 (ja) |
JP (1) | JP2007502477A (ja) |
CN (1) | CN1795428B (ja) |
WO (1) | WO2004107144A1 (ja) |
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- 2004-05-17 US US10/558,090 patent/US7457971B2/en not_active Expired - Lifetime
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EP1631892A1 (en) | 2006-03-08 |
US7457971B2 (en) | 2008-11-25 |
CN1795428B (zh) | 2010-09-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070516 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080619 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20091008 |