JP2007336294A

JP2007336294A - バッファ回路及びその制御方法、チューナ回路、受信機

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Publication number: JP2007336294A
Application number: JP2006166389A
Authority: JP
Inventors: Tsunehiro Nakamura; 恒博中村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-06-15
Filing date: 2006-06-15
Publication date: 2007-12-27

Abstract

【課題】
受信機を構成する各素子を制御する信号の周波数が複数設定される場合であっても、それぞれの周波数において安定で適切な動作ができるようにするバッファ回路、および、バッファ回路を切り替える制御方法、そしてこのようなバッファ回路を内蔵したチューナ回路とそれを用いた受信機を提供すること。
【解決手段】
制御部１２０、および、前記制御部１２０からの制御信号に基づいて基準信号１３２を異なる分周比に分周する分周器５０９とともに用いられ、前記分周器５０９の出力信号における負荷容量の駆動能力を、前記制御信号に基づいて前記分周比に応じて切り替えるバッファ回路１０４。
【選択図】図1

Description

本発明は、デジタル放送を受信するチューナ回路と受信機に関し、特に携帯機器向け受信機に用いるバッファ回路並びにバッファ回路の駆動能力を切り替える制御方法に関するものである。

地上波放送として、これまでアナログ方式のテレビ放送が親しまれてきたが、最近、デジタル変調方式の一つであるOrthogonal Frequency Division Multiplexing方式（以後、ＯＦＤＭ方式と略称する）でデジタル変調された信号を用いる地上波デジタルテレビ放送が開始されている。また、日本における地上波デジタルテレビ放送は、１チャンネルの伝送帯域を１３個の帯域（ＯＦＤＭセグメント）に分割して行われるが、１３セグメントに分割された１チャンネルの伝送帯域は、セグメントごとに伝送パラメータや伝送する情報を設定することが出来る。このことを利用して、携帯機器向けとして、１セグメントの帯域を使用するテレビ放送も開始されている。

ところで、従来のデジタル放送受信機は、基準信号発生回路で生成された基準信号を分周または逓倍して、ＰＬＬシンセサイザや復調器の動作の基準となる基準クロック信号としていた（例えば、特許文献1参照）。図５は、前記特許文献１に記載された従来のデジタル放送受信機の概略回路構成を示す電気的構成のブロック線図である。

図５に示すように、アンテナ５０１から入力されたデジタルテレビ放送信号と、ＰＬＬシンセサイザ５０３内の局部発振器５０４からの信号とが受信部５０２で混合されて中間周波数信号５０５が生成され、この中間周波数信号５０５が復調器５０６で復調される。ＰＬＬシンセサイザ５０３内のプログラマブル分周器５０７は、局部発振器５０４の信号を受信するチャンネルに応じて設定された分周比１／Ｎで分周する。位相比較器５０８は、プログラマブル分周器５０７の分周出力と、第１の分周器５０９にて分周された基準信号発振器５１０の基準信号との位相を比較する。その比較出力信号がＬＰＦ５１１を通じて供給されて、局部発振器５０４の発振周波数が分周比１／Ｎに応じた周波数となるように制御される。また、復調器５０６は、動作の基準となる基準クロック信号を必要とするため、基準信号発振器５１０からの基準信号を第２の分周器５１２にて分周して、もしくはさらに逓倍器５１３で逓倍して用いている。
特開平１１−３４１３７６号公報

しかしながら、前記従来の構成では、復調器の基準クロック周波数が高い場合や、ＰＬＬシンセサイザの比較周波数が高い場合には、トランジスタや配線の寄生容量によって基準クロック信号が減衰して安定して動作しない場合があり、これを回避するために分周器の電流を増加させて動作の安定化を図る必要がある。一方で、復調器の基準クロック周波数が低い場合や、ＰＬＬシンセサイザの比較周波数が低い場合には、上記のように分周器の電流を増加させると不必要な電流を消費することとなり、消費電力が増加してしまうという課題を有していた。

本発明は、前記従来の課題を解決するもので、受信機を構成する各素子を制御する信号の周波数が複数設定される場合であっても、それぞれの周波数において安定で適切な動作ができるようにするバッファ回路、および、バッファ回路を切り替える制御方法、そしてこのようなバッファ回路を内蔵したチューナ回路とそれを用いた受信機を提供することを目的とする。

前記従来の課題を解決するために、本発明のバッファ回路は、制御部、および、前記制御部からの制御信号に基づいて基準信号を異なる分周比に分周する分周器とともに用いられ、前記分周器の出力信号における負荷容量の駆動能力を、前記制御信号に基づいて前記分周比に応じて切り替える。このようにすることで、分周器の出力信号の負荷容量を、分周比設定に応じて適切な駆動能力に制御することができるようになる。

また、本発明のバッファ回路の制御方法は、基準信号を異なる分周比に分周する分周器の出力信号における負荷容量の駆動能力を変化させる方法であって、バッファ回路に流れる電流量を調整することで、前記分周比が小さい場合には前記負荷容量の駆動能力を高くし、前記分周比が大きい場合には前記負荷容量の駆動能力を低くすることを特徴とする。このようにすることで、各素子を分周器の分周比にかかわらず安定して動作させることができる制御信号を、比較的低消費電力で得ることかできる。

さらに、本発明のチューナ回路は、アンテナから入力された無線信号を受信して中間周波数信号を生成する受信部と、前記無線信号を選局するための制御を行うＰＬＬシンセサイザと、請求項１記載のバッファ回路を備え、前記バッファ回路が前記ＰＬＬシンセサイザのリファレンス信号を送出するものである。

また、本発明の受信器は、前記受信部から出力される前記中間周波数信号を復調する復調器と、前記基準信号を生成する基準信号発振器と、請求項４または５に記載のチューナ回路とを備え、請求項１記載のバッファ回路の出力信号を前記復調器の基準クロック信号として使用するものである。

本発明は上記の構成とすることで、分周比が小さい場合には、分周器の出力信号における負荷容量の駆動能力を高くすることで安定動作を可能とし、また、分周比が大きな場合には、分周器の出力信号における負荷容量の駆動能力を低くすることで低消費電力での動作を行うことが可能となるという、優れたバッファ回路とその制御方法、さらにはそのバッファ回路を用いたチューナ回路および受信機を実現するものである。

上記した本発明のバッファ回路においては、複数の電流源と複数のスイッチ素子とを有し、前記制御信号に基づいて前記スイッチ素子のオンオフを切り替えることで前記電流源を選択し、選択した前記電流源の合成電流値によってバッファ回路を流れる電流量の制御を行うものであることが好ましい。

また、前記スイッチ素子であるＮＭＯＳトランジスタと前記電流源との直列接続体を複数備え、前記制御信号を前記ＮＭＯＳトランジスタのゲートに印加することでオンオフを切り替えて、前記ＮＭＯＳトランジスタと直列に接続された前記電流源を選択するようにすることがより好ましい。

さらに、上記した本発明のチューナ回路では、前記受信部にフィルタ部を備え、前記フィルタ部は請求項１記載のバッファ回路の出力信号をフィルタ部基準信号としてカットオフ周波数調整を行うものであることがより好ましい。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係る受信機の電気的構成を示すブロック線図である。なお、図１において、従来技術を示した図５と同じ構成要素については同じ符号を用いることとする。

本実施の形態に係る受信機は、基準周波数信号を生成する基準信号発振器５１０とチューナ回路１０１、および、チューナ回路１０１からの出力信号である中間周波数信号５０５を復調する復調器５０６を有する。復調器５０６で復調することによって得られたデータは、エラー訂正が行われた後にトランスポートストリームデータ１２５として復調器５０６の出力端子から送出される。

図１に示すように、チューナ回路１０１は、アンテナ５０１、受信部５０２、ＰＬＬシンセサイザ５０３と、基準信号発振器５１０が生成する基準信号１３２を分周する第１の分周器５０９、第２の分周器５１２および第３の分周器１１９を備える。また、それぞれの各分周器からの出力信号における負荷容量の駆動能力を調整するための第１のバッファ回路１０４、第２のバッファ回路１０５、第３のバッファ回路１０６、さらに、分周器とバッファ回路を制御する制御信号を生成する第１の制御部１２０、第２の制御部１２１、第３の制御部１２２から構成されている。ここで、第１の分周器５０９から出力された信号は第１のバッファ回路１０４を経て、ＰＬＬシンセサイザ５０３のリファレンス信号１２３となり、また、第２の分周器５１２の出力信号は第２のバッファ回路１０５を経て復調器５０６の基準クロック信号となる。すなわち、それぞれが、先に図５に示した従来技術における第１の分周器５０９と第２の分周器５１２に相当する。また、第３の分周器１１９の出力信号は、第３のバッファ回路１０６を経て、受信部５０２内のフィルタ部１０３の基準信号１２４として用いられる。

チューナ回路１０１において、アンテナ５０１からのデジタルテレビ放送信号が受信部５０２に入力され、入力されたデジタルテレビ放送信号は、受信するチャンネルに基づいて制御されたＰＬＬシンセサイザ５０３からの信号と周波数変換部１０２で混合された後に周波数変換される。

ＰＬＬシンセサイザ５０３は、前述のように、第１の分周器５０９で分周され、第１のバッファ回路１０４から出力された信号をリファレンス信号１２３として用いる。ＰＬＬシンセサイザ５０３は、図５に示した従来技術のものと同じ構成要素であるため、ここでは詳細な説明を省略する。第１の分周器５０９は、第１の制御部１２０からの制御信号により分周比を可変し、ＰＬＬシンセサイザ５０３の比較周波数や基準信号発振器５１０の周波数が異なる条件となる場合に、所望の分周比となるよう設定する。

周波数変換部１０２で周波数変換された受信信号は、フィルタ部１０３で所望の信号のみが濾波される。フィルタ部１０３は、第３の分周器１１９で分周され、第３のバッファ回路１０６から出力された信号をフィルタ部基準信号１２４として用い、フィルタ部基準信号１２４に基づいて、所望とする帯域幅になるようにカットオフ周波数調整を行う。第３の分周器１１９は、第３の制御部１２２からの制御信号によって分周比を可変し、基準信号発振器５１０の周波数やフィルタ部基準信号１２４の周波数が異なる条件となる場合に、所望の分周比となるよう設定する。

フィルタ部１０３で所望の信号のみ濾波された後、受信信号は中間周波数信号５０５として復調器５０６に入力され復調される。復調器５０６は、第２の分周器５１２で分周され、第２のバッファ回路１０５から出力された信号を基準クロック信号として用いる。第２の分周器５１２は、第２の制御部１２１からの制御信号によって分周比を可変し、基準信号発振器５１０の周波数や復調器の基準クロック信号の周波数が異なる条件となる場合に、所望の分周比となるよう設定する。

第１のバッファ回路１０４には、第１の分周器５０９で分周された基準信号１３２が、第１の分周器５０９の出力信号として入力され、同時に第１の制御部１２０からの制御信号が入力される。そして、この制御信号に基づいて第１のバッファ回路１０４内の第１のスイッチ素子１０７および第２のスイッチ素子１０８のオンオフが切り替えられる。そして、第１のスイッチ素子１０７と直列接続体を形成する第１の電流源１１３，第２のスイッチ素子１０８と直列接続体を構成する第２の電流源１１４とを切り替えて用いることで、第１の分周器５０９からの出力信号における負荷容量の駆動能力を制御する。同様に、第２のバッファ回路１０５には、第２の分周器５１２の出力信号が入力されると同時に、第２の制御部１２１からの制御信号が入力され、第３のスイッチ素子１０９および第４のスイッチ素子１１０のオンオフによって、第３の電流源１１５および第４の電流源１１６とを切り替えて用いることで、第２の分周器５１２からの出力信号における負荷容量の駆動能力を制御する。また、第３のバッファ回路１０６には、第３の分周器１１９の出力信号が入力されると同時に、第３の制御部１２２からの制御信号が入力され、第５のスイッチ素子１１１および第６のスイッチ素子１１２のオンオフによって、第５の電流源１１７および第６の電流源１１８とを切り替えて用いることで、第３の分周器１１９からの出力信号における負荷容量の駆動能力を制御する。

また、第１の制御部１２０は、第１の制御入力端子１２６と第２の制御入力端子１２７からの入力電圧に応じた制御信号を電圧として出力する。第１の制御部１２０より出力された制御信号は、第１および第２のスイッチング素子１０７、１０８に入力され、オン、オフ動作を行うことにより、第１のバッファ回路１０４の電流制御を行う。第２の制御部１２１、第３の制御部１２２も、それぞれ、第３の制御入力端子１２８と第４の制御入力端子１２９，および、第５の制御入力端子１３０と第６の制御入力端子１３１からの電圧に基づいて、第１の制御部１２０と同様の動作を行う。なお、上記では、第１から第６の制御入力端子に、それぞれ入力信号電圧が印加される場合について説明したが、これに限らず、例えば第１から第６の制御入力端子を電圧源で固定して用いてもよいし、マイコンから制御電圧を得ることにより分周器の分周比やバッファ回路の電流を可変出来るようにしてもよい。

次に、図２および図３を用いて、第１の制御部１２０、第１の分周器５０９および第１のバッファ回路１０４について、分周器での分周比を可変し、また、それに応じて分周器からの出力信号における負荷容量の駆動能力を変化させる方法について、具体的な動作例を説明する。なお、第２の制御部１２１と第２の分周器５１２および第２のバッファ回路１０５の具体的な回路構成と動作、また、第３の制御部１２２と第３の分周器１１９および第３のバッファ回路１０６の具体的な回路構成と動作については、それぞれこれから説明する第１の制御部１２０、第１の分周器５０９、第１のバッファ回路１０４の回路構成および動作原理と基本的に同じであるため、その説明を省略する。

図２は、第１の制御部１２０，第１の分周器５０９および第１のバッファ回路１０４の回路構成を示すブロック線図である。

まず、第１の制御部１２０について説明する。図２に示すように、第１の制御部１２０は、第１の否定（インバータ）回路２０１、第２の否定回路２０２、第３の否定回路２０３、第４の否定回路２０４、第５の否定回路２０５、第１の否定論理積（ＮＡＮＤ）回路２０６、第２の否定論理積回路２０７、第３の否定論理積回路２０８で構成されている。

第１のバッファ回路１０４を構成する第１のスイッチング素子である第１のＮＭＯＳトランジスタ１０７のゲート電圧２０９は、第１の制御入力端子１２６の入力電圧の反転を出力する第１の否定回路２０１の出力電圧と、第２の制御入力端子１２７の入力電圧とを入力とした第３の否定論理積回路２０８の出力電圧として得られる。これを図３に示した論理表で言い換えると、第１のＮＭＯＳトランジスタ１０７のゲート電圧２０９は、第１の制御入力端子１２６の電圧がＬＯＷかつ第２の制御入力端子１２７の電圧がＨＩの場合のみＬＯＷ電圧となり、第１のＮＭＯＳトランジスタ１０７をオフする。また、第１および第２の制御入力端子１２６，１２７の電圧が前記以外の場合には、第１のＮＭＯＳトランジスタ１０７のゲート電圧２０９はＨＩ電圧となり、つまり第１のＮＭＯＳトランジスタ１０７をオンさせる。

第２のスイッチング素子である第２のＮＭＯＳトランジスタ１０８のゲート電圧２１０は、第１の制御入力端子１２６の電圧と、第２の制御入力端子１２７の反転を出力する第２の否定回路２０２の出力電圧とを入力とした第２の否定論理積回路２０７の出力電圧として得られる。上記と同じく図３を用いて言い換えると、第２のＮＭＯＳトランジスタ１０８のゲート電圧２１０は、第１の制御入力端子１２６の電圧がＨＩかつ第２の制御入力端子１２７の電圧がＬＯＷの場合のみＬＯＷ電圧となり、第２のＮＭＯＳトランジスタ１０８をオフする。一方、第１および第２の制御入力端子１２６、１２７の電圧が前記以外の場合には、第２のＮＭＯＳトランジスタ１０８のゲート電圧２１０はＨＩ電圧となり、第２のＮＭＯＳトランジスタ１０８をオンさせる。

そして、第１のＮＭＯＳトランジスタ１０７がオンの場合には第１のバッファ回路１０４にはこれと直列接続体を構成する第１の電流源１１３によって電流Ｉ₁が流れ、第２のＮＭＯＳトランジスタ１０８がオンの場合にはこれと直列接続体を構成する第２の電流源１１４によって電流Ｉ₂が流れる。なお、それぞれの電流源の大きさから、電流Ｉ₂≦電流Ｉ₁となるように設定されている。

また、第１の分周器５０９内の第1の論理積（ＡＮＤ）回路２１１に入力される第１の分周比設定電圧２１２は、第１の制御入力端子１２６の電圧の反転を出力する第１の否定回路２０１の出力電圧と、第２の制御入力端子１２７の電圧の反転を出力する第２の否定回路２０２の出力電圧とを入力とした、第１の否定論理積回路２０６の出力電圧を反転して出力する第３の否定回路２０３の出力電圧として得られる。図３を用いて言い換えると、第１の分周比設定電圧２１２は、第１の制御入力端子１２６の電圧がＬＯＷかつ第２の制御入力端子１２７の電圧がＬＯＷの場合のみＨＩ電圧となり、第１及び第２の制御入力端子１２６、１２７の電圧が前記以外の場合には、ＬＯＷ電圧となる。

第１の分周器５０９内の第２の論理積（ＡＮＤ）回路２１３に入力される第２の分周比設定電圧２１４は、第２のＮＭＯＳトランジスタ１０８のゲート電圧２１０の反転を出力する第４の否定回路２０４の出力として得られる。図３を用いて言い換えると、第２の分周比設定電圧２１４は、第１の制御入力端子１２６の電圧がＨＩかつ第２の制御入力端子１２７の電圧がＬＯＷの場合のみＨＩ電圧を出力し、第１及び第２の制御入力端子１２６、１２７の電圧が前記以外の場合には、ＬＯＷ電圧を出力する。

第１の分周器５０９内の第３の論理積（ＡＮＤ）回路２１５に入力される第３の分周比設定電圧２１６は、第１のＮＭＯＳトランジスタ１０７のゲート電圧２０９の反転を出力する第５の否定回路２０５の出力として得られる。図３を用いて言い換えると、第３の分周比設定電圧２１６は、第１の制御入力端子１２６の電圧がＬＯＷかつ第２の制御入力端子１２７の電圧がＨＩの場合のみＨＩ電圧を出力し、第１及び第２の制御入力端子１２６、１２７の電圧が前記以外の場合には、ＬＯＷ電圧を出力する。以上、制御部１２０の論理回路について詳細に説明したが、本発明はこの論理回路に限られるものではなく、制御方法、制御内容の仕様により論理回路を変更することができることは言うまでもない。

次に、第１の分周器５０９について、回路構成を具体的に説明する。第1の分周器５０９は、第１のＤフリップフロップ２１７、第２のＤフリップフロップ２１８、第３のＤフリップフロップ２１９と、第１の論理積回路２１１、第２の論理積回路２１３、第３の論理積回路２１５、および、論理和回路２２０から構成されている。

ここで、第１のＤフリップフロップ２１７、第２のＤフリップフロップ２１８、第３のＤフリップフロップ２１９は、それぞれＤ入力端子とＮＱ出力端子が接続されており、ＣＫ入力端子から入力される周波数を１／２に分周した周波数がＱ出力端子から出力されることとなる。さらに、第１のＤフリップフロップ２１７のＣＫ端子には、基準信号発振器５１０から送出される基準信号１３２が入力され、第１のＤフリップフロップ２１７のＱ出力端子は、第２のＤフリップフロップ２１８のＣＫ入力端子と接続され、第２のＤフリップフロップ２１８のＱ出力端子は、第３のＤフリップフロップ２１９のＣＫ入力端子に接続されている。従って、第１のＤフリップフロップ２１７のＱ出力端子からは、基準信号発振器５１０から送出される基準信号１３２の周波数を１／２に分周した周波数信号が出力され、第１の論理積回路２１１に入力される。同様に、第２のＤフリップフロップ２１８のＱ出力端子からは、基準信号１３２の周波数を１／４に分周した周波数信号が出力され、第２の論理積回路２１３に入力される。また、第３のＤフリップフロップ２１９のＱ出力端子からは、基準信号１３２の周波数を１／８に分周した周器数信号が出力され、第３の論理積回路２１５に入力される。

この結果、第１の論理積回路２１１には、第１のＤフリップフロップの出力である基準信号１３２の周波数を１／２に分周した周波数信号と第１の分周比設定電圧２１２が入力されることとなる。同様に、第２の論理積回路２１３には、１／４に分周された周波数信号と第２の分周比設定電圧２１４が、また、第３の論理積回路２１５には、１／８に分周された周波数信号と第３の分周比設定電圧２１６がそれぞれ入力されることとなる。そして、これら第１から第３の論理積回路２１１，２１３，２１５の出力は、論理和回路２２０に入力されて、論理和回路２２０の出力が第１の分周器５０９の出力として出力される。従って、第１の分周器５０９の出力は、図３を用いて言い換えると、第１の制御端子電圧１２６がＬＯＷかつ第２の制御端子電圧１２７がＬＯＷの場合は、分周比が１／２の出力信号であり、第１の制御端子電圧１２６がＨＩかつ第２の制御端子電圧１２７がＬＯＷの場合は、分周比が１／４の周波数信号であり、第１の制御端子電圧１２６がＬＯＷかつ第２の制御端子電圧１２７がＨＩの場合は、分周比が１／８の周波数信号となる。以上、第１の分周器５０９の論理回路について詳細に説明したが、本発明はこの論理回路に限られるものではなく、制御方法、制御内容の仕様により論理回路を変更することができることは言うまでもない。

最後にバッファ回路１０４について、回路構成を具体的に説明する。図２に示すバッファ回路１０４は、差動増幅回路とバイアス回路、そして、エミッタフォロワ回路に大きく分けて考えることができる。まず、第１のＮＰＮトランジスタ２２１と第２のＮＰＮトランジスタ２２２、および、第１の抵抗２２３と第２の抵抗２２４と第７の電流源２２５が差動増幅回路を構成し、第１の分周器５０９の出力信号を増幅する役割を担う。また、第３の抵抗２２６と第８の電流源２２７とがバイアス回路を構成する。そして、エミッタフォロワ回路は、第１のスイッチング素子である第１のＮＭＯＳトランジスタ１０７、および、第２のスイッチング素子である第２のＮＭＯＳトランジスタ１０８、および、第１の電流源１１３と第２の電流源１１４、さらに、第３のＮＰＮトランジスタ２２８とから構成される。

差動増幅回路の差動対である第１および第２のＮＰＮトランジスタ２２１、２２２のベースは差動入力端であり、第２のＮＰＮトランジスタ２２２のベース端には、電源電圧２２９から、第８の電流源２２７から供給される電流が第３の抵抗２２６に流れることによって生じる電圧降下分を差し引いたバイアス電圧が与えられる。一方、第１のＮＰＮトランジスタ２２１のベース端には、第１の分周器５０９の出力信号が与えられる。

第１の分周器５０９の出力信号は、差動増幅回路で増幅され、増幅された信号はエミッタフォロワ回路に入力され、ＰＬＬシンセサイザ５０３のリファレンス信号１２３として出力される。ここで、バッファ回路１０４内のエミッタフォロワ回路は、出力インピーダンスを下げる役割を果たすとともに、第１の制御入力端子１２６の入力電圧と第２の制御入力端子１２７の入力電圧によって第１のバッファ回路１０４に流れる電流を制御することができる。

ここで、上述してきた第１の制御部１２０および第１の分周器５０９の回路構成と動作から、第１のバッファ回路１０４の動作は以下のようになる。

図３に示す通り、第１の制御入力端子１２６の電圧及び第２の制御入力端子１２７の電圧がともにＬＯＷである場合、すなわち第１の分周器５０９の分周比の設定が１／２の場合、第１のＮＭＯＳトランジスタ１０７および第２のＮＭＯＳトランジスタ１０８が共にオンとなるので、第１のバッファ回路１０４にはＩ₁＋Ｉ₂の電流が流れる。次に、第１の制御入力端子１２６の電圧がＨＩで、第２の制御入力端子１２７の電圧がＬＯＷである場合、すなわち第１の分周器５０９の分周比の設定が１／４の場合、第１のＮＭＯＳトランジスタ１０７がオンで第２のＮＭＯＳトランジスタ１０８がオフとなるので、第１のバッファ回路１０４にはＩ₁の電流が流れる。最後に、第１の制御入力端子１２６の電圧がＬＯＷで第２の制御入力端子１２７の電圧がＨＩである場合、すなわち第１の分周器５０９の分周比の設定が１／８の場合には、第１のＮＭＯＳトランジスタ１０７がオフで第２のＮＭＯＳトランジスタ１０８がオンとなるので、第１のバッファ回路１０４にはＩ₂の電流が流れる。

この結果、第１の分周器５０９の分周比が小さい場合（分周比１／ＮのＮの値が小さい場合）には、第１のバッファ回路１０４の電流が多くなるように動作し、逆に第１の分周器５０９の分周比が大きい場合（分周比１／ＮのＮの値が大きい場合）には、第１のバッファ回路１０４の電流が少なくなるように動作する。

このように、第１の分周器５０９の分周比に応じて第１のバッファ回路１０４を流れる電流を変化させることにより、基準信号発振器５１０が生成した基準信号１３２を異なる分周比に分周する際に、第１の分周器５０９の出力信号における負荷容量２３０の駆動能力を可変することができるのである。なお、ここで負荷容量２３０は、配線の寄生容量やバッファ回路１０４の出力端に接続されるＰＬＬシンセサイザ５０３の入力段のゲート容量に相当する。また、本実施の形態においては、スイッチを用いて電流制御することによりバッファ回路の駆動能力を切り替える例を示したが、本発明はこれに限定されるものではなく、電圧源を用いて電源電圧を可変しバッファ回路の信号振幅を制御することにより、駆動能力の切り替えを行ってもよい。

以上のような構成の、制御部、分周器、バッファ回路を組み合わせて用いることにより、分周器の分周比ごとにバッファ回路を流れる電流を制御できることとなり、分周比の設定が小さい場合には、バッファ回路の回路電流を増加させて分周器の出力信号における負荷容量の駆動能力を高くすることができ、この出力信号をそれぞれの動作のための基準周波数信号として用いるＰＬＬシンセサイザやフィルタ部、復調器の安定動作が出来るようになる。また、分周比の設定が大きい場合には、バッファ回路の回路電流を減少させて分周器の出力信号における負荷容量の駆動能力を低くすることができ、低消費電力で動作させることが出来る。

(実施の形態２)
図４は、本発明の第２の実施の形態における受信機の電気的構成を示すブロック線図である。

本発明の第２の実施の形態では、復調器５０６に入力する基準クロック信号の駆動能力の切り替えを行うための第２のバッファ回路１０５が、チューナ回路部ではなく復調部４０１におかれるように構成した点が上記した本発明の第１の実施の形態と異なっている。このように、第２のバッファ回路１０５を復調部４０１におくことで、チューナ回路１０１出力端子や復調部４０１入力端子における寄生容量により減衰した信号を増幅して復調器５０６へ入力することが可能となり、安定動作ができるようになる。

なお、上記本発明の各実施の形態の説明では、ＰＬＬシンセサイザ５０３、受信部５０２のフィルタ部１０３、並びに復調器５０６のすべてに対する基準周波数信号について、本発明の特徴である分周器の分周比に応じて信号の負荷容量の駆動能力を調整するバッファ回路１０４，１０５，１０６を設けた例を示したが、本発明はこれに限られるものではなく、ＰＬＬシンセサイザのみ、または、ＰＬＬシンセサイザとフィルタ部のみ、また、ＰＬＬシンセサイザと復調器のみに対してバッファ回路を設けることも可能である。

さらには、これらの回路素子にかかわらず、回路素子の動作をコントロールする信号について、基準信号を所定の比率で分周して用いる、例えば局部発振器５０４からの信号を分周して用いる周波数変換部１０２等の様々な回路素子に対して、本発明のバッファ回路を分周器とともに用いることで、分周比に応じた周波数信号の負荷容量の駆動能力を設定できることは言うまでもない。

本発明にかかるバッファ回路とその制御方法、さらにはそのバッファ回路を用いたチューナ回路および受信機は、基準信号発振器の基準信号を複数の分周比で分周して使用する場合に、設定する分周比ごとに信号の負荷容量の駆動能力が制御可能となり、分周比が小さい場合には駆動能力を高めることにより回路の安定動作が出来、分周比が大きい場合には駆動能力を低くすることで低消費電力での動作を行うことが出来るので、デジタル放送を受信する受信機、特に携帯機器向け受信機として有用である。

本発明の第１の実施形態における受信機の電気的構成を示すブロック線図本発明の第１の実施形態における受信機の制御部、分周器およびバッファ回路部分の電気的構成を示すブロック線図本発明の第１の実施形態における受信機の制御部、分周器およびバッファ回路部分の論理表本発明の第２の実施形態における受信機の電気的構成を示すブロック線図従来の受信機の電気的構成を示すブロック線図

符号の説明

１０１チューナ回路
１０２周波数変換部
１０３フィルタ部
１０４第１のバッファ回路
１０５第２のバッファ回路
１０６第３のバッファ回路
１０７第１のスイッチング素子
１０８第２のスイッチング素子
１０９第３のスイッチング素子
１１０第４のスイッチング素子
１１１第５のスイッチング素子
１１２第６のスイッチング素子
１１３第１の電流源
１１４第２の電流源
１１５第３の電流源
１１６第４の電流源
１１７第５の電流源
１１８第６の電流源
１１９第３の分周器
１２０第１の制御部
１２１第２の制御部
１２２第３の制御部
１２３リファレンス信号
１２４フィルタ部基準信号
１２５トランスポートストリームデータ
１２６第１の制御入力端子
１２７第２の制御入力端子
１２８第３の制御入力端子
１２９第４の制御入力端子
１３０第５の制御入力端子
１３１第６の制御入力端子
１３２基準信号
２０１第１の否定回路
２０２第２の否定回路
２０３第３の否定回路
２０４第４の否定回路
２０５第５の否定回路
２０６第１の否定論理積回路
２０７第２の否定論理積回路
２０８第３の否定論理積回路
２０９第１のスイッチング素子であるＮＭＯＳトランジスタのゲート電圧
２１０第２のスイッチング素子であるＮＭＯＳトランジスタのゲート電圧
２１１第１の論理積回路
２１２第１の分周比設定電圧
２１３第２の論理積回路
２１４第２の分周比設定電圧
２１５第３の論理積回路
２１６第３の分周比設定電圧
２１７第１のＤフリップフロップ回路
２１８第２のＤフリップフロップ回路
２１９第３のＤフリップフロップ回路
２２０論理和回路
４０１復調部
５０１アンテナ
５０２受信部
５０３ＰＬＬシンセサイザ
５０４局部発振器
５０５中間周波数信号
５０６復調器
５０７プログラマブル分周器
５０８位相比較器
５０９第1の分周器
５１０基準信号発振器
５１１ＬＰＦ
５１２第2の分周器
５１３逓倍器

Claims

制御部、および、前記制御部からの制御信号に基づいて基準信号を異なる分周比に分周する分周器とともに用いられ、前記分周器の出力信号における負荷容量の駆動能力を、前記制御信号に基づいて前記分周比に応じて切り替えるバッファ回路。
複数の電流源と複数のスイッチ素子とを有し、前記制御信号に基づいて前記スイッチ素子のオンオフを切り替えることで前記電流源を選択し、選択した前記電流源の合成電流値によってバッファ回路を流れる電流量の制御を行う請求項１記載のバッファ回路。
前記スイッチ素子であるＮＭＯＳトランジスタと前記電流源との直列接続体を複数備え、前記制御信号を前記ＮＭＯＳトランジスタのゲートに印加することでオンオフを切り替えて、前記ＮＭＯＳトランジスタと直列に接続された前記電流源を選択する請求項２記載のバッファ回路。
基準信号を異なる分周比に分周する分周器の出力信号における負荷容量の駆動能力を変化させる方法であって、バッファ回路に流れる電流量を調整することで、前記分周比が小さい場合には前記負荷容量の駆動能力を高くし、前記分周比が大きい場合には前記負荷容量の駆動能力を低くすることを特徴とするバッファ回路の制御方法。
アンテナから入力された無線信号を受信して中間周波数信号を生成する受信部と、前記無線信号を選局するための制御を行うＰＬＬシンセサイザと、請求項１記載のバッファ回路を備え、前記バッファ回路が前記ＰＬＬシンセサイザのリファレンス信号を送出するものであるチューナ回路。
前記受信部にフィルタ部を備え、前記フィルタ部は請求項１記載のバッファ回路の出力信号をフィルタ部基準信号としてカットオフ周波数調整を行うものである請求項５記載のチューナ回路。
前記受信部から出力される前記中間周波数信号を復調する復調器と、前記基準信号を生成する基準信号発振器と、請求項５または６に記載のチューナ回路とを備え、請求項１記載のバッファ回路の出力信号を前記復調器の基準クロック信号として使用する受信機。