JP2007334528A

JP2007334528A - 系切り替えシステム及びその方法並びにそれに用いる上位装置

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Publication number: JP2007334528A
Application number: JP2006164143A
Authority: JP
Inventors: Keiji Yamazaki; 啓司山崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-06-14
Filing date: 2006-06-14
Publication date: 2007-12-27

Abstract

【課題】制御信号の順番を維持して、現用系／予備系の両処理装置の内部データを一致させ、系切り替え時における制御信号の欠落を防ぎ、系間の同期を確保して系切り替えを行うことができるようにする。
【解決手段】上位コントローラー２１がＯ＆Ｍ制御装置１より系切り替え要求を受信したとき、上位コントローラー２１が即時送信先の処理装置を現用系２２から予備系２３に代えるのではなく、応答信号待ちキュー２１５に、旧現用系からの応答信待ちがない場合にのみ、即時切替を行い、応答待ちが存在している場合は、応答が来るまでの新たな制御信号を処理装置へ送信することを抑止する。応答信号待ちキュー２１５に、応答待ちがなくなった時点で、抑止していた制御メッセージを新現用系へ送信する。これにより、制御信号の順番が維持でき、系間の同期を確保して系切り替えを行うことができる。
【選択図】図１

Description

本発明は系切り替えシステム及びその方法並びにそれに用いる上位装置に関し、特に上位装置の配下に存在して現用系と予備系とからなる冗長構成の処理装置を系切り替え要求に応答して切り替えるようにした系切り替えシステム及びその方法並びにそれに用いる上位装置に関するものである。

情報処理システム内において、ある装置を現用（ＡＣＴ）系と予備（ＳＢＹ）系の冗長構成を採用したものがある。このようなシステムにおいて、ＡＣＴ／ＳＢＹ切り替え動作時に、切り替え処理中に発生する新たな制御信号を欠損なく処理することが必要である。例えば、図８に示すように、Ｏ＆Ｍ（Operation & Maintenance ）制御装置１の配下に信号制御装置２が設けられている。そして、この信号制御装置２には、上位コントローラー２１と、処理装置２２，２３とが設けられており、これら上位コントローラー２１と処理装置２２，２３とは、装置内ＩＰ（Internet Protocol ）伝送路２４により接続されている。

処理装置２２及び２３は二重化された冗長構成であり、処理装置２２を０系と称し、処理装置２３を１系と称す。これら冗長構成の処理装置２２，２３の切り替え制御は、Ｏ＆Ｍ制御装置１から発生される系切り替え要求を受信した上位コントローラー２により系切り替えの制御がなされるようになっている。通常時には、０系処理装置２２が現用系であり、１系処理装置２３が予備系であり、この状態において、上位コントローラー２１から、装置内ＩＰ伝送路２４を介して順次送信されてくる制御信号ａ，ｂ，ｃ，…に応じて、０系処理装置２２は順次動作する。

このとき、０系処理装置２２の内部のデータ状態と１系処理装置２３の内部のデータ状態とが常に一致するようにすることが必要であるが、そのために、０系処理装置２２は上位コントローラー２１からの制御信号ａ，ｂ，ｃ，…を、装置内ＩＰ伝送路２４を介して、この順に、１系処理装置２３へ送信し、１系処理装置２３はこれら制御信号ａ，ｂ，ｃ，…を順次受信しつつ、これら制御信号ａ，ｂ，ｃ，…に応じて順番に動作するようになっている。

具体的には、ＡＣＴ系である０系処理装置２２が、上位コントローラー２１から受信した制御信号をその都度ＳＢＹ系の１系処理装置２３へ転送し、ＳＢＹ系からの応答信号を待ってからＡＣＴ系が当該制御信号の応答を上位コントローラー２１へ返すことにより、内部データの一致をなすようになっている。

この方法では、ＡＣＴ／ＳＢＹの系切り替えを実施した場合に、Ｏ＆Ｍ制御装置１は配下の信号制御装置２からの応答信号が未受信かどうかは分からないので、応答が未受信かどうかの判断をしない。よって、系切り替えを実施して、上位コントローラー２から送信する制御信号の送信先を切り替えてしまった場合、ＳＢＹ系（新ＡＣＴ系）では、直前に処理していた制御信号と後から来た切り替え後の制御信号の処理順番が、必ずしも保障されるものではないので、系間で処理順番が異なり、結果として内部データの不一致が生じることがある。

系間での処理順番が保障されない理由は以下のとおりである。図８において、処理装置２２と２３とは、系間で系間信号をやりとりすることにより同期を取っているが、このときに使用するＩＰポートと、上位コントローラー２と制御信号をやりとりするＩＰポートは異なる。すなわち、系切り替え前に予備（ＳＢＹ）系であった処理装置２３は、系切り替え後には新たな現用（ＡＣＴ）系となり、上位コントローラー２１から直接制御信号を受け取ることになるが、この時のＩＰポートは、系切り替え前に現用系であった処理装置２２から制御信号を受け取っていたＩＰポートとは異なる。よって、処理装置２３の内部の信号処理制御をなすＣＰＵは、どちらが先に来た制御信号かの区別がつかないことになり、処理順序が異なれば内部データの内容に差分が出てしまうからである。

なお、図８に示したような構成としては、例えば、移動体通信システムにおいて、複数の無線基地局を制御する無線基地局制御装置（ＲＮＣ：Radio Network Controller）があり、信号制御装置２がＲＮＣである。そして、上位コントローラ２１は呼処理制御ユニットであり、処理装置２２，２３はこの呼処理制御ユニットから制御される配下のカード群である。

ここで、特許文献１を参照すると、冗長構成の主記憶装置の記憶データを一致させるために、系切り替え要求が、主記憶装置内のデータコピー中になされた場合には、データコピーが終了するまで系切り替えを保留する技術が開示されている。なお、冗長系の切り替えに関する技術としては、特許文献２，３などに開示されている。

特開平８−１２５７５１号公報特開昭５７−０１４９５１号公報特開平１−２３８２５６号公報

図８を用いて説明した従来技術では、上位コントローラー２１から受ける制御信号と系間でやり取りするＩＰポートとが異なるために、系切り替えの前後で受ける制御信号の順序が正しく判定できないので、内部データが両系処理装置間で不一致となってしまうという問題がある。また、特許文献１の技術では、制御信号の順番を問題にするものではないので、系切り替えの前後で受ける制御信号の順番を正しく判定することはできない。

本発明の目的は、制御信号の順番を維持して、現用（ＡＣＴ）系／予備（ＳＢＹ）系の両処理装置の内部データを一致させ、系切り替え時における制御信号の欠落を防ぎ、系間の同期を確保して系切り替えを行うことができるようにした系切り替えシステム及びその方法並びにそれに用いる上位装置を提供することである。

本発明による系切り替えシステムは、冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムであって、前記上位装置は、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、前記応答信号がくるまで系切り替えを抑止する手段を含むことを特徴とする。

本発明による他の系切り替えシステムは、冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムであって、前記上位装置は、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、この待ち状態の応答信号に対応する制御信号を、前記第二系の処理装置に送信する手段を含むことを特徴とする。

本発明による系切り替え方法は、冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替え方法であって、前記上位装置は、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、前記応答信号がくるまで系切り替えを抑止するステップを含むことを特徴とする。

本発明による他の系切り替え方法は、冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替え方法であって、前記上位装置は、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、この待ち状態の応答信号に対応する制御信号を、前記第二系の処理装置に送信するステップを含むことを特徴とする。

本発明による上位装置は、冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムにおける上位装置であって、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、前記応答信号がくるまで系切り替えを抑止する手段を含むことを特徴とする。

本発明による他の上位装置は、冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムにおける上位装置であって、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、この待ち状態の応答信号に対応する制御信号を、前記第二系の処理装置に送信する手段を含むことを特徴とする。

本発明によるプログラムは、冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムにおける上位装置の動作をコンピュータに実行させるためのプログラムであって、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、前記応答信号がくるまで系切り替えを抑止する処理を含むことを特徴とする。

本発明による他のプログラムは、冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムにおける上位装置の動作をコンピュータに実行させるためのプログラムであって、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、この待ち状態の応答信号に対応する制御信号を、前記第二系の処理装置に送信する処理を含むことを特徴とする。

本発明によれば、新現用系で制御信号の処理順序が守られているので、系切り替えを実施しても、現用系／予備系の同期が取れた状態で系切り替えができるという効果がある。また、本発明によれば、新現用系へ新たな制御信号を送信しないようにしているので、新現用系で処理する順番が保障できるという効果がある。

更に、本発明によれば、系切り替え要求を受信したときに、即時に、送信先を予備系へ切り替えないようにしているので、それ以前に、応答信号待ちをしているかどうかの確認ができるという効果がある。更にはまた、本発明によれば、制御信号に対する応答信号待ちがある場合には、新しい制御信号を抑止しているので、新現用系へ新しい制御信号を送信しないようにできるという効果がある。

以下に、図面を参照しつつ本発明の実施例について詳細に説明する。図１は本発明の実施例のシステム構成図であり、図８と同等部分は同一符号により示している。図１において、Ｏ＆Ｍ制御装置１は信号制御装置２を制御するために制御信号を送受信する。信号制御装置２は、その内部に、上位コントローラー２１と、０系処理装置２２と、１系処理装置２３と、装置内ＩＰ伝送路２４とにより構成されている。

上位コントローラー２１は、０系処理装置２２に対して信号を処理して処理結果データを得るために制御信号を送受信する。また、上位コントローラー２１はＯ＆Ｍ制御装置１とＯ＆Ｍ信号をやりとりすることができる。０系処理装置２２は上位コントローラー２１との間で制御信号を受信して、内部で当該制御信号に従った情報処理を行い、その処理結果を上位コントローラー２１へ返送する。また、０系処理装置２２は、受信した制御信号をそのまま１系処理装置２３へ、装置内ＩＰ伝送路２４を介して系間信号として転送する。１系処理装置２３は、０系処理装置２２から受信した系間信号を受信して、内部で当該制御信号に従った情報処理を行い、その応答を０系処理装置２２へ返送する。

図１を参照すると、上位コントローラー２１と、０系処理装置２２と、１系処理装置２３との詳細な内部構成が、それぞれ示されている。上位コントローラー２１は、Ｏ＆Ｍ信号送受信部２１１でＩＰの制御を行い、Ｏ＆Ｍ制御装置１とのＩＰ通信を制御している。また、信号制御部（ＣＰＵ）２１３へＯ＆Ｍ制御装置１からの信号を伝えたり、ＣＰＵ２１３からの信号をＯ＆Ｍ制御装置１へ伝えたりする役目を果たす。ＣＰＵ２１３内には、本発明による応答信号待ちキュー２１５が設けられており、これについては後述する。

対処理装置信号送受信部２１２は装置内ＩＰ伝送路２４とＩＰ通信を行い、信号制御部（ＣＰＵ）２１３と０系処理装置２２及び１系処理装置２３との間の信号の送受信を行う。記憶装置２１４は、信号制御部（ＣＰＵ）２１３により制御され、処理装置を制御するために必要な情報を書き込んだり、読み出したりする。

０系処理装置２２の内部には、対上位コントローラー信号受付部２２１、系間信号送受信部２２２、信号制御部（ＣＰＵ）２２３、メモリ２２４が設けられている。１系処理装置２３の内部構成は０系処理装置２２と同様であるので、その詳細説明は省略する。

対上位コントローラー信号受付部２２１，２３１は装置内ＩＰ伝送路２４とＩＰ通信を行い、上位コントローラー２１との制御信号の送受信を行う。系間信号送受信部２２２，２３２は装置内ＩＰ伝送路２４とＩＰ通信を行い、他系処理装置との系間信号の送受信を行う。信号制御部（ＣＰＵ）２２３，２３３は対上位コントローラー信号送受信部及び系間信号送受信部からの信号を解釈し判断して処理を行い、必要であればメモリ２２４，２３４にアクセスして情報の読み出しや書き込みを行う。

以上詳細に実施例の構成を述べたが、図１のＯ＆Ｍ信号送受信部２１１、対処理装置信号送受信部２１２、対上位コントローラー信号受付部２２１，２３１、系間信号送受信部２２２，２３２は、それぞれ別々にＩＰアドレスを持っていて、ＩＰパケットを終端し、ＩＰレベルでの信号をやり取りするしくみを持つ装置（例えば、ネットワークプロセッサ）であり、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。また、図１の装置内ＩＰ伝送路２４は、例えばＬ２ＳＷ（レイヤ２スイッチ）であり、これまた当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。なお、Ｏ＆Ｍ制御装置１は、信号制御装置２に内蔵されることにより、信号制御部（ＣＰＵ）２１３の内部の一機能として位置していてもよい。

次に、上位コントローラー２１から０系処理装置２２への制御信号送信時の動作を、図２に示すシーケンスを使用して説明する。０系処理装置２２と１系処理装置２３とは冗長構成であり、一方の系がＡＣＴ（現用）系であり、他方の系は常にＳＢＹ（スタンバイ）系である。上位コントローラー２１と通信を行うのはＡＣＴ系のみであり、ＡＣＴ系で処理されたデータはＳＢＹ系へ通知されてコピーされる。この場合、応答をＳＢＹ系からＡＣＴ系へ返送することによって、ＡＣＴ系／ＳＢＹ系間でデータが同期していることを確認できる。

図２において、上位コントローラー２１から制御信号ａが０系処理装置２２へ送信されたとすると、上位コントローラー２１は応答を待っている状態にあり、どの制御信号に対する応答を待っているか、応答信号待ちキュー２１５に送信した信号の識別ができる情報を格納しておき、期待する応答が帰ってきたら、応答信号待ちキュー２１５に保持している情報を削除する。

制御信号を受信した０系処理装置２２は、自カード内で処理を行うと共に、系間信号として制御信号ａを１系処理装置２３へ送信する。１系処理装置２３は系間信号である制御信号ａを受信したら、自カードに情報を書き込み、この制御信号ａに対する系間応答信号ａ’を０系処理装置１１へ返却する。この系間応答信号ａ’を受信した０系処理装置２２は、上位コントローラー２１へこの応答信号ａ’を送信する。上位コントローラー２１は応答信号待ちキュー２１５から該当の情報を削除して処理が終了する。

次に、応答待ちキュー２１５に情報がない場合に（つまり、処理装置へ制御信号を出して、その応答が全部帰ってきている状態で）、系切り替え要求がＯ＆Ｍ制御装置１より送信された場合の動作を、図３に示すシーケンスを使用して説明する。図３において、Ｏ＆Ｍ制御装置１から系切り替え要求を受信する前までのシーケンスは図２と同様であるので、その説明は省略する。

上位コントローラー２１はＯ＆Ｍ制御装置１より系切り替え要求Ａを受信すると、応答待ちキュー２１５を参照する。応答待ちキュー２１５に情報がないので、送信先の設定を０系処理装置２２から１系処理装置２３へ系切り替えを行い、以降、新規制御信号は１系処理装置２３へ送信することになる。図３の制御信号ｄは新規の制御信号であり、１系処理装置２３へ送信されている。Ｏ＆Ｍ制御装置１へは系切り替え応答（ＯＫ）を返送し、系切り替えが正常に実施されたことを示す。

次に、図４及び図５を用いて、Ｏ＆Ｍ制御装置１から系切り替え要求を受信したときに、応答待ちキュー２１５に情報がある場合の動作を説明する。図４において、上位コントローラー２１から制御信号ａ，ｂ，ｃがＡＣＴ系である０系処理装置２２へ送信される。上位コントローラー２１は応答信号待ちキュー２１５に制御信号ａ，ｂ，ｃが応答待ちであることを示す情報を書き込む。０系処理装置２２は制御信号ａ，ｂ，ｃをそれぞれ処理すると同時に、系間信号として、ＳＢＹ系である１系処理装置２３へ制御信号ａ，ｂ，ｃをそのまま伝える。

１系処理装置２３は制御信号ａ，ｂによる処理を行い、制御信号ｃによる処理に時間がかかったか、あるいは系間信号のやりとりに時間がかかったと仮定する。０系処理装置２２は制御信号ａ，ｂに対する応答信号を上位コントローラー２１へ返送し、上位コントローラー２１は応答待ちキュー２１５から制御信号ａ，ｂの情報を削除し、制御信号ｃだけが残り、応答信号待ち状態となる（図５のＳ１の状態）。

このときにＯ＆Ｍ制御装置１から系切り替え要求が送信されてきた場合（図５のＳ２）、応答待ちキュー２１５を参照し（図５のＳ３）、ｃの情報が残っているので、ここで新規の制御信号の送信を抑止する（図５のＳ６）。この間系切り替え中の応答待ち状態となる（図５のＳ７）。やがて０系処理装置２２より制御信号ｃに対する応答信号ｃ’が返送されてくると（図５のＳ８）、応答信号待ちキュー２１５をクリアし（図５のＳ９）、新規の制御信号の送信抑止を解除する（図５のＳ１０）。その後、送受信先の系をＳＢＹ系へ切り替え（図５のＳ４）、系切り替えが完了したことを示す系切り替え応答（ＯＫ）をＯ＆Ｍ制御装置１へ返送する（図５のＳ５）。なお、図５のＳ１１〜Ｓ１３は、系の切り替え要求がない場合の、図２に示したシーケンスに相当する。

こうすることにより、新現用系の処理装置における処理順序が守られるので、系の切り替えを行っても、両系で同期がとれた状態で系の切り替えが可能になるのである。

本発明の他の実施例として、その基本的構成は上記の通りであるが、Ｏ＆Ｍ制御装置１から系切り替え要求を受信したときの上位コントローラー２１の動作について、更に工夫している。その構成を図６及び図７に示す。なお、図７において、図５と同等ステップは同一符号により示している。図６において、応答待ちキュー２１５に制御信号ｃに対する応答待ちであることを示す情報が残っている場合（図７のＳ３）、送受信先を反対側の系を切り替えて（図７のＳ１６）、応答待ちである制御信号ｃを新ＡＣＴ系へ送信する（図７のＳ１７）。系切り替え中の応答待ち状態へ遷移し（図７のＳ１８）、制御信号ｃに対する応答待ちとなる。

このとき、先に旧ＡＣＴ系から制御信号ｃに対する応答信号ｃ’が返送されてきた場合は、破棄する。あるいは、系切り替えを実施しているので、受信できない。新ＡＣＴ系から応答信号ｃ’が返送されてきたら（図７のＳ１９）、応答待ちキュー２１５の制御信号ｃの情報を削除し（図７のＳ２０）系切り替え応答（ＯＫ）をＯ＆Ｍ制御装置１へ送信する（図７のＳ５）。新ＡＣＴ系では、制御信号ｃをすでに受信している可能性があるが、後から同一の制御信号が系間信号ではなく、上位コントローラー２１から受信した場合には、上書き処理を行い、系間信号で新ＳＢＹ系へｃを送信する。このとき、上位コントローラー２１では、新規の制御信号の抑止を行わないので、新規の制御信号ｄは新ＡＣＴ系へ送信される。新ＡＣＴ系の処理装置１系では、制御信号ｃとｄとは信号経路が同一であるため、制御信号の受信順番が守られることになる。

図１に示したような構成としは、図８において説明したように、信号制御装置２は、例えば、移動体通信システムにおけるＲＮＣであり、上位コントローラ２１は呼処理制御ユニットであり、処理装置２２，２３はこの呼処理制御ユニットから制御される配下のＣＰＵカード群であるが、これに限定されるものではない。

なお、上記の実施例における動作フローは、その動作手順を予めプログラムとしてＲＯＭなどの記録媒体に格納しておき、これをコンピュータにより読み取らせて実行するように構成できることは明白である。

本発明の実施例の機能ブロック図である。本発明の実施例における通常動作時のシーケンス図である。本発明の実施例において、応答信号待ちがない場合の系切り替え要求時の動作を示すシーケンス図である。本発明の実施例において、応答信号待ちがある場合の系切り替え要求時の動作を示すシーケンス図である。図４のシーケンスにおける上位コントローラー２１の処理フローである。本発明の他の実施例において、応答信号待ちがある場合の系切り替え要求時の動作を示すシーケンス図である。図６のシーケンスにおける上位コントローラー２１の処理フローである。従来技術を説明するためのシステムブロック図である。

符号の説明

１Ｏ＆Ｍ制御装置
２信号制御装置
２１上位コントローラー
２２０系処理装置
２３１系処理装置
２４装置内ＩＰ伝送路
２１１Ｏ＆Ｍ信号送受信部
２１２対処理装置信号送受信部
２１３信号制御部（ＣＰＵ）
２１４記憶装置
２１５応答信号待ちキュー
２２１，２３１対上位コントローラー信号受付部
２２２，２３２系間信号送受信部
２２３，２３３信号制御部（ＣＰＵ）
２２４，２３４メモリ

Claims

冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムであって、
前記上位装置は、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、前記応答信号がくるまで系切り替えを抑止する手段を含むことを特徴とする系切り替えシステム。
冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムであって、
前記上位装置は、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、この待ち状態の応答信号に対応する制御信号を、前記第二系の処理装置に送信する手段を含むことを特徴とする系切り替えシステム。
前記上位装置は、前記制御信号の各々に対応する前記応答信号の待ち状態を示す応答信号待ちキューを含み、前記手段は、前記キューの内容に基づいて前記応答信号待ちを判断することを特徴とする請求項１または２記載の系切り替えシステム。
冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替え方法であって、
前記上位装置は、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、前記応答信号がくるまで系切り替えを抑止するステップを含むことを特徴とする系切り替え方法。
冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替え方法であって、
前記上位装置は、前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、この待ち状態の応答信号に対応する制御信号を、前記第二系の処理装置に送信するステップを含むことを特徴とする系切り替え方法。
前記ステップは、前記制御信号の各々に対応する前記応答信号の待ち状態を示す応答信号待ちキューの内容に基づいて前記応答信号待ちを判断することを特徴とする請求項４または５記載の系切り替え方法。
冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムにおける上位装置であって、
前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、前記応答信号がくるまで系切り替えを抑止する手段を含むことを特徴とする上位装置。
冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムにおける上位装置であって、
前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、この待ち状態の応答信号に対応する制御信号を、前記第二系の処理装置に送信する手段を含むことを特徴とする上位装置。
前記制御信号の各々に対応する前記応答信号の待ち状態を示す応答信号待ちキューを、更に含み、前記手段は、前記キューの内容に基づいて前記応答信号待ちを判断することを特徴とする請求項７または８記載の上位装置。
冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムにおける上位装置の動作をコンピュータに実行させるためのプログラムであって、
前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、前記応答信号がくるまで系切り替えを抑止する処理を含むことを特徴とするプログラム。
冗長構成の第一系及び第二系の処理装置を含み、前記第一系の処理装置は上位装置から順次送出されてくる制御信号に応じて情報処理を行うと共に、前記制御信号を第二系の処理装置へ送信し、前記第二系の処理装置も前記制御信号に応じて情報処理をなし、前記第二系の処理装置は順次送出されてくる前記制御信号の各々に対する応答信号を前記第一系の処理装置を介して前記上位装置へ送出するすようにした冗長系における系切り替えシステムにおける上位装置の動作をコンピュータに実行させるためのプログラムであって、
前記第一系から第二系への系切り替え時に、前記応答信号待ちの場合には、この待ち状態の応答信号に対応する制御信号を、前記第二系の処理装置に送信する処理を含むことを特徴とするプログラム。