JP2007322415A - 半導体集積回路、記録媒体、テストデータ生成装置およびlsi試験装置 - Google Patents
半導体集積回路、記録媒体、テストデータ生成装置およびlsi試験装置 Download PDFInfo
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Abstract
【解決手段】PRPG210によって生成したランダムなテストパターンをパターン修正器220によって試験用のテストパターンに修正して、シフトレジスタ200に入力させる。パターン修正器220は、制御信号に基づいて、シフトレジスタ200へ入力されるテストパターンを所定のグループ単位で修正し、さらに、グループ単位の修正が適正ではないテストパターンへの修正を個別に解除する。また、不定マスク器230は、制御信号に基づいて不定値を出力しているシフトレジスタ200を所定のグループ単位でマスクするとともに、故障値をマスクされているシフトレジスタ200へのマスクを個別に解除する。不定マスク器230からの出力はMISR240に出力され、出力値としてテスタに出力される。
【選択図】図2
Description
まず、LSI試験システムの概要について説明する。図1−1は、本発明のLSI試験システムの概要を示す概要図である。LSI試験システム100は、所定の仕様書101に沿って製造されたLSI105から不良品を検出するための試験をおこなうためのシステムである。LSI試験システム100は、情報処理装置110と、LSI製造装置120と、テスタ130とから構成されている。LSI試験システム100では、上述の各装置を用い、設計・製造・試験の三段階の工程を経てLSI105を試験する。
まず、上述した要件を満たすLSI試験を実現するため試験容易化回路の構成について説明する。図2は、試験容易化回路を含んだLSIの構成を示すブロック図である。図2のようにLSI105は、対象回路に該当するシフトレジスタ(スキャンパス(SP))200と、試験容易化回路に相当するPRPG(パターン発生器)210と、パターン修正器220と、不定マスク器230と、MISR240とを含んで構成される。
つぎに、テストデータの生成の手順について説明する。図1−2によって説明したように、LSI105のLSI試験をおこなう際には、テストデータ生成ツール113を生成する。ここでは、このテストデータ生成ツール113によるテストデータの生成手順について説明する。
つぎに、上述したパターン修正器220、不定マスク器230の実装例と、実装例に応じた制御信号の構成について説明する。図5は、パターン修正器の実装例を示す回路図である。図5のように、パターン修正器220は、制御信号CTL0〜CTL3に基づいて4本のスキャンパスを備えたシフトレジスタ200へ入力されるランダムなテストパターンを修正(もしくは修正解除)する。
(「0」であればテストパターンをシフトする)
CTL1:パターン修正器220(反転回路)の制御「0」と、不定マスク器230の 制御「1」とのいずれの制御信号であるかをあらわす
CTL2:各機能部(具体的にはF/F)のセット「0」と、リセット「1」とのいず れの指示かをあらわす
CTL3:アドレス情報
(CTL0、CTL2の内容に応じて、上位ビットまたは下位ビットをあらわす )
つぎに、制御信号による制御の内容を、具体例を挙げて説明する。ここでは16本のスキャンパスから構成されてシフトレジスタ200のパターン修正器220によるテストパターンの修正例について説明する。なお、テストデータのデータ量がいかに削減しているかを説明するため、ここでは、同じ条件のテストパターンが入力された場合に、従来技術であるBASTによってLSI試験をおこなう場合のパターン修正器の制御処理と、本実施の形態によってLSI試験をおこなう場合のパターン修正器220の修正処理とを比較して例示していく。
・パターン修正器の修正部をセットする制御信号802:01xxxx
・不定マスク器の修正部をセットする制御信号803 :10xxxx
・パターン修正器の修正をセットする制御信号1002 :100xx
・パターン修正器の修正をリセットする制御信号1003:101yy
・不定マスク器のマスクをセットする制御信号1004 :110xx
・不定マスク器のマスクをリセットする制御信号1005:111yy
アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、
前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する外部からの第1の制御信号に基づいて、前記集合内のすべてのシフトレジスタへ入力するランダムなテストパターンの値を修正するとともに、当該修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する外部からの第2の制御信号に基づいて、前記修正が不適正なシフトレジスタへ入力するランダムなテストパターンの値の修正を解除するパターン修正器と、
を備えることを特徴とする半導体集積回路。
アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、
前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する外部からの第1の制御信号に基づいて、前記集合内のすべてのシフトレジスタから出力される値をマスクするとともに、当該マスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスク解除を指示する第2の制御信号に基づいて、前記故障値のマスクを解除する不定マスク器と、
を備えることを特徴とする半導体集積回路。
LSI試験用のテストパターンを生成するテストパターン生成手段と、
前記テストパターン生成手段によって生成されたLSI試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、
前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、
前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第2の制御信号を生成する生成手段と、
前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、
を備えることを特徴とするテストデータ生成装置。
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、
前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第2の制御信号を生成する生成手段と、
前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、
を備えることを特徴とするテストデータ生成装置。
LSI試験用のテストパターンを生成するテストパターン生成手段と、前記テストパターン生成手段によって生成されたLSI試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第2の制御信号を生成する生成手段と、前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成したテストデータと、を用いて前記半導体集積回路の不良試験をおこなうLSI試験装置であって、
前記テストデータ生成装置の前記テストパターン生成手段によって生成されるLSI試験用のテストパターンを生成するテストパターン生成器と、
前記テストパターン生成手段によって生成されたLSI試験用のテストパターンごとに、前記格納手段から、前記第1の制御信号と第2の制御信号とを信号を読み出し、前記半導体集積回路のパターン修正器に出力する制御手段と、
前記制御手段によって前記第1の制御信号と第2の制御信号が出力された結果、前記パターン修正器によって修正されたランダムなテストパターンが入力された前記シフトレジスタの出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、
を備えることを特徴とするLSI試験装置。
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第2の制御信号を生成する生成手段と、前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成されたテストデータ、を用いて、前記半導体集積回路の不良試験をおこなうLSI試験装置であって、
前記テストパターン生成器によって生成されたLSI試験用のテストパターンごとに、前記格納手段から、前記第1の制御信号と第2の制御信号とを読み出し、前記半導体集積回路の不定マスク器に出力する制御手段と、
前記制御手段によって前記制御信号が出力された結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、
を備えることを特徴とするLSI試験装置。
LSI試験用のテストパターンを生成するテストパターン生成工程と、
前記テストパターン生成工程によって生成されたLSI試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較工程と、
前記比較工程によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定工程と、
前記特定工程によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成する第1の生成工程と、
前記第1の生成工程によって生成した第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第2の制御信号を生成する第2の生成工程と、
前記第1の生成工程によって生成された第1の制御信号と、前記第2の生成工程によって生成された第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納工程と、
を含むことを特徴とするテストデータ生成方法。
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定工程と、
前記特定工程によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成する第1の生成工程と、
前記第1の生成工程によって生成された第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第2の制御信号を生成する第2の生成手段と、
前記第1の生成工程によって生成された第1の制御信号と、前記第2の生成工程によって生成された第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納工程と、
を含むことを特徴とするテストデータ生成方法。
LSI試験用のテストパターンを生成するテストパターン生成手段と、前記テストパターン生成手段によって生成されたLSI試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第2の制御信号を生成する生成手段と、前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成したテストデータと、を用いて前記半導体集積回路の不良試験をおこなうLSI試験方法であって、
前記テストデータ生成装置の前記テストパターン生成手段によって生成されるLSI試験用のテストパターンを生成するテストパターン生成工程と、
前記テストパターン生成工程によって生成されたLSI試験用のテストパターンごとに、前記テストデータ生成装置の前記格納手段から、前記第1の制御信号と第2の制御信号とを信号を読み出し、前記半導体集積回路のパターン修正器に出力する出力工程と、
前記出力工程によって前記第1の制御信号と第2の制御信号が出力された結果、前記パターン修正器によって修正されたランダムなテストパターンが入力された前記シフトレジスタの出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出工程と、
を含むことを特徴とするLSI試験方法。
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第2の制御信号を生成する生成手段と、前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成されたテストデータ、を用いて、前記半導体集積回路の不良試験をおこなうLSI試験方法であって、
前記テストパターン生成器によって生成されたLSI試験用のテストパターンごとに、前記格納手段から、前記第1の制御信号と第2の制御信号とを読み出し、前記半導体集積回路の不定マスク器に出力する出力工程と、
前記出力工程によって前記制御信号が出力された結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出工程と、
を含むことを特徴とするLSI試験方法。
LSI試験用のテストパターンを生成させるテストパターン生成工程と、
前記テストパターン生成工程によって生成させたLSI試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較させる比較工程と、
前記比較工程によって比較させた比較結果に基づいて、修正対象となるシフトレジスタを特定させる特定工程と、
前記特定工程によって特定させた特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成させる第1の生成工程と、
前記第1の生成工程によって生成させた第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第2の制御信号を生成させる第2の生成工程と、
前記第1の生成工程によって生成させた第1の制御信号と、前記第2の生成工程によって生成させた第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納させる格納工程と、
をコンピュータに実行させることを特徴とするテストデータ生成プログラム。
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定工程と、
前記特定工程によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成する第1の生成工程と、
前記第1の生成工程によって生成させた第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定させ、前記故障値のマスクを解除させる第2の制御信号を生成させる第2の生成工程と、
前記第1の生成工程によって生成させた第1の制御信号と、前記第2の生成工程によって生成させた第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納させる格納工程と、
をコンピュータに実行させることを特徴とするテストデータ生成プログラム。
LSI試験用のテストパターンを生成するテストパターン生成手段と、前記テストパターン生成手段によって生成されたLSI試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第2の制御信号を生成する生成手段と、前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成したテストデータと、を用いて前記半導体集積回路の不良試験をおこなわせるLSI試験プログラムであって、
前記テストデータ生成装置の前記テストパターン生成手段によって生成されるLSI試験用のテストパターンを生成させるテストパターン生成工程と、
前記テストパターン生成工程によって生成させたLSI試験用のテストパターンごとに、前記テストデータ生成装置の前記格納手段から、前記第1の制御信号と第2の制御信号とを信号を読み出し、前記半導体集積回路のパターン修正器に出力させる出力工程と、
前記出力工程によって前記第1の制御信号と第2の制御信号を出力させた結果、前記パターン修正器によって修正されたランダムなテストパターンが入力された前記シフトレジスタの出力値と、前記テストデータの出力期待値とを比較させて前記半導体集積回路の不良を検出させる検出工程と、
をコンピュータに実行させることを特徴とするLSI試験プログラム。
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第2の制御信号を生成する生成手段と、前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成されたテストデータ、を用いて、前記半導体集積回路の不良試験をおこなわせるLSI試験プログラムであって、
前記テストパターン生成器によって生成されたLSI試験用のテストパターンごとに、前記格納手段から、前記第1の制御信号と第2の制御信号とを読み出し、前記半導体集積回路の不定マスク器に出力させる出力工程と、
前記出力工程によって前記制御信号が出力させた結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出させる検出工程と、
をコンピュータに実行させることを特徴とするLSI試験プログラム。
110 情報処理装置
120 LSI製造装置
130 テスタ
105 LSI
200 シフトレジスタ(スキャンパス(SP))
210 パターン発生器(PRPG)
220 パターン修正器
230 不定マスク器
240 出力検証器(MISR)
Claims (7)
- ランダムなテストパターンを発生させるパターン発生器と、
アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、
前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する外部からの第1の制御信号に基づいて、前記集合内のすべてのシフトレジスタへ入力するランダムなテストパターンの値を修正するとともに、当該修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する外部からの第2の制御信号に基づいて、前記修正が不適正なシフトレジスタへ入力するランダムなテストパターンの値の修正を解除するパターン修正器と、
を備えることを特徴とする半導体集積回路。 - ランダムなテストパターンを発生させるパターン発生器と、
アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、
前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する外部からの第1の制御信号に基づいて、前記集合内のすべてのシフトレジスタから出力される値をマスクするとともに、当該マスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスク解除を指示する第2の制御信号に基づいて、前記故障値のマスクを解除する不定マスク器と、
を備えることを特徴とする半導体集積回路。 - 請求項1または2に記載の半導体集積回路に関する設計データを格納したことを特徴とする記録媒体。
- ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、
LSI試験用のテストパターンを生成するテストパターン生成手段と、
前記テストパターン生成手段によって生成されたLSI試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、
前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、
前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第2の制御信号を生成する生成手段と、
前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、
を備えることを特徴とするテストデータ生成装置。 - ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、を備えた半導体集積回路に関する設計データを用いてテストデータを生成するテストデータ生成装置であって、
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、
前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第2の制御信号を生成する生成手段と、
前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、
を備えることを特徴とするテストデータ生成装置。 - ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記ランダムなテストパターンの値を修正するパターン修正器と、を備えた半導体集積回路と、
LSI試験用のテストパターンを生成するテストパターン生成手段と、前記テストパターン生成手段によって生成されたLSI試験用のテストパターンと、前記パターン発生器によって発生させたランダムなテストパターンとを比較する比較手段と、前記比較手段によって比較された比較結果に基づいて、修正対象となるシフトレジスタを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記パターン修正器による修正後に、前記集合のうち前記修正により前記ランダムなテストパターンの値の修正が不適正なシフトレジスタを特定する第2の制御信号を生成する生成手段と、前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成したテストデータと、を用いて前記半導体集積回路の不良試験をおこなうLSI試験装置であって、
前記テストデータ生成装置の前記テストパターン生成手段によって生成されるLSI試験用のテストパターンを生成するテストパターン生成器と、
前記テストパターン生成手段によって生成されたLSI試験用のテストパターンごとに、前記格納手段から、前記第1の制御信号と第2の制御信号とを読み出し、前記半導体集積回路のパターン修正器に出力する制御手段と、
前記制御手段によって前記制御信号が出力された結果、前記パターン修正器によって修正されたランダムなテストパターンが入力された前記シフトレジスタの出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、
を備えることを特徴とするLSI試験装置。 - ランダムなテストパターンを発生させるパターン発生器と、アドレスビットの値により各々特定され、前記パターン発生器によって発生させたランダムなテストパターンを入力する複数のシフトレジスタと、外部からの制御信号に応じて前記複数のシフトレジスタから出力される不定値をマスクする不定マスク器と、当該不定マスク器によってマスクされた出力結果を検証する出力検証器と、を備えた半導体集積回路と、
前記複数のシフトレジスタのうち、不定値を出力しているシフトレジスタのアドレスビットを特定する特定手段と、前記特定手段によって特定された特定結果に基づいて、前記複数のシフトレジスタのうち前記アドレスビットの上位ビットが共通するシフトレジスタの集合を特定する第1の制御信号を生成するとともに、当該第1の制御信号を前記設計データに与えてシミュレーションを実行した結果、前記不定マスク器によるマスク後に、前記集合のうち前記マスクにより故障値がマスクされた不適正なシフトレジスタを特定して前記故障値のマスクを解除させる第2の制御信号を生成する生成手段と、前記生成手段によって生成された第1の制御信号と第2の制御信号とを前記試験用のテストパターンのパターンシフトごとにテストデータとして格納する格納手段と、を備えたテストデータ生成装置によって生成されたテストデータ、を用いて、前記半導体集積回路の不良試験をおこなうLSI試験装置であって、
前記テストパターン生成器によって生成されたLSI試験用のテストパターンごとに、前記格納手段から、前記第1の制御信号と第2の制御信号とを読み出し、前記半導体集積回路の不定マスク器に出力する制御手段と、
前記制御手段によって前記制御信号が出力された結果、前記出力検証器から出力される出力値と、前記テストデータの出力期待値とを比較して前記半導体集積回路の不良を検出する検出手段と、
を備えることを特徴とするLSI試験装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8904251B2 (en) | 2011-03-09 | 2014-12-02 | Samsung Electronics Co., Ltd. | Semiconductor device and test system for testing the same |
US11933846B2 (en) | 2022-03-18 | 2024-03-19 | Kioxia Coporation | Memory tester and test method that uses memory tester |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10134011A (ja) * | 1996-10-30 | 1998-05-22 | Fujitsu Ltd | ネットワークのスキャンパスを階層的に構成するスキャン装置および方法 |
JP2000250946A (ja) * | 1999-02-25 | 2000-09-14 | Toshiba Corp | Lsi回路のテスト容易化設計方法および装置ならびにテスト容易化設計処理プログラムを記録したコンピュータ読取り可能な記録媒体 |
JP2002181905A (ja) * | 2000-12-13 | 2002-06-26 | Hitachi Ltd | 半導体集積回路のテスト方法及びテストパターン発生回路 |
JP2002236144A (ja) * | 2000-12-07 | 2002-08-23 | Fujitsu Ltd | 集積回路の試験装置および試験方法 |
JP2004012420A (ja) * | 2002-06-11 | 2004-01-15 | Fujitsu Ltd | 集積回路の診断装置および診断方法並びに集積回路 |
WO2004105045A1 (en) * | 2003-05-22 | 2004-12-02 | Koninklijke Philips Electronics N.V. | Test of ram address decoder for resistive open defects |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6061818A (en) * | 1997-05-08 | 2000-05-09 | The Board Of Trustees Of The Leland Stanford Junior University | Altering bit sequences to contain predetermined patterns |
US6708305B1 (en) * | 2000-10-18 | 2004-03-16 | International Business Machines Corporation | Deterministic random LBIST |
US7096397B2 (en) * | 2001-09-17 | 2006-08-22 | Intel Corporation | Dft technique for avoiding contention/conflict in logic built-in self-test |
JP4733935B2 (ja) * | 2004-06-29 | 2011-07-27 | 富士通セミコンダクター株式会社 | 試験パターン生成装置、テスト回路試験装置、試験パターン生成方法、テスト回路試験方法、試験パターン生成プログラム、テスト回路試験プログラム、および記録媒体 |
US7607059B2 (en) * | 2006-09-19 | 2009-10-20 | Kabushiki Kaisha Toshiba | Systems and methods for improved scan testing fault coverage |
-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10134011A (ja) * | 1996-10-30 | 1998-05-22 | Fujitsu Ltd | ネットワークのスキャンパスを階層的に構成するスキャン装置および方法 |
JP2000250946A (ja) * | 1999-02-25 | 2000-09-14 | Toshiba Corp | Lsi回路のテスト容易化設計方法および装置ならびにテスト容易化設計処理プログラムを記録したコンピュータ読取り可能な記録媒体 |
JP2002236144A (ja) * | 2000-12-07 | 2002-08-23 | Fujitsu Ltd | 集積回路の試験装置および試験方法 |
JP2002181905A (ja) * | 2000-12-13 | 2002-06-26 | Hitachi Ltd | 半導体集積回路のテスト方法及びテストパターン発生回路 |
JP2004012420A (ja) * | 2002-06-11 | 2004-01-15 | Fujitsu Ltd | 集積回路の診断装置および診断方法並びに集積回路 |
WO2004105045A1 (en) * | 2003-05-22 | 2004-12-02 | Koninklijke Philips Electronics N.V. | Test of ram address decoder for resistive open defects |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8904251B2 (en) | 2011-03-09 | 2014-12-02 | Samsung Electronics Co., Ltd. | Semiconductor device and test system for testing the same |
US11933846B2 (en) | 2022-03-18 | 2024-03-19 | Kioxia Coporation | Memory tester and test method that uses memory tester |
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