JP2007305010A - Reference voltage generation circuit - Google Patents
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Abstract
Description
本発明は、基準電圧生成回路に関するものである。 The present invention relates to a reference voltage generation circuit.
アナログ回路では、アナログ信号と比較するための基準電圧を発生する基準電圧生成回路が備えられることが多い。特に、アナログ集積回路では、アナログ集積回路の大規模化、高機能化に伴って、電源電圧にも温度にも依存しない基準電圧生成回路が求められる。 An analog circuit is often provided with a reference voltage generation circuit that generates a reference voltage for comparison with an analog signal. In particular, analog integrated circuits are required to have a reference voltage generation circuit that does not depend on power supply voltage or temperature as the analog integrated circuit becomes larger and has higher functions.
このような基準電圧生成回路として、Pチャンネルのバルクを電源とするオペアンプ型、Pチャンネル入力段のバルクをセルフバイアスするオペアンプ型、カレントミラー回路型のものがある。 As such a reference voltage generation circuit, there are an operational amplifier type that uses a P-channel bulk as a power source, an operational amplifier type that self-biases the bulk of the P-channel input stage, and a current mirror circuit type.
このうち、カレントミラー型の基準電圧生成回路は、オペアンプ型のものと比較して構成が簡易であり、消費電流を低減できる点で有利である。このカレントミラー型の基準電圧生成回路は、バイポーラトランジスタを使用して、順バイアスされたpn接合の電位と絶対温度に比例する電圧とを加算することにより、温度に依存しない基準電圧を生成する(例えば、特許文献1参照)。
しかし、このような従来の基準電圧生成回路では、外部電源の配線間のインダクタンス成分の影響により発生したノイズが電源ラインに重畳し、バンドギャップ電圧が低下するおそれがある。 However, in such a conventional reference voltage generation circuit, noise generated by the influence of the inductance component between the wires of the external power supply may be superimposed on the power supply line, and the band gap voltage may be reduced.
このカレントミラー型の基準電圧生成回路は、Pチャンネル入力段のバルクをセルフバイアスするオペアンプ型のものと比較してノイズの影響を受けやすく、ノイズの影響を受けるとバンドギャップ電圧が低下してしまう。 This current mirror type reference voltage generation circuit is more susceptible to noise than an operational amplifier type that self-biases the bulk of the P-channel input stage, and the bandgap voltage decreases when affected by noise. .
本発明は、このような従来の問題点に鑑みてなされたもので、ノイズの影響を阻止することが可能な基準電圧生成回路を提供することを目的とする。 The present invention has been made in view of such a conventional problem, and an object thereof is to provide a reference voltage generation circuit capable of preventing the influence of noise.
この目的を達成するため、本発明の第1の観点に係る基準電圧生成回路は、
絶対温度に比例する電位差を生成し、生成した電位差と順バイアスされた半導体のpn接合の電位差とを加算することにより、前記半導体のバンドギャップ電圧に基づく基準電圧を生成する基準電圧生成部と、
電流路を有するトランジスタを備え、前記トランジスタが飽和領域で動作して、外部電源から前記トランジスタの前記電流路に供給された電流を定電流化し、前記基準電圧生成部に供給する定電流供給部と、を備えたことを特徴とする。
In order to achieve this object, a reference voltage generation circuit according to the first aspect of the present invention includes:
A reference voltage generator that generates a reference voltage based on a band gap voltage of the semiconductor by generating a potential difference proportional to the absolute temperature, and adding the generated potential difference and a potential difference of a pn junction of a forward-biased semiconductor;
A constant current supply unit including a transistor having a current path, wherein the transistor operates in a saturation region, constant current supplied to the current path of the transistor from an external power source, and supplies the current to the reference voltage generation unit; , Provided.
前記基準電圧生成部は、カレントミラー回路を構成する第1のトランジスタと第2のトランジスタとを有し、前記第1のトランジスタの電流路には、抵抗を介してpn接合部を有する第1の半導体が接続され、前記第2のトランジスタの電流路には、pn接合部を有する第2の半導体が接続され、前記第1の半導体と前記第2の半導体とのpn接合部の面積比が設定され、前記抵抗の両端で、絶対温度に比例する電位差を生成するように構成され、
前記定電流供給部は、カレントミラー回路を構成する第3のトランジスタと第4のトランジスタとを有し、前記第3のトランジスタの電流路の電流流出端が前記基準電圧生成部に接続されたものであり、
前記基準電圧生成部の前記第2のトランジスタの電流路に流れる電流の量を取得し、取得した電流の量に基づいて、前記第3のトランジスタが飽和領域で動作するように、前記定電流供給部の前記第4のトランジスタの電流路に流れる電流の量を制御する電流制御部を備えてもよい。
The reference voltage generation unit includes a first transistor and a second transistor that form a current mirror circuit, and a current path of the first transistor includes a pn junction through a resistor. A semiconductor is connected, a second semiconductor having a pn junction is connected to the current path of the second transistor, and an area ratio of the pn junction between the first semiconductor and the second semiconductor is set. And configured to generate a potential difference proportional to absolute temperature across the resistor,
The constant current supply unit includes a third transistor and a fourth transistor constituting a current mirror circuit, and a current outflow end of a current path of the third transistor is connected to the reference voltage generation unit And
Obtaining the amount of current flowing in the current path of the second transistor of the reference voltage generation unit, and based on the obtained amount of current, the constant current supply so that the third transistor operates in a saturation region A current control unit that controls the amount of current flowing through the current path of the fourth transistor of the unit may be provided.
前記定電流供給部の前記第3のトランジスタと前記第4のトランジスタとのチャンネル幅又はpn接合面積の比が、前記電流制御部の電流路と前記基準電圧生成部の電流路との比に対応させて設定されてもよい。 The ratio of the channel width or the pn junction area between the third transistor and the fourth transistor of the constant current supply unit corresponds to the ratio of the current path of the current control unit and the current path of the reference voltage generation unit. May be set.
本発明によれば、ノイズの影響を阻止することができる。 According to the present invention, the influence of noise can be prevented.
以下、本発明の実施形態に係る基準電圧生成回路を図面を参照して説明する。
本実施形態に係る基準電圧生成回路の構成を図1に示す。
本実施形態に係る基準電圧生成回路は、バンドギャップ回路部10と、定電流回路部20と、電流制御部30と、からなる。
Hereinafter, a reference voltage generation circuit according to an embodiment of the present invention will be described with reference to the drawings.
The configuration of the reference voltage generation circuit according to this embodiment is shown in FIG.
The reference voltage generation circuit according to the present embodiment includes a band
バンドギャップ回路部10は、絶対温度に比例する電位差を生成し、生成した電位差と順バイアスされた半導体のpn接合の電位差とを加算することにより、半導体のバンドギャップ電圧に基づく基準電圧を生成する回路部である。
The band
バンドギャップ回路部10は、セルフバイアスカスコードカレントミラー型バンドギャップ回路によって構成され、トランジスタPM11〜PM16と、トランジスタNM11〜NM14と、トランジスタQ11〜Q13と、抵抗R1〜R4と、コンデンサC1と、からなる。
The band
トランジスタPM11〜PM16は、PチャンネルMOSFETからなるものであり、N型基板上に形成され、バルクは、電圧VHにバイアスされる。尚、トランジスタPM11〜PM16には、ほぼ同じような特性のものが用いられる。 The transistors PM11 to PM16 are P-channel MOSFETs, are formed on an N-type substrate, and the bulk is biased to the voltage VH. The transistors PM11 to PM16 have substantially the same characteristics.
トランジスタPM11とトランジスタPM12とは、カレントミラー回路を構成する一対のトランジスタであり、制御端としての双方のゲートは互いに接続され、トランジスタPM11,PM12のそれぞれのソースは、電圧VHの電圧ラインに接続される。 The transistors PM11 and PM12 are a pair of transistors constituting a current mirror circuit. Both gates as control terminals are connected to each other, and the sources of the transistors PM11 and PM12 are connected to the voltage line of the voltage VH. The
トランジスタPM13とトランジスタPM14とは、カレントミラー回路を構成する一対のトランジスタであり、双方のゲートは互いに接続される。そして、トランジスタPM13のソースは、トランジスタPM11のドレインに接続され、トランジスタPM14のソースは、トランジスタPM12のドレインに接続される。 The transistor PM13 and the transistor PM14 are a pair of transistors constituting a current mirror circuit, and both gates are connected to each other. The source of the transistor PM13 is connected to the drain of the transistor PM11, and the source of the transistor PM14 is connected to the drain of the transistor PM12.
このように、バンドギャップ回路部10が、2段のカレントミラー回路を備えるのは、基準電圧Vrefの精度を高めるためである。
Thus, the band
トランジスタPM15、PM16は、電流路として、トランジスタPM11,PM13のそれぞれのソース−ドレイン間に流れるドレイン電流と同じ量のドレイン電流を流すためのトランジスタである。 The transistors PM15 and PM16 are transistors for causing the same amount of drain current to flow between the source and drain of the transistors PM11 and PM13 as current paths.
トランジスタPM15のソースは、電圧VHの電圧ラインに接続され、トランジスタPM16のソースは、トランジスタPM15のドレインに接続される。 The source of the transistor PM15 is connected to the voltage line of the voltage VH, and the source of the transistor PM16 is connected to the drain of the transistor PM15.
そして、トランジスタPM15のゲートは、トランジスタPM11,PM12のゲートに接続され、トランジスタPM16のゲートは、トランジスタPM13,PM14のゲートに接続される。 The gate of the transistor PM15 is connected to the gates of the transistors PM11 and PM12, and the gate of the transistor PM16 is connected to the gates of the transistors PM13 and PM14.
抵抗R1は、トランジスタPM11、トランジスタPM12及びトランジスタPM15によって構成されたカレントミラー回路と、トランジスタPM13、トランジスタPM14及びトランジスタPM16によって構成されたカレントミラー回路と、が2段で動作するように介挿された抵抗であり、抵抗R1の一端は、トランジスタPM13のドレインに接続される。 The resistor R1 is inserted so that a current mirror circuit constituted by the transistors PM11, PM12 and PM15 and a current mirror circuit constituted by the transistors PM13, PM14 and PM16 operate in two stages. This is a resistor, and one end of the resistor R1 is connected to the drain of the transistor PM13.
そして、トランジスタPM11、PM12のゲートは、ともに抵抗R1の一端に接続され、トランジスタPM13,PM14のゲートは、ともに抵抗R1の他端に接続される。 The gates of the transistors PM11 and PM12 are both connected to one end of the resistor R1, and the gates of the transistors PM13 and PM14 are both connected to the other end of the resistor R1.
トランジスタNM11〜NM14は、NチャンネルMOSFETからなるものであり、P型基板上に形成され、バルクは、電圧VLにバイアスされる。尚、トランジスタNM11〜NM14には、ほぼ同じような特性のものが用いられる。 The transistors NM11 to NM14 are N-channel MOSFETs, are formed on a P-type substrate, and the bulk is biased to the voltage VL. The transistors NM11 to NM14 have substantially the same characteristics.
トランジスタNM11とトランジスタNM12とは、カレントミラー回路を構成する一対のトランジスタであり、制御端としての双方のゲートは、互いに接続される。また、トランジスタNM11のドレインは、抵抗R1の他端に接続される。 The transistor NM11 and the transistor NM12 are a pair of transistors constituting a current mirror circuit, and both gates as control terminals are connected to each other. The drain of the transistor NM11 is connected to the other end of the resistor R1.
トランジスタNM13とトランジスタNM14とは、カレントミラー回路を構成する一対のトランジスタであり、双方のゲートは、互いに接続される。そして、トランジスタNM13のドレインは、トランジスタNM11のソースに接続され、トランジスタNM14のドレインは、トランジスタNM12のソースに接続される。 The transistor NM13 and the transistor NM14 are a pair of transistors constituting a current mirror circuit, and both gates are connected to each other. The drain of the transistor NM13 is connected to the source of the transistor NM11, and the drain of the transistor NM14 is connected to the source of the transistor NM12.
抵抗R2は、トランジスタNM11とトランジスタNM12とによって構成されたカレントミラー回路と、トランジスタNM13とトランジスタNM14とによって構成されたカレントミラー回路と、が2段で動作するように介挿された抵抗である。 The resistor R2 is a resistor inserted so that a current mirror circuit constituted by the transistors NM11 and NM12 and a current mirror circuit constituted by the transistors NM13 and NM14 are operated in two stages.
抵抗R2の一端は、トランジスタPM14のドレインに接続され、トランジスタNM11,NM12のゲートはともに、抵抗R2の一端に接続される。 One end of the resistor R2 is connected to the drain of the transistor PM14, and the gates of the transistors NM11 and NM12 are both connected to one end of the resistor R2.
また、トランジスタNM12のドレイン、トランジスタNM13,NM14のゲートは、ともに抵抗R2の他端に接続される。 The drain of the transistor NM12 and the gates of the transistors NM13 and NM14 are both connected to the other end of the resistor R2.
トランジスタQ11〜Q13は、pnpバイポーラトランジスタからなるものであり、トランジスタQ11〜Q13のそれぞれのコレクタとベースとは、電圧VLにバイアスされる。 Transistors Q11-Q13 are pnp bipolar transistors, and the collectors and bases of transistors Q11-Q13 are biased to voltage VL.
トランジスタQ11のエミッタは、抵抗R3を介してトランジスタNM13のソースに接続され、トランジスタQ12のエミッタは、トランジスタNM14のソースに接続される。 The emitter of the transistor Q11 is connected to the source of the transistor NM13 via the resistor R3, and the emitter of the transistor Q12 is connected to the source of the transistor NM14.
このトランジスタQ11とトランジスタQ12とのpn接合部の面積比は、m:1(但し、mは正の自然数)に設定され、トランジスタQ11のpn接合部の面積は、トランジスタQ12と比較して広くなっている。この分、トランジスタQ11のエミッタ−ベース間電圧Vbeは、トランジスタQ12と比較して小さくなる。 The area ratio of the pn junction between the transistors Q11 and Q12 is set to m: 1 (where m is a positive natural number), and the area of the pn junction of the transistor Q11 is larger than that of the transistor Q12. ing. Accordingly, the emitter-base voltage Vbe of the transistor Q11 is smaller than that of the transistor Q12.
トランジスタQ13のエミッタは、抵抗R4を介してトランジスタPM16のドレインに接続される。そして、バンドギャップ回路部10は、このトランジスタPM16のドレインと抵抗R4との接続点の電圧を基準電圧Vrefとして出力する。
The emitter of the transistor Q13 is connected to the drain of the transistor PM16 via the resistor R4. Then, the band
コンデンサC1は、出力される基準電圧Vrefを安定化するためのものであり、一端は、トランジスタPM16のドレインに接続され、他端は、電圧VLの電圧ラインに接続される。 The capacitor C1 is for stabilizing the output reference voltage Vref, and one end is connected to the drain of the transistor PM16 and the other end is connected to the voltage line of the voltage VL.
尚、バンドギャップ回路部10は、基準電圧Vrefが0Vで安定状態となって立ち上がらない場合が起こりうるため、基準電圧生成回路は、バンドギャップ回路部10を立ち上げるためのスタートアップ回路部(図示せず)を備える。
Since the band
次に、このように構成されたバンドギャップ回路部10の動作原理について説明する。
トランジスタQ11〜Q13のようなバイポーラトランジスタのpn接合の順方向電圧と絶対温度の関係は、次の数1によって表される。
The relationship between the forward voltage and the absolute temperature of the pn junction of bipolar transistors such as the transistors Q11 to Q13 is expressed by the following equation (1).
また、バイポーラトランジスタのエミッタ電流Iとベース−エミッタ間電圧Vbeとの関係は、次の数2によって表される。
トランジスタPM11とトランジスタPM12、トランジスタPM13とトランジスタPM14、トランジスタNM11とトランジスタNM12、トランジスタNM13とトランジスタNM14によって、それぞれ、カレントミラー回路が構成されているため、トランジスタNM11,NM13に流れる電流Iq1と、トランジスタNM12,NM14に流れる電流Iq2とは、ほぼ等しくなる。
Since the transistors PM11 and PM12, the transistor PM13 and the transistor PM14, the transistor NM11 and the transistor NM12, the transistor NM13 and the transistor NM14 form a current mirror circuit, respectively, the current Iq1 flowing through the transistors NM11 and NM13, The current Iq2 flowing through the
電流Iq1と電流Iq2とがほぼ等しくなれば、トランジスタNM13のソースと抵抗R3との接続点N1の電圧と、トランジスタNM14のソースとトランジスタQ12のエミッタとの接続点N2の電圧ともほぼ等しくなる。このため、この電流Iq1、電流Iq2は、数2より、次の数3によって表される。
次に、トランジスタPM11,PM13に流れる電流(Iq1)の電流量、トランジスタPM12,PM14に流れる電流(Iq2)の電流量をipとして、電流ipは、次の数5によって表される。
また、トランジスタPM15,PM16には、この電流量ipと同じ量の電流Iq3が流れる。このため、抵抗R4の両端の電位差(電圧降下)Vr4は、次の数6によって表される。
従って、基準電圧Vrefは、次の数7によって表される。
また、この数7を参照すると、トランジスタQ13のようなバイポーラトランジスタのベース−エミッタ間の温度係数は負であり、そのベース−エミッタ間電圧Vbe13は、温度の上昇に伴い減少する。 Referring to Equation 7, the temperature coefficient between the base and emitter of a bipolar transistor such as the transistor Q13 is negative, and the base-emitter voltage Vbe13 decreases as the temperature increases.
一方、数7の第2項の温度係数は正であり、抵抗R4における電圧降下Vr4は、温度の上昇に伴って大きくなる。 On the other hand, the temperature coefficient of the second term of Equation 7 is positive, and the voltage drop Vr4 at the resistor R4 increases as the temperature rises.
このように、互いに異なる温度係数を有するパラメータを加算して基準電圧Vrefが生成されるため、抵抗R3,R4のそれぞれの抵抗値r3,r4が適切に設定されることにより、温度に依存しない基準電圧Vrefが生成される。 In this way, since the reference voltage Vref is generated by adding parameters having different temperature coefficients, the resistance values r3 and r4 of the resistors R3 and R4 are appropriately set, so that the temperature-independent reference A voltage Vref is generated.
次に、定電流回路部20は、電圧VCの外部電源から供給された電流を定電流化して、バンドギャップ回路部10に供給するためのものである。これにより、定電流回路部20は、電圧VCの電源ラインに重畳したノイズによる電圧変動を阻止する。
Next, the constant
定電流回路部20は、トランジスタPM21,PM22からなる。
トランジスタPM21とトランジスタPM22とは、ともにPチャンネルMOSFETからなる一対のトランジスタであり、カレントミラー回路を構成する。トランジスタPM21とトランジスタPM22とは、N基板上に形成され、バルクは、外部電源の電圧VCにバイアスされる。
The constant
Both the transistor PM21 and the transistor PM22 are a pair of transistors composed of P-channel MOSFETs, and constitute a current mirror circuit. The transistors PM21 and PM22 are formed on the N substrate, and the bulk is biased to the voltage VC of the external power supply.
尚、トランジスタPM21,PM22のチャンネル幅の比は、電流制御部30の電流路とバンドギャップ回路部10の電流路との比に対応させて設定される。
The ratio of the channel widths of the transistors PM21 and PM22 is set corresponding to the ratio between the current path of the
具体的に、バンドギャップ回路部10には、トランジスタPM11以下の電流路と、トランジスタPM12以下の電流路と、トランジスタPM15以下の電流路と、の3つの電流路が形成されている。また、電流制御部30には、トランジスタNM31以下の電流路が1つだけ形成されている。
Specifically, in the
従って、本実施形態では、トランジスタPM21,PM22のチャンネル幅の比を3対1とし、この比となるように、トランジスタPM21,PM22のチャンネル幅が設定される。このようにチャンネル幅が設定されると、トランジスタPM21のソース−ドレイン間には、トランジスタPM22と比較して3倍の電流が流れる。 Therefore, in the present embodiment, the ratio of the channel widths of the transistors PM21 and PM22 is 3 to 1, and the channel widths of the transistors PM21 and PM22 are set so as to be this ratio. When the channel width is set in this way, a current three times as large as that of the transistor PM22 flows between the source and drain of the transistor PM21.
制御端としてのトランジスタPM21,PM22のゲートは、ともにトランジスタPM22のドレインに接続され、トランジスタPM21,PM22のそれぞれのソース−ドレイン間は、電流路となる。 The gates of the transistors PM21 and PM22 serving as control terminals are both connected to the drain of the transistor PM22, and a current path is formed between the source and drain of each of the transistors PM21 and PM22.
また、トランジスタPM21,PM22のそれぞれのソースは、電圧VCの電源ラインに接続される。トランジスタPM21のドレインは、定電流回路部20の電流流出端であり、バンドギャップ回路部10は、このドレインに接続され、定電流回路部20は、バンドギャップ回路部10に電圧VHを印加する。
The sources of the transistors PM21 and PM22 are connected to the power supply line of the voltage VC. The drain of the transistor PM 21 is a current outflow end of the constant
電流制御部30は、定電流回路部20の一対のトランジスタPM21,PM22が飽和領域で動作してバンドギャップ部10に供給される電流が定電流となるように、トランジスタPM22のソース−ドレイン間に流れるドレイン電流の量を制御するためのものである。電流制御部30は、トランジスタNM31とトランジスタQ31とからなる。
The
トランジスタNM31は、NチャンネルMOSFETからなり、P型基板上に形成され、バルクは、電圧VLにバイアスされる。トランジスタNM31のゲートは、バンドギャップ回路部10のトランジスタNM13,NM14のゲートに接続される。
The transistor NM31 is composed of an N-channel MOSFET, is formed on a P-type substrate, and the bulk is biased to the voltage VL. The gate of the transistor NM31 is connected to the gates of the transistors NM13 and NM14 of the
また、トランジスタNM31のドレインは、定電流回路部20のトランジスタPM22のドレインに接続される。
The drain of the transistor NM31 is connected to the drain of the transistor PM22 of the constant
トランジスタQ31は、pnpバイポーラトランジスタからなり、そのエミッタは、トランジスタNM31のソースに接続され、コレクタとベースとは、電圧VLにバイアスされる。 The transistor Q31 is composed of a pnp bipolar transistor, its emitter is connected to the source of the transistor NM31, and its collector and base are biased to the voltage VL.
尚、トランジスタNM31には、トランジスタNM11〜NM14とほぼ同じ特性のものが用いられ、また、トランジスタQ31には、トランジスタQ12とほぼ同じ特性のものが用いられる。 The transistor NM31 has substantially the same characteristics as the transistors NM11 to NM14, and the transistor Q31 has substantially the same characteristics as the transistor Q12.
このように構成された電流制御部30は、トランジスタNM13,NM14のゲートに供給された信号を取得する。そして、電流制御部30は、取得した信号のレベル、即ち、ゲート−ソース間電圧Vgs1に基づいて、定電流回路部20のトランジスタPM21,PM22が、図2に示すような飽和領域Sp1で動作するように、トランジスタPM22のソース−ドレイン間に流れるドレイン電流の電流量を制御する。
The
尚、この図2において、L1は、飽和領域Sp1と線形領域Sp2との境界線であり、次の数8によって表される。
このように、トランジスタPM21,PM22が飽和領域Sp1で動作することにより、トランジスタPM21,PM22のゲート−ソース間電圧Vgs1が一定であれば、ドレイン−ソース間電圧Vdsが変動しても、ドレイン電流Idは変化しなくなり、電圧VCが変動しても、バンドギャップ回路部10に流れる電流は定電流となる。
As described above, when the transistors PM21 and PM22 operate in the saturation region Sp1, if the gate-source voltage Vgs1 of the transistors PM21 and PM22 is constant, even if the drain-source voltage Vds varies, the drain current Id Does not change, and even if the voltage VC fluctuates, the current flowing through the band
次に本実施形態に係る基準電圧生成回路の動作を説明する。
定電流回路部20は、外部電源の電圧VCが印加されて、バンドギャップ回路部10に電流の供給を開始する。定電流回路部20からバンドギャップ回路部10に電流が供給されると、バンドギャップ回路部10のトランジスタPM11,PM13には、電流Iq1が流れ、トランジスタPM12,PM14には、電流Iq2が流れる。
Next, the operation of the reference voltage generation circuit according to this embodiment will be described.
The constant
電流Iq1と電流Iq2とのそれぞれの電流量ipはほぼ同じであり、トランジスタPM15,PM16に流れる電流Iq3の電流量もほぼ同じとなるため、バンドギャップ回路部10は、数7に示す基準電圧Vrefを出力する。
Since the current amounts ip of the currents Iq1 and Iq2 are substantially the same, and the current amounts of the currents Iq3 flowing through the transistors PM15 and PM16 are also substantially the same, the
一方、トランジスタNM31のゲートがトランジスタNM13,NM14のゲートに接続されている。また、トランジスタNM31の特性、トランジスタQ31の特性は、それぞれ、トランジスタNM13,NM14の特性、トランジスタQ12の特性とほぼ同じである。このため、トランジスタNM31、トランジスタQ31には、トランジスタNM11〜NM14、トランジスタQ11,Q12に流れる電流Iq1,Iq2とほぼ同じ電流量ipの電流が流れる。 On the other hand, the gate of the transistor NM31 is connected to the gates of the transistors NM13 and NM14. The characteristics of the transistor NM31 and the characteristics of the transistor Q31 are substantially the same as the characteristics of the transistors NM13 and NM14 and the characteristics of the transistor Q12, respectively. For this reason, the transistors NM31 and Q31 have a current ip having substantially the same amount of current ip as the currents Iq1 and Iq2 flowing in the transistors NM11 to NM14 and the transistors Q11 and Q12.
従って、定電流回路部20のトランジスタPM22のソース−ドレイン間にも、ほぼこの電流量ipの電流が流れる。また、トランジスタPM21のチャンネル幅は、トランジスタPM22と比較して3倍に設定されているため、トランジスタPM21には、電流量ipの3倍の電流が流れる。
Therefore, the current ip substantially flows between the source and drain of the transistor PM22 of the constant
この電流は、トランジスタPM11,PM12,PM15の電流路にほぼ均等に、1/3ずつ分配され、各電流路には、それぞれ、電流量ipの電流Iq1,Iq2,Iq3が流れる。このため、定電流回路部20は、バンドギャップ回路部10に適切な量の電流を供給することになる。
This current is distributed almost equally to the current paths of the transistors PM11, PM12, and PM15 by 1/3, and currents Iq1, Iq2, and Iq3 of the current amount ip flow through the current paths, respectively. For this reason, the constant
外部電源の配線間のインダクタンス成分の影響により、電圧VCの電源ラインに、図3に示すようなノイズnが重畳した場合、定電流回路部20のトランジスタPM21のドレイン−ソース間電圧Vdsは、ノイズnの影響により、変動する。
When noise n as shown in FIG. 3 is superimposed on the power supply line of the voltage VC due to the influence of the inductance component between the wires of the external power supply, the drain-source voltage Vds of the transistor PM21 of the constant
しかし、トランジスタPM21のドレイン−ソース間電圧Vdsが変動しても、定電流回路部20のトランジスタPM21,PM22が、図2に示すような飽和領域Sp1で動作しているため、ドレイン電流Idは一定となり、トランジスタNM13,NM14のゲート−ソース間電圧は変化しない。
However, even if the drain-source voltage Vds of the transistor PM21 varies, the drain current Id is constant because the transistors PM21 and PM22 of the constant
トランジスタNM13,NM14のゲート−ソース間電圧が変化しなければ、トランジスタNM31のゲート−ソース間電圧、トランジスタPM21,PM22のゲート−ソース間電圧Vgs1も変化せず、トランジスタPM21,PM22のドレイン電流Idも一定となる。このように、電流制御部30が、定電流回路部20のトランジスタPM22のドレイン電流Idを制御しているため、電圧VCの変動にかかわらず、バンドギャップ回路部10に流れる電流は一定となる。
If the gate-source voltage of the transistors NM13 and NM14 does not change, the gate-source voltage of the transistor NM31, the gate-source voltage Vgs1 of the transistors PM21 and PM22 do not change, and the drain current Id of the transistors PM21 and PM22 also changes. It becomes constant. Thus, since the
従って、定電流回路部20は、電圧VCの電源ラインにノイズnが重畳しても、ノイズnの影響を受けずに、バンドギャップ回路部10に定電流を供給し、消費電流の増加を阻止することができる。
Therefore, even if the noise n is superimposed on the power line of the voltage VC, the constant
また、バンドギャップ回路部10には、ノイズの影響を受けずに定電流が供給されて、基準電圧Vrefは一定に保持される。
In addition, a constant current is supplied to the band
以上説明したように、本実施形態によれば、定電流回路部20に、一対のトランジスタPM21,PM22によって構成されたカレントミラー回路を備え、トランジスタPM21,PM22を飽和領域で動作させることにより、トランジスタPM21に流れる電流を定電流化して、バンドギャップ回路部10に供給するようにした。
As described above, according to the present embodiment, the constant
また、電流制御部30を備え、電流制御部30は、バンドギャップ回路部10のトランジスタNM13,NM14のゲート電圧に基づいて、定電流回路部20のトランジスタPM22に流れるドレイン電流の量を制御するようにした。
In addition, a
従って、外部電源の配線間のインダクタンス成分の影響により、電圧VCの電源ラインにノイズが重畳しても、定電流回路部20は、ノイズの影響を受けずにバンドギャップ回路部10に定電流を供給することができ、バンドギャップ回路部10が生成した基準電圧Vrefを一定に保持することができる。
Therefore, even if noise is superimposed on the power supply line of the voltage VC due to the influence of the inductance component between the wirings of the external power supply, the constant
また、定電流回路部20のトランジスタPM21,PM22のチャンネル幅の比を3対1として、トランジスタPM21には、バンドギャップ回路部10の各電流路に必要な電流を流すようにした。従って、定電流回路部20は、バンドギャップ回路部10に、適切な電流を供給することができ、トランジスタPM21,PM22を確実に飽和領域Sp1で動作させることができる。
Further, the ratio of the channel widths of the transistors PM21 and PM22 of the constant
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。
例えば、上記実施の形態では、バンドギャップ回路部10にトランジスタPM11〜PM16を備えるようにした。しかし、トランジスタPM13,PM14、PM16,トランジスタNM11,NM12を備えずに、トランジスタPM11,PM12,PM15,NM13,NM14のみにすることもできる。
In carrying out the present invention, various forms are conceivable and the present invention is not limited to the above-described embodiment.
For example, in the above-described embodiment, the band
また、トランジスタQ11〜Q13の代わりに、それぞれ、ダイオードを用いてもよい。また、定電流回路部20のトランジスタPM21,PM22の代わりに、pnpバイポーラトランジスタを用いてもよい。
Further, diodes may be used instead of the transistors Q11 to Q13. Further, a pnp bipolar transistor may be used instead of the transistors PM21 and PM22 of the constant
10 バンドギャップ回路部
20 定電流回路部
30 電流制御部
10 Band
Claims (3)
電流路を有するトランジスタを備え、前記トランジスタが飽和領域で動作して、外部電源から前記トランジスタの前記電流路に供給された電流を定電流化し、前記基準電圧生成部に供給する定電流供給部と、を備えた、
ことを特徴とする基準電圧生成回路。 A reference voltage generator that generates a reference voltage based on a band gap voltage of the semiconductor by generating a potential difference proportional to the absolute temperature, and adding the generated potential difference and a potential difference of a pn junction of a forward-biased semiconductor;
A constant current supply unit including a transistor having a current path, wherein the transistor operates in a saturation region, constant current supplied to the current path of the transistor from an external power source, and supplies the current to the reference voltage generation unit; With
A reference voltage generating circuit.
前記定電流供給部は、カレントミラー回路を構成する第3のトランジスタと第4のトランジスタとを有し、前記第3のトランジスタの電流路の電流流出端が前記基準電圧生成部に接続されたものであり、
前記基準電圧生成部の前記第2のトランジスタの電流路に流れる電流の量を取得し、取得した電流の量に基づいて、前記第3のトランジスタが飽和領域で動作するように、前記定電流供給部の前記第4のトランジスタの電流路に流れる電流の量を制御する電流制御部を備えた、
ことを特徴とする請求項1に記載の基準電圧生成回路。 The reference voltage generation unit includes a first transistor and a second transistor that form a current mirror circuit, and a current path of the first transistor includes a pn junction through a resistor. A semiconductor is connected, a second semiconductor having a pn junction is connected to the current path of the second transistor, and an area ratio of the pn junction between the first semiconductor and the second semiconductor is set. And configured to generate a potential difference proportional to absolute temperature across the resistor,
The constant current supply unit includes a third transistor and a fourth transistor constituting a current mirror circuit, and a current outflow end of a current path of the third transistor is connected to the reference voltage generation unit And
Obtaining the amount of current flowing in the current path of the second transistor of the reference voltage generation unit, and based on the obtained amount of current, the constant current supply so that the third transistor operates in a saturation region A current control unit for controlling the amount of current flowing in the current path of the fourth transistor of the unit,
The reference voltage generation circuit according to claim 1.
ことを特徴とする請求項2に記載の基準電圧生成回路。
The ratio of the channel width or the pn junction area between the third transistor and the fourth transistor of the constant current supply unit corresponds to the ratio of the current path of the current control unit and the current path of the reference voltage generation unit. Set,
The reference voltage generation circuit according to claim 2, wherein:
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