KR20150136401A - Band gap reference voltage circuit - Google Patents

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Abstract

A band gap reference voltage circuit comprises a self-bias current mirror part which has a type of cascade load which includes a first current path and a second current path from an input terminal which an input voltage is applied to; a startup control part connected between the first current path and the second current path, in a forward bias at an initial state of power supply, and is in a backward bias when the self-bias current mirror part is turned on; and an output current mirror part which includes a third current path from the input terminal, generating a reference voltage outputted to an output terminal from a current flowing along the third current path.

Description

밴드 갭 기준 전압 회로{BAND GAP REFERENCE VOLTAGE CIRCUIT}BAND GAP REFERENCE VOLTAGE CIRCUIT [0002]

본 발명은 밴드 갭 기준 전압 회로에 관한 것으로, 더욱 상세하게는 반도체 내부 공급 전원의 기준 전압원으로 사용되는 밴드갭 기준 전압 회로에 있어서 외부 전원의 인가시에 스스로 턴 온될 수 있도록 하는 스타트업 회로를 포함하는 밴드 갭 기준 전압 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a band gap reference voltage circuit, and more particularly, to a band gap reference voltage circuit used as a reference voltage source of a semiconductor internal supply power source, including a start-up circuit that can be turned on when an external power source is applied To a bandgap reference voltage circuit.

종래의 밴드갭 기준 전압원은 CMOS(complementary metal-oxide semiconductor) 공정을 통해 제작되는 금속 산화막 반도체 전계효과 트랜지스터(metal oxide silicon field effect transistor, MOSFET) 소자와 바이폴라 트랜지스터(bipolar junction transistor, BJT) 소자를 이용하여 만들어 진다. A conventional bandgap reference voltage source uses a metal oxide semiconductor field effect transistor (MOSFET) device and a bipolar junction transistor (BJT) device fabricated through complementary metal-oxide semiconductor (CMOS) .

그런데, MOSFET 소자가 턴 온되지 않으면, 밴드갭 기준 전압 회로에서 전류 미러 구조를 이루는 MOSFET 소자들이 포화(saturation) 영역에서 동작하지 않아서 전류 미러 회로가 제대로 동작하지 않게 된다. MOSFET 소자의 턴 온 문제는 외부 전원이 인가되는 시점에 발생하게 되며, 외부 전원의 인가와 동시에 밴드갭 기준 전압원이 동작할 수 있도록 스타트 업(start-up)되어야 한다. However, if the MOSFET device is not turned on, the MOSFET devices constituting the current mirror structure in the bandgap reference voltage circuit do not operate in the saturation region, so that the current mirror circuit does not operate properly. The turn-on problem of the MOSFET device occurs at the time when the external power supply is applied, and must be started up so that the bandgap reference voltage source can operate simultaneously with the application of the external power supply.

본 발명이 해결하고자 하는 기술적 과제는 외부 전원이 인가되는 시점에 전류 미러 회로를 구성하는 MOSFET 소자들을 턴 온시켜 밴드갭 기준 전압원이 동작할 수 있도록 하는 밴드갭 기준 전압 회로를 제공함에 있다. SUMMARY OF THE INVENTION The present invention provides a bandgap reference voltage circuit for turning on MOSFET elements constituting a current mirror circuit to allow a bandgap reference voltage source to operate when external power is applied.

본 발명의 일 실시예에 따른 밴드갭 기준 전압 회로는 입력 전압이 인가되는 입력단으로부터의 제1 전류 경로 및 제2 전류 경로를 포함하는 캐스코드 형태로 마련된 셀프 바이어스 전류 미러부, 상기 제1 전류 경로 및 상기 제2 전류 경로 사이에 연결되어 전원 인가 초기에는 순방향 바이어스가 걸리고, 상기 셀프 바이어스 전류 미러부가 턴 온되면 역방향 바이어스가 걸리는 스타트 업 제어부, 및 상기 입력단으로부터의 제3 전류 경로를 포함하고, 상기 제3 전류 경로를 통해 흐르는 전류로부터 출력단으로 출력되는 기준 전압을 생성하는 출력 전류 미러부를 포함한다. The bandgap reference voltage circuit according to an embodiment of the present invention includes a self bias current mirror portion provided in a cascode form including a first current path and a second current path from an input terminal to which an input voltage is applied, And a third current path connected between the first current path and the second current path to receive a forward bias when the power supply is initially applied and a reverse bias to be applied when the self bias current mirror portion is turned on, And an output current mirror section that generates a reference voltage output from the current flowing through the third current path to the output terminal.

상기 셀프 바이어스 전류 미러부는, 상기 제1 전류 경로를 형성하는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제2 저항, 제1 NMOS 트랜지스터, 및 제2 NMOS 트랜지스터를 포함할 수 있다.The self bias current mirror unit may include a first PMOS transistor, a second PMOS transistor, a second resistor, a first NMOS transistor, and a second NMOS transistor forming the first current path.

상기 셀프 바이어스 전류 미러부는, 상기 제1 전류 경로를 형성하는 제3 PMOS 트랜지스터, 제4 PMOS 트랜지스터, 제1 저항, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터를 더 포함할 수 있다. The self bias current mirror unit may further include a third PMOS transistor, a fourth PMOS transistor, a first resistor, a third NMOS transistor, and a fourth NMOS transistor forming the first current path.

상기 스타트 업 제어부는, 상기 제1 전류 경로 및 상기 제2 전류 경로 사이에 다이오드 커넥션된 형태로 연결되어 있는 제5 NMOS 트랜지스터를 포함할 수 있다. The start-up control unit may include a fifth NMOS transistor connected in a diode-connected fashion between the first current path and the second current path.

상기 제5 NMOS 트랜지스터는, 상기 제1 저항과 상기 제3 NMOS 트랜지스터 사이에 연결되어 있는 게이트 전극, 상기 제1 저항과 상기 제3 NMOS 트랜지스터 사이에 연결되어 있는 일 전극, 및 상기 제2 PMOS 트랜지스터와 상기 제2 저항 사이에 연결되어 있는 타 전극를 포함할 수 있다.The fifth NMOS transistor includes a gate electrode connected between the first resistor and the third NMOS transistor, a first electrode connected between the first resistor and the third NMOS transistor, And another electrode connected between the second resistors.

상기 출력 전류 미러부는, 상기 제3 전류 경로를 형성하는 제5 NMOS 트랜지스터, 제6 NMOS 트랜지스터 및 제3 저항을 포함할 수 있다.The output current mirror part may include a fifth NMOS transistor, a sixth NMOS transistor, and a third resistor that form the third current path.

접지 전압에 연결되어 있는 베이스, 상기 제2 NMOS 트랜지스터에 연결되어 있는 이미터 및 상기 접지 전압에 연결되어 있는 콜렉터를 포함하는 제1 바이폴라 트랜지스터, 상기 접지 전압에 연결되어 있는 베이스, 상기 제4 NMOS 트랜지스터에 연결되어 있는 이미터 및 상기 접지 전압에 연결되어 있는 콜렉터를 포함하는 제2 바이폴라 트랜지스터, 상기 접지 전압에 연결되어 있는 베이스, 상기 제3 저항에 연결되어 있는 이미터 및 상기 접지 전압에 연결되어 있는 콜렉터를 포함하는 제3 바이폴라 트랜지스터, 및 상기 제4 NMOS 트랜지스터와 상기 제2 바이폴라 트랜지스터 사이에 연결되어 있는 제4 저항을 더 포함할 수 있다.A first bipolar transistor including a base coupled to a ground voltage, an emitter coupled to the second NMOS transistor, and a collector coupled to the ground voltage, a base coupled to the ground voltage, A second bipolar transistor including a collector coupled to the ground voltage, a base coupled to the ground voltage, an emitter coupled to the third resistor, and a ground voltage coupled to the ground voltage A third bipolar transistor including a collector, and a fourth resistor coupled between the fourth NMOS transistor and the second bipolar transistor.

외부 전원의 인가와 동시에 밴드갭 기준 전압원이 동작할 수 있다. 연산 증폭기를 사용하지 않고 1개의 MOSFET만을 이용하여 추가되는 면적을 최소화하면서도 스타트 업을 구현할 수 있다. The bandgap reference voltage source can be operated simultaneously with the application of external power. Start-up can be realized while minimizing the added area by using only one MOSFET without using an operational amplifier.

도 1은 본 발명의 일 실시예에 따른 밴드 갭 기준 전압 회로를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 밴드갭 기준 전압 회로에 대해 입력 전압에 대한 출력단으로 출력되는 기준 전압을 실험한 결과를 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 밴드갭 기준 전압 회로의 온도 변화에 대한 출력단으로 출력되는 기준 전압의 변화를 실험한 결과를 나타내는 그래프이다. 1 is a circuit diagram showing a bandgap reference voltage circuit according to an embodiment of the present invention.
2 is a graph illustrating a result of an experiment on a reference voltage output to an output terminal with respect to an input voltage for a bandgap reference voltage circuit according to an embodiment of the present invention.
FIG. 3 is a graph illustrating a result of an experiment of changing a reference voltage output to an output terminal with respect to a temperature change of a bandgap reference voltage circuit according to an embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art to which the present invention pertains. The present invention may be embodied in many different forms and is not limited to the embodiments described herein.

또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.In addition, in the various embodiments, components having the same configuration are represented by the same reference symbols in the first embodiment. In the other embodiments, only components different from those in the first embodiment will be described .

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly illustrate the present invention, parts not related to the description are omitted, and the same or similar components are denoted by the same reference numerals throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.

도 1은 본 발명의 일 실시예에 따른 밴드갭 기준 전압 회로를 나타내는 회로도이다. 1 is a circuit diagram showing a bandgap reference voltage circuit according to an embodiment of the present invention.

밴드갭 기준 전압 회로는 셀프 바이어스 전류 미러부(110), 스타트 업 제어부(120), 출력 전류 미러부(130) 및 전류 제어부(140)를 포함한다. The band gap reference voltage circuit includes a self bias current mirror part 110, a start up control part 120, an output current mirror part 130 and a current control part 140.

셀프 바이어스 전류 미러부(110)는 제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 제1 NMOS 트랜지스터(MN1), 제2 NMOS 트랜지스터(MN2), 제3 NMOS 트랜지스터(MN3), 제4 NMOS 트랜지스터(MN4), 제1 저항(R1) 및 제2 저항(R2)을 포함한다. The self bias current mirror unit 110 includes a first PMOS transistor MP1, a second PMOS transistor MP2, a third PMOS transistor MP3, a fourth PMOS transistor MP4, a first NMOS transistor MN1, 2 NMOS transistor MN2, a third NMOS transistor MN3, a fourth NMOS transistor MN4, a first resistor R1 and a second resistor R2.

제1 PMOS 트랜지스터(MP1)는 제1 노드(N1)에 연결되어 있는 게이트 전극, 입력단(V_IN)에 연결되어 있는 일 전극 및 제2 PMOS 트랜지스터(MP2)의 일 전극에 연결되어 있는 타 전극을 포함한다. The first PMOS transistor MP1 includes a gate electrode connected to the first node N1, a first electrode connected to the input terminal V_IN and another electrode connected to one electrode of the second PMOS transistor MP2 do.

제2 PMOS 트랜지스터(MP2)는 제2 노드(N2)에 연결되어 있는 게이트 전극, 제1 PMOS 트랜지스터(MP1)의 타 전극에 연결되어 있는 일 전극 및 제3 노드(N3)에 연결되어 있는 타 전극을 포함한다. The second PMOS transistor MP2 includes a gate electrode connected to the second node N2, a first electrode connected to the other electrode of the first PMOS transistor MP1, and a second electrode connected to the third node N3, .

제3 PMOS 트랜지스터(MP3)는 제1 노드(N1)에 연결되어 있는 게이트 전극, 입력단(V_IN)에 연결되어 있는 일 전극 및 제4 PMOS 트랜지스터(MP4)의 일 전극에 연결되어 있는 타 전극을 포함한다. The third PMOS transistor MP3 includes a gate electrode connected to the first node N1, one electrode connected to the input terminal V_IN and another electrode connected to one electrode of the fourth PMOS transistor MP4 do.

제4 PMOS 트랜지스터(MP4)는 제2 노드(N2)에 연결되어 있는 게이트 전극, 제3 PMOS 트랜지스터(MP3)의 타 전극에 연결되어 있는 일 전극 및 제1 노드(N1)에 연결되어 있는 타 전극을 포함한다.The fourth PMOS transistor MP4 includes a gate electrode connected to the second node N2, one electrode connected to the other electrode of the third PMOS transistor MP3 and another electrode connected to the first node N1, .

제1 NMOS 트랜지스터(MN1)는 제3 노드(N3)에 연결되어 있는 게이트 전극, 제4 노드(N4)에 연결되어 있는 일 전극 및 제2 NMOS 트랜지스터(MN2)의 일 전극에 연결되어 있는 타 전극을 포함한다. The first NMOS transistor MN1 includes a gate electrode connected to the third node N3, a first electrode connected to the fourth node N4, and a second electrode connected to one electrode of the second NMOS transistor MN2. .

제2 NMOS 트랜지스터(MN2)제4 노드(N4)에 연결되어 있는 게이트 전극, 제1 NMOS 트랜지스터(MN1)의 타 전극에 연결되어 있는 일 전극 및 전류 제어부(140)에 연결되는 타 전극을 포함한다. A gate electrode connected to the fourth node N4 of the second NMOS transistor MN2, one electrode connected to the other electrode of the first NMOS transistor MN1, and another electrode connected to the current control unit 140 .

제3 NMOS 트랜지스터(MN3)는 제3 노드(N3)에 연결되어 있는 게이트 전극, 제2 노드(N2)에 연결되어 있는 일 전극 및 제4 NMOS 트랜지스터(MN4)의 일 전극에 연결되어 있는 타 전극을 포함한다. The third NMOS transistor MN3 includes a gate electrode connected to the third node N3, a first electrode connected to the second node N2, and another electrode connected to one electrode of the fourth NMOS transistor MN4. .

제4 NMOS 트랜지스터(MN4)는 제4 노드(N4)에 연결되어 있는 게이트 전극, 제3 NMOS 트랜지스터(MN3)의 타 전극에 연결되어 있는 일 전극 및 전류 제어부(140)에 연결되어 있는 타 전극을 포함한다. The fourth NMOS transistor MN4 has a gate electrode connected to the fourth node N4, one electrode connected to the other electrode of the third NMOS transistor MN3, and another electrode connected to the current control unit 140 .

제1 저항(R1)은 제1 노드(N1)와 제2 노드(N2) 사이에 연결되어 있고, 제2 저항(R2)은 제3 노드(N3)와 제4 노드(N4) 사이에 연결되어 이다.The first resistor R1 is connected between the first node N1 and the second node N2 and the second resistor R2 is connected between the third node N3 and the fourth node N4 to be.

제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 제2 저항(R2), 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)는 셀프 바이어스 전류 미러부(110)의 제1 전류 경로를 형성한다. 그리고 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 제1 저항(R1), 제3 NMOS 트랜지스터(MN3) 및 제4 NMOS 트랜지스터(MN4)는 셀프 바이어스 전류 미러부(110)의 제2 전류 경로를 형성한다. 이와 같이, 셀프 바이어스 전류 미러부(110)는 입력 전압이 인가되는 입력단(V_IN)으로부터의 제1 전류 경로 및 제2 전류 경로를 포함하는 캐스코드(cascode) 형태로 마련되어 밴드갭 기준 전압 회로의 PSRR(power supply rejection ratio) 성능을 개선할 수 있다. 이때, 제1 저항(R1) 및 제2 저항(R2)의 저항값은 제1 내지 제4 PMOS 트랜지스터(MP1~MP4), 제1 내지 제4 NMOS 트랜지스터(MN1~MN4)가 포화 영역에서 동작될 수 있도록 결정된다. The first PMOS transistor MP1, the second PMOS transistor MP2, the second resistor R2, the first NMOS transistor MN1 and the second NMOS transistor MN2 are connected to the first bias voltage source Thereby forming a current path. The third PMOS transistor MP3, the fourth PMOS transistor MP4, the first resistor R1, the third NMOS transistor MN3, and the fourth NMOS transistor MN4 are connected to the self bias current mirror unit 110, 2 current path. As described above, the self bias current mirror 110 is provided in the form of a cascade including a first current path and a second current path from an input terminal V_IN to which an input voltage is applied, so that the PSRR of the bandgap reference voltage circuit (power supply rejection ratio) performance. At this time, the resistance values of the first resistor R1 and the second resistor R2 are set such that the first to fourth PMOS transistors MP1 to MP4 and the first to fourth NMOS transistors MN1 to MN4 are operated in the saturation region .

스타트 업 제어부(120)는 제5 NMOS 트랜지스터(MN5)를 포함한다. The start-up control unit 120 includes a fifth NMOS transistor MN5.

제5 NMOS 트랜지스터(MN5)는 제2 노드(N2)에 연결되어 있는 게이트 전극, 제2 노드(N2)에 연결되어 있는 일 전극 및 제3 노드(N3)에 연결되어 있는 타 전극을 포함한다. 즉, 제5 NMOS 트랜지스터(MN5)는 셀프 바이어스 전류 미러부(110)의 제1 전류 경로 및 제2 전류 경로 사이에 다이오드 커넥션된 형태로 연결되고, 전원 인가 초기에는 순방향 바이어스(forward bias)가 걸리고, 셀프 바이어스 전류 미러부(110)가 턴 온되면 역방향 바이어스(reverse bias)가 걸리도록 설계된다. The fifth NMOS transistor MN5 includes a gate electrode connected to the second node N2, a first electrode connected to the second node N2, and another electrode connected to the third node N3. That is, the fifth NMOS transistor MN5 is diode-connected between the first current path and the second current path of the self-bias current mirror part 110, and a forward bias is applied at the initial stage of the power source application , And when the self bias current mirror unit 110 is turned on, a reverse bias is applied.

출력 전류 미러부(130)는 제5 PMOS 트랜지스터(MP5), 제6 PMOS 트랜지스터(MP6) 및 제3 저항(R3)을 포함한다. The output current mirror unit 130 includes a fifth PMOS transistor MP5, a sixth PMOS transistor MP6, and a third resistor R3.

제5 PMOS 트랜지스터(MP5)는 제1 노드(N1)에 연결되어 있는 게이트 전극, 입력단(V_IN)에 연결되어 있는 일 전극 및 제6 PMOS 트랜지스터(MP6)의 일 전극에 연결되어 있는 타 전극을 포함한다. The fifth PMOS transistor MP5 includes a gate electrode connected to the first node N1, one electrode connected to the input terminal V_IN and another electrode connected to one electrode of the sixth PMOS transistor MP6 do.

제6 PMOS 트랜지스터(MP6)는 제2 노드(N2)에 연결되어 있는 게이트 전극, 제5 PMOS 트랜지스터(MP5)의 타 전극에 연결되어 있는 일 전극 및 출력단(V_REF)에 연결되어 있는 타 전극을 포함한다.The sixth PMOS transistor MP6 includes a gate electrode connected to the second node N2, one electrode connected to the other electrode of the fifth PMOS transistor MP5, and another electrode connected to the output terminal V_REF do.

제3 저항(R3)은 출력단(V_REF)과 전류 제어부(140) 사이에 연결되어 있다.The third resistor R3 is connected between the output terminal V_REF and the current controller 140.

제5 PMOS 트랜지스터(MP5), 제6 PMOS 트랜지스터(MP6) 및 제3 저항(R3)은 입력단(V_IN)으로부터의 제3 전류 경로를 형성한다. 제3 전류 경로를 통해 흐르는 전류로부터 출력단(V_REF)으로 출력되는 기준 전압이 생성된다.The fifth PMOS transistor MP5, the sixth PMOS transistor MP6 and the third resistor R3 form a third current path from the input terminal V_IN. A reference voltage output from the current flowing through the third current path to the output terminal V_REF is generated.

전류 제어부(140)는 제1 바이폴라 트랜지스터(MB1), 제2 바이폴라 트랜지스터(MB2), 제3 바이폴라 트랜지스터(MB3) 및 제4 저항(R4)을 포함한다.The current controller 140 includes a first bipolar transistor MB1, a second bipolar transistor MB2, a third bipolar transistor MB3, and a fourth resistor R4.

제1 바이폴라 트랜지스터(MB1)는 접지 전압(VSS)에 연결되어 있는 베이스, 제2 NMOS 트랜지스터(MN2)의 타 전극에 연결되어 있는 이미터 및 접지 전압(VSS)에 연결되어 있는 콜렉터를 포함한다. The first bipolar transistor MB1 includes a base connected to the ground voltage VSS, an emitter connected to the other electrode of the second NMOS transistor MN2, and a collector connected to the ground voltage VSS.

제2 바이폴라 트랜지스터(MB2)는 접지 전압(VSS)에 연결되어 있는 베이스, 제4 NMOS 트랜지스터(MN4)의 타 전극에 연결되어 있는 이미터 및 접지 전압(VSS)에 연결되어 있는 콜렉터를 포함한다. The second bipolar transistor MB2 includes a base connected to the ground voltage VSS, an emitter connected to the other electrode of the fourth NMOS transistor MN4, and a collector connected to the ground voltage VSS.

제3 바이폴라 트랜지스터(MB3)는 접지 전압(VSS)에 연결되어 있는 베이스, 제3 저항(R3)에 연결되어 있는 이미터 및 접지 전압(VSS)에 연결되어 있는 콜렉터를 포함한다. The third bipolar transistor MB3 includes a base connected to the ground voltage VSS, an emitter connected to the third resistor R3, and a collector connected to the ground voltage VSS.

제4 저항(R4)은 제4 NMOS 트랜지스터(MN4)의 타 전극과 제2 바이폴라 트랜지스터(MB2)의 이미터 사이에 연결되어 있다. The fourth resistor R4 is connected between the other electrode of the fourth NMOS transistor MN4 and the emitter of the second bipolar transistor MB2.

상술한 밴드갭 기준 전압 회로는 스타트 업 제어부(120)를 포함함으로써, 스타트 업 안정성이 향상될 수 있고, 별도의 연산 증폭기를 사용하지 않고 1개의 MOSFET만을 이용하여 추가되는 면적을 최소화하면서도 스타트 업을 구현할 수 있게 된다. The above-described band gap reference voltage circuit includes the start-up control unit 120 so that the start-up stability can be improved, and the start-up stability can be improved. .

도 2는 본 발명의 일 실시예에 따른 밴드갭 기준 전압 회로에 대해 입력 전압에 대한 출력단으로 출력되는 기준 전압을 실험한 결과를 나타내는 그래프이다.2 is a graph illustrating a result of an experiment on a reference voltage output to an output terminal with respect to an input voltage for a bandgap reference voltage circuit according to an embodiment of the present invention.

도 2를 참조하면, 입력단(V_IN)에 4.75V 내지 5.25V 범위의 입력 전압이 인가되었을 때, 출력단(V_REF)으로 1.20024V 내지 1.20041V의 기준 전압이 안정적으로 출력되는 것을 볼 수 있다. Referring to FIG. 2, when an input voltage ranging from 4.75V to 5.25V is applied to the input terminal V_IN, a reference voltage of 1.20024V to 1.20041V is output stably at the output terminal V_REF.

도 3은 본 발명의 일 실시예에 따른 밴드갭 기준 전압 회로의 온도 변화에 대한 출력단으로 출력되는 기준 전압의 변화를 실험한 결과를 나타내는 그래프이다. FIG. 3 is a graph illustrating a result of an experiment of changing a reference voltage output to an output terminal with respect to a temperature change of a bandgap reference voltage circuit according to an embodiment of the present invention.

도 3을 참조하면, 밴드갭 기준 전압 회로의 온도가 25.0℃ 일 때 출력단(V_REF)으로 1.20027095V의 기준 전압이 출력되고, 밴드갭 기준 전압 회로의 온도가 105.5℃ 일 때 출력단(V_REF)으로 1.19948868V의 기준 전압이 출력되는 것을 볼 수 있다. 밴드갭 기준 전압 회로는 전체 온도 범위에서 약 4.495ppm/℃의 낮는 온도 편차를 가지는 기준 전압을 출력한다. Referring to FIG. 3, when the temperature of the bandgap reference voltage circuit is 25.0 DEG C, a reference voltage of 1.20027095V is output at the output terminal V_REF, and when the temperature of the bandgap reference voltage circuit is 105.5 DEG C, 1.1.9948868 V reference voltage is output. The bandgap reference voltage circuit outputs a reference voltage with a low temperature deviation of about 4.495 ppm / [deg.] C over the entire temperature range.

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. It is to be understood that both the foregoing general description and the following detailed description of the present invention are illustrative and explanatory only and are intended to be illustrative of the invention and are not to be construed as limiting the scope of the invention as defined by the appended claims. It is not. Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

110 : 셀프 바이어스 전류 미러부
120 : 스타트 업 제어부
130 : 출력 전류 미러부
140 : 전류 제어부110: Self bias current mirror part
120: Start-up control unit
130: Output current mirror part
140:

Claims (7)

입력 전압이 인가되는 입력단으로부터의 제1 전류 경로 및 제2 전류 경로를 포함하는 캐스코드 형태로 마련된 셀프 바이어스 전류 미러부;
상기 제1 전류 경로 및 상기 제2 전류 경로 사이에 연결되어 전원 인가 초기에는 순방향 바이어스가 걸리고, 상기 셀프 바이어스 전류 미러부가 턴 온되면 역방향 바이어스가 걸리는 스타트 업 제어부; 및
상기 입력단으로부터의 제3 전류 경로를 포함하고, 상기 제3 전류 경로를 통해 흐르는 전류로부터 출력단으로 출력되는 기준 전압을 생성하는 출력 전류 미러부를 포함하는 밴드갭 기준 전압 회로.A self bias current mirror unit provided in a cascode form including a first current path and a second current path from an input terminal to which an input voltage is applied;
A start-up controller connected between the first current path and the second current path to receive a forward bias at an initial stage of power application, and a reverse bias to be applied when the self bias current mirror portion is turned on; And
And an output current mirror section including a third current path from the input terminal and generating a reference voltage output from the current flowing through the third current path to an output terminal. 제1 항에 있어서,
상기 셀프 바이어스 전류 미러부는,
상기 제1 전류 경로를 형성하는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제2 저항, 제1 NMOS 트랜지스터, 및 제2 NMOS 트랜지스터를 포함하는 밴드갭 기준 전압 회로.The method according to claim 1,
Wherein the self bias current mirror unit comprises:
A first PMOS transistor, a second PMOS transistor, a second resistor, a first NMOS transistor, and a second NMOS transistor forming the first current path. 제2 항에 있어서,
상기 셀프 바이어스 전류 미러부는,
상기 제1 전류 경로를 형성하는 제3 PMOS 트랜지스터, 제4 PMOS 트랜지스터, 제1 저항, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터를 더 포함하는 밴드갭 기준 전압 회로.3. The method of claim 2,
Wherein the self bias current mirror unit comprises:
And a third PMOS transistor, a fourth PMOS transistor, a first resistor, a third NMOS transistor, and a fourth NMOS transistor forming the first current path. 제1 항에 있어서,
상기 스타트 업 제어부는,
상기 제1 전류 경로 및 상기 제2 전류 경로 사이에 다이오드 커넥션된 형태로 연결되어 있는 제5 NMOS 트랜지스터를 포함하는 밴드갭 기준 전압 회로.The method according to claim 1,
The start-
And a fifth NMOS transistor connected in the form of a diode connection between the first current path and the second current path. 제4 항에 있어서,
상기 제5 NMOS 트랜지스터는,
상기 제1 저항과 상기 제3 NMOS 트랜지스터 사이에 연결되어 있는 게이트 전극;
상기 제1 저항과 상기 제3 NMOS 트랜지스터 사이에 연결되어 있는 일 전극; 및
상기 제2 PMOS 트랜지스터와 상기 제2 저항 사이에 연결되어 있는 타 전극를 포함하는 밴드갭 기준 전압 회로.5. The method of claim 4,
The fifth NMOS transistor includes:
A gate electrode connected between the first resistor and the third NMOS transistor;
A first electrode connected between the first resistor and the third NMOS transistor; And
And another electrode connected between the second PMOS transistor and the second resistor. 제4 항에 있어서,
상기 출력 전류 미러부는,
상기 제3 전류 경로를 형성하는 제5 NMOS 트랜지스터, 제6 NMOS 트랜지스터 및 제3 저항을 포함하는 밴드갭 기준 전압 회로.5. The method of claim 4,
The output current mirror unit includes:
A fifth NMOS transistor forming the third current path, a sixth NMOS transistor, and a third resistor. 제6 항에 있어서,
접지 전압에 연결되어 있는 베이스, 상기 제2 NMOS 트랜지스터에 연결되어 있는 이미터 및 상기 접지 전압에 연결되어 있는 콜렉터를 포함하는 제1 바이폴라 트랜지스터;
상기 접지 전압에 연결되어 있는 베이스, 상기 제4 NMOS 트랜지스터에 연결되어 있는 이미터 및 상기 접지 전압에 연결되어 있는 콜렉터를 포함하는 제2 바이폴라 트랜지스터;
상기 접지 전압에 연결되어 있는 베이스, 상기 제3 저항에 연결되어 있는 이미터 및 상기 접지 전압에 연결되어 있는 콜렉터를 포함하는 제3 바이폴라 트랜지스터; 및
상기 제4 NMOS 트랜지스터와 상기 제2 바이폴라 트랜지스터 사이에 연결되어 있는 제4 저항을 더 포함하는 밴드갭 기준 전압 회로.The method according to claim 6,
A first bipolar transistor including a base coupled to a ground voltage, an emitter coupled to the second NMOS transistor, and a collector coupled to the ground voltage;
A second bipolar transistor including a base coupled to the ground voltage, an emitter coupled to the fourth NMOS transistor, and a collector coupled to the ground voltage;
A third bipolar transistor including a base coupled to the ground voltage, an emitter coupled to the third resistor, and a collector coupled to the ground voltage; And
And a fourth resistor coupled between the fourth NMOS transistor and the second bipolar transistor.
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