JP2007094800A - Reference voltage generation circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To suppress channel-length-modulation effect and substrate effect of a depression-type NMOS transistor that is a reference current source, and to allow operation at low power supply voltage. <P>SOLUTION: In the depression-type NMOS transistor 1 that is the reference current source, the gate, the source and the back gate thereof are connected to the ground, while the drain is connected to a first bias output terminal 51a of a bias circuit 51, an input terminal 52a of a current mirror circuit 52, and an inverting input terminal of an operational amplifier 53. In a first enhancement-type NMOS transistor 11, the source and the back gate thereof are connected to the ground, the gate is connected to the output terminal of the operational amplifier 53, the drain is connected to a second bias output terminal 51b of the bias circuit 51, the output terminal 52b of the current mirror circuit 52, and a non-inverting input terminal of the operational amplifier 53, so that a reference voltage VREF can be obtained as output of the operational amplifier 53. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、MOSトランジスタを用いた基準電圧発生回路に係り、特に、電源電圧の変動に伴う出力電圧変動の抑圧等の動作特性の改善等を図ったものに関する。   The present invention relates to a reference voltage generation circuit using a MOS transistor, and more particularly to a circuit for improving operational characteristics such as suppression of fluctuations in output voltage accompanying fluctuations in power supply voltage.

従来、この種の回路としては、例えば、図6に示された回路が非特許文献1に開示されている。
以下、図6を参照しつつ、この従来回路について説明する。
まず、この従来の基準電圧発生回路の概略の回路構成を説明すれば、差動増幅器として機能する演算増幅器61と、デプレッション型NMOSトランジスタMD11(以下、「トランジスタMD11」と称す)と、エンハンスメント型NMOSトランジスタMN1(以下、「トランジスタMN11」と称す)とを主たる構成要素として構成されたものとなっている。
トランジスタMD11は、そのゲート及びバックゲートがグランドに接続される一方、ドレインには抵抗器R12を介して電源電圧VDDが印加されると共に、ドレインと抵抗器R12との相互の接続点は演算増幅器61の反転入力端子に接続されている。
Conventionally, as this type of circuit, for example, the circuit shown in FIG.
Hereinafter, this conventional circuit will be described with reference to FIG.
First, the schematic circuit configuration of this conventional reference voltage generating circuit will be described. An operational amplifier 61 functioning as a differential amplifier, a depletion type NMOS transistor MD11 (hereinafter referred to as “transistor MD11”), and an enhancement type NMOS The transistor MN1 (hereinafter referred to as “transistor MN11”) is configured as a main component.
The transistor MD11 has its gate and back gate connected to the ground, while the drain is supplied with the power supply voltage VDD via the resistor R12, and the connection point between the drain and the resistor R12 is the operational amplifier 61. Is connected to the inverting input terminal.

トランジスタMN11は、そのバックゲートがグランドに接続される一方、ドレインには抵抗器11を介して電源電圧VDDが印加されるようになっている。
さらに、トランジスタMD11とトランジスタMN11のソースは相互に接続されて、その接続点とグランドとの間には定電流Ibias2を出力する定電流源62が接続されたものとなっている。
そして、トランジスタMN11のゲートは、演算増幅器61の出力端子と共に接続されて、基準電圧VREFの出力端子63に接続されたものとなっている。
The transistor MN11 has a back gate connected to the ground, and a drain to which the power supply voltage VDD is applied via the resistor 11.
Further, the sources of the transistor MD11 and the transistor MN11 are connected to each other, and a constant current source 62 that outputs a constant current Ibias2 is connected between the connection point and the ground.
The gate of the transistor MN11 is connected together with the output terminal of the operational amplifier 61 and is connected to the output terminal 63 of the reference voltage VREF.

かかる構成において、定電流源62の出力電流Ibias2は、トランジスタMD11とトランジスタMN11のそれぞれのドレイン電流として分流することとなる。そして、抵抗器R11,R12は抵抗値同一であるとする。
かかる前提の下、例えば、トランジスタMD11のドレイン電流がトランジスタMN11のドレイン電流より多い場合、トランジスタMN11のドレイン電圧は、トランジスタMD11のドレイン電圧より高くなり、その結果、演算増幅器61の出力電圧が上昇し、同時にトランジスタMN11のゲート電圧が上昇してドレイン電流が増加することとなる。そのため、トランジスタMD11のドレイン電流は減少し、トランジスタMN11とトランジスタMD11のドレイン電流はバランスすることとなる。
In such a configuration, the output current Ibias2 of the constant current source 62 is shunted as the respective drain currents of the transistor MD11 and the transistor MN11. The resistors R11 and R12 have the same resistance value.
Under such a premise, for example, when the drain current of the transistor MD11 is larger than the drain current of the transistor MN11, the drain voltage of the transistor MN11 becomes higher than the drain voltage of the transistor MD11. As a result, the output voltage of the operational amplifier 61 increases. At the same time, the gate voltage of the transistor MN11 rises and the drain current increases. Therefore, the drain current of the transistor MD11 decreases, and the drain currents of the transistors MN11 and MD11 are balanced.

一方、トランジスタMD11のドレイン電流がトランジスタMN11のドレイン電流よりも少ない場合、トランジスタMN11のドレイン電圧は、トランジスタMD11のドレイン電圧より低くなり、演算増幅器61の出力電圧は低下し、同時にトランジスタMN11のゲート電圧が低下してドレイン電流が減少することとなる。そのため、トランジスタMD11のドレイン電流は増加し、トランジスタMN11とトランジスタMD11のドレイン電流はバランスすることとなる。   On the other hand, when the drain current of the transistor MD11 is smaller than the drain current of the transistor MN11, the drain voltage of the transistor MN11 becomes lower than the drain voltage of the transistor MD11, the output voltage of the operational amplifier 61 decreases, and at the same time the gate voltage of the transistor MN11. As a result, the drain current decreases. Therefore, the drain current of the transistor MD11 increases, and the drain currents of the transistor MN11 and the transistor MD11 are balanced.

かかる動作が小信号的に行われ、演算増幅器61の反転入力端子と非反転入力端子が仮想短絡状態とされる。すなわち、換言すれば、トランジスタMD11のドレイン電圧とトランジスタMN11のドレイン電圧が等しくなるようトランジスタMN11のゲート電圧は制御され、トランジスタMD11とトランジスタMN11のそれぞれのドレイン電流も等しくなり、安定した動作となり、演算増幅器61の出力電圧は安定した基準電圧VREFとして出力されることとなる。   Such an operation is performed as a small signal, and the inverting input terminal and the non-inverting input terminal of the operational amplifier 61 are virtually short-circuited. That is, in other words, the gate voltage of the transistor MN11 is controlled so that the drain voltage of the transistor MD11 and the drain voltage of the transistor MN11 are equal, the drain currents of the transistors MD11 and MN11 are also equal, and stable operation is achieved. The output voltage of the amplifier 61 is output as a stable reference voltage VREF.

ここで、基準電圧VREFは、下記する式1のように表すことができる。   Here, the reference voltage VREF can be expressed as Equation 1 below.

VREF=VTEn−VTDn+(Ibias2/2)1/2{(1/(KE)1/2+1/(KD)1/2)}・・・式1 VREF = VTEN−VTDn + (Ibias2 / 2) 1/2 {(1 / (KE) 1/2 + 1 / (KD) 1/2 )} Equation 1

KE=(μEn・Cox/2)(W/L)MN11・・・式2   KE = (μEn · Cox / 2) (W / L) MN11 Equation 2

KD=(μDn・Cox/2)(W/L)MD11・・・式3   KD = (μDn · Cox / 2) (W / L) MD11 Equation 3

ここで、VTEn、μEn、(W/L)MN11は、それぞれトランジスタMN11の閾値電圧、移動度、サイズであり、VTDn、μDn、(W/L)MD11は、それぞれトランジスタMD11の閾値電圧、移動度、サイズである。また、Coxはゲート酸化膜の単位面積当たりの容量であり、VTDn<0である。   Here, VTEn, μEn, (W / L) MN11 are the threshold voltage, mobility, and size of the transistor MN11, respectively, and VTDn, μDn, (W / L) MD11 are the threshold voltage, mobility, of the transistor MD11, respectively. Is the size. Cox is a capacity per unit area of the gate oxide film, and VTDn <0.

先の非特許文献1によれば、式1において、前項の閾値電圧の差(VTEn−VTDn)の温度特性は、負の温度勾配を有し、同式の後の項は、式2及び式3により移動度に関係しており、正の温度勾配を有しているため、前項の負の温度勾配を相殺することができ、基準電圧の温度係数は、移動度の温度変化が支配的となる低温領域では正、室温ではゼロ近くになり、閾値の温度変化が支配的になる高温領域では負になることが明らかにされている。   According to the previous Non-Patent Document 1, in Equation 1, the temperature characteristic of the threshold voltage difference (VTEn−VTDn) in the previous term has a negative temperature gradient. 3 is related to mobility and has a positive temperature gradient, so the negative temperature gradient in the previous term can be canceled out, and the temperature coefficient of the reference voltage is dominated by temperature change of mobility. It is clear that the temperature is positive in the low temperature region, close to zero at room temperature, and negative in the high temperature region where the temperature change of the threshold is dominant.

また、従来回路としては、図7に示されたような回路も提案されている(特許文献1参照)。
以下、図7を参照しつつこの従来回路について説明する。
この基準電圧発生回路は、カレントミラーを構成する2つのエンハンスメント型PMOSトランジスタMP11,MP12(以下、それぞれ「トランジスタMP11」、「トランジスタMP12」と称す)と、定電流源として作用するデプレッション型NMOSトランジスタMD12(以下、「トランジスタMD12」と称す)と、出力段を構成するエンハンスメント型NMOSトランジスタMN12,NM13(以下、それぞれ「トランジスタMN12」、「トランジスタNM13」と称す)とを主たる構成要素として、2つの基準電圧VREF1,VREF2が得られるよう構成されたものとなっている。
As a conventional circuit, a circuit as shown in FIG. 7 has also been proposed (see Patent Document 1).
The conventional circuit will be described below with reference to FIG.
The reference voltage generation circuit includes two enhancement type PMOS transistors MP11 and MP12 (hereinafter referred to as “transistor MP11” and “transistor MP12”, respectively) constituting a current mirror, and a depletion type NMOS transistor MD12 that functions as a constant current source. (Hereinafter referred to as “transistor MD12”) and enhancement type NMOS transistors MN12 and NM13 (hereinafter referred to as “transistor MN12” and “transistor NM13”, respectively) constituting the output stage, as two main components. The voltages VREF1 and VREF2 are configured to be obtained.

かかる構成において、トランジスタMD12によりトランジスタMP11に供給される電流は、カレントミラー動作により、トランジスタMP12にも流れる。
そして、トランジスタMN12のゲート電圧が低く、ドレイン電流がトランジスタMP12に流れる電流よりも少ない場合、トランジスタMN13のゲート電圧が上昇し、ゲート・ソース間電圧が大きくなり、ソース電流が増加し、同時に抵抗器14へ流れ込む電流が増えることとなる。
In such a configuration, the current supplied to the transistor MP11 by the transistor MD12 also flows to the transistor MP12 by the current mirror operation.
When the gate voltage of the transistor MN12 is low and the drain current is smaller than the current flowing through the transistor MP12, the gate voltage of the transistor MN13 increases, the gate-source voltage increases, the source current increases, and at the same time, the resistor The current flowing into 14 will increase.

これとは逆に、トランジスタMN12のゲート電圧が高く、ドレイン電流がトランジスタMP12に流れる電流よりも多い場合、トランジスタMN13のゲート電圧が下がり、抵抗器14に流れる電流が少なくなり、トランジスタMN12のゲート電圧が低下すると共に、ドレイン電流が減少する。
したがって、トランジスタMN12において、ドレイン電流がトランジスタMP12のドレイン電流と同じとなるようにゲート電圧が定まるように動作し、かかる状態におけるトランジスタMN12のゲート電圧が基準電圧VREF1の電圧値となる。
また、同時にこの場合のトランジスタMN13のドレイン(ソース)電流と抵抗器13により基準電圧VREF2の電圧値が定まるものとなっている。
On the contrary, when the gate voltage of the transistor MN12 is high and the drain current is higher than the current flowing through the transistor MP12, the gate voltage of the transistor MN13 decreases, the current flowing through the resistor 14 decreases, and the gate voltage of the transistor MN12 decreases. And the drain current decreases.
Therefore, the transistor MN12 operates so that the gate voltage is determined so that the drain current is the same as the drain current of the transistor MP12. In this state, the gate voltage of the transistor MN12 becomes the voltage value of the reference voltage VREF1.
At the same time, the voltage value of the reference voltage VREF2 is determined by the drain (source) current of the transistor MN13 and the resistor 13 in this case.

なお、特許文献1には、上述の回路に関連して、温度特性の良好なデプレッション型NMOSトランジスタの閾値電圧とエンハンスメント型NMOSの閾値電圧に基づいて、基準電圧を決定することができるので、温度変化に対してフラットな特性を得ることができることが明らかにされている。   In Patent Document 1, the reference voltage can be determined based on the threshold voltage of a depletion type NMOS transistor and the threshold voltage of an enhancement type NMOS transistor having good temperature characteristics in relation to the above circuit. It has been shown that flat characteristics can be obtained with respect to changes.

R.A. Blauschild 、P.A. Tucci、R.S. Muller and R.G. Meyer 、”A new NMOS temperature-stable voltage reference”、IEEE J. Solid-State Circuits、vol. SC-13、pp.767-777、Dec.1978R.A.Blauschild, P.A.Tucci, R.S.Muller and R.G.Meyer, “A new NMOS temperature-stable voltage reference”, IEEE J. Solid-State Circuits, vol. SC-13, pp.767-777, Dec.1978 特許第3519958号公報Japanese Patent No. 3519958

ところで、デプレッション型或いはエンハンスメント型NMOSトランジスタの飽和領域における電流特性は、下記する式4及び式5により表される。   By the way, the current characteristics in the saturation region of the depletion type or enhancement type NMOS transistor are expressed by the following equations (4) and (5).

ID=(μn・Cox/2)(W/L)(VGS-VTHn)(1−λVDS)・・・式4 ID = (μn · Cox / 2) (W / L) (VGS−VTHn) 2 (1−λVDS) Equation 4

VTHn=VTHn0+γ{(VSB+2ΦF)1/2−(2ΦF)1/2}・・・式5 VTHn = VTHn0 + γ {(VSB + 2ΦF) 1/2 − (2ΦF) 1/2 } Equation 5

ここで、IDはドレイン電流、μnはNMOSトランジスタの移動度、Coxはゲート酸化膜の単位面積当たりの容量、Wはチャンネル幅、Lはチャンネル長、VGSはソースに対するゲート電圧、VTHnは閾値電圧、λはチャンネル長変調係数、VTHn0は基板に対してソース電圧が0Vの時、すなわち、いわゆる基板ゼロバイアス時の閾値電圧、γは基板効果係数、VSBは基板に対するソース電圧、ΦFはフェルミレベルである。   Where ID is the drain current, μn is the mobility of the NMOS transistor, Cox is the capacitance per unit area of the gate oxide film, W is the channel width, L is the channel length, VGS is the gate voltage to the source, VTHn is the threshold voltage, λ is a channel length modulation coefficient, VTHn0 is a threshold voltage when the source voltage is 0 V with respect to the substrate, that is, a so-called substrate zero bias, γ is a substrate effect coefficient, VSB is a source voltage with respect to the substrate, and ΦF is a Fermi level .

また、先の図6に示された従来回路におけるトランジスタMD11のソース電圧は、下記する式6で表される。   Further, the source voltage of the transistor MD11 in the conventional circuit shown in FIG.

VS(MD11)=VREF−VGS(MN11)=VREF−{(Ibias2/2KE)1/2+VTHn}・・・式6 VS (MD11) = VREF−VGS (MN11) = VREF − {(Ibias2 / 2KE) 1/2 + VTHn} Expression 6

すなわち、トランジスタMD11のソース電圧は、基準電圧VREFよりエンハンスメント型NMOSトランジスタのゲート・ソース間電圧VGS分下がった電圧となるので、デプレッション型のトランジスタMD11において、そのソース電圧はゲート電圧より高くなってゲート・ソース間電圧は負となり、さらに、ソース電圧は基板電圧より高くなって、先に示した式5における基板効果によって、閾値電圧VTHnは大きくなる。このようにゲート・ソース間電圧VGS(MD11)が負で、閾値電圧VTHnが大きくなると、デプレッション型NMOSトランジスタの閾値VTHDnは負であることから、ドレイン電流は先に示した式4により、ゲート・ソース間電圧VGS(MD11)=0で基板ゼロバイアス時のドレイン電流と比べて少なくなる。したがって、基板効果の大きいプロセスを用いた場合、先の図6に示された従来回路においては、デプレッション型トランジスタMD11のドレイン電流が流れ難くなって、トランジスタMN11のドレイン電流と等しくならず、回路が不安定になり、そのため、適正な基準電圧が得られなくなるという問題が生ずる。   That is, the source voltage of the transistor MD11 is a voltage lower than the reference voltage VREF by the gate-source voltage VGS of the enhancement type NMOS transistor. Therefore, in the depletion type transistor MD11, the source voltage becomes higher than the gate voltage. The source-to-source voltage becomes negative, and the source voltage becomes higher than the substrate voltage, and the threshold voltage VTHn increases due to the substrate effect in Equation 5 described above. Thus, when the gate-source voltage VGS (MD11) is negative and the threshold voltage VTHn increases, the threshold current VTHDn of the depletion type NMOS transistor is negative. When the source voltage VGS (MD11) = 0, it becomes smaller than the drain current at the time of substrate zero bias. Therefore, when a process having a large substrate effect is used, in the conventional circuit shown in FIG. 6, the drain current of the depletion type transistor MD11 is difficult to flow and is not equal to the drain current of the transistor MN11. As a result, the problem arises that an appropriate reference voltage cannot be obtained.

一方、先の図7に示された従来回路においては、基準電流源であるトランジスタMD12のバックゲートはソースと接続されているため、上述のような基板効果の影響は無い。しかしながら、トランジスタMP11とMP12で構成されているカレントミラー回路において、トランジスタMP11はゲートとドレインが接続されているため、ドレイン・ソース間電圧は少しの電流変化に対してほぼ一定となり、電源電圧VDDが変化するとトランジスタMD12では、ドレイン・ソース間電圧が変動し、先の式1に表されたようにチャンネル長変調効果によりドレイン電流に変化が生ずることとなる。   On the other hand, in the conventional circuit shown in FIG. 7, the back gate of the transistor MD12, which is a reference current source, is connected to the source, so that there is no influence of the substrate effect as described above. However, in the current mirror circuit composed of the transistors MP11 and MP12, since the gate and drain of the transistor MP11 are connected, the drain-source voltage becomes almost constant with respect to a slight current change, and the power supply voltage VDD is When the voltage changes, the drain-source voltage fluctuates in the transistor MD12, and the drain current changes due to the channel length modulation effect as shown in Equation 1 above.

かかるドレイン電流の変化は、カレントミラー回路における電流のミラーリングにより、基準電圧を発生するトランジスタMN12のドレイン電流にも変化を与え、したがって、基準電圧が変化する結果を招く。このため、図7に示された回路構成においては、トランジスタMD12のチャンネル長変調効果により、基準電圧が電源電圧変動の影響を受け易いという問題がある。   Such a change in the drain current also changes the drain current of the transistor MN12 that generates the reference voltage due to the mirroring of the current in the current mirror circuit, resulting in a change in the reference voltage. For this reason, the circuit configuration shown in FIG. 7 has a problem that the reference voltage is easily affected by the power supply voltage fluctuation due to the channel length modulation effect of the transistor MD12.

本発明は、上記実状に鑑みてなされたもので、基準電流源となるデプレッション型NMOSトランジスタが、基板効果とチャンネル長変調効果の影響を受けることなく、しかも、低電源電圧で動作し、温度特性の良好な基準電圧を発生することのできる基準電圧発生回路を提供するものである。   The present invention has been made in view of the above circumstances, and a depletion type NMOS transistor serving as a reference current source is not affected by the substrate effect and the channel length modulation effect, and operates at a low power supply voltage, and has temperature characteristics. A reference voltage generation circuit capable of generating a good reference voltage is provided.

上記本発明の目的を達成するため、本発明に係る基準電圧発生回路は、
基準電流源として作用するよう設けられたデプレッション型NMOSトランジスタと、カレントミラー回路を介して前記デプレッション型NMOSトランジスタの電流が供給されるよう設けられたエンハンスメント型NMOSトランジスタとが、バイアス回路により等しいバイアス電流の供給を受けて、双方のドレイン電圧の差が基準電圧として出力されるよう構成されてなる基準電圧発生回路であって、
前記デプレッション型NMOSトランジスタは、そのゲート、ソース及びバックゲートが第1の電源に接続される一方、ドレインが前記バイアス回路の第1のバイアス出力端子、前記カレントミラー回路の入力端子及び演算増幅器の一方の入力端子にそれぞれ接続され、
前記エンハンスメント型NMOSトランジスタは、そのソース及びバックゲートが第1の電源に、ゲートが前記演算増幅器の出力端子に、それぞれ接続される一方、ドレインが前記バイアス回路の第2のバイアス出力端子、前記カレントミラー回路の出力端子及び前記演算増幅器の他方の入力端子にそれぞれ接続されて、前記演算増幅器の出力端子に基準電圧を出力可能としてなるものである。
かかる構成において、前記演算増幅器の出力端子と第1の電源との間に2つの抵抗器が直列接続され、当該2つの抵抗器の相互の接続点がエンハンスメント型NMOSトランジスタのゲートに接続されたものとしても好適である。
また、前記デプレッション型NMOSトランジスタとエンハンスメント型NMOSトランジスタの少なくとも一方のドレインと第1の電源との間に、パッシブ素子又はアクティブ素子が接続されたものとしても好適である。
また、前記カレントミラー回路は、第2及び第3のエンハンスメント型NMOSトランジスタを用いてなり、前記第2及び第3のエンハンスメント型NMOSトランジスタは、ゲートが相互に接続される一方、ソースは共に第1の電源に接続され、
前記第2のエンハンスメント型NMOSトランジスタのドレインとゲートが相互に接続されると共に、当該接続点は入力端子とされ、
前記第3のエンハンスメント型NMOSトランジスタのドレインは出力端子とされてなるものも好適である。
さらに、前記バイアス回路は、第1及び第2のエンハンスメント型PMOSトランジスタを用いてなり、当該第1及び第2のエンハンスメント型PMOSトランジスタは、ゲートが相互に接続されると共に、バイアス電圧が印加される一方、各々のソースは共に第2の電源電圧が印加され、前記第1のエンハンスメント型PMOSトランジスタのドレインが第1のバイアス出力端子とされ、前記第2のエンハンスメント型PMOSトランジスタのドレインが第2のバイアス出力端子とされてなるものも好適である。
In order to achieve the above object of the present invention, a reference voltage generating circuit according to the present invention includes:
A depletion type NMOS transistor provided to act as a reference current source and an enhancement type NMOS transistor provided so that the current of the depletion type NMOS transistor is supplied through a current mirror circuit are equalized by a bias circuit. A reference voltage generation circuit configured to output a difference between both drain voltages as a reference voltage.
The depletion type NMOS transistor has a gate, a source, and a back gate connected to a first power supply, and a drain that is one of a first bias output terminal of the bias circuit, an input terminal of the current mirror circuit, and an operational amplifier. Connected to the input terminals of
The enhancement type NMOS transistor has a source and a back gate connected to a first power supply, a gate connected to an output terminal of the operational amplifier, a drain connected to a second bias output terminal of the bias circuit, and the current It is connected to the output terminal of the mirror circuit and the other input terminal of the operational amplifier, respectively, so that a reference voltage can be output to the output terminal of the operational amplifier.
In such a configuration, two resistors are connected in series between the output terminal of the operational amplifier and the first power supply, and the connection point between the two resistors is connected to the gate of the enhancement type NMOS transistor. It is also suitable.
In addition, it is preferable that a passive element or an active element is connected between at least one drain of the depletion type NMOS transistor and the enhancement type NMOS transistor and the first power supply.
The current mirror circuit includes second and third enhancement type NMOS transistors. The second and third enhancement type NMOS transistors have gates connected to each other, and sources are both first. Connected to the power supply
The drain and gate of the second enhancement type NMOS transistor are connected to each other, and the connection point is an input terminal.
It is also preferable that the drain of the third enhancement type NMOS transistor is an output terminal.
Further, the bias circuit includes first and second enhancement type PMOS transistors, and the first and second enhancement type PMOS transistors have gates connected to each other and a bias voltage applied thereto. On the other hand, the second power supply voltage is applied to each of the sources, the drain of the first enhancement type PMOS transistor is used as the first bias output terminal, and the drain of the second enhancement type PMOS transistor is used as the second bias. A bias output terminal is also suitable.

本発明によれば、デプレッション型NMOSトランジスタのバックゲートはソースと接続されているため、基板効果がなく、また、エンハンスメント型NMOSのゲートを制御している増幅器がバッファの役割を兼ねて基準電圧出力を低インピーダンス化できるという効果を奏するものである。
また、演算増幅器の出力電圧を抵抗分圧し、その分圧電圧を第1のエンハンスメント型PMOSトランジスタのゲートへ印加するようにした構成にあっては、基準電圧出力を抵抗器によって所望の大きさに設定することができる。
また、デプレッション型NMOSトランジスタとエンハンスメント型NMOSトランジスタの少なくとも一方のドレインと第1の電源との間に、パッシブ素子又はアクティブ素子が接続された構成にあっては、デプレッション型NMOSトランジスタ及びエンハンスメント型NMOSトランジスタのドレインにおける動作点、すなわち、演算増幅器の2つの入力端子における動作点を安定させることができ、ひいては回路全体の安定性が向上する。加えて、デプレッション型NMOSトランジスタとエンハンスメント型NMOSトランジスタの少なくとも一方のドレインと第1の電源との間に接続される素子によっては、デプレッション型NMOSトランジスタのドレイン電圧が第2の電源電圧に関わらずほぼ一定となるので、デプレッション型NMOSトランジスタのドレイン電流にチャンネル長変調効果をなくすことができる。
また、カレントミラー回路を第2及び第3のエンハンスメント型NMOSトランジスタを用いて構成するものにあっては、第2のエンハンスメント型NMOSトランジスタはダイオード接続であり、デプレッション型NMOSトランジスタのドレイン・ソース間電圧は、第2のエンハンスメント型NMOSトランジスタのゲート・ソース間電圧となって、第2のエンハンスメント型NMOSトランジスタのドレイン電流はほぼ一定となるため、デプレッション型NMOSトランジスタのドレイン・ソース間電圧も一定となることから、デプレッション型NMOSトランジスタのドレイン電流のチャンネル長変調効果をなくすことができる。加えて、回路構成の簡素なカレントミラー回路を用いることで、デプレッション型NMOSトランジスタと第1のエンハンスメント型NMOSトランジスタで構成する部分の回路を簡素化できる。
さらに、バイアス回路を第1及び第2のエンハンスメント型PMOSトランジスタを用いて構成するものにあっては、第2の電源とバイアス回路の第1及び第2のバイアス出力端子との間の最小電圧は、PMOSトランジスタの最小飽和電圧となるので、第2の電源を低電圧化できる。
According to the present invention, since the back gate of the depletion type NMOS transistor is connected to the source, there is no substrate effect, and the amplifier that controls the gate of the enhancement type NMOS also serves as a buffer to output the reference voltage. The effect that the impedance can be reduced is achieved.
Further, in the configuration in which the output voltage of the operational amplifier is divided by resistance and the divided voltage is applied to the gate of the first enhancement type PMOS transistor, the reference voltage output is set to a desired magnitude by the resistor. Can be set.
Further, in a configuration in which a passive element or an active element is connected between at least one drain of the depletion type NMOS transistor and the enhancement type NMOS transistor and the first power supply, the depletion type NMOS transistor and the enhancement type NMOS transistor The operating point at the drain of the operational amplifier, that is, the operating point at the two input terminals of the operational amplifier can be stabilized, thereby improving the stability of the entire circuit. In addition, depending on the element connected between at least one drain of the depletion type NMOS transistor and the enhancement type NMOS transistor and the first power supply, the drain voltage of the depletion type NMOS transistor is almost equal regardless of the second power supply voltage. Therefore, the channel length modulation effect can be eliminated from the drain current of the depletion type NMOS transistor.
In the case where the current mirror circuit is configured using the second and third enhancement type NMOS transistors, the second enhancement type NMOS transistor is diode-connected, and the drain-source voltage of the depletion type NMOS transistor. Is the gate-source voltage of the second enhancement type NMOS transistor, and since the drain current of the second enhancement type NMOS transistor is substantially constant, the drain-source voltage of the depletion type NMOS transistor is also constant. Therefore, the channel length modulation effect of the drain current of the depletion type NMOS transistor can be eliminated. In addition, by using a current mirror circuit having a simple circuit configuration, the circuit of the portion formed by the depletion type NMOS transistor and the first enhancement type NMOS transistor can be simplified.
Further, in the case where the bias circuit is configured using the first and second enhancement type PMOS transistors, the minimum voltage between the second power source and the first and second bias output terminals of the bias circuit is Since this is the minimum saturation voltage of the PMOS transistor, the second power supply can be lowered.

以下、本発明の実施の形態について、図1乃至図5を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における基準電圧発生回路の第1の構成例について、図1を参照しつつ説明する。
この第1の構成例における基準電圧発生回路は、第1のデプレッション型NMOSトランジスタ(図1においては「MD1」と表記すると共に、以下、「第1のデプレッションNMOS」と称す)1と、第1のエンハンスメント型NMOSトランジスタ(図1においては「MN1」と表記すると共に、以下、「第1のエンハンスメントNMOS」と称す)11と、これら第1のデプレッションNMOS1及び第1のエンハンスメントNMOS11へバイアス電流を供給するバイアス回路51と、カレントミラー回路52と、演算増幅器(図1においては「OP」と表記)53とを主たる構成要素として構成されたものとなっている。
Embodiments of the present invention will be described below with reference to FIGS. 1 to 5.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first configuration example of the reference voltage generation circuit according to the embodiment of the present invention will be described with reference to FIG.
The reference voltage generation circuit in the first configuration example includes a first depletion type NMOS transistor (denoted as “MD1” in FIG. 1 and hereinafter referred to as “first depletion NMOS”) 1, Enhancement type NMOS transistor (referred to as “MN1” in FIG. 1 and hereinafter referred to as “first enhancement NMOS”) 11, and a bias current to the first depletion NMOS 1 and the first enhancement NMOS 11 The bias circuit 51, the current mirror circuit 52, and the operational amplifier (indicated as “OP” in FIG. 1) 53 are configured as main components.

以下、具体的な回路接続について説明すれば、まず、第1のデプレッションNMOS1は、ゲート、ソース及びバックゲートが共に第1の電源としてのグランドに接続されている一方、ドレインはバイアス回路51の第1のバイアス出力端子(図1においては「BIAS1」と表記)51aへ接続されると共に、カレントミラー回路52の入力端子(図1においては「IN」と表記)52a及び演算増幅器53の反転入力端子へ接続されている。
また、第1のエンハンスメントNMOS11は、ソースとバックゲートが共にグランドに接続される一方、ゲートは演算増幅器53の出力端子と共に基準電圧出力端子35へ接続されている。さらに、第1のエンハンスメントNMOS11のドレインは、バイアス回路51の第2のバイアス出力端子(図1においては「BIAS2」と表記)51bに接続されると共に、演算増幅器53の非反転入力端子及びカレントミラー回路52の出力端子(図1においては「OUT」と表記)52bに接続されている。なお、カレントミラー回路52は、カレントミラー回路用電源端子52cがグランドに接続されたものとなっている。
Hereinafter, a specific circuit connection will be described. First, the first depletion NMOS 1 has its gate, source, and back gate all connected to the ground as the first power supply, while its drain is the first depletion of the bias circuit 51. 1 is connected to a bias output terminal (denoted as “BIAS1” in FIG. 1) 51 a, an input terminal (denoted as “IN” in FIG. 1) 52 a and an inverting input terminal of an operational amplifier 53. Connected to.
In the first enhancement NMOS 11, the source and the back gate are both connected to the ground, and the gate is connected to the reference voltage output terminal 35 together with the output terminal of the operational amplifier 53. Further, the drain of the first enhancement NMOS 11 is connected to a second bias output terminal (indicated as “BIAS2” in FIG. 1) 51b of the bias circuit 51, and a non-inverting input terminal of the operational amplifier 53 and a current mirror. The circuit 52 is connected to an output terminal (indicated as “OUT” in FIG. 1) 52b. The current mirror circuit 52 has a current mirror circuit power supply terminal 52c connected to the ground.

バイアス回路51はバイアス回路用電源端子51cに電源電圧VDD(第2の電源電圧)が印加されて、第1及び第2のバイアス出力端子51a,51bへそれぞれ必要とされるバイアス電流を出力するように構成されたものとなっている。
そして、演算増幅器53は、上述のように接続されることによって差動増幅器を構成するものとなっている。
In the bias circuit 51, a power supply voltage VDD (second power supply voltage) is applied to the power supply terminal 51c for the bias circuit, and the required bias current is output to the first and second bias output terminals 51a and 51b, respectively. It has been configured.
The operational amplifier 53 constitutes a differential amplifier by being connected as described above.

次に、上記構成における動作について説明する。
まず、バイアス回路51の第1及び第2のバイアス出力端子51a,51bからはそれぞれ共に等しい電流値のバイアス電流Ibが出力され、カレントミラー回路52の入力端子52aの入力電流と、出力端子52bの出力電流は等しくその大きさはIcであるとする。
かかる前提の下、第1のデプレッションNMOS1のドレイン電流IMD1と第1のエンハンスメントNMOS11のドレイン電流IMN1は、次のように表される。
Next, the operation in the above configuration will be described.
First, the bias current Ib having the same current value is output from the first and second bias output terminals 51a and 51b of the bias circuit 51, the input current of the input terminal 52a of the current mirror circuit 52, and the output terminal 52b Assume that the output currents are equal and the magnitude is Ic.
Under this assumption, the drain current IMD1 of the first depletion NMOS 1 and the drain current IMN1 of the first enhancement NMOS 11 are expressed as follows.

IMD1 =Ib−Ic・・・式7   IMD1 = Ib-Ic Equation 7

IMN1 =Ib−Ic・・・式8   IMN1 = Ib-Ic Equation 8

すなわち、第1のデプレッションNMOS1のドレイン電流IMD1と第1のエンハンスメントNMOS11のドレイン電流IMN1は、等しくなることが理解できる。
ここで、仮に、ドレイン電流IMD1とドレイン電流IMN1が等しくない場合には、次のような動作となる。
まず、ドレイン電流IMN1がドレイン電流IMD1より少ない場合、第1のエンハンスメントNMOS11側において、下記する不等式が成立することとなる。
That is, it can be understood that the drain current IMD1 of the first depletion NMOS 1 and the drain current IMN1 of the first enhancement NMOS 11 are equal.
Here, if the drain current IMD1 and the drain current IMN1 are not equal, the following operation is performed.
First, when the drain current IMN1 is smaller than the drain current IMD1, the following inequality is established on the first enhancement NMOS 11 side.

Ib>IMN1+Ic・・・式9   Ib> IMN1 + Ic Formula 9

したがって、第1のエンハンスメントNMOS11のドレイン電圧は、第1のデプレッションNMOS1のドレイン電圧より高くなるため、すなわち、換言すれば、演算増幅器53の反転入力端子より非反転入力端子の電圧が高くなるため、演算増幅器53の出力電圧は上昇し、第1のエンハンスメントNMOS11のゲート電圧も上昇し、ドレイン電流IMN1が増加することとなる。   Therefore, the drain voltage of the first enhancement NMOS 11 is higher than the drain voltage of the first depletion NMOS 1, that is, the voltage at the non-inverting input terminal of the operational amplifier 53 is higher than that of the inverting input terminal. The output voltage of the operational amplifier 53 increases, the gate voltage of the first enhancement NMOS 11 also increases, and the drain current IMN1 increases.

逆に、ドレイン電流IMN1がドレイン電流IMD1より多い場合、第1のエンハンスメントNMOS11側において、下記する不等式が成立することとなる。   Conversely, when the drain current IMN1 is larger than the drain current IMD1, the following inequality is established on the first enhancement NMOS 11 side.

Ib<IMN1+Ic・・・式10   Ib <IMN1 + Ic Equation 10

したがって、第1のエンハンスメントNMOS11のドレイン電圧は、第1のデプレッションNMOS1のドレイン電圧より低くなって、すなわち、演算増幅器53の反転入力端子より非反転入力端子の電圧が低くなるので、演算増幅器53の出力電圧は低下し、第1のエンハンスメントNMOS11のゲート電圧も低下して、ドレイン電流IMN1が減少することとなる。
上述したような動作が小信号的に行われてドレイン電流IMN1がドレイン電流IMD1が等しくなって動作が安定する。そして、この安定動作状態となった際の演算増幅器53の出力として基準電圧VREFを得ることができ、その大きさは、次のように求めることができる。
Therefore, the drain voltage of the first enhancement NMOS 11 is lower than the drain voltage of the first depletion NMOS 1, that is, the voltage at the non-inverting input terminal is lower than the inverting input terminal of the operational amplifier 53. The output voltage decreases, the gate voltage of the first enhancement NMOS 11 also decreases, and the drain current IMN1 decreases.
The operation as described above is performed in a small signal, and the drain current IMN1 becomes equal to the drain current IMD1, so that the operation is stabilized. The reference voltage VREF can be obtained as the output of the operational amplifier 53 when the stable operation state is reached, and the magnitude thereof can be obtained as follows.

まず、第1のデプレッションNMOS1のドレイン電流IMD1は、次のようになる。   First, the drain current IMD1 of the first depletion NMOS 1 is as follows.

IMD1=KD・VTDn・・・式11 IMD1 = KD · VTDn 2 Equation 11

KD=(μDn・Cox/2)(W/L)MD1・・・式12   KD = (μDn · Cox / 2) (W / L) MD1 Equation 12

また、第1のエンハンスメントNMOS11のドレイン電流IMN1は、次のようになる。   The drain current IMN1 of the first enhancement NMOS 11 is as follows.

IMN1=KE・(VREF−VTEn)・・・式13 IMN1 = KE · (VREF−VTEn) 2 Equation 13

KE=(μEn・Cox/2)(W/L)MN1・・・式14   KE = (μEn · Cox / 2) (W / L) MN1 Equation 14

そして、式11と式13より基準電圧VREFは次のように求められる。   Then, the reference voltage VREF is obtained as follows from the equations 11 and 13.

VREF=VTEn+(KD/KE)1/2・|VTDn|・・・式15 VREF = VTEN + (KD / KE) 1/2 · | VTDn |

ここで、VTEn、μEn、(W/L)MN1は、それぞれ第1のエンハンスメントNMOS11の閾値電圧、移動度、サイズであり、VTDn、μDn、(W/L)MD1は、それぞれ第1のデプレッションNMOS1の閾値電圧、移動度、サイズである。また、Coxはゲート酸化膜の単位面積当たりの容量であり、VTDn<0である。
この式15から、基準電圧VREFは、ほぼ第1のエンハンスメントNMOS11と第1のデプレッションNMOS1の閾値電圧の和となるということができる。
Here, VTEn, μEn, and (W / L) MN1 are the threshold voltage, mobility, and size of the first enhancement NMOS 11, respectively. VTDn, μDn, and (W / L) MD1 are the first depletion NMOS1, respectively. Threshold voltage, mobility, and size. Cox is a capacity per unit area of the gate oxide film, and VTDn <0.
From this equation 15, it can be said that the reference voltage VREF is substantially the sum of the threshold voltages of the first enhancement NMOS 11 and the first depletion NMOS 1.

そして、式12と式14とから、それぞれのトランジスタサイズによって、式15における比KD/KEの大きさを調整することにより基準電圧VREFの温度特性を小さなものとすることが可能であることが理解できる。   From equations 12 and 14, it is understood that the temperature characteristic of the reference voltage VREF can be reduced by adjusting the ratio KD / KE in equation 15 according to the respective transistor sizes. it can.

次に、第2の構成例について、図2を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第2の構成例は、演算増幅器53の出力電圧を抵抗分圧して第1のエンハンスメントNMOS11のゲートに印加するよう構成した点が、先の第1の構成例と異なるもので、他の構成部分は第1の構成例と同一である。
すなわち、演算増幅器53の出力端子とグランドとの間には、第1及び第2の抵抗器(図1においては、それぞれ「R1」、「R2」と表記)31,32が直列接続されると共に、第1の抵抗器31と第2の抵抗器32の相互の接続点が第1のエンハンスメントNMOS11のゲートに接続されたものとなっている。
Next, a second configuration example will be described with reference to FIG.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
This second configuration example is different from the first configuration example described above in that the output voltage of the operational amplifier 53 is divided by resistance and applied to the gate of the first enhancement NMOS 11. The part is the same as in the first configuration example.
That is, first and second resistors (represented as “R1” and “R2” in FIG. 1) 31 and 32 are connected in series between the output terminal of the operational amplifier 53 and the ground, respectively. The connection point between the first resistor 31 and the second resistor 32 is connected to the gate of the first enhancement NMOS 11.

かかる構成において、その基本的な回路動作は、先に説明した第1の構成例と同様であり、基準電圧VREFは下記する式16のように表されるものとなる。なお、R1、R2は、それぞれ便宜的に第1及び第2の抵抗器31,32の抵抗値とする。   In such a configuration, the basic circuit operation is the same as that of the first configuration example described above, and the reference voltage VREF is expressed by the following Expression 16. R1 and R2 are the resistance values of the first and second resistors 31 and 32, respectively, for convenience.

VREF=(1+R1/R2){VTEn+(KD/KE)1/2・|VTDn|}・・・式16 VREF = (1 + R1 / R2) {VTen + (KD / KE) 1 / 2.multidot. | VTDn |} Equation 16

次に、第3の構成例について、図3を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第3の構成例は、パッシブ素子としてのダイオードの付加によって入力動作点のより安定化を図ったものである。
以下、具体的な回路構成について説明すれば、まず、第1のダイオード(図3においては「D1」と表記)5は、そのアノードが第1のデプレッションNMOS1のドレインに、カソードはグランドに、それぞれ接続されて設けられている。また、第2のダイオード(図3においては「D2」と表記)6は、そのアノードが第1のエンハンスメントNMOS11のドレインに、カソードがグランドに、それぞれ接続されて設けられている。
なお、第1のデプレッションNMOS1のドレイン電流と第1のエンハンスメントNMOS11のドレイン電流を等しくする場合、第1及び第2のダイオード5,6は、同一の形状のものとする。
Next, a third configuration example will be described with reference to FIG.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
In this third configuration example, the input operating point is further stabilized by adding a diode as a passive element.
Hereinafter, a specific circuit configuration will be described. First, the first diode 5 (denoted as “D1” in FIG. 3) has an anode at the drain of the first depletion NMOS 1 and a cathode at the ground. Connected and provided. The second diode 6 (denoted as “D2” in FIG. 3) is provided with its anode connected to the drain of the first enhancement NMOS 11 and its cathode connected to the ground.
When the drain current of the first depletion NMOS 1 and the drain current of the first enhancement NMOS 11 are made equal, the first and second diodes 5 and 6 have the same shape.

かかる構成においては、パッシブ素子としての第1及び第2のダイオード5,6により、第1のデプレッションNMOS1及び第1のエンハンスメントNMOS11のドレイン電圧は0.6V付近となるため、演算増幅器53の入力の動作点が安定し、その結果、回路の安定性が向上する。
なお、かかる点を除けば、回路の基本的な動作は、先に説明した第1の構成例と同様であるので、ここでの再度の詳細な説明は省略することとする。
In such a configuration, the drain voltages of the first depletion NMOS 1 and the first enhancement NMOS 11 are around 0.6 V due to the first and second diodes 5 and 6 as passive elements. The operating point is stabilized, and as a result, the stability of the circuit is improved.
Except for this point, the basic operation of the circuit is the same as that of the first configuration example described above, and a detailed description thereof will be omitted here.

次に、第4の構成例について、図4を参照しつつ説明する。
なお、図1乃至図3のいずれかに示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第4の構成例は、図2に示された第2の構成例に図3に示された第3の構成例における第1及び第2のダイオード5,6を適用したものである。また、図4においては、バイアス回路51とカレントミラー回路52の具体回路構成例が示されている。
第1及び第2の抵抗器31,32並びに第1及び第2のダイオード5,6については、図2及び図3に示された構成例で説明した通りであるので、ここでの再度の説明は省略する。
Next, a fourth configuration example will be described with reference to FIG.
The same constituent elements as those shown in any of FIGS. 1 to 3 are denoted by the same reference numerals, detailed description thereof is omitted, and different points are mainly described below. To do.
In this fourth configuration example, the first and second diodes 5 and 6 in the third configuration example shown in FIG. 3 are applied to the second configuration example shown in FIG. FIG. 4 shows a specific circuit configuration example of the bias circuit 51 and the current mirror circuit 52.
The first and second resistors 31 and 32 and the first and second diodes 5 and 6 are as described in the configuration example shown in FIG. 2 and FIG. Is omitted.

この構成例におけるバイアス回路51は、第1及び第2のエンハンスメント型PMOSトランジスタ(図4においては、それぞれ「MP1」、「MP2」と表記すると共に、以下、それぞれ「第1のエンハンスメントPMOS」、「第2のエンハンスメントPMOS」と称す)21,22を主たる構成要素として構成されたものとなっている。
すなわち、第1のエンハンスメントPMOS21と第2のエンハンスメントPMOS22は、共にソースがバイアス回路用電源端子51cに接続される一方、第1のエンハンスメントPMOS21のドレインは、第1のバイアス出力端子51aへ、第2のエンハンスメントPMOS22のドレインは、第2のバイアス出力端子51bへ、それぞれ接続されたものとなっている。
また、第1のエンハンスメントPMOS21と第2のエンハンスメントPMOS22のゲートは相互に接続されており、その接続点とバイアス回路用電源端子51cとの間には、定電圧Vbiasを出力する定電圧源8が接続されたものとなっている。
The bias circuit 51 in this configuration example includes first and second enhancement type PMOS transistors (indicated as “MP1” and “MP2” in FIG. 4, respectively), and hereinafter referred to as “first enhancement PMOS”, “ (Referred to as “second enhancement PMOS”) 21 and 22 as main components.
That is, the sources of the first enhancement PMOS 21 and the second enhancement PMOS 22 are both connected to the bias circuit power supply terminal 51c, while the drain of the first enhancement PMOS 21 is connected to the first bias output terminal 51a. The drain of the enhancement PMOS 22 is connected to the second bias output terminal 51b.
The gates of the first enhancement PMOS 21 and the second enhancement PMOS 22 are connected to each other, and a constant voltage source 8 that outputs a constant voltage Vbias is connected between the connection point and the bias circuit power supply terminal 51c. It is connected.

一方、カレントミラー回路52は、第2及び第3のエンハンスメント型NMOSトランジスタ(図4においては、それぞれ「MN2」、「MN3」と表記すると共に、以下、それぞれ「第2のエンハンスメントNMOS」、「第3のエンハンスメントNMOS」と称す)12,13を用いて構成されている。
すなわち、第2及び第3のエンハンスメントNMOS12,13は、そのゲートが相互に接続されると共に、第2のエンハンスメントNMOS12のドレインに接続される一方、共にソースはグランドに接続されている。そして、第2のエンハンスメントNMOS12のドレインは入力端子52aに、また、第3のエンハンスメントNMOS13のドレインは出力端子52bに、それぞれ接続されたものとなっている。
そして、第2のエンハンスメントNMOS12のドレイン電流と第3のエンハンスメントNMOS13のドレイン電流を等しくするためには、双方のトランジスタサイズを同一とすれば良い。
On the other hand, the current mirror circuit 52 includes second and third enhancement type NMOS transistors (referred to as “MN2” and “MN3” in FIG. 4 respectively), and hereinafter referred to as “second enhancement NMOS”, “second enhancement type”, respectively. 3) (referred to as "3 enhancement NMOS").
That is, the gates of the second and third enhancement NMOSs 12 and 13 are connected to each other and to the drain of the second enhancement NMOS 12, while the sources are both connected to the ground. The drain of the second enhancement NMOS 12 is connected to the input terminal 52a, and the drain of the third enhancement NMOS 13 is connected to the output terminal 52b.
Then, in order to make the drain current of the second enhancement NMOS 12 and the drain current of the third enhancement NMOS 13 equal, both the transistor sizes may be made the same.

かかる構成において、第1のデプレッションNMOS1のドレイン・ソース間電圧は、いわゆるダイオード接続となっている第2のエンハンスメントNMOS12のゲート・ソース間電圧VGS(MN2)に等しくなり、そのため、電源電圧VDDの変化の影響を受け難くなる。なお、カレントミラー回路52には、上述した回路構成の他に、ウイルソンやカスコードと称される構成のものもあり、これらを用いた回路構成としても勿論良い。
また、バイアス回路51は、上述した回路構成の他に、カスコード形式の回路構成としても好適である。
なお、かかる第4の構成例における基本的な回路動作は、図1乃至図3で説明した通りであるので、ここでの再度の詳細な説明は省略することとする。
In such a configuration, the drain-source voltage of the first depletion NMOS 1 is equal to the gate-source voltage VGS (MN2) of the second enhancement NMOS 12, which is a so-called diode connection, and therefore the change of the power supply voltage VDD. It becomes difficult to be affected by. In addition to the circuit configuration described above, the current mirror circuit 52 includes a configuration referred to as Wilson or cascode. Of course, a circuit configuration using these may be used.
The bias circuit 51 is also suitable as a cascode-type circuit configuration in addition to the circuit configuration described above.
The basic circuit operation in the fourth configuration example is as described with reference to FIGS. 1 to 3, and therefore detailed description thereof is omitted here.

次に、第5の構成例について、図5を参照しつつ説明する。
なお、図1乃至図4のいずれかに示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第5の構成例は、図4に示された回路構成を基本とし、さらに、演算増幅器53の具体回路構成例などを示したものである。なお、図5においては、図示を簡潔にするためバイアス回路51の第1及び第2のバイアス出力端子51a,51b並びにバイアス回路用電源端子51cやカレントミラー回路52の入出力端子52a,52b及びカレントミラー回路用電源端子52cを省略してある。
Next, a fifth configuration example will be described with reference to FIG.
The same constituent elements as those shown in any of FIGS. 1 to 4 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below. To do.
The fifth configuration example is based on the circuit configuration shown in FIG. 4 and further shows a specific circuit configuration example of the operational amplifier 53. In FIG. 5, the first and second bias output terminals 51a and 51b of the bias circuit 51, the power supply terminal 51c for the bias circuit, the input / output terminals 52a and 52b of the current mirror circuit 52, and the current are shown for simplicity of illustration. The mirror circuit power supply terminal 52c is omitted.

以下、具体的に説明すれば、まず、この第5の構成例においては、ダイオード接続された2つのエンハンスメント型NMOSトランジスタ(以下、「NMOSトランジスタ」と称す)5A,5Bによって、図3の構成例に示された第1及び第2のダイオード5,6が実現されたものとなっている。すなわち、アクティブ素子としてのNMOSトランジスタ5A,5Bは、それぞれドレインとゲートが接続されており、NMOSトランジスタ5Aのドレインは、第1のデプレッションNMOS1のドレインに、NMOSトランジスタ5Bのドレインは、第1のエンハンスメントNMOS11のドレインに、それぞれ接続される一方、それぞれのソースは、グランドに接続されたものとなっている。   Specifically, first, in the fifth configuration example, two enhancement type NMOS transistors (hereinafter referred to as “NMOS transistors”) 5A and 5B connected in a diode form are used in the configuration example of FIG. The first and second diodes 5 and 6 shown in FIG. That is, the drains and gates of the NMOS transistors 5A and 5B as active elements are connected to each other, the drain of the NMOS transistor 5A is the drain of the first depletion NMOS1, and the drain of the NMOS transistor 5B is the first enhancement. The NMOS 11 is connected to the drain thereof, while the respective sources are connected to the ground.

また、定電圧源8は、第8のエンハンスメント型PMOSトランジスタ(図5においては「MP8」と表記すると共に、以下、「第8のエンハンスメントPMOS」と称す)28と定電流源9とから構成されたものとなっている。
すなわち、第8のエンハンスメントPMOS28のソースには、電源電圧VDDが印加されるようになっている一方、ゲートとドレインが接続され、ドレインにはバイアス電流Ibias1を出力する定電流源9が接続され、ゲートは、第1及び第2のエンハンスメントPMOS21,22のゲートに接続されたものとなっている。
The constant voltage source 8 is composed of an eighth enhancement type PMOS transistor (referred to as “MP8” in FIG. 5 and hereinafter referred to as “eighth enhancement PMOS”) 28 and a constant current source 9. It has become.
That is, the power supply voltage VDD is applied to the source of the eighth enhancement PMOS 28, while the gate and drain are connected, and the constant current source 9 that outputs the bias current Ibias1 is connected to the drain. The gate is connected to the gates of the first and second enhancement PMOSs 21 and 22.

演算増幅器53は、入力段を構成する第3及び第4のエンハンスメント型PMOSトランジスタ(図5においては、それぞれ「MP3」、「MP4」と表記すると共に以下、それぞれ「第3のエンハンスメントPMOS」、「第4のエンハンスメントPMOS」と称す)23,24、出力段を構成する第7及び第9のエンハンスメント型NMOSトランジスタ(図5においては、それぞれ「MN7」、「MN9」と表記すると共に、以下、それぞれ「第7のエンハンスメント型NMOS」、「第9のエンハンスメント型NMOS」と称す)17,19などを有して構成されてなるものである。
この図5に示された演算増幅器53の回路構成は、既に公知・周知のものであるので、以下、その入力段及び出力段を中心に概略的にその回路構成を説明することとする。
The operational amplifier 53 includes third and fourth enhancement type PMOS transistors constituting the input stage (referred to as “MP3” and “MP4” in FIG. 5 respectively) and hereinafter referred to as “third enhancement PMOS”, “ (Referred to as “fourth enhancement PMOS”) 23, 24, and seventh and ninth enhancement type NMOS transistors constituting the output stage (in FIG. 5, “MN7” and “MN9”, respectively, (Referred to as “seventh enhancement type NMOS”, “9th enhancement type NMOS”) 17, 19 and the like.
Since the circuit configuration of the operational amplifier 53 shown in FIG. 5 is already known and well known, the circuit configuration will be schematically described below centering on the input stage and the output stage.

この演算増幅器53の入力段は、第3及び第4のエンハンスメントPMOS23,24を中心として構成された差動増幅回路となっており、第3のエンハンスメントPMOS23のゲートは、反転入力端子として第1のデプレッションNMOS1のドレインに、また、第4のエンハンスメントPMOS24のゲートは非反転入力端子として第1のエンハンスメントNMOS11のドレインに、それぞれ接続されたものとなっている。   The input stage of the operational amplifier 53 is a differential amplifier circuit configured around the third and fourth enhancement PMOSs 23 and 24, and the gate of the third enhancement PMOS 23 is the first inverting input terminal as the first inverting input terminal. The drain of the depletion NMOS 1 and the gate of the fourth enhancement PMOS 24 are connected to the drain of the first enhancement NMOS 11 as a non-inverting input terminal.

一方、演算増幅器53の出力段は、第7及び第9のエンハンスメントNMOS17,19によるトーテム・ポール構成の出力回路が設けられたものとなっており、第7のエンハンスメントNMOS17と第9のエンハンスメントNMOS19の相互の接続点が演算増幅器53の出力端子となっている。
かかる演算増幅器53では、先の第8のエンハンスメントPMOS28によるバイアス電流の供給を受けるようになっている。
On the other hand, the output stage of the operational amplifier 53 is provided with an output circuit having a totem pole configuration composed of the seventh and ninth enhancement NMOSs 17 and 19, and the seventh enhancement NMOS 17 and the ninth enhancement NMOS 19 are provided. The mutual connection point is the output terminal of the operational amplifier 53.
The operational amplifier 53 is supplied with a bias current from the eighth enhancement PMOS 28.

なお、個々の説明は省略するが、図5において、「MN4」、「NM5」、「MN6」、「MN8」と表記されたトランジスタは、いずれもエンハンスメント型NMOSトランジスタであり、「MP5」、「MP6」、「MP7」と表記されたトランジスタは、いずれもエンハンスメント型PMOSトランジスタである。
この第5の構成例の回路動作は、既に、図1乃至図4で説明したと同様であるので、ここでの再度の詳細な説明は省略することとする。
Although not described individually, the transistors denoted as “MN4”, “NM5”, “MN6”, and “MN8” in FIG. 5 are enhancement type NMOS transistors, and are referred to as “MP5”, “ The transistors labeled “MP6” and “MP7” are both enhancement type PMOS transistors.
The circuit operation of the fifth configuration example is the same as that already described with reference to FIGS. 1 to 4, and therefore detailed description thereof is omitted here.

上述した演算増幅器53の回路構成例は、あくまでも一例であり、勿論この回路構成に限定される必要はなく、公知の他の回路構成であっても良いものである。   The circuit configuration example of the operational amplifier 53 described above is merely an example, and of course, the circuit configuration is not limited to this circuit configuration, and other known circuit configurations may be used.

本発明の実施の形態における基準電圧回路の第1の構成例を示す構成図である。It is a block diagram which shows the 1st structural example of the reference voltage circuit in embodiment of this invention. 本発明の実施の形態における基準電圧回路の第2の構成例を示す構成図である。It is a block diagram which shows the 2nd structural example of the reference voltage circuit in embodiment of this invention. 本発明の実施の形態における基準電圧回路の第3の構成例を示す構成図である。It is a block diagram which shows the 3rd structural example of the reference voltage circuit in embodiment of this invention. 本発明の実施の形態における基準電圧回路の第4の構成例を示す構成図である。It is a block diagram which shows the 4th structural example of the reference voltage circuit in embodiment of this invention. 本発明の実施の形態における基準電圧回路の第5の構成例を示す構成図である。It is a block diagram which shows the 5th structural example of the reference voltage circuit in embodiment of this invention. 従来回路の一構成例を示す構成図である。It is a block diagram which shows one structural example of a conventional circuit. 従来回路の他の構成例を示す構成図である。It is a block diagram which shows the other structural example of a conventional circuit.

符号の説明Explanation of symbols

1…第1のデプレッション型NMOSトランジスタ
11…第1のエンハンスメント型NMOSトランジスタ
51…バイアス回路
52…カレントミラー回路
53…演算増幅器
DESCRIPTION OF SYMBOLS 1 ... 1st depletion type NMOS transistor 11 ... 1st enhancement type NMOS transistor 51 ... Bias circuit 52 ... Current mirror circuit 53 ... Operational amplifier

Claims (5)

基準電流源として作用するよう設けられたデプレッション型NMOSトランジスタと、カレントミラー回路を介して前記デプレッション型NMOSトランジスタの電流が供給されるよう設けられたエンハンスメント型NMOSトランジスタとが、バイアス回路により等しいバイアス電流の供給を受けて、双方のドレイン電圧の差が基準電圧として出力されるよう構成されてなる基準電圧発生回路であって、
前記デプレッション型NMOSトランジスタは、そのゲート、ソース及びバックゲートが第1の電源に接続される一方、ドレインが前記バイアス回路の第1のバイアス出力端子、前記カレントミラー回路の入力端子及び演算増幅器の一方の入力端子にそれぞれ接続され、
前記エンハンスメント型NMOSトランジスタは、そのソース及びバックゲートが第1の電源に、ゲートが前記演算増幅器の出力端子に、それぞれ接続される一方、ドレインが前記バイアス回路の第2のバイアス出力端子、前記カレントミラー回路の出力端子及び前記演算増幅器の他方の入力端子にそれぞれ接続されて、前記演算増幅器の出力端子に基準電圧を出力可能としてなることを特徴とする基準電圧発生回路。
A depletion type NMOS transistor provided to act as a reference current source and an enhancement type NMOS transistor provided so that the current of the depletion type NMOS transistor is supplied through a current mirror circuit are equalized by a bias circuit. A reference voltage generation circuit configured to output a difference between both drain voltages as a reference voltage.
The depletion type NMOS transistor has a gate, a source, and a back gate connected to a first power supply, and a drain that is one of a first bias output terminal of the bias circuit, an input terminal of the current mirror circuit, and an operational amplifier. Connected to the input terminals of
The enhancement type NMOS transistor has a source and a back gate connected to a first power supply, a gate connected to an output terminal of the operational amplifier, a drain connected to a second bias output terminal of the bias circuit, and the current A reference voltage generation circuit connected to an output terminal of a mirror circuit and the other input terminal of the operational amplifier, respectively, and capable of outputting a reference voltage to the output terminal of the operational amplifier.
前記演算増幅器の出力端子と第1の電源との間に2つの抵抗器が直列接続され、当該2つの抵抗器の相互の接続点がエンハンスメント型NMOSトランジスタのゲートに接続されてなることを特徴とする請求項1記載の基準電圧発生回路。   Two resistors are connected in series between an output terminal of the operational amplifier and a first power supply, and a connection point between the two resistors is connected to a gate of an enhancement type NMOS transistor. The reference voltage generating circuit according to claim 1. 前記デプレッション型NMOSトランジスタとエンハンスメント型NMOSトランジスタの少なくとも一方のドレインと第1の電源との間に、パッシブ素子又はアクティブ素子が接続されてなることを特徴とする請求項1又は請求項2記載の基準電圧発生回路。   3. The reference according to claim 1, wherein a passive element or an active element is connected between at least one drain of the depletion type NMOS transistor and the enhancement type NMOS transistor and the first power supply. Voltage generation circuit. 前記カレントミラー回路は、第2及び第3のエンハンスメント型NMOSトランジスタを用いてなり、前記第2及び第3のエンハンスメント型NMOSトランジスタは、ゲートが相互に接続される一方、ソースは共に第1の電源に接続され、
前記第2のエンハンスメント型NMOSトランジスタのドレインとゲートが相互に接続されると共に、当該接続点は入力端子とされ、
前記第3のエンハンスメント型NMOSトランジスタのドレインは出力端子とされてなることを特徴とする請求項1乃至請求項3いずれか記載の基準電圧発生回路。
The current mirror circuit includes second and third enhancement type NMOS transistors. The second and third enhancement type NMOS transistors have gates connected to each other, and sources are both connected to a first power source. Connected to
The drain and gate of the second enhancement type NMOS transistor are connected to each other, and the connection point is an input terminal.
4. The reference voltage generating circuit according to claim 1, wherein the drain of the third enhancement type NMOS transistor is an output terminal.
前記バイアス回路は、第1及び第2のエンハンスメント型PMOSトランジスタを用いてなり、当該第1及び第2のエンハンスメント型PMOSトランジスタは、ゲートが相互に接続されると共に、バイアス電圧が印加される一方、各々のソースは共に第2の電源電圧が印加され、前記第1のエンハンスメント型PMOSトランジスタのドレインが第1のバイアス出力端子とされ、前記第2のエンハンスメント型PMOSトランジスタのドレインが第2のバイアス出力端子とされてなることを特徴とする請求項1乃至請求項4いずれか記載の基準電圧発生回路。   The bias circuit includes first and second enhancement type PMOS transistors. The first and second enhancement type PMOS transistors have gates connected to each other and a bias voltage applied thereto. A second power supply voltage is applied to each of the sources, the drain of the first enhancement type PMOS transistor serves as a first bias output terminal, and the drain of the second enhancement type PMOS transistor serves as a second bias output. 5. The reference voltage generating circuit according to claim 1, wherein the reference voltage generating circuit is a terminal.
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